JPS58107636A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPS58107636A
JPS58107636A JP20655381A JP20655381A JPS58107636A JP S58107636 A JPS58107636 A JP S58107636A JP 20655381 A JP20655381 A JP 20655381A JP 20655381 A JP20655381 A JP 20655381A JP S58107636 A JPS58107636 A JP S58107636A
Authority
JP
Japan
Prior art keywords
ink
etching
apiezon
mesa structure
manufacturing
Prior art date
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Pending
Application number
JP20655381A
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English (en)
Inventor
Yoshio Okamura
岡村　良夫
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Filing date
Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS58107636A publication Critical patent/JPS58107636A/ja
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体装置の製造方法に係り、特に二段メサ構
造を有する高耐圧型半導体素子の製造方法に関する。
従来、メサ構造の形状の製造方法としては、次の二通り
があった、 まず１つの製造方法として、第１図（ａ）乃至第１図（
ｄ）に示すように、シリコン基板１０上に保護膜１１を
設は所定幅の窓あけを行なう（第１図（ａ））。
次に、シリコン基板１０を所定深さまでエツチングを行
なう（第１図（ｂ））。さらに、保護膜１１を部分的に
取り除く工程を行い、開口部を広げる（第１図（Ｃ））
。この後に再びエツチングを行い、開口部に第１図（ｄ
）の様なメサ形状が完成出来る。
またもう一つの製造方法として、第２図（Ｊｌ）乃至第
２図（Ｃ）に示すように、シリコン基板ｌＯ上に保護膜
１１を設け、これには微細幅を有する穴あけを第２図（
ａ）の様に形成している。この状態でエツチングをする
ことにより、第２図（ｂ）の様に保護膜１１の下部まで
中央部が深い溝が形成される。
さらにエツチングを続行することにより第２図（Ｃ）の
様に、二段メサ構造が形成出来る２さて、第１図の製造
方法では、保護膜除去を２回に分けて行なわなければな
らず、さらにメサの形状がエツチング速度の違いにより
わん白化することがさけられず、高耐圧化の為には不利
な形状となる、また第２図の製造方法では、保縛膜除去
が一回で済みメサ溝を有利に形成出来る利点があるが、
微細スリット幅にて保護膜の穴７ケを行なおうとする時
に界面活性剤等を利用するなどの方法が取られたにもか
かわらず、露光時のチリ及び基板のゆがみ等により均一
なスリット幅を形成しに＜＜Ｌ、Ｌいては製品の質的向
上を阻害していた。
本発明の目的は、これら従来の方法の欠点を改善して安
定的な二段メサ形状を作り出す半導体装置の製造方法を
提供することにある。
本発明は、表面を部分的に７ビエゾンインキで覆い、エ
ツチングを行って、二段メサ構造を形成することを特徴
とする半導体装置の製造方法にある。
次に図面を参照して本発明の詳細な説明する。
第３図（ａ）〜（ｅ）は本発明の実施例を製造工程順に
示した断面図である。まず、第３図（ａ）において、保
護膜を７ツ酸等でエツチングして三つのシリコン露出面
を形成する。即ち、中央及び端部の開口部５．６を形成
する。ここでレジスト膜２は保護膜３上に残されている
。この時点でアビニシンインク１を印刷等の技術により
第３図Φ）の様に保護膜３、レジストＩＩ＃２、シリコ
ン基板４の露出面を覆う。但し、中央の露出面はむき出
しのままとなっている。ここでエツチングを行い凹の様
な形状を作り出す（第３図（Ｃ））。ここで中央のレジ
スト膜２はエツチング液に対して弱いので取り除かれて
いる。この後にアビニシンインク１をトリフレ刻 ン等の有機溶桝にて取り除く（第３図（ｄ））。次に中
央の保護膜３が取り除かれる。この後にエツチングを続
行することにより、第３図（ｅ）の様に、二段メサ構造
が完成する。
以上のように、本発明によればアビニシンインクにより
シリコン表面を保護するだけではなく保護膜をも守るこ
とが出来、ピンホール等の特性阻害因子を取り除くこと
が出来る。さらに保護膜上の穴７ケは簡単にか１確実に
行なわれ、メサ形状は常に一定している。またアビニシ
ンインク除去工程でレジスト膜は簡単に取り除は工数低
減にも役立つ。
本発明は、特に高耐圧のダイオード、サイリスタ、トラ
イアック等の製造に対しては非常に有用でらる。
【図面の簡単な説明】
第１図（ａ）乃至第１図（ｄ）は従来の１つの半導体装
置の製造方法を順次示す半導体基板の断面図、第２図（
ａ）乃至第２図（Ｃ）は従来のもう１つの半導体装置の
製造方法を順次示す半導体基板の断面図、第３図（ａ）
乃至第３図（ｅ）は本発明の実施例の製造方法を順次示
す半導体基板の断面図である。 面図において、 １・・・・・・アビニシンインク、２・・・・・・レジ
スタ膜、３．１１・・・・・・保！！膜、４，１０・・
・・・・シリコン基板、５・・・・・・中央の開口部、
６・・・・・・端部の開口部。

Claims (1)

    【特許請求の範囲】
  1. 二段メサ構造を設ける工程を備えた半導体装置の製造方
    法において、表面を部分的にアビニシンインクで覆いエ
    ツチングを行りて前記二段メサ構造を形成する仁とを特
    徴とする半導体装置の製造方法。
JP20655381A 1981-12-21 1981-12-21 半導体装置の製造方法 Pending JPS58107636A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP20655381A JPS58107636A (ja) 1981-12-21 1981-12-21 半導体装置の製造方法

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JP20655381A JPS58107636A (ja) 1981-12-21 1981-12-21 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS58107636A true JPS58107636A (ja) 1983-06-27

Family

ID=16525289

Family Applications (1)

Application Number Title Priority Date Filing Date
JP20655381A Pending JPS58107636A (ja) 1981-12-21 1981-12-21 半導体装置の製造方法

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JP (1) JPS58107636A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0359417A2 (en) * 1988-08-22 1990-03-21 Xerox Corporation Fabrication of silicon structures by single side, multiple step etching process

Cited By (1)

* Cited by examiner, † Cited by third party
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