JPH1169811A - Ｐｆｃコンバータ - Google Patents
ＰｆｃコンバータInfo
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- JPH1169811A JPH1169811A JP9335518A JP33551897A JPH1169811A JP H1169811 A JPH1169811 A JP H1169811A JP 9335518 A JP9335518 A JP 9335518A JP 33551897 A JP33551897 A JP 33551897A JP H1169811 A JPH1169811 A JP H1169811A
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- pfc converter
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- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
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- H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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- H02M1/00—Details of apparatus for conversion
- H02M1/42—Circuits or arrangements for compensating for or adjusting power factor in converters or inverters
- H02M1/4208—Arrangements for improving power factor of AC input
- H02M1/4225—Arrangements for improving power factor of AC input using a non-isolated boost converter
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/0067—Converter structures employing plural converter units, other than for parallel operation of the units on a single load
- H02M1/007—Plural converter units in cascade
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
- Y02P80/00—Climate change mitigation technologies for sector-wide applications
- Y02P80/10—Efficient use of energy, e.g. using compressed air or pressurized fluid as energy carrier
Abstract
(57)【要約】
【課題】 力率を向上できるＰＦＣコンバータを提供す
ることにある。 【解決手段】 ＰＦＣコンバータは、ブリッジ整流部３
０と、ブリッジ整流部３０の力率が改善されるように制
御されるブースタ部３２と、ブースタ部３２の出力を１
次側巻線から２次側巻線へ誘起させる変圧部Ｔと、ブー
スタ部３２の出力をスイッチングするスイッチング部Ｓ
と、変圧部Ｔの２次側出力を整流及び平滑する出力部３
４と、出力部３４の出力電圧を感知して帰還させてスイ
ッチング部Ｓを制御する制御部３６と、制御部３６の出
力によってブースタ部３２を制御して変圧部Ｔに安定し
た電圧が印加されるように動作する遅延部４０とから構
成される。
ることにある。 【解決手段】 ＰＦＣコンバータは、ブリッジ整流部３
０と、ブリッジ整流部３０の力率が改善されるように制
御されるブースタ部３２と、ブースタ部３２の出力を１
次側巻線から２次側巻線へ誘起させる変圧部Ｔと、ブー
スタ部３２の出力をスイッチングするスイッチング部Ｓ
と、変圧部Ｔの２次側出力を整流及び平滑する出力部３
４と、出力部３４の出力電圧を感知して帰還させてスイ
ッチング部Ｓを制御する制御部３６と、制御部３６の出
力によってブースタ部３２を制御して変圧部Ｔに安定し
た電圧が印加されるように動作する遅延部４０とから構
成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＦＣ（Power Fa
ctor Correction）コンバータ（Converter）に関し、さ
らに詳しくは、高調波電流（Harmonic Current）が低減
されるように制御される遅延回路が備えられ、これによ
ってバルクコンデンサの電圧を一定に維持させるため
に、力率が向上され、二段に構成されるＰＦＣコンバー
タとＤＣ−ＤＣコンバータとを単相に制御するＰＦＣコ
ンバータに関するものである。
ctor Correction）コンバータ（Converter）に関し、さ
らに詳しくは、高調波電流（Harmonic Current）が低減
されるように制御される遅延回路が備えられ、これによ
ってバルクコンデンサの電圧を一定に維持させるため
に、力率が向上され、二段に構成されるＰＦＣコンバー
タとＤＣ−ＤＣコンバータとを単相に制御するＰＦＣコ
ンバータに関するものである。
【０００２】
【従来の技術】一般的に、送電線路に流れる電圧は周期
的な波形をなし、この周期的な波形の各成分中に基本波
以外の基本波のｎ倍の周波数である第ｎ次高調波になる
高調波ノイズ（Harmonic Noise）である高調波電流が存
在する。しかし、近来、各国で送電線路に電圧が供給さ
れるとき、送電損失を低減させるために電圧を上昇させ
て送電するようになっており、これに伴い電源供給装置
を構成する変圧部の１次側である入力端でバルク（Bul
k）コンデンサの前端にコイル（Coil）を構成して、バ
ルクコンデンサに過電圧が印加されることを防止する
か、または送電されて電源供給装置に印加される前記電
圧をスイッチングしてチョッピング（Chopping）するブ
ーストアップ（Boost-up）回路を備えて、電源供給装置
に入力される電圧から高調波電流を低減している。これ
により力率が向上されている。
的な波形をなし、この周期的な波形の各成分中に基本波
以外の基本波のｎ倍の周波数である第ｎ次高調波になる
高調波ノイズ（Harmonic Noise）である高調波電流が存
在する。しかし、近来、各国で送電線路に電圧が供給さ
れるとき、送電損失を低減させるために電圧を上昇させ
て送電するようになっており、これに伴い電源供給装置
を構成する変圧部の１次側である入力端でバルク（Bul
k）コンデンサの前端にコイル（Coil）を構成して、バ
ルクコンデンサに過電圧が印加されることを防止する
か、または送電されて電源供給装置に印加される前記電
圧をスイッチングしてチョッピング（Chopping）するブ
ーストアップ（Boost-up）回路を備えて、電源供給装置
に入力される電圧から高調波電流を低減している。これ
により力率が向上されている。
【０００３】図１は、従来技術に従う平滑型コンバータ
の回路図である。
の回路図である。
【０００４】従来技術の平滑型コンバータは、入力電圧
（Vi）を整流するブリッジ整流部（Bridge Diode）１０
と、前記ブリッジ整流部１０の出力から高調波電流を低
減して力率を改善する平滑部１２と、前記平滑部１２の
出力をスイッチング部Ｑのスイッチングによって１次側
巻線から２次側巻線へ誘起させる変圧部Ｔと、前記平滑
部１２の出力を制御部１６の制御によってパルス幅変調
されるようにスイッチングするスイッチング部Ｑと、前
記変圧部Ｔの２次側出力を整流及び平滑する出力部１４
と、前記出力部１４の出力電圧（Vo）を帰還させてスイ
ッチング部Ｑを制御する制御部１６とから構成される。
（Vi）を整流するブリッジ整流部（Bridge Diode）１０
と、前記ブリッジ整流部１０の出力から高調波電流を低
減して力率を改善する平滑部１２と、前記平滑部１２の
出力をスイッチング部Ｑのスイッチングによって１次側
巻線から２次側巻線へ誘起させる変圧部Ｔと、前記平滑
部１２の出力を制御部１６の制御によってパルス幅変調
されるようにスイッチングするスイッチング部Ｑと、前
記変圧部Ｔの２次側出力を整流及び平滑する出力部１４
と、前記出力部１４の出力電圧（Vo）を帰還させてスイ
ッチング部Ｑを制御する制御部１６とから構成される。
【０００５】上記のように構成された従来技術に伴う平
滑型コンバータは、入力電圧（Vi）が平滑部１２の第２
ダイオードＤ２に連結された第１及び第２コンデンサＣ
１，Ｃ２の電位より高くなって印加される場合には、前
記第２コンデンサＣ２と第２ダイオードＤ２の順方向に
よって第１コンデンサＣ１に充電される。また、入力電
圧（Vi）が第１及び第２コンデンサＣ１，Ｃ２の電位よ
り低くなって印加される場合には、第１コンデンサＣ１
は直列に連結された第１ダイオードＤ１と、そして第２
コンデンサＣ２は直列に連結された第３ダイオードＤ３
とによりなる閉回路によって、第１及び第２コンデンサ
Ｃ１，Ｃ２に充電された電圧が制御部１６の制御に伴っ
てスイッチングされるスイッチング部Ｑの動作により変
圧部Ｔに印加される。
滑型コンバータは、入力電圧（Vi）が平滑部１２の第２
ダイオードＤ２に連結された第１及び第２コンデンサＣ
１，Ｃ２の電位より高くなって印加される場合には、前
記第２コンデンサＣ２と第２ダイオードＤ２の順方向に
よって第１コンデンサＣ１に充電される。また、入力電
圧（Vi）が第１及び第２コンデンサＣ１，Ｃ２の電位よ
り低くなって印加される場合には、第１コンデンサＣ１
は直列に連結された第１ダイオードＤ１と、そして第２
コンデンサＣ２は直列に連結された第３ダイオードＤ３
とによりなる閉回路によって、第１及び第２コンデンサ
Ｃ１，Ｃ２に充電された電圧が制御部１６の制御に伴っ
てスイッチングされるスイッチング部Ｑの動作により変
圧部Ｔに印加される。
【０００６】また、前記入力電圧（Vi）によって電流が
平滑部１２の第１及び第２コンデンサＣ１，Ｃ２に充電
されるとき、前記入力電圧（Vi）が第２ダイオードＤ２
に連結された第１及び第２コンデンサＣ１，Ｃ２の充電
電圧より高くなって印加される場合等では、入力電圧
（Vi）によって直列に連結された第１及び第２コンデン
サＣ１，Ｃ２に前記の入力電圧（Vi）が充電されるが、
前記直列に連結された第１及び第２コンデンサＣ１，Ｃ
２によってコンデンサの容量が小さくなるために、入力
電圧（Vi）によって前記第１及び第２コンデンサＣ１，
Ｃ２に充電される充電電流は導通角が広くなって高調波
電流が低減される。したがって、電源供給装置であるコ
ンバータの力率が改善される。
平滑部１２の第１及び第２コンデンサＣ１，Ｃ２に充電
されるとき、前記入力電圧（Vi）が第２ダイオードＤ２
に連結された第１及び第２コンデンサＣ１，Ｃ２の充電
電圧より高くなって印加される場合等では、入力電圧
（Vi）によって直列に連結された第１及び第２コンデン
サＣ１，Ｃ２に前記の入力電圧（Vi）が充電されるが、
前記直列に連結された第１及び第２コンデンサＣ１，Ｃ
２によってコンデンサの容量が小さくなるために、入力
電圧（Vi）によって前記第１及び第２コンデンサＣ１，
Ｃ２に充電される充電電流は導通角が広くなって高調波
電流が低減される。したがって、電源供給装置であるコ
ンバータの力率が改善される。
【０００７】図２（Ａ）は従来技術に伴う二相制御ＰＦ
Ｃコンバータの回路図であり、図２（Ｂ）は従来技術に
伴う単相制御ＰＦＣコンバータの回路図である。
Ｃコンバータの回路図であり、図２（Ｂ）は従来技術に
伴う単相制御ＰＦＣコンバータの回路図である。
【０００８】従来技術による二相制御（Two Stage）Ｐ
ＦＣコンバータ回路は、入力電圧（Vi）を整流するブリ
ッジ整流部２０と、前記ブリッジ整流部２０の出力の力
率が改善されるように第２スイッチング素子Ｑ２をスイ
ッチングするＰＦＣであるブースタ部２２と、バルクコ
ンデンサＣに印加される電圧を感知し、これに伴ってブ
ースタ部２２の第２スイッチング素子Ｑ２をスイッチン
グする駆動部２２ａと、前記ブースタ部２２の出力を１
次側巻線から２次側巻線に誘起させる変圧部Ｔと、前記
ブースタ部２２の出力がパルス幅変調されるように制御
部２６の制御によってスイッチングされるスイッチング
部Ｑと、前記変圧部Ｔの２次側出力を整流及び平滑する
出力部２４と、前記出力部２４の出力電圧（Vo）を帰還
させてスイッチング部Ｑを制御する制御部２６とから構
成されている。
ＦＣコンバータ回路は、入力電圧（Vi）を整流するブリ
ッジ整流部２０と、前記ブリッジ整流部２０の出力の力
率が改善されるように第２スイッチング素子Ｑ２をスイ
ッチングするＰＦＣであるブースタ部２２と、バルクコ
ンデンサＣに印加される電圧を感知し、これに伴ってブ
ースタ部２２の第２スイッチング素子Ｑ２をスイッチン
グする駆動部２２ａと、前記ブースタ部２２の出力を１
次側巻線から２次側巻線に誘起させる変圧部Ｔと、前記
ブースタ部２２の出力がパルス幅変調されるように制御
部２６の制御によってスイッチングされるスイッチング
部Ｑと、前記変圧部Ｔの２次側出力を整流及び平滑する
出力部２４と、前記出力部２４の出力電圧（Vo）を帰還
させてスイッチング部Ｑを制御する制御部２６とから構
成されている。
【０００９】このように構成される従来技術に伴う二相
制御ＰＦＣコンバータ回路は、出力電圧制御をするＤＣ
−ＤＣコンバータの前段に力率改善をするコンバータで
あるブースタ部２２を別途に備えている。このため、コ
ンバータの入力端からバルクコンデンサＣに印加される
電圧が入力電圧（Vi）の変動に対して一定となるように
制御部２６とは別途に動作される駆動部２２ａによって
ブースタ部２２の第２スイッチング素子Ｑ２をスイッチ
ングすることで、ＰＦＣのブースタ部２２のコイルＬに
印加される電流から高調波電流が低減されて力率改善が
なされるようにブースタ部２２とＤＣ−ＤＣコンバータ
の二段で動作する。
制御ＰＦＣコンバータ回路は、出力電圧制御をするＤＣ
−ＤＣコンバータの前段に力率改善をするコンバータで
あるブースタ部２２を別途に備えている。このため、コ
ンバータの入力端からバルクコンデンサＣに印加される
電圧が入力電圧（Vi）の変動に対して一定となるように
制御部２６とは別途に動作される駆動部２２ａによって
ブースタ部２２の第２スイッチング素子Ｑ２をスイッチ
ングすることで、ＰＦＣのブースタ部２２のコイルＬに
印加される電流から高調波電流が低減されて力率改善が
なされるようにブースタ部２２とＤＣ−ＤＣコンバータ
の二段で動作する。
【００１０】即ち、まずブリッジ整流部２０で入力電圧
（Vi）を整流する。そして、前記整流されたブリッジ整
流部２０の出力電圧の力率が改善されるようにＰＦＣコ
ントローラ（Controller）である駆動部２２ａにより、
バルクコンデンサＣに印加される電圧とコイルＬに印加
される電圧とを感知し比較して、バルクコンデンサＣに
安定した電圧が印加されるように第２スイッチング素子
Ｑ２をスイッチングする。
（Vi）を整流する。そして、前記整流されたブリッジ整
流部２０の出力電圧の力率が改善されるようにＰＦＣコ
ントローラ（Controller）である駆動部２２ａにより、
バルクコンデンサＣに印加される電圧とコイルＬに印加
される電圧とを感知し比較して、バルクコンデンサＣに
安定した電圧が印加されるように第２スイッチング素子
Ｑ２をスイッチングする。
【００１１】そして、スイッチングされた前記ブースタ
部２２からの出力は、バルクコンデンサＣに高調波電流
が低減された電圧を供給する。前記バルクコンデンサＣ
に充電された電圧は、パルス幅変調されるように制御部
２６の制御によってスイッチング部Ｑがスイッチングさ
れることによって、変圧部Ｔの１次側巻線から２次側巻
線に誘起され、さらに出力部２４によって整流され、平
滑されて出力電圧（Vo）となる。
部２２からの出力は、バルクコンデンサＣに高調波電流
が低減された電圧を供給する。前記バルクコンデンサＣ
に充電された電圧は、パルス幅変調されるように制御部
２６の制御によってスイッチング部Ｑがスイッチングさ
れることによって、変圧部Ｔの１次側巻線から２次側巻
線に誘起され、さらに出力部２４によって整流され、平
滑されて出力電圧（Vo）となる。
【００１２】また、前記出力電圧（Vo）の安定的な出力
のため、前記出力部２４の出力電圧（Vo）を帰還させて
制御部２６によりスイッチング部Ｑをスイッチングし
て、出力電圧（Vo）を制御する。
のため、前記出力部２４の出力電圧（Vo）を帰還させて
制御部２６によりスイッチング部Ｑをスイッチングし
て、出力電圧（Vo）を制御する。
【００１３】前記ブースタ部２２は、バルクコンデンサ
Ｃに印加される電圧を感知する駆動部２２ａによって、
能動素子（Active element）であるトランジスタからな
る第２スイッチング素子Ｑ２に対する入力電圧（Vi）を
スイッチングする。これにより、バルクコンデンサＣに
安定された電圧が供給される。したがって、前記交流入
力が印加されるコイルＬを通した入力電圧（Vi）での高
調波が低減される。
Ｃに印加される電圧を感知する駆動部２２ａによって、
能動素子（Active element）であるトランジスタからな
る第２スイッチング素子Ｑ２に対する入力電圧（Vi）を
スイッチングする。これにより、バルクコンデンサＣに
安定された電圧が供給される。したがって、前記交流入
力が印加されるコイルＬを通した入力電圧（Vi）での高
調波が低減される。
【００１４】上記のように高調波が効果的に低減され
て、力率改善になるようにブースタ部２２を更に備えた
ＰＦＣ方式のコンバータは、前記力率改善をするために
独立的に制御される専用制御集積回路が使用されるため
に高い力率改善になる。１１０ボルト及び２２０ボルト
の入力電源で、前記入力電源を切り換えずに使用でき、
広い入力電源の範囲で使用できる。
て、力率改善になるようにブースタ部２２を更に備えた
ＰＦＣ方式のコンバータは、前記力率改善をするために
独立的に制御される専用制御集積回路が使用されるため
に高い力率改善になる。１１０ボルト及び２２０ボルト
の入力電源で、前記入力電源を切り換えずに使用でき、
広い入力電源の範囲で使用できる。
【００１５】図２（Ｂ）の従来技術に従う単相制御（Si
ngle Phase）ＰＦＣコンバータ回路は、入力電圧（Vi）
を整流するブリッジ整流部２０と、コイルＬとダイオー
ドＤ及びバルクコンデンサＣからなり、前記ブリッジ整
流部２０の出力の力率を改善する力率改善部２３と、前
記力率改善部２３の出力を１次側巻線から出力部である
２次側巻線へ誘起させる変圧部Ｔと、前記変圧部Ｔに印
加される電圧をスイッチングするスイッチング部Ｑと、
前記変圧部Ｔの２次側出力を整流及び平滑する出力部１
４と、前記出力部１４の出力電圧（Vo）を感知し帰還さ
せてスイッチング部Ｑを制御する制御部２６とから構成
される。
ngle Phase）ＰＦＣコンバータ回路は、入力電圧（Vi）
を整流するブリッジ整流部２０と、コイルＬとダイオー
ドＤ及びバルクコンデンサＣからなり、前記ブリッジ整
流部２０の出力の力率を改善する力率改善部２３と、前
記力率改善部２３の出力を１次側巻線から出力部である
２次側巻線へ誘起させる変圧部Ｔと、前記変圧部Ｔに印
加される電圧をスイッチングするスイッチング部Ｑと、
前記変圧部Ｔの２次側出力を整流及び平滑する出力部１
４と、前記出力部１４の出力電圧（Vo）を感知し帰還さ
せてスイッチング部Ｑを制御する制御部２６とから構成
される。
【００１６】上記のように構成された従来技術に従う単
相制御ＰＦＣコンバータ回路は、出力電圧制御をするＤ
Ｃ−ＤＣコンバータの前段に力率改善をするコンバータ
であるブースタ部２２を別途に備えた図２（Ａ）の二相
制御ＰＦＣコンバータ回路とは異なる方式であって、力
率改善コンバータとＤＣ−ＤＣコンバータとを一体化し
たものである。
相制御ＰＦＣコンバータ回路は、出力電圧制御をするＤ
Ｃ−ＤＣコンバータの前段に力率改善をするコンバータ
であるブースタ部２２を別途に備えた図２（Ａ）の二相
制御ＰＦＣコンバータ回路とは異なる方式であって、力
率改善コンバータとＤＣ−ＤＣコンバータとを一体化し
たものである。
【００１７】即ち、ブリッジ整流部２０を経由した入力
電圧（Vi）は、コイルＬで高調波電流が低減される。そ
して、前記高調波電流が低減されたコイルＬの出力は、
それぞれのダイオードＤを通してバルクコンデンサＣと
スイッチング部Ｑに印加される。これにより力率が改善
される。
電圧（Vi）は、コイルＬで高調波電流が低減される。そ
して、前記高調波電流が低減されたコイルＬの出力は、
それぞれのダイオードＤを通してバルクコンデンサＣと
スイッチング部Ｑに印加される。これにより力率が改善
される。
【００１８】従って、上記のように動作する従来技術に
従う単相制御ＰＦＣコンバータ回路は、ひとつのコンバ
ータで力率改善と出力電圧の制御を同時にするようにな
り、力率改善用の制御集積回路を省略できる。力率改善
のための新たに追加された部品点数が少ないため、小
型、低価格化が可能である。
従う単相制御ＰＦＣコンバータ回路は、ひとつのコンバ
ータで力率改善と出力電圧の制御を同時にするようにな
り、力率改善用の制御集積回路を省略できる。力率改善
のための新たに追加された部品点数が少ないため、小
型、低価格化が可能である。
【００１９】
【発明が解決しようとする課題】しかしながら、上記各
従来技術には次のような問題点が内包されている。
従来技術には次のような問題点が内包されている。
【００２０】まず、従来技術の平滑型コンバータは、入
力端で使用されるバルクコンデンサである第１及び第２
コンデンサに高い電圧が印加されて充電され、これに伴
って、高い電圧がスイッチング部に印加されるために高
電圧に耐えることができるスイッチング素子を使用しな
ければならない。また、前記コンデンサに印加される電
圧を低減させるために、前記スイッチング素子に周波数
変調機能が採られるが、これは動作の周波数が広い範囲
で変わるためにコンバータの力率が低減されるという問
題点がある。従って、上記のような平滑型コンバータ
は、低価格であるものの、高調波電流に関する国際規格
であるＩＥＣ−１０００−３−２のクラスＤ規格を満た
すように力率を大きく改善することができない。
力端で使用されるバルクコンデンサである第１及び第２
コンデンサに高い電圧が印加されて充電され、これに伴
って、高い電圧がスイッチング部に印加されるために高
電圧に耐えることができるスイッチング素子を使用しな
ければならない。また、前記コンデンサに印加される電
圧を低減させるために、前記スイッチング素子に周波数
変調機能が採られるが、これは動作の周波数が広い範囲
で変わるためにコンバータの力率が低減されるという問
題点がある。従って、上記のような平滑型コンバータ
は、低価格であるものの、高調波電流に関する国際規格
であるＩＥＣ−１０００−３−２のクラスＤ規格を満た
すように力率を大きく改善することができない。
【００２１】次に、力率改善をするために独立的に制御
される二相制御ＰＦＣ方式は、ＰＦＣ専用の集積回路が
別途に要求されるために回路が複雑になり、これに伴っ
て生産費が高くなるという問題点がある。
される二相制御ＰＦＣ方式は、ＰＦＣ専用の集積回路が
別途に要求されるために回路が複雑になり、これに伴っ
て生産費が高くなるという問題点がある。
【００２２】そして、従来技術の単相制御ＰＦＣコンバ
ータは、低価格に構成されるとともに高調波電流が低減
される。しかし、実際、変圧部の前端（１次側）に構成
されたシングル（Single）スイッチへＤＣＭ（Disconti
nuous Conduction Mode）で動作されるブースタ部の電
流とＤＣ−ＤＣコンバータの電流とが同時に伝達される
ために大きな電流が印加される。このため、コンバータ
が１００Ｗ以上で動作される場合に２個以上スイッチを
使用し、その大きな電流による影響を最小化しなければ
ならない。結局、１００Ｗ以上で動作されるコンバータ
では単相制御及びシングルスイッチからなる構成は、バ
ルクコンデンサの容量が所定値に設定され、負荷変動及
び入力電圧変動に伴ってコンデンサの充電される電圧が
一定にならないため、変圧部に印加される電圧が不安定
になり、コンバータの力率が低減されるという問題点が
ある。
ータは、低価格に構成されるとともに高調波電流が低減
される。しかし、実際、変圧部の前端（１次側）に構成
されたシングル（Single）スイッチへＤＣＭ（Disconti
nuous Conduction Mode）で動作されるブースタ部の電
流とＤＣ−ＤＣコンバータの電流とが同時に伝達される
ために大きな電流が印加される。このため、コンバータ
が１００Ｗ以上で動作される場合に２個以上スイッチを
使用し、その大きな電流による影響を最小化しなければ
ならない。結局、１００Ｗ以上で動作されるコンバータ
では単相制御及びシングルスイッチからなる構成は、バ
ルクコンデンサの容量が所定値に設定され、負荷変動及
び入力電圧変動に伴ってコンデンサの充電される電圧が
一定にならないため、変圧部に印加される電圧が不安定
になり、コンバータの力率が低減されるという問題点が
ある。
【００２３】従って、本発明は、上記のような従来の問
題点を解決するためになされたものであって、その主な
目的は、高調波電流が低減されるようにバルクコンデン
サの電圧を一定に維持させるために遅延回路を備え、こ
れに伴ってＰＦＣコンバータとＤＣ−ＤＣコンバータを
一つの制御部によって制御して、力率を向上できるＰＦ
Ｃコンバータを提供することにある。
題点を解決するためになされたものであって、その主な
目的は、高調波電流が低減されるようにバルクコンデン
サの電圧を一定に維持させるために遅延回路を備え、こ
れに伴ってＰＦＣコンバータとＤＣ−ＤＣコンバータを
一つの制御部によって制御して、力率を向上できるＰＦ
Ｃコンバータを提供することにある。
【００２４】
【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、入力電圧を整流するブリッジ整流
部と、前記ブリッジ整流部の出力をスイッチングして一
定の出力電圧を発生させるブースタ部と、前記ブースタ
部の出力が１次側巻線に印加され、これに伴って２次側
巻線へ２次側出力を誘起させる変圧部と、前記変圧部の
１次側巻線に印加される前記ブースタ部の出力をスイッ
チングするスイッチング部と、前記変圧部の２次側出力
を整流及び平滑する出力部と、前記出力部の出力電圧を
感知して前記スイッチング部に感知信号を帰還して前記
出力部の出力を制御する制御部と、前記制御部の出力を
所定時間遅延させ、この遅延された出力信号によってブ
ースタ部のスイッチングを制御し、これに伴って前記ブ
ースタ部の出力電圧を一定に維持して力率が改善される
ように動作する遅延部とから構成されることにある。
に、本発明の特徴は、入力電圧を整流するブリッジ整流
部と、前記ブリッジ整流部の出力をスイッチングして一
定の出力電圧を発生させるブースタ部と、前記ブースタ
部の出力が１次側巻線に印加され、これに伴って２次側
巻線へ２次側出力を誘起させる変圧部と、前記変圧部の
１次側巻線に印加される前記ブースタ部の出力をスイッ
チングするスイッチング部と、前記変圧部の２次側出力
を整流及び平滑する出力部と、前記出力部の出力電圧を
感知して前記スイッチング部に感知信号を帰還して前記
出力部の出力を制御する制御部と、前記制御部の出力を
所定時間遅延させ、この遅延された出力信号によってブ
ースタ部のスイッチングを制御し、これに伴って前記ブ
ースタ部の出力電圧を一定に維持して力率が改善される
ように動作する遅延部とから構成されることにある。
【００２５】上記目的を達成するための本発明の別の特
徴は、ＰＦＣコンバータとＤＣ−ＤＣコンバータとから
構成される二相制御（Two Stage）ＰＦＣコンバータに
おいて、入力電圧を整流するブリッジ整流部と、前記ブ
リッジ整流部の出力をスイッチングして一定の出力電圧
を発生させるブースタ部と、前記ブースタ部の出力が１
次側巻線に印加され、これに伴って２次側巻線へ誘起さ
せる変圧部と、前記変圧部の１次側巻線に印加される前
記ブースタ部の出力をスイッチングするスイッチング部
と、前記変圧部の２次側出力を整流及び平滑する出力部
と、上記出力部の出力電圧を感知して前記スイッチング
部に感知信号を帰還して前記出力部の出力を制御する制
御部と、前記制御部の出力を所定時間遅延させ、この遅
延された出力信号によってブースタ部のスイッチングを
制御し、これに伴って前記ブースタ部の出力電圧を一定
に維持して力率が改善されるように動作する遅延部とか
ら構成されて、前記ＰＦＣコンバータとＤＣ−ＤＣコン
バータが一つの制御部によって単相制御されることにあ
る。
徴は、ＰＦＣコンバータとＤＣ−ＤＣコンバータとから
構成される二相制御（Two Stage）ＰＦＣコンバータに
おいて、入力電圧を整流するブリッジ整流部と、前記ブ
リッジ整流部の出力をスイッチングして一定の出力電圧
を発生させるブースタ部と、前記ブースタ部の出力が１
次側巻線に印加され、これに伴って２次側巻線へ誘起さ
せる変圧部と、前記変圧部の１次側巻線に印加される前
記ブースタ部の出力をスイッチングするスイッチング部
と、前記変圧部の２次側出力を整流及び平滑する出力部
と、上記出力部の出力電圧を感知して前記スイッチング
部に感知信号を帰還して前記出力部の出力を制御する制
御部と、前記制御部の出力を所定時間遅延させ、この遅
延された出力信号によってブースタ部のスイッチングを
制御し、これに伴って前記ブースタ部の出力電圧を一定
に維持して力率が改善されるように動作する遅延部とか
ら構成されて、前記ＰＦＣコンバータとＤＣ−ＤＣコン
バータが一つの制御部によって単相制御されることにあ
る。
【００２６】
【発明の実施の形態】以下、添付図面にしたがって、本
発明に伴うＰＦＣコンバータの好適な実施形態を詳細に
説明する。
発明に伴うＰＦＣコンバータの好適な実施形態を詳細に
説明する。
【００２７】図３は、本発明に従うＰＦＣコンバータの
回路図であり、図４は、図３の遅延回路図であり、図５
は、図４の各部の波形図である。
回路図であり、図４は、図３の遅延回路図であり、図５
は、図４の各部の波形図である。
【００２８】本発明に伴うＰＦＣコンバータは、図３に
示すように、入力電圧（Vi）を整流するブリッジ整流部
３０と、前記ブリッジ整流部３０の出力をスイッチング
して一定の出力電圧を発生することで力率が改善される
ように動作するブースタ部３２と、前記ブースタ部３２
の出力が１次側巻線に印加され、これに従って２次側巻
線へ２次側出力を誘起させる変圧部Ｔと、前記変圧部Ｔ
の１次側巻線に印加される前記ブースタ部３２の出力を
スイッチングするスイッチング部Ｓと、前記変圧部Ｔの
２次側出力を整流及び平滑する出力部３４と、前記出力
部３４の出力電圧（Vo）を感知して前記スイッチング部
Ｓに感知信号を帰還して前記出力部３４の出力を制御す
る制御部３６と、前記制御部３６の出力を所定時間遅延
させ、この遅延された出力信号によってブースタ部３２
のスイッチングを制御し、これに伴って前記ブースタ部
３２の出力電圧を一定に維持し、変圧部Ｔに安定した電
圧を印加してコンバータの力率が改善されるように動作
する遅延部４０とから構成される。
示すように、入力電圧（Vi）を整流するブリッジ整流部
３０と、前記ブリッジ整流部３０の出力をスイッチング
して一定の出力電圧を発生することで力率が改善される
ように動作するブースタ部３２と、前記ブースタ部３２
の出力が１次側巻線に印加され、これに従って２次側巻
線へ２次側出力を誘起させる変圧部Ｔと、前記変圧部Ｔ
の１次側巻線に印加される前記ブースタ部３２の出力を
スイッチングするスイッチング部Ｓと、前記変圧部Ｔの
２次側出力を整流及び平滑する出力部３４と、前記出力
部３４の出力電圧（Vo）を感知して前記スイッチング部
Ｓに感知信号を帰還して前記出力部３４の出力を制御す
る制御部３６と、前記制御部３６の出力を所定時間遅延
させ、この遅延された出力信号によってブースタ部３２
のスイッチングを制御し、これに伴って前記ブースタ部
３２の出力電圧を一定に維持し、変圧部Ｔに安定した電
圧を印加してコンバータの力率が改善されるように動作
する遅延部４０とから構成される。
【００２９】前記制御部３６は、出力電圧（Vo）によっ
てスイッチングされるシャント・レギュレータＳＲと、
前記シャント・レギュレータＳＲの制御によって動作さ
れるフォトカップラ（Photo Coupler）を構成する発光
ダイオードＰＣ１と、前記発光ダイオードＰＣ１から発
散された光を受光する受光トランジスタＰＣ２と、前記
フォトカップラの受光トランジスタＰＣ２の出力が反転
入力端（−）に連結される一方、基準電圧（Vref）が非
反転入力端（＋）に連結されて、入力される信号を増幅
するＯＰアンプ（Amplifier）である第１比較部ＯＰ１
と、前記第１比較部ＯＰ１の出力が非反転入力端（＋）
に連結される一方、反転入力端（−）にはのこぎり波が
印加されて、入力される信号を増幅するＯＰアンプであ
る第２比較部ＯＰ２とから構成される。
てスイッチングされるシャント・レギュレータＳＲと、
前記シャント・レギュレータＳＲの制御によって動作さ
れるフォトカップラ（Photo Coupler）を構成する発光
ダイオードＰＣ１と、前記発光ダイオードＰＣ１から発
散された光を受光する受光トランジスタＰＣ２と、前記
フォトカップラの受光トランジスタＰＣ２の出力が反転
入力端（−）に連結される一方、基準電圧（Vref）が非
反転入力端（＋）に連結されて、入力される信号を増幅
するＯＰアンプ（Amplifier）である第１比較部ＯＰ１
と、前記第１比較部ＯＰ１の出力が非反転入力端（＋）
に連結される一方、反転入力端（−）にはのこぎり波が
印加されて、入力される信号を増幅するＯＰアンプであ
る第２比較部ＯＰ２とから構成される。
【００３０】図４に示すように、前記遅延部４０は、前
記制御部３６の第２比較部ＯＰ２の出力を反転させるナ
ンド・ゲート（NAND Gate）である第１ナンド・ゲート
４２からなる第１バッファ部４０ａと、前記第１バッフ
ァ部４０ａの出力を遅延及び反転させる第２バッファ部
４０ｂと、前記制御部３６の第１比較部ＯＰ１の出力を
増幅する増幅部４０ｅと、前記第２バッファ部４０ｂの
出力が前記増幅部４０ｅの出力によって制御されて入力
され、その入力を反転させる第３バッファ部４０ｃと、
前記第３バッファ部４０ｃの出力を反転させるナンド・
ゲートである第４ナンド・ゲート４８からなる第４バッ
ファ部４０ｄとから構成される。
記制御部３６の第２比較部ＯＰ２の出力を反転させるナ
ンド・ゲート（NAND Gate）である第１ナンド・ゲート
４２からなる第１バッファ部４０ａと、前記第１バッフ
ァ部４０ａの出力を遅延及び反転させる第２バッファ部
４０ｂと、前記制御部３６の第１比較部ＯＰ１の出力を
増幅する増幅部４０ｅと、前記第２バッファ部４０ｂの
出力が前記増幅部４０ｅの出力によって制御されて入力
され、その入力を反転させる第３バッファ部４０ｃと、
前記第３バッファ部４０ｃの出力を反転させるナンド・
ゲートである第４ナンド・ゲート４８からなる第４バッ
ファ部４０ｄとから構成される。
【００３１】前記第２バッファ部４０ｂは、前記第１バ
ッファ部４０ａの出力をひとつの入力とし、前記第１バ
ッファ部４０ａの出力を第１抵抗Ｒ１と前記第１抵抗Ｒ
１に並列に連結された第１コンデンサＣ１によって遅延
させてなる信号を他の入力とするナンド・ゲートである
第２ナンド・ゲート４４から構成される。これに従い、
その遅延された信号が入力されて反転される。
ッファ部４０ａの出力をひとつの入力とし、前記第１バ
ッファ部４０ａの出力を第１抵抗Ｒ１と前記第１抵抗Ｒ
１に並列に連結された第１コンデンサＣ１によって遅延
させてなる信号を他の入力とするナンド・ゲートである
第２ナンド・ゲート４４から構成される。これに従い、
その遅延された信号が入力されて反転される。
【００３２】前記増幅部４０ｅは、前記制御部３６の第
１比較部ＯＰ１の出力が反転入力端（−）に連結され、
非反転入力端（＋）は第４抵抗Ｒ４を介して接地され、
前記反転入力端（−）と出力間に第５抵抗Ｒ５が連結さ
れ、出力に直列に連結された第６抵抗Ｒ６を介して入力
信号が増幅されて出力されるＯＰアンプである増幅器Ｏ
Ｐ３から構成される。
１比較部ＯＰ１の出力が反転入力端（−）に連結され、
非反転入力端（＋）は第４抵抗Ｒ４を介して接地され、
前記反転入力端（−）と出力間に第５抵抗Ｒ５が連結さ
れ、出力に直列に連結された第６抵抗Ｒ６を介して入力
信号が増幅されて出力されるＯＰアンプである増幅器Ｏ
Ｐ３から構成される。
【００３３】前記第３バッファ部４０ｃは、増幅部４０
ｅの出力によって制御される遅延回路４６ａと、前記第
２バッファ部４０ｂの出力をひとつの入力とし、前記第
２バッファ部４０ｂの出力を前記遅延回路４６ａを通し
て他の入力とするナンド・ゲートである第３ナンド・ゲ
ート４６から構成される。
ｅの出力によって制御される遅延回路４６ａと、前記第
２バッファ部４０ｂの出力をひとつの入力とし、前記第
２バッファ部４０ｂの出力を前記遅延回路４６ａを通し
て他の入力とするナンド・ゲートである第３ナンド・ゲ
ート４６から構成される。
【００３４】前記遅延回路４６ａは、前記増幅部４０ｅ
の出力によって制御されるＰＮＰ型バイポーラトランジ
スタである第２スイッチング素子Ｑ２と、前記第２スイ
ッチング素子Ｑ２のコレクタに一端が連結された第３抵
抗Ｒ３と、前記第３抵抗Ｒ３の他端と第２スイッチング
素子Ｑ２のエミッタの間に連結された第２抵抗Ｒ２と、
前記第２抵抗Ｒ２の出力に並列に連結された第２コンデ
ンサＣ２とから構成される。
の出力によって制御されるＰＮＰ型バイポーラトランジ
スタである第２スイッチング素子Ｑ２と、前記第２スイ
ッチング素子Ｑ２のコレクタに一端が連結された第３抵
抗Ｒ３と、前記第３抵抗Ｒ３の他端と第２スイッチング
素子Ｑ２のエミッタの間に連結された第２抵抗Ｒ２と、
前記第２抵抗Ｒ２の出力に並列に連結された第２コンデ
ンサＣ２とから構成される。
【００３５】図３に示すように、前記ブースタ部３２
は、ブリッジ整流部３０の出力に直列に連結されたコイ
ルＬ１と、前記コイルＬ１に並列に連結され遅延部４０
によって制御されるＮチャンネル電界効果トランジスタ
である第１スイッチング素子Ｓ１と、前記コイルＬ１に
直列にアノードが連結されたダイオードＤ１と、前記ダ
イオードＤ１のカソードに並列に連結されたバルクコン
デンサＣｂとから構成される。
は、ブリッジ整流部３０の出力に直列に連結されたコイ
ルＬ１と、前記コイルＬ１に並列に連結され遅延部４０
によって制御されるＮチャンネル電界効果トランジスタ
である第１スイッチング素子Ｓ１と、前記コイルＬ１に
直列にアノードが連結されたダイオードＤ１と、前記ダ
イオードＤ１のカソードに並列に連結されたバルクコン
デンサＣｂとから構成される。
【００３６】また、本発明に従うＰＦＣコンバータは、
安定した電圧を出力するための前段変換部（Preregulat
or）としてのＰＦＣコンバータであるブースタ部３２
と、前記ブースタ部３２の後段として直流を直流に転換
するＤＣ−ＤＣコンバータとの二段（Two Stage）によ
り構成されている。
安定した電圧を出力するための前段変換部（Preregulat
or）としてのＰＦＣコンバータであるブースタ部３２
と、前記ブースタ部３２の後段として直流を直流に転換
するＤＣ−ＤＣコンバータとの二段（Two Stage）によ
り構成されている。
【００３７】次に、上記のように構成された本発明の作
動状態について説明する。一般的に、電源供給装置であ
るコンバータの力率の改善度は、入力電圧（Vi）とバル
クコンデンサＣｂとの相互関係によって決定される。即
ち、入力電圧（Vi）はブースタ部３２の第１スイッチン
グ素子Ｓ１のスイッチングによってバルクコンデンサＣ
ｂに高調波電流が低減された状態で充電される。これに
従い、変圧部Ｔの前段に構成されるスイッチング部Ｓに
前記バルクコンデンサＣｂの安定した電圧が印加されて
力率が改善されるのである。
動状態について説明する。一般的に、電源供給装置であ
るコンバータの力率の改善度は、入力電圧（Vi）とバル
クコンデンサＣｂとの相互関係によって決定される。即
ち、入力電圧（Vi）はブースタ部３２の第１スイッチン
グ素子Ｓ１のスイッチングによってバルクコンデンサＣ
ｂに高調波電流が低減された状態で充電される。これに
従い、変圧部Ｔの前段に構成されるスイッチング部Ｓに
前記バルクコンデンサＣｂの安定した電圧が印加されて
力率が改善されるのである。
【００３８】図６（Ａ）は、最大入力電圧と最小負荷状
態を示した波形図であり、図６（Ｂ）は、最小入力電圧
と最大負荷状態を示した波形図である。
態を示した波形図であり、図６（Ｂ）は、最小入力電圧
と最大負荷状態を示した波形図である。
【００３９】図６（Ａ）に示すように、ブースタ部３２
のバルクコンデンサＣｂにかかる電圧が最大になるとき
は、最大入力電圧、そして最小負荷であるときである。
このため、ブースタ部３２の第１スイッチング素子Ｓ１
がスイッチングされるとき、前記バルクコンデンサＣｂ
にかかる電圧が低減されるように、遅延部４０によっ
て、ブースタ部３２の第１スイッチング素子Ｓ１が所定
の遅延時間（Dx）をもってターンオンするように制御さ
れる。
のバルクコンデンサＣｂにかかる電圧が最大になるとき
は、最大入力電圧、そして最小負荷であるときである。
このため、ブースタ部３２の第１スイッチング素子Ｓ１
がスイッチングされるとき、前記バルクコンデンサＣｂ
にかかる電圧が低減されるように、遅延部４０によっ
て、ブースタ部３２の第１スイッチング素子Ｓ１が所定
の遅延時間（Dx）をもってターンオンするように制御さ
れる。
【００４０】また、遅延部４０に入力される信号は、第
１バッファ部４０ａの第１ナンド・ゲート４２の入力信
号にされる制御部３６の第２比較部ＯＰ２の出力信号Ｇ
Ｓ２と、第２比較部ＯＰ２の非反転入力端（＋）に連結
される第１比較部ＯＰ１の出力信号（Vc）である。これ
らの入力信号は、出力電圧（Vo）の増減と反比例するよ
うに遅延部４０で遅延される。この結果、遅延された出
力信号ＧＳ１が発生する。
１バッファ部４０ａの第１ナンド・ゲート４２の入力信
号にされる制御部３６の第２比較部ＯＰ２の出力信号Ｇ
Ｓ２と、第２比較部ＯＰ２の非反転入力端（＋）に連結
される第１比較部ＯＰ１の出力信号（Vc）である。これ
らの入力信号は、出力電圧（Vo）の増減と反比例するよ
うに遅延部４０で遅延される。この結果、遅延された出
力信号ＧＳ１が発生する。
【００４１】即ち、バルクコンデンサＣｂに印加される
電圧が増加されるほど出力部３４から出力される出力電
圧（Vo）は増加される。これに伴い、非反転入力端
（＋）に基準電圧（Vref）が連結された制御部３６の第
１比較部ＯＰ１の反転入力端（−）の電圧は前記基準電
圧（Vref）より大きくなって、第１比較部ＯＰ１の出力
（Vc）は減少される。
電圧が増加されるほど出力部３４から出力される出力電
圧（Vo）は増加される。これに伴い、非反転入力端
（＋）に基準電圧（Vref）が連結された制御部３６の第
１比較部ＯＰ１の反転入力端（−）の電圧は前記基準電
圧（Vref）より大きくなって、第１比較部ＯＰ１の出力
（Vc）は減少される。
【００４２】従って、第１比較部ＯＰ１の出力（Vc）が
減少されると、前記出力（Vc）が非反転入力端（＋）に
印加される第２比較部ＯＰ２の出力は、反転入力端
（−）に印加されるのこぎり波によって、パルスとして
出力される。そして、減少された前記出力（Vc）によっ
て第２比較部ＯＰ２から出力される信号ＧＳ２のパルス
幅が増加されるために、図６に示すように、第１スイッ
チング素子Ｓ１がターンオンするようにゲートに印加さ
れる信号ＧＳ１が遅延部４０によって遅延される。この
結果、所定の遅延時間（Dx）が流れた後に第１スイッチ
ング素子Ｓ１がターンオンされ、これに従って、バルク
コンデンサＣｂに印加される電圧が減少され、バルクコ
ンデンサＣｂに印加され増大された電圧が低減される。
減少されると、前記出力（Vc）が非反転入力端（＋）に
印加される第２比較部ＯＰ２の出力は、反転入力端
（−）に印加されるのこぎり波によって、パルスとして
出力される。そして、減少された前記出力（Vc）によっ
て第２比較部ＯＰ２から出力される信号ＧＳ２のパルス
幅が増加されるために、図６に示すように、第１スイッ
チング素子Ｓ１がターンオンするようにゲートに印加さ
れる信号ＧＳ１が遅延部４０によって遅延される。この
結果、所定の遅延時間（Dx）が流れた後に第１スイッチ
ング素子Ｓ１がターンオンされ、これに従って、バルク
コンデンサＣｂに印加される電圧が減少され、バルクコ
ンデンサＣｂに印加され増大された電圧が低減される。
【００４３】また、図５に示すように、前記遅延部４０
から所定の遅延時間（Dx）が遅延されるように、制御部
３６の図５の（Ａ）に示す出力は、バッファである第１
ナンド・ゲート４２を通して、前記第１ナンド・ゲート
４２の図５の（Ｂ）にように反転された出力が第１抵抗
Ｒ１と前記第１抵抗Ｒ１に並列に連結された第１コンデ
ンサＣ１によって遅延されながら、第２ナンド・ゲート
４４に入力される。このため、前記第２ナンド・ゲート
４４の出力は図５の（Ｃ）のように所定の遅延時間（D
x）だけ遅延されて出力される。
から所定の遅延時間（Dx）が遅延されるように、制御部
３６の図５の（Ａ）に示す出力は、バッファである第１
ナンド・ゲート４２を通して、前記第１ナンド・ゲート
４２の図５の（Ｂ）にように反転された出力が第１抵抗
Ｒ１と前記第１抵抗Ｒ１に並列に連結された第１コンデ
ンサＣ１によって遅延されながら、第２ナンド・ゲート
４４に入力される。このため、前記第２ナンド・ゲート
４４の出力は図５の（Ｃ）のように所定の遅延時間（D
x）だけ遅延されて出力される。
【００４４】一方、前記制御部３６の第１比較部ＯＰ１
の出力が増幅部４０ｅの増幅器ＯＰ３によって増幅され
て第６抵抗Ｒ６を介してＰＮＰ型バイポーラトランジス
タである第２スイッチング素子Ｑ２のベースに印加され
る。これに伴って、第２抵抗Ｒ２と第３抵抗Ｒ３とによ
って抵抗の並列回路が構成され、前記並列抵抗回路は第
２スイッチング素子Ｑ２のスイッチングに従い、最大の
第２抵抗Ｒ２の抵抗値から第２抵抗Ｒ２と第３抵抗Ｒ３
とが並列になる最小の抵抗値まで変化される。
の出力が増幅部４０ｅの増幅器ＯＰ３によって増幅され
て第６抵抗Ｒ６を介してＰＮＰ型バイポーラトランジス
タである第２スイッチング素子Ｑ２のベースに印加され
る。これに伴って、第２抵抗Ｒ２と第３抵抗Ｒ３とによ
って抵抗の並列回路が構成され、前記並列抵抗回路は第
２スイッチング素子Ｑ２のスイッチングに従い、最大の
第２抵抗Ｒ２の抵抗値から第２抵抗Ｒ２と第３抵抗Ｒ３
とが並列になる最小の抵抗値まで変化される。
【００４５】従って、増幅器ＯＰ３を通して前記第１比
較部ＯＰ１の出力と連動される第２スイッチング素子Ｑ
２のスイッチングによって、第２ナンド・ゲート４４の
出力が第２抵抗Ｒ２、第３抵抗Ｒ３、第２スイッチング
素子Ｑ２及び第２コンデンサＣ２とから構成される遅延
回路４６ａの動作に従い、第３ナンド・ゲート４６に入
力される第２ナンド・ゲート４４の出力信号の遅延され
る程度が変更される。
較部ＯＰ１の出力と連動される第２スイッチング素子Ｑ
２のスイッチングによって、第２ナンド・ゲート４４の
出力が第２抵抗Ｒ２、第３抵抗Ｒ３、第２スイッチング
素子Ｑ２及び第２コンデンサＣ２とから構成される遅延
回路４６ａの動作に従い、第３ナンド・ゲート４６に入
力される第２ナンド・ゲート４４の出力信号の遅延され
る程度が変更される。
【００４６】即ち、出力電圧（Vo）が増大されると、第
１比較部ＯＰ１の出力が減少され、増幅部４０ｅの増幅
器ＯＰ３を経由した前記第１比較部ＯＰ１の減少された
出力は、第２スイッチング素子Ｑ２のベースに小さな電
圧として印加される。このため、第２スイッチング素子
Ｑ２で増幅が小さくなって第３抵抗Ｒ３の値は小さくな
る。これに従い、第２抵抗Ｒ２と第３抵抗Ｒ３とで調合
される抵抗値は増大され、第３ナンド・ゲート４６の入
力に構成された遅延回路で遅延される程度は増大され
る。このため結局、図５の（Ｄ）に示すように前記第３
ナンド・ゲート４６で所定の遅延時間（Dy）が発生し、
前記第３ナンド・ゲート４６の出力は第４ナンド・ゲー
ト４８から、図５の（Ｅ）のように反転されて出力され
る。
１比較部ＯＰ１の出力が減少され、増幅部４０ｅの増幅
器ＯＰ３を経由した前記第１比較部ＯＰ１の減少された
出力は、第２スイッチング素子Ｑ２のベースに小さな電
圧として印加される。このため、第２スイッチング素子
Ｑ２で増幅が小さくなって第３抵抗Ｒ３の値は小さくな
る。これに従い、第２抵抗Ｒ２と第３抵抗Ｒ３とで調合
される抵抗値は増大され、第３ナンド・ゲート４６の入
力に構成された遅延回路で遅延される程度は増大され
る。このため結局、図５の（Ｄ）に示すように前記第３
ナンド・ゲート４６で所定の遅延時間（Dy）が発生し、
前記第３ナンド・ゲート４６の出力は第４ナンド・ゲー
ト４８から、図５の（Ｅ）のように反転されて出力され
る。
【００４７】従って、前記図５の（Ｃ）の遅延時間（D
x）は、パルス信号の上昇時間が遅延されるのを示す一
方、図５の（Ｄ）の遅延時間（Dy）は、パルス信号の下
降時間が遅延されるのを示す。ブースタ部３２に印加さ
れる遅延部４０の信号ＧＳ１は、遅延部４０の第２比較
部ＯＰ２の出力信号から上昇時間と下降時間とが制御さ
れるのである。
x）は、パルス信号の上昇時間が遅延されるのを示す一
方、図５の（Ｄ）の遅延時間（Dy）は、パルス信号の下
降時間が遅延されるのを示す。ブースタ部３２に印加さ
れる遅延部４０の信号ＧＳ１は、遅延部４０の第２比較
部ＯＰ２の出力信号から上昇時間と下降時間とが制御さ
れるのである。
【００４８】一方、出力電圧（Vo）が減少されると、第
１比較部ＯＰ１の出力は、増大され、増幅器ＯＰ３を経
由した前記第１比較部ＯＰ１の出力は、第２スイッチン
グ素子Ｑ２のベースに大きな電圧として印加される。こ
のため、第２スイッチング素子Ｑ２で増幅が大きくなっ
て第２抵抗Ｒ２と第３抵抗Ｒ３とで調合されて並列に形
成される抵抗値は減少され、これに従って、第３ナンド
・ゲート４６の入力に構成された遅延回路で遅延される
程度は減少される。このため結局、所定の遅延時間（D
x）が減少されて、バルクコンデンサＣｂに印加される
電圧は増える。
１比較部ＯＰ１の出力は、増大され、増幅器ＯＰ３を経
由した前記第１比較部ＯＰ１の出力は、第２スイッチン
グ素子Ｑ２のベースに大きな電圧として印加される。こ
のため、第２スイッチング素子Ｑ２で増幅が大きくなっ
て第２抵抗Ｒ２と第３抵抗Ｒ３とで調合されて並列に形
成される抵抗値は減少され、これに従って、第３ナンド
・ゲート４６の入力に構成された遅延回路で遅延される
程度は減少される。このため結局、所定の遅延時間（D
x）が減少されて、バルクコンデンサＣｂに印加される
電圧は増える。
【００４９】そして、前記第２ナンド・ゲート４４の出
力が第３ナンド・ゲート４６のひとつの入力になり、前
記第２ナンド・ゲート４４の出力が前記第２スイッチン
グ素子Ｑ２のスイッチングによって第２抵抗Ｒ２と第３
抵抗Ｒ３とで調合されて遅延されて第３ナンド・ゲート
４６の他の入力になり、前記第３ナンド・ゲート４６の
出力がバッファである第４ナンド・ゲート４８を通して
出力されることによって、ブースタ部３２の第１スイッ
チング素子Ｓ１がスイッチングされる。
力が第３ナンド・ゲート４６のひとつの入力になり、前
記第２ナンド・ゲート４４の出力が前記第２スイッチン
グ素子Ｑ２のスイッチングによって第２抵抗Ｒ２と第３
抵抗Ｒ３とで調合されて遅延されて第３ナンド・ゲート
４６の他の入力になり、前記第３ナンド・ゲート４６の
出力がバッファである第４ナンド・ゲート４８を通して
出力されることによって、ブースタ部３２の第１スイッ
チング素子Ｓ１がスイッチングされる。
【００５０】前記遅延部４０を構成する第１ナンド・ゲ
ート４２、第２ナンド・ゲート４４、第３ナンド・ゲー
ト４６、そして第４ナンド・ゲート４８は集積回路とし
て使用される好適な一実施例を示すもので、回路構成に
おいて、第２ナンド・ゲート４４、そして第３ナンド・
ゲート４６とから構成されても、即ち、第１ナンド・ゲ
ート４２、そして第４ナンド・ゲート４８が削除されて
回路が構成されても、信号が反転されなく、遅延される
ために、ほぼ同一の遅延効果を奏する。
ート４２、第２ナンド・ゲート４４、第３ナンド・ゲー
ト４６、そして第４ナンド・ゲート４８は集積回路とし
て使用される好適な一実施例を示すもので、回路構成に
おいて、第２ナンド・ゲート４４、そして第３ナンド・
ゲート４６とから構成されても、即ち、第１ナンド・ゲ
ート４２、そして第４ナンド・ゲート４８が削除されて
回路が構成されても、信号が反転されなく、遅延される
ために、ほぼ同一の遅延効果を奏する。
【００５１】また、図６（Ａ）に示すように、最大の入
力電圧、そして、最小の負荷である場合とは反対に、図
６（Ｂ）の入力電圧が最小入力であり、最大負荷状態で
あるときを概略的に説明すると、バルクコンデンサＣｂ
に印加される電圧が減少されるほど第１スイッチング素
子Ｓ１の損失が増えるが、最適の力率を得るための最小
のバルクコンデンサＣｂの電圧が必要である。そのた
め、バルクコンデンサＣｂの電圧が一定に維持され、最
適の力率を得るために、図６（Ｂ）の最小の入力電圧と
最大の負荷状態を示す波形図のように、負荷が増えてバ
ルクコンデンサＣｂの電圧が減少されるのが防止されな
ければならない。
力電圧、そして、最小の負荷である場合とは反対に、図
６（Ｂ）の入力電圧が最小入力であり、最大負荷状態で
あるときを概略的に説明すると、バルクコンデンサＣｂ
に印加される電圧が減少されるほど第１スイッチング素
子Ｓ１の損失が増えるが、最適の力率を得るための最小
のバルクコンデンサＣｂの電圧が必要である。そのた
め、バルクコンデンサＣｂの電圧が一定に維持され、最
適の力率を得るために、図６（Ｂ）の最小の入力電圧と
最大の負荷状態を示す波形図のように、負荷が増えてバ
ルクコンデンサＣｂの電圧が減少されるのが防止されな
ければならない。
【００５２】即ち、第１スイッチング素子Ｓ１のスイッ
チングによってバルクコンデンサＣｂの電圧が増えるよ
うにするために、第１スイッチング素子Ｓ１のターンオ
ン時間が所定の遅延時間（Dy）の間、延長されるように
遅延部４０によって制御する。
チングによってバルクコンデンサＣｂの電圧が増えるよ
うにするために、第１スイッチング素子Ｓ１のターンオ
ン時間が所定の遅延時間（Dy）の間、延長されるように
遅延部４０によって制御する。
【００５３】また、図６のＤBは、第１スイッチング素
子Ｓ１のデューティ（Duty）を示し、ＤFはスイッチン
グ部Ｓのデューティを示している。第１スイッチング素
子Ｓ１のデューティとスイッチング部Ｓのデューティ
は、コイルＬとそれぞれの第１及び第２スイッチング素
子Ｓ１，Ｓ２のスイッチング周波数によって決定され
る。
子Ｓ１のデューティ（Duty）を示し、ＤFはスイッチン
グ部Ｓのデューティを示している。第１スイッチング素
子Ｓ１のデューティとスイッチング部Ｓのデューティ
は、コイルＬとそれぞれの第１及び第２スイッチング素
子Ｓ１，Ｓ２のスイッチング周波数によって決定され
る。
【００５４】即ち、バルクコンデンサＣｂにかかる入力
電圧（Vi）はブースタ部３２のスイッチングによって短
い時間の間の直流形態であるパルスを示すために下記の
式で直流電圧、即ち、電圧（VDC）を示す。第１スイッ
チング素子Ｓ１のデューティとスイッチング部Ｓのデュ
ーティを求めるのに使用された式を参考的に下記に記述
する。
電圧（Vi）はブースタ部３２のスイッチングによって短
い時間の間の直流形態であるパルスを示すために下記の
式で直流電圧、即ち、電圧（VDC）を示す。第１スイッ
チング素子Ｓ１のデューティとスイッチング部Ｓのデュ
ーティを求めるのに使用された式を参考的に下記に記述
する。
【００５５】前記バルクコンデンサＣｂにかかる電圧
（VDC）は、エネルギー平衡条件によって、下記の通り
である。
（VDC）は、エネルギー平衡条件によって、下記の通り
である。
【数１】 （VS；入力電圧［Vrms］、DB；Ｓ１のデューティ、IO；
負荷電流、VO；出力電圧、L1；コイル、f；スイッチン
グ周波数、ηB；ブースタ部の効率、ηF；ブースタ部後
段のＤＣ−ＤＣコンバータ効率）
負荷電流、VO；出力電圧、L1；コイル、f；スイッチン
グ周波数、ηB；ブースタ部の効率、ηF；ブースタ部後
段のＤＣ−ＤＣコンバータ効率）
【００５６】また、入出力、即ち、入力電圧（Vi）と負
荷の変動に関係なく、効率的にコンバータが動作するた
めには、最小の入力電圧及び最大の負荷状態に設計しな
ければならない。最大の入力電圧で力率が向上されるよ
うにするため、下記の式を満たすように第１スイッチン
グ素子Ｓ１のデューティであるＤBを設定する。
荷の変動に関係なく、効率的にコンバータが動作するた
めには、最小の入力電圧及び最大の負荷状態に設計しな
ければならない。最大の入力電圧で力率が向上されるよ
うにするため、下記の式を満たすように第１スイッチン
グ素子Ｓ１のデューティであるＤBを設定する。
【数２】 一方、スイッチング部ＳのデューティであるＤFは、下
記の式によって求めることができる。
記の式によって求めることができる。
【数３】 （Vi；入力電圧、Vo；出力電圧、n；変圧部の２次側巻
線のターン数を１とした場合の１次側巻線のターン数）
線のターン数を１とした場合の１次側巻線のターン数）
【００５７】
【発明の効果】以上、詳細に説明したように、本発明に
よる力率改善回路は、遅延回路として動作する遅延部を
備え、バルクコンデンサに充電された電圧にしたがっ
て、ブースタ部でスイッチングをする。即ち、負荷で使
用される電圧の増大によってバルクコンデンサにかかる
電圧が低減される場合には、バルクコンデンサに増大さ
れた電圧が印加されるように遅延部からブースタ部のス
イッチング素子のゲートに印加される信号のデューティ
を大きくしてスイッチングすることで、バルクコンデン
サの電圧が一定に維持され、これにしたがって変圧部に
安定した電圧が印加される。また、負荷で使用される電
圧の減少によってバルクコンデンサにかかる電圧が増大
する場合には、バルクコンデンサに減少された電圧が印
加されるように遅延部からブースタ部のスイッチング素
子のゲートに印加される信号のデューディを少なくして
スイッチングすることで、高調波電流が低減され、バル
クコンデンサの電圧が一定に維持されて変圧部に安定し
た電圧が印加される。このため、コンバータの力率が改
善される効果を奏する。
よる力率改善回路は、遅延回路として動作する遅延部を
備え、バルクコンデンサに充電された電圧にしたがっ
て、ブースタ部でスイッチングをする。即ち、負荷で使
用される電圧の増大によってバルクコンデンサにかかる
電圧が低減される場合には、バルクコンデンサに増大さ
れた電圧が印加されるように遅延部からブースタ部のス
イッチング素子のゲートに印加される信号のデューティ
を大きくしてスイッチングすることで、バルクコンデン
サの電圧が一定に維持され、これにしたがって変圧部に
安定した電圧が印加される。また、負荷で使用される電
圧の減少によってバルクコンデンサにかかる電圧が増大
する場合には、バルクコンデンサに減少された電圧が印
加されるように遅延部からブースタ部のスイッチング素
子のゲートに印加される信号のデューディを少なくして
スイッチングすることで、高調波電流が低減され、バル
クコンデンサの電圧が一定に維持されて変圧部に安定し
た電圧が印加される。このため、コンバータの力率が改
善される効果を奏する。
【００５８】また、ブースタ部とスイッチング部との二
相制御ＰＦＣコンバータを構成するが、遅延部から発生
する遅延された出力信号によってブースタ部を制御する
ことで、変圧部に安定した電圧を印加するように動作す
る。即ち、制御部の出力と連動する遅延部によってブー
スタ部とスイッチング部を単相に制御する単相制御ＰＦ
Ｃコンバータとして動作する。従って、従来技術に比
べ、力率が大きく向上し、前記単相制御によって二相制
御の効果を奏するように構成される。二相制御に構成さ
れる素子を使用しないため、生産性が向上されるという
効果を奏する。
相制御ＰＦＣコンバータを構成するが、遅延部から発生
する遅延された出力信号によってブースタ部を制御する
ことで、変圧部に安定した電圧を印加するように動作す
る。即ち、制御部の出力と連動する遅延部によってブー
スタ部とスイッチング部を単相に制御する単相制御ＰＦ
Ｃコンバータとして動作する。従って、従来技術に比
べ、力率が大きく向上し、前記単相制御によって二相制
御の効果を奏するように構成される。二相制御に構成さ
れる素子を使用しないため、生産性が向上されるという
効果を奏する。
【００５９】本発明は、上記実施形態に限定されず、多
くの変更が本発明の技術的思想内で、当該分野の通常の
知識を有する者によって可能であることは言うまでもな
い。
くの変更が本発明の技術的思想内で、当該分野の通常の
知識を有する者によって可能であることは言うまでもな
い。
【図１】 従来技術に従う平滑型コンバータの回路図で
ある。
ある。
【図２】 （Ａ）は従来技術に従う二相制御ＰＦＣコン
バータの回路図であり、（Ｂ）は従来技術に従う単相制
御ＰＦＣコンバータの回路図である。
バータの回路図であり、（Ｂ）は従来技術に従う単相制
御ＰＦＣコンバータの回路図である。
【図３】 本発明に従うＰＦＣコンバータの回路図であ
る。
る。
【図４】 図３の遅延回路図である。
【図５】 図４の各部の波形図である。
【図６】 （Ａ）は最大入力電圧と最小負荷状態を示す
波形図であり、（Ｂ）は最小入力電圧と最大負荷状態を
示す波形図である。
波形図であり、（Ｂ）は最小入力電圧と最大負荷状態を
示す波形図である。
３０ ブリッジ整流部 ３２ ブースタ部 ３４ 出力部 ３６ 制御部 ４０ 遅延部 ４０ａ 第１バッファ部 ４０ｂ 第２バッファ部 ４０ｃ 第３バッファ部 ４０ｄ 第４バッファ部 ４０ｅ 増幅部 ４２ 第１ナンド・ゲート ４４ 第２ナンド・ゲート ４６ 第３ナンド・ゲート ４６ａ 遅延回路 ４８ 第４ナンド・ゲート Ｃ１ 第１コンデンサ Ｄ１ ダイオード Ｌ１ コイル ＯＰ１ 第１比較部 ＯＰ２ 第２比較部 Ｑ２ 第２スイッチング素子 Ｒ１ 第１抵抗 Ｒ４ 第４抵抗 Ｒ５ 第５抵抗 Ｓ スイッチング部 Ｓ１ 第１スイッチング素子 Ｔ 変圧部 Ｖｉ 入力電圧 Ｖｏ 出力電圧
Claims (26)
- 【請求項１】 入力電圧を整流するブリッジ整流部と、
前記ブリッジ整流部の出力をスイッチングして一定の出
力電圧を発生させるブースタ部と、前記ブースタ部の出
力が１次側巻線に印加され、これに伴って２次側巻線へ
２次側出力を誘起させる変圧部と、前記変圧部の１次側
巻線に印加される前記ブースタ部の出力をスイッチング
するスイッチング部と、前記変圧部の２次側出力を整流
及び平滑する出力部と、前記出力部の出力電圧を感知し
て前記スイッチング部に感知信号を帰還して前記出力部
の出力を制御する制御部と、前記制御部の出力を所定時
間遅延させ、この遅延された出力信号によってブースタ
部のスイッチングを制御し、これに伴って前記ブースタ
部の出力電圧を一定に維持して力率が改善されるように
動作する遅延部とから構成されることを特徴とするＰＦ
Ｃコンバータ。 - 【請求項２】 前記ブースタ部は、ブリッジ整流部の出
力に連結されたコイルと、前記コイルに並列に連結さ
れ、遅延部の出力によって制御される第１スイッチング
素子と、前記コイルに直列にアノードが連結されたダイ
オードと、前記ダイオードのカソードに並列に連結され
たバルクコンデンサとから構成され、前記第１スイッチ
ング素子のスイッチングにしたがって、前記バルクコン
デンサの両端に一定の電圧が印加されて力率が改善され
ることを特徴とする請求項１記載のＰＦＣコンバータ。 - 【請求項３】 前記ブースタ部の第１スイッチング素子
は、Ｎチャンネル電界効果トランジスタであることを特
徴とする請求項２記載のＰＦＣコンバータ。 - 【請求項４】 前記遅延部は、前記制御部の出力を反転
させる第１反転素子からなる第１バッファ部と、前記第
１バッファ部の出力を遅延及び反転させる第２バッファ
部と、前記制御部の出力を増幅する増幅部と、前記第２
バッファ部の出力が前記増幅部の出力によって制御され
て入力される第３バッファ部と、前記第３バッファ部の
出力を反転させる第４反転素子からなる第４バッファ部
とから構成されることを特徴とする請求項１記載のＰＦ
Ｃコンバータ。 - 【請求項５】 前記第２バッファ部は、前記第１バッフ
ァ部の出力をひとつの入力とし、前記第１バッファ部の
出力を第１抵抗と前記第１抵抗に並列に連結された第１
コンデンサによって遅延させてなる信号を他の入力と
し、その遅延された信号を反転させる第２反転素子から
構成されることを特徴とする請求項４記載のＰＦＣコン
バータ。 - 【請求項６】 前記第３バッファ部は、前記増幅部の出
力によって制御される遅延回路と、前記第２バッファ部
の出力をひとつの入力とし、前記第２バッファ部の出力
を遅延回路を介して他の入力とする第３反転素子から構
成されることを特徴とする請求項４記載のＰＦＣコンバ
ータ。 - 【請求項７】 前記増幅部は、前記制御部の出力が反転
入力端に連結され、非反転入力端は第４抵抗を介して接
地され、前記反転入力端と出力間に第５抵抗が連結さ
れ、直列に連結された第６抵抗を介して入力信号が増幅
されて出力される増幅器から構成されることを特徴とす
る請求項４記載のＰＦＣコンバータ。 - 【請求項８】 前記増幅部の増幅器は、ＯＰアンプであ
ることを特徴とする請求項７記載のＰＦＣコンバータ。 - 【請求項９】 前記遅延回路は、前記増幅部の出力によ
って制御される第２スイッチング素子と、前記第２スイ
ッチング素子のコレクタに一端が連結された第３抵抗
と、前記第３抵抗の他端と第２スイッチング素子のエミ
ッタの間に連結された第２抵抗と、前記第２抵抗の出力
に並列に連結された第２コンデンサとから構成されるこ
とを特徴とする請求項６記載のＰＦＣコンバータ。 - 【請求項１０】 前記第１反転素子と第４反転素子は、
ナンド・ゲートであることを特徴とする請求項４記載の
ＰＦＣコンバータ。 - 【請求項１１】 前記第２反転素子は、ナンド・ゲート
であることを特徴とする請求項５記載のＰＦＣコンバー
タ。 - 【請求項１２】 前記第３反転素子は、ナンド・ゲート
であることを特徴とする請求項６記載のＰＦＣコンバー
タ。 - 【請求項１３】 前記第２スイッチング素子は、ＰＮＰ
型バイポーラトランジスタであることを特徴とする請求
項９記載のＰＦＣコンバータ。 - 【請求項１４】 ＰＦＣコンバータとＤＣ−ＤＣコンバ
ータとから構成される二相制御（Two Stage）ＰＦＣコ
ンバータにおいて、 入力電圧を整流するブリッジ整流部と、前記ブリッジ整
流部の出力をスイッチングして一定の出力電圧を発生さ
せるブースタ部と、前記ブースタ部の出力が１次側巻線
に印加され、これに伴って２次側巻線へ２次側出力を誘
起させる変圧部と、前記変圧部の１次側巻線に印加され
る前記ブースタ部の出力をスイッチングするスイッチン
グ部と、前記変圧部の２次側出力を整流及び平滑する出
力部と、前記出力部の出力電圧を感知して前記スイッチ
ング部に感知信号を帰還して前記出力部の出力を制御す
る制御部と、前記制御部の出力を所定時間遅延させ、こ
の遅延された出力信号によってブースタ部のスイッチン
グを制御し、これに伴って前記ブースタ部の出力電圧を
一定に維持して力率が改善されるように動作する遅延部
とから構成されて、 前記ＰＦＣコンバータとＤＣ−ＤＣコンバータとがひと
つの制御部によって単相制御されることを特徴とするＰ
ＦＣコンバータ。 - 【請求項１５】 前記ブースタ部は、ブリッジ整流部の
出力に連結されたコイルと、前記コイルに並列に連結さ
れ、遅延部の出力によって制御される第１スイッチング
素子と、前記コイルに直列にアノードが連結されたダイ
オードと、前記ダイオードのカソードに並列に連結され
たバルクコンデンサとから構成され、前記第１スイッチ
ング素子のスイッチングにしたがって、前記バルクコン
デンサの両端に一定の電圧が印加されて力率が改善され
ることを特徴とする請求項１４記載のＰＦＣコンバー
タ。 - 【請求項１６】 前記ブースタ部の第１スイッチング素
子は、Ｎチャンネル電界効果トランジスタであることを
特徴とする請求項１５記載のＰＦＣコンバータ。 - 【請求項１７】 前記遅延部は、前記制御部の出力を反
転させる第１反転素子からなる第１バッファ部と、前記
第１バッファ部の出力を遅延及び反転させる第２バッフ
ァ部と、前記制御部の出力を増幅する増幅部と、前記第
２バッファ部の出力が前記増幅部の出力によって制御さ
れて入力される第３バッファ部と、前記第３バッファ部
の出力を反転させる第４反転素子からなる第４バッファ
部とから構成されることを特徴とする請求項１４記載の
ＰＦＣコンバータ。 - 【請求項１８】 前記第２バッファ部は、前記第１バッ
ファ部の出力をひとつの入力とし、前記第１バッファ部
の出力を第１抵抗と前記第１抵抗に並列に連結された第
１コンデンサによって遅延させてなる信号を他の入力と
し、その遅延された信号を反転させる第２反転素子から
構成されることを特徴とする請求項１７記載のＰＦＣコ
ンバータ。 - 【請求項１９】 前記第３バッファ部は、前記増幅部の
出力によって制御される遅延回路と、前記第２バッファ
部の出力をひとつの入力とし、前記第２バッファ部の出
力を遅延回路を介して他の入力とする第３反転素子から
構成されることを特徴とする請求項１７記載のＰＦＣコ
ンバータ。 - 【請求項２０】 前記増幅部は、前記制御部の出力が反
転入力端に連結され、非反転入力端は第４抵抗を介して
接地され、前記反転入力端と出力間に第５抵抗が連結さ
れ、直列に連結された第６抵抗を介して入力信号が増幅
されて出力される増幅器から構成されることを特徴とす
る請求項１７記載のＰＦＣコンバータ。 - 【請求項２１】 前記遅延回路は、前記増幅部の出力に
よって制御される第２スイッチング素子と、前記第２ス
イッチング素子のコレクタに一端が連結された第３抵抗
と、前記第３抵抗の他端と第２スイッチング素子のエミ
ッタの間に連結された第２抵抗と、前記第２抵抗の出力
に並列に連結された第２コンデンサとから構成されるこ
とを特徴とする請求項１９記載のＰＦＣコンバータ。 - 【請求項２２】 前記第１反転素子と第４反転素子は、
ナンド・ゲートであることを特徴とする請求項１７記載
のＰＦＣコンバータ。 - 【請求項２３】 前記第２反転素子は、ナンド・ゲート
であることを特徴とする請求項１８記載のＰＦＣコンバ
ータ。 - 【請求項２４】 前記第３反転素子は、ナンド・ゲート
であることを特徴とする請求項１９記載のＰＦＣコンバ
ータ。 - 【請求項２５】 前記第２スイッチング素子は、ＰＮＰ
型バイポーラトランジスタであることを特徴とする請求
項２１記載のＰＦＣコンバータ。 - 【請求項２６】 前記増幅部の増幅器は、ＯＰアンプで
あることを特徴とする請求項２０記載のＰＦＣコンバー
タ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970036454A KR19990012879A (ko) | 1997-07-31 | 1997-07-31 | 전원공급장치의 역률개선회로 |
| KR1997-36454 | 1997-07-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1169811A true JPH1169811A (ja) | 1999-03-09 |
Family
ID=19516422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9335518A Pending JPH1169811A (ja) | 1997-07-31 | 1997-12-05 | Ｐｆｃコンバータ |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US6028776A (ja) |
| JP (1) | JPH1169811A (ja) |
| KR (1) | KR19990012879A (ja) |
| CN (1) | CN1207601A (ja) |
| DE (1) | DE19754044A1 (ja) |
| GB (1) | GB2328564A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101028460B1 (ko) | 2009-09-14 | 2011-04-14 | 주식회사 지이콘 | 마이크로컨트롤러를 이용한 파워 ｌｅｄ 구동용 전원 공급 장치 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19813769A1 (de) * | 1998-03-27 | 1999-09-30 | Siemens Ag | Schaltung zum Versorgen einer Last mit einer Gleichspannung |
| US6130828A (en) * | 1999-08-26 | 2000-10-10 | Lucent Technologies, Inc. | Multiple output converter having self-synchronized pulse width modulation regulation |
| JP3365402B2 (ja) * | 1999-09-02 | 2003-01-14 | 横河電機株式会社 | スイッチング電源装置 |
| US6249444B1 (en) * | 1999-11-01 | 2001-06-19 | Astec International Limited | Offset resonant ZVS forward converter |
| JP2002101660A (ja) * | 2000-07-04 | 2002-04-05 | Fiderikkusu:Kk | スイッチング電源装置 |
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