JPH1168558A - 高周波信号発生器 - Google Patents

高周波信号発生器

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JPH1168558A JP10180589A JP18058998A JPH1168558A JP H1168558 A JPH1168558 A JP H1168558A JP 10180589 A JP10180589 A JP 10180589A JP 18058998 A JP18058998 A JP 18058998A JP H1168558 A JPH1168558 A JP H1168558A
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Abstract

(57)【要約】 【課題】 ディジタルＣＭＯＳプロセスにおいて高度に
集積化されたディジタル素子を含む高周波信号発生器を
提供する。 【解決手段】 高周波信号を発生するための電圧制御発
振器（ＶＣＯ）と、第１のクロック信号を供給する分周
器（Ｔ）と、第１の基準信号（ａＲＦ）を加算するため
の第１の累算器（ＡＣＣＵ１）と、第２の基準信号（ａ
ｒｅｆ）を加算するための第２の累算器（ＡＣＣＵ２）
と、前記２つの加算された基準信号の差信号をフィルタ
処理するディジタルフィルタ（Ｈ１（ｚ））と、これの
出力信号からアナログ信号を形成するＤ／Ａ変換器と、
電圧制御発振器に供給されるアナログ信号をフィルタ処
理するアナログフィルタ（Ｈ（ｓ））を具備する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波信号発生器
に関する。このような高周波信号発生器は、連続位相変
調（Ｃｏｎｔｉｎｉｏｕｓ Ｐｈａｓｅ Ｍｏｄｕｌａ
ｔｉｏｎ）を用いるディジタル通信装置のための高周波
信号を発生するために用いられる。
【０００２】ディジタル情報を電磁波を介して交信する
装置では、高周波信号が必要となる。この情報は適当な
変調方法を介して高周波信号を変調する。
【０００３】
【従来の技術】ＤＥＣＴ標準によるコードレス電話で
は、以下入力信号とも称する情報信号として、１１５２
ｋｂｉｔ／ｓのビットレートを有するディジタルビット
流が発生される。ＤＥＣＴは、Ｄｉｇｉｔａｌ Ｅｎｈ
ａｎｃｅｄ ＣｏｒｄｌｅｓｓＴｅｌｅｐｈｏｎｅの略
語である。ＤＥＣＴ網は高い加入者密度のためのマイク
ロセルラーディジタル移動無線網である。ＤＥＣＴ標準
では、以下の層、すなわち物理層（Ｐｈｙｓｉｃａｌ
Ｌａｙｅｒ）、媒体アクセス制御層（Ｍｅｄｉｕｍ Ａ
ｃｃｅｓｓ Ｃｏｎｔｒｏｌ Ｌａｙｅｒ）、データリ
ンク制御層（Ｄａｔａ Ｌｉｎｋ Ｃｏｎｔｒｏｌ Ｌ
ａｙｅｒ）、ネットワーク層（Ｎｅｔｗｏｒｋ Ｌａｙ
ｅｒ）が規定されている。さらにＤＥＣＴ標準には、ト
ランスポート層（Ｔｒａｎｓｐｏｒｔ Ｌａｙｅｒ）、
セッション層（Ｓｅｓｓｉｏｎ Ｌａｙｅｒ）、プレゼ
ンテーション層（Ｐｒｅｓｅｎｔａｔｉｏｎ Ｌａｙｅ
ｒ）、アプリケーション層（Ａｐｐｌｉｃａｔｉｏｎ
Ｌａｙｅｒ）が規定されている。物理層は無線スペクト
ルを物理チャネルに区分する。時間および周波数のほか
に次元空間及び符号が用いられる。ＴＤＭＡ方式（時分
割多元接続方式、Ｔｉｍｅ Ｄｅｖｉｓｉｏｎ Ｍｕｌ
ｔｉｂｌｅ Ａｃｃｅｓｓ）は１０の搬送波周波数が用
いられる。この搬送波周波数は１８８０〜１９００ＭＨ
ｚの間の周波数帯域にある。各搬送波周波数において、
ＴＤＭＡ構造は１０ｍｓの長さのフレームを有してお
り、該フレームは２４のタイムスロットを含んでいる。
１フレームは１０ｍｓ毎に４７０μｓで送信される。従
って、伝送速度１１５２ｋｂｉｔ／秒を有するビット流
が形成される。この搬送波信号間隔は１，７２８ＭＨｚ
である。
【０００４】Ｓ．Ｈｅｉｎｅｎの論文“Ａｎ ｉｎｔｅ
ｇｒａｔｅｄ ｂｉｐｏｌａｒ ｔｒａｎｓｍｉｔｔｅ
ｒ ｆｏｒ ＤＥＣＴ”（１９９７、ＩＥＥＥ）から、
送信機が実質的に、出力段及びディジタル入力信号のた
めの信号変換器において、以下にフェーズロックループ
（ＰＬＬ）と称する追従同期回路から成ることが公知で
ある。送信間隔の前の時間間隔においてＰＬＬが、定格
周波数に立ち上がり過渡振動し、送信が開始すると制御
閉ループは開放され、ＶＣＯとも称する電圧制御発振器
は形成されたディジタル信号を用いて変調される。ＶＣ
Ｏの出力信号は出力段において増幅され、アンテナによ
り送出される。受信の場合、ＰＬＬを用いて入力信号を
混合するために高周波信号が形成される。このときＶＣ
Ｏの閉ループ制御回路は開放されていない。ＰＬＬの分
周器を除いたこの回路の全ての素子は、アナログに構成
されている。ディジタルＣＭＯＳプロセスへの高集積化
は不可能である。
【０００５】
【発明が解決しようとする課題】本発明の課題は、ディ
ジタルＣＭＯＳプロセスにおいて高度に集積化されたデ
ィジタル素子を含む高周波信号発生器を提供することに
ある。
【０００６】
【課題を解決するための手段】上記課題は本発明によ
り、高周波信号を発生するための電圧制御発振器が設け
られており、入力側で前記電圧制御発振器と接続されて
おり、出力側から第１のクロック信号を供給する分周器
が設けられており、第１の基準信号を加算するための、
前記第１のクロック信号によって制御される第１の累算
器が設けられており、第２の基準信号を加算するため
の、第２のクロック信号によって制御される第２の累算
器が設けられており、前記２つの加算された基準信号の
差信号をフィルタ処理するディジタルフィルタが設けら
れており、第１のディジタルフィルタの出力信号からア
ナログ信号を形成するディジタル−アナログ変換器が設
けられており、電圧制御発振器に供給されるアナログ信
号をフィルタ処理するアナログフィルタが設けられてい
ることにより解決される。
【０００７】その他の有利な実施形態が従属請求項に記
載されている。
【０００８】
【発明の実施の形態】次に本発明を実施の形態に基づき
図を用いて詳細に説明する。
【０００９】図１に、本発明の回路のブロック線図が示
されている。
【００１０】周波数ｆＲＦを有する所望の高周波信号
が、電圧制御発振器ＶＣＯによって発生され、出力段Ｐ
Ａを介してアンテナに伝送される。ディジタル１／Ｎ分
周器Ｔは第１の累算器ＡＣＣＵ１に対するクロックを発
生し、第１の累算器ＡＣＣＵ１はそれぞれのクロックで
ディジタル信号ａＲＦを加算する。第２の累算器ＡＣＣ
Ｕ２は、基準クロック（クロック周波数ｆｒｅｆ）でデ
ィジタル信号ａｒｅｆを加算する。２つの累算器出力信
号は減算器ＳＵＢに供給される。減算器ＳＵＢの出力信
号は第１のディジタルフィルタＨ１（ｚ）を用いてフィ
ルタリングされ、重み付け係数ｇ１で乗算される。この
ために第１の乗算器ＭＵ１が設けられている。乗算器Ｍ
Ｕ１の出力信号を、第１の重み付けされたフィルタ出力
信号ｓｇ１として示す。この第１の重み付けされたフィ
ルタ出力信号ｓｇ１は、加算器ＳＵＭの一方の入力側に
加えられる。加算器ＳＵＭの他方の入力側に、サンプリ
ング装置Ａを用いてサンプリングされ、第２のディジタ
ルフィルタＨ２（ｚ）でディジタルフィルタ処理され、
引き続いて第２の乗算器ＭＵ２により重み付け係数ｇ２
で乗算される入力信号ＥＳ（入力ビット流）が加えられ
る。ディジタル−アナログ変換器Ｄ／Ａは、加算器ＳＵ
Ｍから発生する加算出力信号から比例アナログ信号を形
成する。この信号は、アナログフィルタＨ（ｓ）でアナ
ログフィルタ処理され、電圧制御発振器ＶＣＯを制御す
る。
【００１１】搬送波周波数はディジタル信号ａＲＦ及び
ａｒｅｆを適当に選択することにより設定される。回路
の安定性あるいは立上り過渡振動特性が重み付け係数ｇ
１によって調整設定され、変調振幅が重み付け係数ｇ２
によって調整設定される。
【００１２】付加的に、加算器ＳＵＭとディジタル−ア
ナログ変換器Ｄ／Ａとの間に第３のディジタルフィルタ
を設けることも可能である。本発明のこの実施形態は図
示していない。
【００１３】第１のディジタルフィルタが時間に依存す
る適応形フィルタとして構成されていることにより、制
御ループの立上り過渡振動時間が著しく短縮される。こ
のことは特に、非常に短時間内に搬送波周波数を切換え
なければならない所謂高速ホッピングシステムに対して
有益である。
【００１４】アナログフィルタが、ディジタル−アナロ
グ変換器による同時オーバーサンプリングを有するデシ
メーションフィルタとして構成されている。この構成に
より、ディジタル−アナログ変換器の精度に対する要求
を低減することが出来る。別のディジタルフィルタを加
算器とディジタル−アナログ変換器との間に挿入するこ
とが出来る。
【００１５】本発明の回路を用いて、連続する位相特性
を有する、周波数偏移変調（ＦＳＫ）（例えばＧＭＳ
Ｋ、標準ＦＳＫ、ＣＰＦＳＫ）により変調された信号が
形成される。図１では、回路の上方の領域のディジタル
部分と回路の下方の領域のアナログ部分とが破線によっ
て分離されて示されている。アナログフィルタＨ
（ｓ）、電圧制御発振器ＶＣＯ及び出力段ＰＡのみがア
ナログで構成されている。
【００１６】破線内の全ての素子はチップ上で実現可能
である。
【００１７】
【発明の効果】本発明により、ディジタルＣＭＯＳプロ
セスの高集積化により回路を低いコストで実現すること
ができる。さらに、このことによりＰＬＬのアナログル
ープフィルタを節約できる。
【００１８】また、請求項４に記載の実施形態により、
分周比を固定設定することにより制御信号および、通常
そのようなシステムにおいて用いられるプログラム可能
な分周器に対するコストが省略できる。
【００１９】ＶＣＯのスイッチオン後にディジタル−ア
ナログ変換器のアナログ信号が一定に保持される、つま
りディジタル−アナログ変換器が一定のままであること
により、入力信号の中のディジタル−アナログ変換器の
量子化誤差によるノイズを抑圧することが出来る。この
ためにＶＣＯは一定の入力電圧を保持する。高周波信号
の位相ノイズは実質的にＶＣＯおよびノイズカップリン
グにのみ依存するにすぎない。
【図面の簡単な説明】
【図１】本発明の回路のブロック線図を示す。
【符号の説明】
ＡＣＣＵ１ 第１の累算器 ＡＣＣＵ２ 第２の累算器 Ｈ１（ｚ） 第１のディジタルフィルタ Ｈ２（ｚ） 第２のディジタルフィルタ Ｈ（ｓ） アナログフィルタ ＶＣＯ 電圧制御発振器

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 高周波信号を発生するための電圧制御発
    振器（ＶＣＯ）が設けられており、 入力側で前記電圧制御発振器（ＶＣＯ）と接続されてお
    り、出力側から第１のクロック信号を供給する分周器
    （Ｔ）が設けられており、 第１の基準信号（ａＲＦ）を加算するための、前記第１
    のクロック信号によって制御される第１の累算器（ＡＣ
    ＣＵ１）が設けられており、 第２の基準信号（ａｒｅｆ）を加算するための、第２の
    クロック信号によって制御される第２の累算器（ＡＣＣ
    Ｕ２）が設けられており、 前記２つの加算された基準信号の差信号をフィルタ処理
    するディジタルフィルタ（Ｈ１（ｚ））が設けられてお
    り、 第１のディジタルフィルタ（Ｈ１（ｚ））の出力信号か
    らアナログ信号を形成するディジタル−アナログ変換器
    （Ｄ／Ａ）が設けられており、 電圧制御発振器に供給されるアナログ信号をフィルタ処
    理するアナログフィルタ（Ｈ（ｓ））が設けられている
    ことを特徴とする高周波信号発生器。
  2. 【請求項２】 入力信号（ＥＳ）をフィルタ処理する第
    ２のディジタルフィルタ（Ｈ２（ｚ））が設けられてお
    り、 前記第１のディジタルフィルタ（Ｈ１（ｚ））、前記第
    ２のディジタルフィルタ（Ｈ２（ｚ））と前記ディジタ
    ル−アナログ変換器（Ｄ／Ａ）との間に接続されている
    加算器（ＳＵＭ）を具備していることを特徴とする請求
    項１に記載の高周波信号発生器。
  3. 【請求項３】 高周波信号を増幅する出力段（ＰＡ）が
    設けられていることを特徴とする請求項１又は２に記載
    の高周波信号発生器。
  4. 【請求項４】 前記分周器（Ｔ）が、ディジタルで作動
    し、固定設定された分周比（１／Ｎ）を有することを特
    徴とする請求項１から３までのいずれか１項記載の高周
    波信号発生器。
  5. 【請求項５】 前記第１のディジタルフィルタ（Ｈ１
    （ｚ））および前記第２のフィルタ（Ｈ２（ｚ））の出
    力信号を重み付けするための手段（ＭＵ１，ＭＵ２）が
    設けられていることを特徴とする請求項１から４までの
    いずれか１項記載の高周波信号発生器。
  6. 【請求項６】 前記電圧制御発振器（ＶＣＯ）の立上り
    過渡振動の後に前記ディジタル−アナログ変換器（Ｄ／
    Ａ）のアナログ信号が一定に保持されることを特徴とす
    る請求項１から５までのいずれか１項記載の高周波信号
    発生器。
  7. 【請求項７】 前記第１のディジタルフィルタ（Ｈ１
    （ｚ））が時間に依存する適応形フィルタとして構成さ
    れていることを特徴とする請求項１から６までのいずれ
    か１項記載の高周波信号発生器。
  8. 【請求項８】 前記アナログフィルタ（Ｈ（ｓ））が、
    同時オーバーサンプリングを有するデシメーションフィ
    ルタとして構成されていることを特徴とする請求項１か
    ら７までのいずれか１項記載の高周波信号発生器。
  9. 【請求項９】 加算器（ＳＵＭ）とディジタル−アナロ
    グ変換器（Ｄ／Ａ）との間に第３のディジタルフィルタ
    が設けられていることを特徴とする請求項２から８まで
    のいずれか１項記載の高周波信号発生器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007295556A (ja) * 2006-03-31 2007-11-08 Nippon Dempa Kogyo Co Ltd ディジタル処理装置のノイズ低減方式

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6661852B1 (en) 1999-07-21 2003-12-09 Raytheon Company Apparatus and method for quadrature tuner error correction
US6640237B1 (en) 1999-07-27 2003-10-28 Raytheon Company Method and system for generating a trigonometric function
US6298093B1 (en) 1999-08-05 2001-10-02 Raytheon Company Apparatus and method for phase and frequency digital modulation
US6647075B1 (en) 2000-03-17 2003-11-11 Raytheon Company Digital tuner with optimized clock frequency and integrated parallel CIC filter and local oscillator
US6590948B1 (en) 2000-03-17 2003-07-08 Raytheon Company Parallel asynchronous sample rate reducer
JP2003531549A (ja) * 2000-04-17 2003-10-21 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ Ｐｌｌ同調システム
GB0100202D0 (en) * 2001-01-04 2001-02-14 Koninkl Philips Electronics Nv Receiver having a variable threshold slicer stage and a method of updating the threshold levels of the slicer stage
US7425851B2 (en) * 2002-06-19 2008-09-16 R & C Holding Aps Phase-locked loop with incremental phase detectors and a converter for combining a logical operation with a digital to analog conversion
DE102004006995B4 (de) 2004-02-12 2007-05-31 Infineon Technologies Ag Digitaler Phasenregelkreis für Sub-µ-Technologien
FR3098664B1 (fr) 2019-07-08 2021-07-23 Commissariat Energie Atomique Dispositif de synthèse de fréquence à boucle de rétroaction

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4145667A (en) * 1977-09-13 1979-03-20 Bell Telephone Laboratories, Incorporated Phase locked loop frequency synthesizer using digital modulo arithmetic
EP0203208B1 (de) * 1985-05-23 1988-11-23 Deutsche ITT Industries GmbH Frequenzsyntheseschaltung zur Erzeugung eines analogen Signals mit digital in Stufen einstellbarer Frequenz
AU617455B2 (en) * 1988-05-06 1991-11-28 Alcatel N.V. A digital frequency synthesizer
JP2806059B2 (ja) * 1991-02-14 1998-09-30 日本電気株式会社 位相同期ループシンセサイザ
JP2825045B2 (ja) * 1992-08-05 1998-11-18 日本電気株式会社 周波数シンセサイザ
JPH06177651A (ja) * 1992-12-08 1994-06-24 Uniden Corp 周波数シンセサイザ
US5373255A (en) * 1993-07-28 1994-12-13 Motorola, Inc. Low-power, jitter-compensated phase locked loop and method therefor
US5638410A (en) * 1993-10-14 1997-06-10 Alcatel Network Systems, Inc. Method and system for aligning the phase of high speed clocks in telecommunications systems
US5444420A (en) * 1994-09-29 1995-08-22 Harris Corporation Numerically controlled phase lock loop synthesizer/modulator and method
KR960016812B1 (ko) * 1994-11-26 1996-12-21 재단법인 한국전자통신연구소 하이브리드 주파수 합성기(Hybrid Frequency Synthesizer)
US5663685A (en) * 1996-03-29 1997-09-02 Bull Hn Information Systems Inc. Dual flip-flop detector type phase locked loop incorporating dynamic phase offset correction
JP3395818B2 (ja) * 1996-04-19 2003-04-14 ソニー株式会社 Ｐｌｌ回路とそれを用いた信号処理装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007295556A (ja) * 2006-03-31 2007-11-08 Nippon Dempa Kogyo Co Ltd ディジタル処理装置のノイズ低減方式

Also Published As

Publication number Publication date
EP0889595B1 (de) 2003-03-19
US6046643A (en) 2000-04-04
JP3868117B2 (ja) 2007-01-17
DE19727810C1 (de) 1999-02-18
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