JP3868117B2 - 高周波信号発生器 - Google Patents
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Description
【発明の属する技術分野】
本発明は、高周波信号発生器に関する。このような高周波信号発生器は、連続位相変調(Continious Phase Modulation)を用いるディジタル通信装置のための高周波信号を発生するために用いられる。
【0002】
ディジタル情報を電磁波を介して交信する装置では、高周波信号が必要となる。この情報は適当な変調方法を介して高周波信号を変調する。
【0003】
【従来の技術】
DECT標準によるコードレス電話では、以下入力信号とも称する情報信号として、1152kbit/sのビットレートを有するディジタルビット流が発生される。DECTは、Digital Enhanced Cordless Telephoneの略語である。DECT網は高い加入者密度のためのマイクロセルラーディジタル移動無線網である。DECT標準では、以下の層、すなわち物理層(Physical Layer)、媒体アクセス制御層(Medium Access Control Layer)、データリンク制御層(Data Link Control Layer)、ネットワーク層(Network Layer)が規定されている。さらにDECT標準には、トランスポート層(Transport Layer)、セッション層(Session Layer)、プレゼンテーション層(Presentation Layer)、アプリケーション層(Application Layer)が規定されている。物理層は無線スペクトルを物理チャネルに区分する。時間および周波数のほかに次元空間及び符号が用いられる。TDMA方式(時分割多元接続方式、Time Devision Multible Access)は10の搬送波周波数が用いられる。この搬送波周波数は1880〜1900MHzの間の周波数帯域にある。各搬送波周波数において、TDMA構造は10msの長さのフレームを有しており、該フレームは24のタイムスロットを含んでいる。1フレームは10ms毎に470μsで送信される。従って、伝送速度1152kbit/秒を有するビット流が形成される。この搬送波信号間隔は1,728MHzである。
【0004】
S.Heinenの論文“An integrated bipolar transmitter for DECT”(1997、IEEE)から、送信機が実質的に、出力段及びディジタル入力信号のための信号変換器において、以下にフェーズロックループ(PLL)と称する追従同期回路から成ることが公知である。送信間隔の前の時間間隔においてPLLが、定格周波数に立ち上がり過渡振動し、送信が開始すると制御閉ループは開放され、VCOとも称する電圧制御発振器は形成されたディジタル信号を用いて変調される。VCOの出力信号は出力段において増幅され、アンテナにより送出される。受信の場合、PLLを用いて入力信号を混合するために高周波信号が形成される。このときVCOの閉ループ制御回路は開放されていない。PLLの分周器を除いたこの回路の全ての素子は、アナログに構成されている。ディジタルCMOSプロセスへの高集積化は不可能である。
【0005】
【発明が解決しようとする課題】
本発明の課題は、ディジタルCMOSプロセスにおいて高度に集積化されたディジタル素子を含む高周波信号発生器を提供することにある。
【0006】
【課題を解決するための手段】
上記課題は本発明の高周波信号発生器により、
連続位相変調を行うために、入力信号を供給する入力信号端子が設けられており、
連続位相変調されている高周波信号を発生するための電圧制御発振器が設けられており、
入力側で前記電圧制御発振器と接続されており、出力側から第1のクロック信号を供給する分周器が設けられており、
第1のクロック信号によって制御され、第1の基準信号を加算する第1の累算器が設けられており、
第2のクロック信号によって制御され、第2の基準信号を加算する第2の累算器が設けられており、
第1の加算された基準信号と第2の加算された基準信号との差信号をフィルタ処理する第1のディジタルフィルタが設けられており、
入力信号をフィルタ処理する第2のディジタルフィルタが設けられており、
入力側で第1のディジタルフィルタ及び第2のディジタルフィルタに接続されている加算器が設けられており、
加算器の出力信号からアナログ信号を形成するディジタル−アナログ変換器が設けられており、
電圧制御発振器に供給されるアナログ信号をフィルタ処理するアナログフィルタが設けられていることにより解決される。
【0007】
その他の有利な実施形態が従属請求項に記載されている。
【0008】
【発明の実施の形態】
次に本発明を実施の形態に基づき図を用いて詳細に説明する。
【0009】
図1に、本発明の回路のブロック線図が示されている。
【0010】
周波数fRFを有する所望の高周波信号が、電圧制御発振器VCOによって発生され、出力段PAを介してアンテナに伝送される。ディジタル1/N分周器Tは第1の累算器ACCU1に対するクロックを発生し、第1の累算器ACCU1はそれぞれのクロックでディジタル信号aRFを加算する。第2の累算器ACCU2は、基準クロック(クロック周波数fref)でディジタル信号arefを加算する。2つの累算器出力信号は減算器SUBに供給される。減算器SUBの出力信号は第1のディジタルフィルタH1(z)を用いてフィルタリングされ、重み付け係数g1で乗算される。このために第1の乗算器MU1が設けられている。乗算器MU1の出力信号を、第1の重み付けされたフィルタ出力信号sg1として示す。この第1の重み付けされたフィルタ出力信号sg1は、加算器SUMの一方の入力側に加えられる。加算器SUMの他方の入力側に、サンプリング装置Aを用いてサンプリングされ、第2のディジタルフィルタH2(z)でディジタルフィルタ処理され、引き続いて第2の乗算器MU2により重み付け係数g2で乗算される入力信号ES(入力ビット流)が加えられる。ディジタル−アナログ変換器D/Aは、加算器SUMから発生する加算出力信号から比例アナログ信号を形成する。この信号は、アナログフィルタH(s)でアナログフィルタ処理され、電圧制御発振器VCOを制御する。
【0011】
搬送波周波数はディジタル信号aRF及びarefを適当に選択することにより設定される。回路の安定性あるいは立上り過渡振動特性が重み付け係数g1によって調整設定され、変調振幅が重み付け係数g2によって調整設定される。
【0012】
付加的に、加算器SUMとディジタル−アナログ変換器D/Aとの間に第3のディジタルフィルタを設けることも可能である。本発明のこの実施形態は図示していない。
【0013】
第1のディジタルフィルタが時間に依存する適応形フィルタとして構成されていることにより、制御ループの立上り過渡振動時間が著しく短縮される。このことは特に、非常に短時間内に搬送波周波数を切換えなければならない所謂高速ホッピングシステムに対して有益である。
【0014】
アナログフィルタが、ディジタル−アナログ変換器による同時オーバーサンプリングを有するデシメーションフィルタとして構成されている。この構成により、ディジタル−アナログ変換器の精度に対する要求を低減することが出来る。別のディジタルフィルタを加算器とディジタル−アナログ変換器との間に挿入することが出来る。
【0015】
本発明の回路を用いて、連続する位相特性を有する、周波数偏移変調(FSK)(例えばGMSK、標準FSK、CPFSK)により変調された信号が形成される。図1では、回路の上方の領域のディジタル部分と回路の下方の領域のアナログ部分とが破線によって分離されて示されている。アナログフィルタH(s)、電圧制御発振器VCO及び出力段PAのみがアナログで構成されている。
【0016】
破線内の全ての素子はチップ上で実現可能である。
【0017】
【発明の効果】
本発明により、ディジタルCMOSプロセスの高集積化により回路を低いコストで実現することができる。さらに、このことによりPLLのアナログループフィルタを節約できる。
【0018】
また、請求項4に記載の実施形態により、分周比を固定設定することにより制御信号および、通常そのようなシステムにおいて用いられるプログラム可能な分周器に対するコストが省略できる。
【0019】
VCOのスイッチオン後にディジタル−アナログ変換器のアナログ信号が一定に保持される、つまりディジタル−アナログ変換器が一定のままであることにより、入力信号の中のディジタル−アナログ変換器の量子化誤差によるノイズを抑圧することが出来る。このためにVCOは一定の入力電圧を保持する。高周波信号の位相ノイズは実質的にVCOおよびノイズカップリングにのみ依存するにすぎない。
【図面の簡単な説明】
【図1】本発明の回路のブロック線図を示す。
【符号の説明】
ACCU1 第1の累算器
ACCU2 第2の累算器
H1(z) 第1のディジタルフィルタ
H2(z) 第2のディジタルフィルタ
H(s) アナログフィルタ
VCO 電圧制御発振器
Claims (7)
- 高周波信号発生器であって、
連続位相変調を行うために、入力信号(ES)を供給する入力信号端子が設けられており、
連続位相変調されている高周波信号を発生するための電圧制御発振器(VCO)が設けられており、
入力側で前記電圧制御発振器(VCO)と接続されており、出力側から第1のクロック信号を供給する分周器(T)が設けられており、
前記第1のクロック信号によって制御され、第1の基準信号(aRF)を加算する第1の累算器(ACCU1)が設けられており、
第2のクロック信号によって制御され、第2の基準信号(aref)を加算する第2の累算器(ACCU2)が設けられており、
前記第1の加算された基準信号(aRF)と第2の加算された基準信号(aref)との差信号をフィルタ処理する第1のディジタルフィルタ(H1(z))が設けられており、
入力信号(ES)をフィルタ処理する第2のディジタルフィルタ(H2(z))が設けられており、
入力側で前記第1のディジタルフィルタ(H1(z))及び前記第2のディジタルフィルタ(H2(z))に接続されている加算器(SUM)が設けられており、
前記加算器(SUM)の出力信号からアナログ信号を形成するディジタル−アナログ変換器(D/A)が設けられており、
電圧制御発振器に供給されるアナログ信号をフィルタ処理するアナログフィルタ(H(s))が設けられていることを特徴とする高周波信号発生器。 - 高周波信号を増幅する出力段(PA)が設けられていることを特徴とする請求項1に記載の高周波信号発生器。
- 前記分周器(T)が、ディジタルで作動し、固定設定された分周比(1/N)を有することを特徴とする請求項1又は2に記載の高周波信号発生器。
- 前記第1のディジタルフィルタ(H1(z))および前記第2のディジタルフィルタ(H2(z))の出力信号を重み付けするための手段(MU1,MU2)が設けられていることを特徴とする請求項1から3までのいずれか1項記載の高周波信号発生器。
- 前記第1のディジタルフィルタ(H1(z))が時間に依存する適応形フィルタとして構成されていることを特徴とする請求項1から4までのいずれか1項記載の高周波信号発生器。
- 前記アナログフィルタ(H(s))が、同時オーバーサンプリングを有するデシメーションフィルタとして構成されていることを特徴とする請求項1から5までのいずれか1項記載の高周波信号発生器。
- 加算器(SUM)とディジタル−アナログ変換器(D/A)との間に第3のディジタルフィルタが設けられていることを特徴とする請求項1から6までのいずれか1項記載の高周波信号発生器。
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