JPH11513834A - メモリに書込みイネーブル情報を供給する方法および装置 - Google Patents

Abstract

(57)【要約】 メモリの複数のデータ入力ピンによって受信されたそれぞれのデータを基準にして時間的にずらされた書込みイネーブル信号の順次シーケンスをメモリに供給する方法について説明する。データ記憶のためのアレイと、複数のデータ入力ピンと、追加のデータまたは複数のデータ入力ピンによって受信されたデータに適用可能な書込みイネーブル信号の順次シーケンスを受信する別個のピンとを備えたメモリについても説明する。別個のピンが受信することができる追加データには、たとえば誤り検出訂正（ＥＤＣ）情報が含まれる。書込みイネーブル情報と誤り検出訂正情報を多重化する方法についても説明する。

Description

【発明の詳細な説明】 メモリに書込みイネーブル情報を供給する方法および装置 発明の分野 本発明は、データ記憶用電子メモリの分野に関する。具体的には、本発明はメ モリに書込みイネーブル情報を供給する方法に関する。発明の背景 ディジタル情報は、ランダム・アクセス・メモリ（「ＲＡＭ」）、電気的消去 可能読取り専用メモリ（「ＥＥＰＲＯＭ」）、フラッシュメモリなど、様々なタ イプのメモリに記憶することができる。データは一般には、二次元アレイに記憶 され、ビットの１行に一度にアクセスされる。 ＲＡＭは、比較的高速に消去と書込みが可能な揮発性メモリであるが、電力を 遮断するとそのデータは失われる。ＲＡＭはスタティックＲＡＭ（すなわち「Ｓ ＲＡＭ」）かダイナミックＲＡＭ（すなわち「ＤＲＡＭ」）である。ＳＲＡＭは 、メモリ・セルにいったんデータが書き込まれると、その同じメモリ・セルに再 び書き込みが行われなければ、そのデータはチップに電力が供給されている限り 記憶されたままになっている。ＤＲＡＭでは、メモリ・セルに記憶されたデータ は、データを読み取り、それを再び書き戻すことによって定期的にリフレッシュ しなければ、セルに記憶されたデータが消えてしまう。 第１図に、従来のＤＲＡＭ１０のブロック図を示す。ＤＲＡＭ１０は典型的に は、高速バス１９とＤＲＡＭコントローラを含むコンピュータ・システムの一部 である。ＤＲＡＭ１０はＤＲＡＭアレイ１１を含み、ＤＲＡＭアレイ１１は１つ または複数のバンクからなる。たとえば、アレイ１１はバンク０とバンク１を有 する。インタフェース１８には、ＤＲＡＭアレイ１１に入出力される信号の処理 と経路指定を行う論理回路が含まれている。信号はバス１９に接続するインタフ ェース・ピン６でＤＲＡＭ１０に入出力される。インタフェース・ピン６を構成 するピンの数はバス１９の幅と、ＤＲＡＭが接続されているコンピュータ・シス テムが使用するバス・プロトコルとによって異なる。 第２図に、インタフェース１８がＤＲＡＭ１０のアレイ１１のバンク０とどの ように通信するかを示す。アレイ１１のバンク０は「ｔ」個のデータを記憶する ことができる。データ単位は１バイトとすることができ、１バイトは「ｓ」ビッ ト幅と定義され、「ｓ」はこの場合８ビットまたは９ビットである（すなわち× ８バイトまたは×９バイト）。アドレス・インタフェース６０が列アドレス信号 ４２と行アドレス信号４４を供給する。データ・インタフェース５１〜５３が、 アレイ・バンク１１との間でデータを転送してＤＲＡＭ１０へのデータの入出力 を行う。アレイ１１のバンク０から読み出されるデータはＲ線３８で伝送され、 アレイ１１のバンク０に書き込まれるデータはＷ線３６で伝送される。たとえば 、データ・インタフェース５１はデータ・ビット［ｔ−１：０］［０］を伝送し 、これらのビットはアレイ１１のバンク０のバイト０〜ｔ−１の各バイトの０番 目のビットまたは転送されるバイトのすべての０番目のビットである。同様に、 データ・インタフェース５２はアレイ１１のバンク０のすべての１番目のビット を伝送する。 書込みイネーブル（「ＷＥ」）インタフェース５６は、アレイ１１のバンク０ のデータの各バイトのＷＥ信号を供給する。信号ＷＥ［ｔ−１：０］は、バイト ０〜バイトｔ−１のＷＥ信号である。ＷＥ信号はＷＥ線３４で伝送される。ＷＥ 信号は、書込み操作中に、それに関連付けられたバイトを書き込むか書き込まな いかを示す。 制御インタフェース５８は、列アクセス・ストローブ（「ＣＡＳ」）信号６２ と、行アクセス・ストローブ信号（「ＲＡＳ」）６４と、読取り／書込み（「Ｗ ／Ｒ」）信号６６を供給する。ＲＡＳとＣＡＳは、行アクセスまたは列アクセス を示すタイミング信号である。Ｗ／Ｒ６６は、操作が書込み操作であるか読取り 操作であるかを示す。 第３図に、従来のＤＲＡＭへの入力信号のタイプを示す。様々なタイプの従来 のＤＲＡＭが、行アドレス７４、列アドレス７６、読取りおよび書込みデータ７ ８、書込み／読取り入力信号８２、ＲＡＳ８４、ＣＡＳ８６、および書込みイネ ーブル信号８０の各入力信号用の様々な別々のピンを備えている。ピンが空間を 占有するためと、すべての信号が時間的にオーバーラップするわけではないため 、ＤＲＡＭへのこれらの各入力信号のために別々のピンを備えるのは比較的非効 率的である。 しかし、同時点にアクティブになっていない異なる信号を使用するＤＲＡＭで は、いくつかの従来の方法を使用してピンの共用を可能にしてきた。ピンの共用 により、機能に悪影響を与えずにピン数を最小限にする。 ＤＲＡＭインタフェース・ピンを節約する１つの従来の方法は、列／行アドレ ス多重化である。第４図に、列および行アドレス多重化を示す。第４図には、１ つの列および行アドレス・ピンＡｒｃ［Ｎｒｃ−１：０］９２が、第３図の列ア ドレス入力信号７６と列アドレス入力信号７４を扱う。これが可能なのは、列ア ドレス信号と行アドレス信号が同時にアクティブにならないためである。 他の従来の方法は、データ入出力多重化である。読み書きされるデータをＤＲ ＡＭの同じピン上で多重化する。これは書込み／読取り多重化またはＷ／Ｒ多重 化とも呼ばれる。第５図に、Ｗ／Ｒ多重化を示す。ＤＲＡＭから読み取られるデ ータまたは書き込まれるデータが同じピン１０２を使用してＤＲＡＭの外部と通 信する。ＤＲＡＭからのデータの読取りとＤＲＡＭへのデータ書込みが同時に行 われることはなく、したがってデータ・ピンを共用することができる。 第６図に、データ・バイト多重化と呼ばれる、ビット多重化の他の従来の方法 を示す。データ・バイト多重化の場合、「ｔ」個のデータ・ビットが同じピンで 直列に転送される。１つの従来技術の方式では、「ｔ」は８である。各データ・ ビットは異なるバイトからのビットである。これは、「列アクセス・ストローブ （「ＣＡＳ」）サイクル速度とも呼ぶことがある内部ＲＡＭサイクル速度がＤＲ ＡＭ入出力（「Ｉ／Ｏ」）サイクル速度よりも遅い、従来のＤＲＡＭで可能であ る。 第６図に示す例では、Ｉ／Ｏサイクル速度はＣＡＳサイクル速度の「ｔ」倍速 い。したがって、データ・ブロックが「ｔ」バイトで、ＩＣＡＳサイクル中に各 バイトの１ビットを転送する場合、データ転送のためにＩＣＡＳサイクル中に「 ｔ」ビット当たり１つのピンしか必要としない。これらの理由により、ピン２０ ２は第５図のピン１０２を置き換えることができ、データ・ピンの数が「ｔ」 分の１に減る。 第７図に、他の従来のピン多重化方法を示す。この方法は、列アドレス新語と データ信号とが同時に転送されない典型的な従来のＤＲＡＭシステムで使用され る。ピン３０２は読取りデータと書込みデータを送信するが、行アドレス信号４ ４も伝送し、したがって第３図のピン７４が不要になる。列アドレス情報はデー タの転送と同時に転送することができるため、列アドレスには専用列アドレス・ ピン７６が必要である。 上述の従来の方法では、専用ＷＥピンが必要である。ＷＥ信号がＤＲＡＭアレ イ１１に伝搬する経路がデータ信号の経路よりも長い従来のメモリでは、ＷＥ信 号を待つ間データを保持するための専用レジスタが必要である。ＷＥ信号は、Ｄ ＲＡＭアレイ１１にデータを書き込むか否かを示す。 第８Ａ図に、米国カリフォルニア州マウンテン・ビューのＲａｍｂｕｓ，Ｉｎ ｃ．のＲＤＲＡＭ^TM（「Ｒａｍｂｕｓ ＤＲＡＭ」）を使用した従来技術のメモ リ構成を示す。第８Ｂ図に、このＲａｍｂｕｓメモリ構成についてＷＥ情報がど のように多重化されるかを示す。第８Ｂ図に示すように、ＷＥブロック９８１を 含む８個の８ビット幅のＷＥワードが、９ビット幅のデータ・バスを介してＲＤ ＲＡＭ中に伝送され、データ・ピン９８０のピンＢｕｓＤａｔａ［７］〜Ｂｕｓ Ｄａｔａ［０］を介してＲＤＲＡＭに入る。９番目のデータ・ピンであるＢｕｓ Ｄａｔａ［８］は、ＷＥワードの伝送には使用されない。ＷＥワードはＲＤＲＡ Ｍのレジスタに記憶される。各ＷＥワードには８個のデータ・ブロックのうちの それぞれ１個のデータ・ブロックが関連付けられている。各データ・ブロックは ８バイト長である。各データ・バイトはデータ・ワードとも呼ばれる。各ＷＥワ ードの各ビットには、それぞれのブロック内の８個のデータ・バイトのうちのそ れぞれ１個のデータ・バイトが関連付けられている。各データ・ブロックは８ビ ット幅であり、データ・バスを介してＲＤＲＡＭのデータ・ピンに送られる。Ｗ Ｅワードの各ビットによって、それに関連付けられたデータ・バイトがＲＤＲＡ Ｍに書き込まれるかどうかが決まる。たとえば、ＷＥブロック９８１内の最初の ＷＥワードはＤａｔａＢｌｏｃｋ０に関連する。最初のＷＥワードのビット０に よって、データ・バイト１０００が書き込まれるかどうかが決まる。最初のＷＥ ワードのビット１によって、データ・バイト１００１が書き込まれるかどうかが 決まり、以下同様である。同様に、各ＷＥワードは、ＷＥブロック９８１の最後 のＷＥワードによってＤａｔａＢｌｏｃｋ７が書き込まれるかどうかが決まるま でデータ・ブロックに関連する。この従来技術の方式では、１クロック・サイク ルに２つのフェーズがあり、１クロック・サイクル内に２つの転送操作を行うこ とができるようになっている。 この従来技術の方法の１つの欠点は、書込み操作が行われている間、６４ＷＥ ビットを保持するために６４個のレジスタが必要な点である。この従来の方法の もう一つの欠点は、送信される８個のデータ・ブロックからなるすべてのグルー プについてＷＥブロックを送信しなければならないことである。このＷＥブロッ クの周期的送信に時間を要し、したがって普通ならデータ送信に使用することが できるはずの帯域幅が狭くなる。 従来のＤＲＡＭメモリ・システムは、記憶されているデータ内の誤りを検出す るいくつかの方法が組み込んでいる。これらの方法の１つでは、「誤り検出訂正 （「ＥＤＣ」）」ビットと呼ばれるタイプのデータ・ビットを使用する。ＥＤＣ ビットは、パリティ・ビットまたは誤り訂正コード（「ＥＣＣ」）ビットとする ことができる。パリティは、誤り訂正を行わない誤り検出の基本的な従来の方法 である。パリティ・ビットは、データ・バイトに関連付けられ、バイト内のビッ トの１つに誤りがあるかどうかを示す。１つの従来技術の方法は、×９バイトの うちの９番目のビットをパリティ・ビットとして使用する。パリティは、奇数ま たは偶数（排他的ＯＲまたは排他的ＮＯＲ演算によって示される）であると言わ れる。パリティ検査によって、パリティ・ビットの状態がデータ・バイトの他の ビットの状態と整合していないことがわかった場合、パリティ誤りが検出される 。パリティ誤りが検出されると、システムは一般に再始動される。 ＥＣＣ方式は従来のＥＤＣ方法よりも高度である。パリティ・ビットの場合に は典型的にそうであるように、単一ＥＣＣビットが単一のデータ・バイトを参照 するのではなく、複数のＥＣＣビットを組み合わせて、複合誤り検出訂正情報を コード化するワードを形成する。様々なサイズのデータ・ブロックの情報（１ブ ロックに「ｔ」個のデータがあり、各データ単位は「ｓ」ビット幅である）をコ ード化するのに様々な幅のＥＣＣワードが必要である。従来のＥＣＣ技法による と、Ｎビットのブロック・サイズについてＥＣＣデータをコード化するのにＬＯ Ｇ２（Ｎビット／ブロック）＋２幅のワードが必要てある。ＥＣＣの使用により 、ビット誤りの検出と訂正の両方が可能である。 どのＥＤＣ方式を使用するかという選択は、従来のＤＲＡＭシステムにおける ＤＲＡＭのパフォーマンスに影響を与える可能性がある。ＥＣＣ方式を選択する と、書込み時間が増大し、パフォーマンスが低下することがある。これは、ＥＣ Ｃビットが単一のデータ・バイトを参照するのではなく、ブロック全体を参照す るＥＣＣワードの一部を形成するためである。したがって、ブロックの一部のみ を書き込みたい場合、そのブロック全体のＥＣＣワードがブロックに関する正確 な情報を反映しなくなるような複雑な方法で変更される。このため、ブロックへ の部分的な書込みのたびにブロック全体を読み出し、ＥＣＣを定式化し直すこと ができるように部分的に変更を加え、そのブロックを再度書き戻すことが必要に なる。このプロセスを読取り／変更／書込みまたはＲ／Ｍ／Ｗと呼ぶ。Ｒ／Ｍ／ Ｗには余分の時間がかかり、回避することが好ましい。しかし、ＥＣＣを使用し 、ブロック全体を書き込む場合はＲ／Ｍ／Ｗは不要である。 パリティ方式を選択した場合、単一の×９バイトに関連付けられた書込みイネ ーブル（「ＷＥ」）信号を使用して、そのバイトを書き込むかどうかを示すこと によって利点を得ることができる。ある種の従来のＤＲＡＭでは、各×９バイト のデータ・ブロックに関連付けられたＷＥ信号を別々のＷＥピンが伝送する。パ リティ・ビットはそれらのパリティ・ビットが属する×９バイトしか参照しない ため、×９バイトが書き込まれるとそれらのパリティ・ビットが適切に変更され 、書き込まれないパリティ・ビットは影響されない。したがって、パリティとＷ Ｅを使用する、メモリへの書込み時にＲ／Ｍ／Ｗを行う必要がない。発明の概要および目的 本発明の目的の１つは、メモリに書込みイネーブル情報を供給し、それにもか かわらず所要回路面積を最小限にし、パフォーマンスを最大化することである。 本発明の他の目的は、メモリの機能に悪影響を与えずに、所要メモリ・ピン数 を少なくすることである。 他の目的は、所要メモリ・レジスタ資源を少なくし、それによってメモリのダ イ・サイズを小さくすることである。 他の目的は、メモリ動作の高速化を可能にすることである。 他の目的は、書込みイネーブル機能専用のピンを必要とせずに、メモリにおけ る書込みイネーブルと誤り訂正検出の使用を可能にすることである。 メモリの複数のデータ入力端子によって受信されるそれぞれのデータを基準に して時間的にずらされた書込みイネーブル信号の順次シーケンスをメモリに要求 する方法について説明する。 データ記憶用のアレイと、複数のデータ入力ピンと、追加データと複数の入力 ピンによって受信されたデータに適用可能な順次シーケンスの書込み信号とのう ちのいずれかを受信する別個のピンとを備えたメモリについても説明する。この 別個のピンが受信する追加データは、たとえば誤り検出訂正（ＥＤＣ）情報とす ることができる。書込みイネーブル情報と誤り検出訂正情報とを多重化する方法 についても説明する。 本発明のその他の目的、機能、および利点は、添付図面と以下の詳細な説明か ら明らかになろう。図面の簡単な説明 本発明を、添付図面の図で図示するが、これは例示的なものであり限定的なも のではない。図面中で同様の参照符号は同様の要素を示す。 第１図は従来のＤＲＡＭのブロック図である。 第２図は従来のＤＲＡＭアレイの記憶域とＤＲＡＭインタフェースとの接続を 示す図である。 第３図は多重化を行わない従来のＤＲＡＭを示す図である。 第４図はＤＲＡＭの従来の列／行多重化を示す図である。 第５図はデータ入力／出力多重化を示す図である。 第６図は従来のデータ・バイト多重化方式を示す図である。 第７図は従来のデータ／アドレス多重化方式を示す図である。 第８Ａ図はＲａｍｂｕｓ ＤＲＡＭを使用したメモリ記憶システムを示す図で ある。 第８Ｂ図はＷＥビットをデータ・ビットと多重化するＲａｍｂｕｓ ＤＲＡＭ 用の従来の構成を示す図である。 第９図はＤＲＡＭを使用するコンピュータ・システムを示す図である。 第１０図は、データ／書込みイネーブル多重化を行うＤＲＡＭを示すブロック 図である。 第１１図はＤＲＡＭ用のＷＥ／データ多重化方式を示す図である。 第１２Ａ図は書込みイネーブル信号の順次シーケンスを使用した書込みトラン ザクションを示す図である。 第１２Ｂ図は書込みイネーブル信号の順次シーケンスを使用した書込みトラン ザクションにおけるＷＥビットとデータ・バイトとの関係を示す図である。 第１３Ａ図は並列ＷＥ信号と順次ＷＥ信号を使用した書込みトランザクション を示す図である。 第１３Ｂ図は並列ＷＥ信号と順次ＷＥ信号を使用したＷＥビットとデータ・バ イトの関係を示す図である。 第１４図はＥＤＣ情報とデータとＷＥ情報との多重化を使用した書込みトラン ザクションを示す図である。 第１５図は順次ＷＥ信号が後に付いた要求パケット内の並列ＷＥ信号を使用し た書込みトランザクションを示す図である。 第１６Ａ図はＷＥビットがそれぞれのデータ・ワードまたはバイトと共に到着 する書込みトランザクションを示す図である。 第１６Ｂ図はＷＥビットがそれぞれのデータ・ワードと共に到着する場合のＷ Ｅビットとデータ・ワードとの関係を示す図である。 第１７図はＷＥイネーブル信号を使用する構成を示す図である。 第１８図は制御インタフェースの制御信号によってコード化した様々なＤＲＡ Ｍ機能を示す図である。詳細な説明 以下に、メモリに書込みイネーブル情報を供給する構成について説明する。所 要回路面積が最小になり、パフォーマンスが最大になる。ＤＲＡＭの実施形態に ついて説明する。ＳＲＡＭやフラッシュ・メモリなどその他のメモリ装置を使用 して他の実施形態を実施することもできる。ある種の実施形態では、必要レジス タ数を少なくする方法で書込みイネーブル信号をメモリに供給することができる 。また、ある種の実施形態では、書込みイネーブル（「ＷＥ」）信号と誤り検出 訂正（「ＥＤＣ」）信号とが同じピンを共用することができ、それによって１つ または複数の専用ＷＥピンをなくすことができる。以下に、これらの様々な実施 形態について詳述する。 第９図に、ＣＰＵ２００４と、ＤＲＡＭマスタまたはコントローラ２００２と 、１６個のＤＲＡＭ６１０〜６２６とを含むコンピュータ・システム２０００を 示す。ＣＰＵ２００４はＤＲＡＭマスタ２００２にコマンドを出す。ＤＲＡＭマ スタ２００２は高速バス５１９を介してＤＲＡＭ６１０〜６２６と通信する。 第１０図は、コンピュータ・システム２０００の一部であるＤＲＡＭの１つで あるＤＲＡＭ６１０を示すブロック図である。ＤＲＡＭ６１０は２つのバンク、 すなわちバンク１とバンク０に構成された記憶セルからなるアレイ５１１を含む 。インタフェース５１８は、ＤＲＡＭアレイ５１１に入出力される信号の処理と 経路指定を行う論理回路を含む。制御レジスタ５０８には、ＤＲＡＭ６１０の動 作を指示するマスタ装置からの制御情報が記憶される。ＤＲＡＭ６１０は、ＤＲ ＡＭ６１０の様々な動作を制御する制御論理回路４８０を含む。ＤＲＡＭ６１０ は、クロック回路、カウンタ、および状況論理回路を含む回路４７８も備える。 ピン５０７は、リセット信号、クロック信号、電圧、および接地信号をＤＲＡ Ｍ６１０に転送する。ピン４９８（ＢｕｓＥｎａｂｌｅ）とピン４９９（Ｂｕｓ Ｃｔｒｌ）はバス管理に関する信号を転送する。ピン５０６はＢｕｓＤａｔａ［ ０］ないしＢｕｓＤａｔａ［７］の８個のピンと、９番目のピンＷＥ／Ｄａｔａ ［８］とを含み、バス５１９からＤＲＡＭ６１０へと、ＤＲＡＭ６１０からバス ５１９に、異なる時点で異なる信号を転送するために使用することができる。ピ ンＢｕｓＤａｔａ［０］ないしＢｕｓＤａｔａ［７］とＷＥ／Ｄａｔａ［８］は 、ＤＲＡＭ６１０に書き込むデータとＤＲＡＭ６１０から読み取るデータを転 送することができる。ピン５０６も、以下で詳述するように書込みイネーブルＷ Ｅ信号と誤り検出訂正（ＥＤＣ）信号を転送することができる。要約すると、ピ ン５０６、４９８、および４９９は、バス５１９とＤＲＡＭ６１０との間の通信 を可能にする。書込みイネーブル情報はＤＲＡＭ６１０に送られるが、データは ＤＲＡＭ６１０にもＤＲＡＭ６１０からも流れることができる。 ピン５０５（すなわちＷＥ／Ｄａｔａ［８］）はピン５０６の９番目のピンで あり、一実施形態ではデータとＷＥ信号の転送に使用される。一実施形態では、 ピン５０５はＥＤＣ信号であるデータ信号を転送する。他の実施形態では、ピン ＢｕｓＤａｔａ［０］ないしＢｕｓＤａｔａ［７］はある時点では８個のデータ 信号を転送し、他の時点では８個のＷＥ信号を転送する。これらの実施形態につ いては後述する。 制御論理回路４８０は、ＤＲＡＭ６１０が受信した書込みイネーブル信号に応 じてＤＲＡＭアレイ５１１への書込み操作が確実にイネーブルまたはディスエー ブルされるように保証する。制御論理回路はＷＥ／Ｄａｔａ［８］ピン５０５を 制御し、ＤＲＡＭ６１０にピン５０５でのＷＥ情報受信と、ピン５０５でのデー タの送信または受信（ＥＤＣ情報を含む）とを区別させる。制御論理回路４８０ は、ピン５０６のピンＢｕｓＤａｔａ［０］ないしＢｕｓＤａｔａ［７］を介し てＷＥビットが送られるかどうかを解釈することもできる。制御回路４８０は、 バス５０６を介して送信されたパケットをデコードすることもできる。専用ＷＥ ピンを備えた他の実施形態では、制御論理回路４８０は書込みイネーブル情報が 到着していないかその専用ＷＥピンを監視し、受信した書込みイネーブル情報に 応じて書込み操作をしかるべくイネーブルまたはディスエーブルする。制御論理 回路４８０は、ＷＥ情報と、ＷＥ情報を適用するデータとの間の時間ギャップを 認識することもできる。要約すると、制御論理回路４８０はＤＲＡＭ６１０の制 御を行う。 第１１図に、ＤＲＡＭ６１０のピン５０６に供給されるデータのタイプ５５０ および５５２を示す。第１１図にも、ＤＲＡＭ６１０のインタフェース５１８が 受信するデータのタイプ５４０、５４１、および５４２を示す。ＤＲＡＭ６１０ のインタフェース５１８は書込みイネーブル情報５６０も受信する。データ入力 ５５０はデータＤ［０］［０］ないしＤ［ｔ−１］［０］に書き込まれるか、ま たはＤＲＡＭアレイ５１１から読み取られるビットである。ビットＤ［０］［０ ］ないしＤ［ｔ−１］［０］は、バイト０ないしｔ−１の０番目のビット、また は「ｔ」バイトのブロック内の各バイトの０番目のビットを表す。「ｔ」バイト のブロックはＣＡＳサイクルで転送される。本発明の一実施形態では、「ｔ」は ８である。他の実施形態では、ＤＲＡＭは２バイト幅以上とすることもできる。 たとえば、ＤＲＡＭが２バイト幅の場合、１ＣＡＳサイクルに２×ｔバイトが転 送される。 各データ・ビット５５２はＤＲＡＭ６１０との間で読み書きされるデータ・ブ ロック内の各バイトの「ｓ−１番目」のビットを含む。一実施形態では、各バイ トは９ビット・バイト（すなわち×９バイト）であり、「ｓ」は９である。「ｓ −１番目」のビットはデータ・ビット３６としてＤＲＡＭ６１０に書き込まれず に、ＤＲＡＭ６１０によって書込みイネーブル（「ＷＥ」）ビット４０４と解釈 される。２バイト幅以上のＤＲＡＭでは、このようなビットが各バイトに１ビッ トずつあることになる。一実施形態では、ＷＥビット４０４はそれを含むデータ ・バイトに関連付けられる。別の実施形態では、ＷＥビット４０４はＷＥビット ４０４を含むブロックの転送の後に転送されるブロックのデータ・バイトと関連 付けられる。データ・バイトはデータ・ワードとも呼ばれる。 第１２Ａ図に、それぞれのデータを基準にして時間的にずらされた書込みイネ ーブル信号の順次シーケンスを使用する書込みトランザクションを時間の経過と 共に示す。このトランザクション中にＤＲＡＭ６１０の９個のデバイス・ピン５ ０６上に時間の経過に伴って現れる情報が図示されている。ピンＢｕｓＤａｔａ ［０］ないしＢｕｓＤａｔａ［７］はデータに使用され、ピンＷＥ／Ｄａｔａ［ ８］はＷＥ信号に使用される。ブロック８１０は９ビット幅である。すなわち、 「ｓ」は９である。ブロック８１０は、（１）ｎ個の書込みサブブロック７１１ 〜７１４と、（２）ｎ−１個のＷＥサブブロック８２１〜８２３と、（３）未使 用サブブロック８２４とからなる。ＷＥサブブロック８２０はブロック８１０よ り時間的に前に送信される。サブブロック７１０は使用されない。書込みサブブ ロック７１１〜７１４にはＤＲＡＭに書き込まれるデータが入り、それぞれ「ｔ 」 バイト長、８ビット幅である。一実施形態では「ｔ」は８である。たとえば、最 上部の書込みサブブロック７１１は書き込まれるｎ個のブロックの０番目のブロ ックであり、８個のワード（７〜０）が含まれ、各ワードには８ビット（７〜０ ）が含まれる。 本発明の実施形態では、１クロック・サイクルには２つのフェーズがあり、１ クロック・サイクル内の２つの転送操作を行うことができる。他の実施形態では 、その他のクロック方式を使用することもできる。 ＷＥサブブロック８２０〜８２３のそれぞれは「ｔ」バイト長、１ビット幅で あり、ＷＥビットが含まれる。サブブロック８２４は使用されない。各ＷＥサブ ブロックは、後続の書込みサブブロック、すなわち時間的に後のクロック・サイ クル中に現れる書込みサブブロックに関連付けられたＷＥビットからなる。たと えば、ＷＥサブブロック８２０には書込みサブブロック７１１に関係する情報が 入る。ＷＥサブブロック８２０には８個のＷＥビット７〜０が含まれ、サブブロ ック７１１の０番目ないし７番目のワードを書き込むかどうかを示す。書込みサ ブブロック７１１のデータ・ワードが書き込まれると、それに関連付けられたＷ Ｅサブブロック８２１のＷＥビットがＤＲＡＭによって読み取られる。したがっ て、ＷＥビットはそれに続く書込みサブブロックと共に使用するために順次に「 収集」され、記憶される。ＷＥビットはＷＥビットの参照先である書込みサブブ ロックより時間的に前に書込みサブブロックと共に転送されるため、最後の書込 みサブブロック７１４が転送される最終時間スロットで送信する必要のあるＷＥ ビットはない。したがって、最後のサブブロック８２４は使用されない。また、 この構成ではデータ・サブブロック７１０は、その時点で最初のＷＥサブブロッ ク（すなわちサブブロック８２０）が送信中であるため使用されず、サブブロッ ク８２０はそれより後の時点でＤＲＡＭに到着する書込みサブブロック７１１に 関連付けられる。 省略記号で示されているサブブロック８２０の転送より後の時間は可変長の時 間ギャップを表す。一実施形態ではこの時間ギャップがあるが、他の実施形態で は時間ギャップがない。この時間ギャップがある実施形態では、この時間ギャッ プに他のメモリ・トランザクションをインタリーブすることができる。言い換え ると、ＷＥサブブロック８２１書込みサブブロック７１１を受信する前に、他の メモリ・トランザクションを行うことができる。書込みサブブロック７１１を参 照するサブブロック８２０のＷＥビットが書込みサブブロック７１１より前に転 送され、レジスタに保持されるため、サブブロック８２０の転送直後にピンＷＥ ／Ｄａｔａ［８］は「空き状態」になる。ピンＷＥ／Ｄａｔａ［８］（すなわち ピン５０５）は、書込みイネーブル情報にもコマンドおよび制御情報にもデータ にも使用することができる。言い換えるとピン５０５は多重化される。したがっ てこの実施形態では、他のメモリ操作のインタリーブがコントローラにとって管 理しやすくなる。たとえば、９個のデータ・ピンがすべて使用可能であるため、 コントローラはデータ・トランザクションが８ビット幅であるか９ビット幅であ るかを気にする必要がない。 第１２Ｂ図に、順次ＷＥビットと書込みサブブロックのデータ・ワードとの関 係を示す。書込みサブブロック７１０、７１１、および７１２がＷＥサブブロッ ク８２０、８２１、および８２２と共に図示されている。この実施形態では書込 みサブブロック７１０はデータ・ワードの送信には使用されない。書込みサブブ ロック７１１は、８個の８ビット・データ・ワード７１１０〜７１１７からなる 。書込みサブブロック７１２は８個の８ビット・データ・ワード７１２０〜７１ ２７からなる。ＷＥサブブロック８２０は８個のＷＥビット８２００〜８２０７ を含む。ＷＥサブブロック８２１は８個のＷＥビット８２１０〜８２１７を含む 。ＷＥサブブロック８２２は８個のＷＥビット８２２０〜８２２７を含む。 ＷＥサブブロック８２０のＷＥビット８２００〜８２０７の順次ストリームが ＤＲＡＭマスタ２００２から送信される。この８個のＷＥビット８２００〜８２ ０７はＤＲＡＭ６１０のＷＥ／Ｄａｔａピン［８］によって受信され、次にイン タフェース５１８内のレジスタに内部的に記憶される。ＷＥビット８２００は、 データ・ワード７１１０を書き込むかどうかを示す。同様に、ＷＥビット８２０ １〜８２０７はそれぞれのデータ・ワード７１１１〜７１１７を書き込むかどう かを示す。時間ギャップ後に書込みサブブロック７１１がＤＲＡＭによって受信 される。 同じく時間ギャップ後に、ＷＥサブブロック８２１の書込みイネーブル・ビッ ト８２１０〜８２１７の順次ストリームがＤＲＡＭ６１０によって受信され、イ ンタフェース５１８内のレジスタに内部的に記憶され、そこに前に記憶されてい たＷＥビットを置き換える。ＷＥビット８２１０〜８２１７は、それぞれの後続 の書込みサブブロック７１２のデータ・ワード７１２０〜７１２７を書き込むか どうかを示す。ＷＥサブブロック８２２は書込みサブブロック７１２に続く書込 みサブブロックのＷＥビットからなる。したがって、図のように、ＤＲＡＭ６１ ０はピンＢｕｓＤａｔａ［０］〜ＢｕｓＤａｔａ［７］によって受信されたそれ ぞれのデータを基準にして時間的にずらされたＷＥビットの直列シーケンスを受 信する。 上述の実施形態では、専用ＷＥピンは不要であり、なくすことができる。その 代わりに、ピン５０６の９番目のピン、すなわちピン５０５であってピンＷＥ／ Ｄａｔａ［８］とも呼ぶ（第１２Ａ図に示す）ピンが、ＷＥビットの受信のため に使用される。さらに、たとえばサブブロック８２０とサブブロック８２１の受 信の間の時間ギャップ中など、ピン５０５でＷＥビットが送信されていないとき に、ピン５０５でデータを送信または受信することができる。 第８Ｂ図に示す従来技術の構成で使用されているような８ビット幅のＷＥワー ドではなく、（第１２Ｂ図に示すような）ＷＥビットの直列ストリームを使用す ることは、中断なしに後続のデータ・ワードの潜在的に無限なストリームをＤＲ ＡＭに送信して書き込むことができることを意味する。言い換えると、ＤＲＡＭ に書込みイネーブル情報を送信するためにデータ・ワードに割り込ませる必要が ない。中断なしに、ＤＲＡＭはそれぞれのデータ・ワードからずらされたＷＥビ ットの連続ストリームを受信する。 しかし他の実施形態では、ＷＥビットの順次ストリームはＷＥビット専用のピ ンに送られる。その専用ＷＥピンはデータを受信しない。しかしＷＥビットの順 次シーケンスはＤＲＡＭのバス・データ・ピンによって受信されたそれぞれのデ ータ・ワードを基準にして時間的にずらされる。言い換えると、ＷＥビットと書 込みデータ・ワードは、第１２Ｂ図に示すものと同じ時間的関係にある。相違は 、この代替実施形態では専用ＷＥピンにＷＥビットだけを送信することができる ことである。たとえば、一つの代替実施形態では、ピン５０５はＷＥビットのみ を 受信することができ、データは受信しない。データ・ピンＢｕｓＤａｔａ［０］ 〜ＢｕｓＤａｔａ［７］が８個であることから、データは８ビット幅だけになる 。この代替実施形態は、周期的ＷＥ情報ではなくＷＥビットの順次ストリームを 有するという利点も備える。言い換えると、この代替実施形態では、ＷＥビット の順次ストリームがデータを基準にして時間的にずらされてＤＲＡＭに送られる ため、ＤＲＡＭに書込みイネーブル情報を送るのにデータ・ワードに割り込ませ る必要がない。他の代替実施形態では、専用ＷＥピンはピン５０５以外の追加の ピンとすることができ、ピン５０５を含むピン５０６はデータを送受信すること ができる。ピン５０６のうちの１つのピン以外の専用ピンをＷＥ情報用に使用し た場合、ピン５０６を介して８ビット幅または９ビット幅のデータ・ワードを送 信することができる。 第１３Ａ図に、並列で送信される初期書込みイネーブル信号と順次に送信され る後続の書込みイネーブル信号を使用する書込みトランザクションを時間の経過 と共に示す。 ブロック３００が送信される前に、ＷＥマスク５０４が送信される。ＷＥマス ク５０４はＷＥサブブロック５０４とも呼ぶ。サブブロック３１９は使用されな い。ＷＥマスク５０４は８ビット幅、１ワード長である。不使用サブブロック３ １９は１ビット幅、１ワード長である。 ブロック３００は９ビット幅であり、（１）ｎ個の書込みサブブロック３１０ 〜３１４と、（２）ＷＥサブブロック３２０〜３２３と、（３）不使用サブブロ ック３２４とからなる。書込みサブブロック３１０〜３１４は「ｔ」ワード長、 ８ビット幅である。一実施形態では、「ｔ」は８である。ＷＥサブブロック３２ ０〜３２３は「ｔ」ワード長、１ビット幅である。 ＷＥマスク５０４の８個のビット７〜０は、書込みサブブロック３１０のバイ ト７〜０のそれぞれのバイトが書き込まれるかどうかを示す。この場合も、デー タ・バイトはデータ・ワードとも呼ぶ。８バイトのサブブロック３１０のために ８個のＷＥビットしか必要としない。したがって、サブブロック３１９は使用し ない。 省略記号によって示されているＷＥマスク５０４の転送後の時間は、可変長の 時間ギャップを表す。一実施形態では時間ギャップがあるが、他の実施形態では 時間ギャップはない。この時間ギャップのある実施形態では、この時間ギャップ に他のメモリ・トランザクションをインタリーブさせることができる。 ＷＥサブブロック３２０は１ビット幅である。ＷＥサブブロック３２０は、書 込みサブブロック３１１の８バイトのうちの各バイトが書き込まれるかどうかを 示す８個のＷＥビット７〜０からなる順次連鎖を含む。同様に、ＷＥサブブロッ ク３２１は書込みサブブロック３１１に続く書込みサブブロックである書込みサ ブブロック３１２を参照する。ＷＥサブブロック３２３に最後の書込みサブブロ ック３１４のＷＥビットが含まれるため、サブブロック３２４は使用されない。 ＷＥマスク５０４については、ＷＥ信号がピンＢｕｓＤａｔａ［０］〜Ｂｕｓ Ｄａｔａ［７］で並列に転送される。ＷＥサブブロック３２０〜３２３について は、ＷＥ信号がピン５０５（ＷＥ／Ｄａｔａ［８］）で順次に転送される。 第１３Ｂ図に、並列ＷＥ信号および順次ＷＥ信号とデータ・ワードとの関係を 示す。ＷＥマスク５０４はＷＥビット１３００〜１３０７からなる８ビット・ワ ードである。書込みサブブロック３１０、３１１、３１２はそれぞれ８データ・ ワードからなる。各データ・ワードは８ビット幅である。ＷＥサブブロック３２ ０、３２１、および３２２はそれぞれ８個の１ビット・ワードを含む。ＷＥマス ク５０４がＤＲＡＭ６１０からＤＲＡＭマスタ２００２に転送されるとき、ＷＥ ビット３００〜３０７が、書込みサブブロック３１０と共に使用するためにＤＲ ＡＭ６１０上のレジスタに記憶される。時間ギャップの後にデータ・ワード３１ ００がＤＲＡＭ６１０に転送される。データ・ワード３１００がＤＲＡＭ６１０ に転送されるとき、ＷＥビット１３００によってデータ・ワード３１００が書き 込まれるかどうかが示される。同様に、ＷＥビット１３０１〜１３０７は、それ ぞれのデータ・ワード３１０１〜３１０７が書き込まれるかどうかを示す。また 、書込みサブブロック３１０のデータ・ワード３１００〜３１０７がＤＲＡＭ６ １０に転送されるとき、ＷＥビット４２００〜４２０７の直列ストリームが、書 込みサブブロック３１１と共に使用するためにＤＲＡＭ上のレジスタに記憶され る。ＷＥビット４２００は、書込みサブブロック３１１のデータ・ワード３１１ ０が書き込まれるかどうかを示す。同様に、ＷＥビット４２０１〜４２０７は、 デー タ・ワード３１１１〜３１１７が書き込まれるかどうかを示す。ＷＥサブブロッ ク３２１は、書込みサブブロック３１２の各データ・ワード３１２０〜３１２７ に属するＷＥビット４２１０〜４２１７からなる。ＷＥサブブロック３２２は、 書込みサブブロック３１２の後に続く書込みサブブロックのそれぞれのデータ・ ワードに関係するＷＥビット４２２０〜４２２７からなる。 上述の実施形態では、別個の専用ＷＥピンは不要であり、ＤＲＡＭ設計には含 まれない。９番目のＷＥ／Ｄａｔａピン５０５（第１３Ａ図に示す）が、ＷＥサ ブブロック３２０〜３２３を構成するＷＥビットの順次ストリームを受信するた めに使用される。さらに、たとえばＷＥマスク５０４の受信とサブブロック３２ ０の受信との間の時間ギャップ中などピン５０５でＷＥビットが送信されていな いときに、データをピン５０５で送信したり受信したりすることができる。ＷＥ ビットを送信していないときは８ビット幅または９ビット幅のデータ・ワードが 可能である。 第１３Ａ図に示す実施形態はＷＥマスク５０４を含む並列ＷＥビットを使用す るが、これらのＷＥビットはＤＲＡＭ６１０の８個のレジスタに記憶するだけで 済む。ＷＥマスク５０４から書込み操作を開始する１つの利点は、ＷＥマスク５ ０４の８個の並列ＷＥビットをＤＲＡＭが１サイクルの半分だけで受信すること である。これによって、書込みサブブロック３１０の前の時間ギャップ中に行わ れるインタリーブされたメモリ操作が、最初のＷＥビットを順次に送った場合よ りも早く行われるようにすることができる。したがって、インタリーブされたメ モリ操作が早く終わるため、書込みサブブロック３１０も早く送ることができる 。 ＷＥマスク５０４によって「クイック・スタート」が可能になるが、その後で サブブロック３２０〜３２３のＷＥビットの順次ストリームを使用することによ って、後続のデータの潜在的に無限のストリームを中断なしでＤＲＡＭに送って 書き込むことができる。書込みを可能にするために並列ＷＥマスク５０４をもう 一度送る必要はない。ＷＥビットの順次ストリームによって、データ・ワードが ＤＲＡＭに継続して書き込まれるようにすることができる。ＤＲＡＭはそれぞれ のデータ・ワードからずらされたＷＥビットの連続ストリームを受け取る。 しかし他の実施形態では、ＷＥサブブロック３２０〜３２４のＷＥビットの順 次ストリームは、ＷＥビットの受信専用のピンに送信される。専用ＷＥピンはデ ータは受信しない。しかし、ＷＥビットの順次シーケンス第１３Ｂ図に示すのと 同様にして、バス・データ・ピンによって受信されるデータ・ワードを基準にし て時間的にずらされる。一実施形態では、専用ＷＥピンはピン５０５とすること ができる。すなわち、ピンＢｕｓＤａｔａ［０］〜ＢｕｓＤａｔａ［７］のみが データを受信することができる。他の実施形態では、専用ＷＥピンはピン５０５ 以外のピンとすることができ、ピン５０５を含むすべてのピン５０６がデータを 受信することができる。専用ＷＥピンがピン５０５であるかどうかを問わず、Ｗ Ｅマスク５０６を使用して並列ＷＥビットの最初のストリームが送られることに なる。 本発明の他の実施形態は、ＥＤＣとデータとＷＥ情報の多重化を可能にする方 式である。この実施形態を使用する１ブロックの書込みトランザクションを第１ ４図に示す。ブロック３０００はＥＤＣサブブロック６０４と書込みサブブロッ ク３０１１を含む。一実施形態では、書込みサブブロック３０１１は８個のデー タ・ワードから成り、各データ・ワードは８ビット幅である。ＥＤＣサブブロッ ク６０４は８ワード長、１ビット幅である。サブブロックＥＤＣ６０４の各ビッ トは書込みサブブロック３０１１に関連付けられたＥＤＣビットである。サブブ ロックＥＤＣ６０４はパリティ・ビットまたはＥＣＣビットで構成することがで きる。 ＷＥマスク３０１０は８個のＷＥビットからなる１ワードである。ＷＥマスク ３０１０の各ビットは、書込みサブブロック３０１１の８個のデータ・ワードの それぞれのデータ・ワードを書き込むかどうかを示す。サブブロック６０３は使 用されない。 省略記号で示す時間ギャップを使用して他のメモリ情報のインタリーブを行う ことができる。代替実施形態では、ＷＥマスク３０１０と書込みサブブロック３ ０１１の間に時間ギャップはない。 ＥＤＣサブブロック６０４がパリティ・ビットで構成されている場合、書込み サブブロック３０１１にパリティとＷＥの両方を使用することができる。したが って、１ブロックの書込み操作の場合、専用ＷＥピンを設けずにパリティを使用 してＲ／Ｍ／Ｗを回避することができる。 本発明の一実施形態では、ＥＤＣサブブロック６０４が送信された後、第１４ 図のピン５０５にＷＥビットの順次ストリームを送信することができる。さらに 、ピン５０５はＥＤＣ情報以外のデータ（ＥＤＣ情報はデータの１タイプである ）の送信や受信に使用することもできる。言い換えると、ピン５０５は様々な時 点でＷＥ情報の受信またはデータおよびＥＤＣ情報の送受信の機能を備える。こ れによって、メモリ・システムに柔軟性が与えられ、専用ＷＥピンの使用が回避 される。 第１５図に示す本発明の実施形態は、第１３Ａ図に示す実施形態と類似した方 式で機能するが、第１５図では要求パケット５００を使用してＷＥマスク５０１ が送信される点が異なる。第１５図には、たとえばバス５１９でＤＲＡＭ２００ ２マスタからＤＲＡＭ６１０に伝送される要求パケット５００を使用する書込み トランザクションが図示されている。要求パケット５００はＤＲＡＭマスタ２０ ０２が構成することができ、実行するＤＲＡＭ操作に関する情報を含む。たとえ ば、要求パケット５００は、読取り、書込み、およびアドレス情報などの情報を 含む。要求パケット情報は可変幅の複数ワードを構成する。第１５図の実施形態 では、要求パケット５００は１０ビット幅である。要求パケット５００の８ビッ トはピンＢｕｓＤａｔａ［０］〜ＢｕｓＤａｔａ［７］を使用し、１ビットはＷ Ｅ／Ｄａｔａピン［８］であるピン５０５を使用する。要求パケット５００の１ ビットはＤＲＡＭ６１０のバス制御ピン４９９を使用する。制御情報を含むワー ドがサブブロック５０３および５０２に入れられる。要求パケット５００の最後 のワードはＷＥマスク５０１を含む。 ブロック７５０は書込みサブブロック７５００〜７５０３とＷＥサブブロック ２０２０〜２０２２を含む。一実施形態では、書込みサブブロック７５００は８ 個のデータ・ワードから成り、各データ・ワードは８ビット幅である。その他の データ・ワード７５０１〜７５０３もそれぞれ８個のデータ・ワードからなる。 サブブロック２０２３は使用されない。 ＷＥマスク５０１は８ビット幅の１ワードである。ＷＥマスク５０１はＷＥサ ブブロック５０１とも呼ぶ。ＷＥマスク５０１の各ビットは、書込みサブブロッ ク７５００のそれぞれのバイトが書き込まれるかどうかを示す。 要求パケット５００の後の時間ギャップは他のメモリ操作に関するデータのイ ンタリーブに使用することができる。代替実施形態では、時間ギャップはない。 ＷＥサブブロック２０２０は８個のＷＥビットからなる。ＷＥサブブロック２ ０２０の各ビットによって、書込みサブブロック７５０１のそれぞれのデータ・ ワードをＤＲＡＭに書き込むかどうかを示す。ＷＥサブブロック２０２１〜２０ ２２も、ブロック７５０の残りの各書込みサブブロック（すなわち書込みサブブ ロック７５０２および７５０３）の同様の書込イネーブル機能を実行する。 第１５図に示す実施形態では、ピン５０５を書込みイネーブル情報またはデー タに使用する。たとえば、ＷＥマスク５０１と書込みサブブロック７５００の間 の時間ギャップ中にピン５０５を介してデータを送信することができる。ピン５ ０５は、ＥＤＣ情報にも使用することができる。しかし代替実施形態では、専用 ＷＥピンを使用してＷＥサブブロック２０２０〜２０２２に入っている順次ＷＥ 情報を受け取る。専用ＷＥピンは書込みイネーブル情報を受信するだけで、デー タやＥＤＣ情報の送受信を行うことはできない。一つの代替実施形態では、専用 ピンはピン５０５である。他の代替実施形態では、専用ＷＥピンはピン５０６の １つではない別個のピンである。 第１２Ａ図、第１２Ｂ図、第１３Ａ図、第１３Ｂ図、第１４図、および第１５ 図に示す様々な実施形態は専用ＷＥピンを必要としない。代替実施形態では、専 用ＷＥピンを備えたメモリでこれらの方式を使用する。上述の各実施形態では、 ＷＥ信号はその参照先であるデータの前に使用可能になり、したがってデータが ＷＥ信号を待つためのレジスタを用意する必要がない。たとえば第８Ｂ図に関し て説明した従来の方法のように６４個の信号ではなく、上述の実施形態では一度 に入れる必要があるＷＥ信号は最大８個であるため、レジスタも従来の方法より 節約される。 第１６Ａ図に、データとＷＥ情報の多重化が可能であるが、ＷＥ信号をその参 照先であるデータの前に供給しない実施形態を示す。ブロック６０００は、書込 みサブブロック６０１０〜６０１３と、ＷＥサブブロック６０２０〜６０２３か らなる。書込みサブブロック６０１０〜６０１３はそれぞれ、各データ・ワード が８ビットの８個のデータ・ワードからなる。ＷＥサブブロック６０２０〜６０ ２３はそれぞれ、各ワードが１ＷＥビットを有する８個のワードからなる。書込 みサブブロック６０１０〜６０１３は、ピン５０６のピンＢｕｓＤａｔａ［０］ ないしＢｕｓＤａｔａ［７］で転送される。ＷＥサブブロック６０２０〜６０２ ３は、ピンＢｕｓＤａｔａ［８］であるピン５０５で転送される。ＷＥサブブロ ック６０２０の各ＷＥビットは、書込みサブブロック６０１０の各データ・ワー ドを参照する。書込みサブブロック６０１０のそれぞれのデータ・ワードは、Ｗ Ｅサブブロック６０２０のそれぞれのＷＥビットと同じ半クロック・サイクル中 に転送される。同様に、ＷＥサブブロック６０２１〜６０２３の順次ＷＥビット は、書込みサブブロック６０１１〜６０１３のそれぞれのデータ・ワードと同じ 半クロック・サイクル中に転送される。 第１６Ｂ図に、ＷＥビットと書込みサブブロックのデータ・バイトとの関係を 示す。たとえば、ＷＥビット４１０はデータ・バイト４１００が書き込まれるか どうかを示す。同様に、ＷＥビット４１１は、データ・バイト４１０１が書き込 まれるかどうかを示す。 第１６Ａ図および第１６Ｂ図に示す実施形態では、ピン５０５は、ＷＥ情報だ けでなく、異なる時点でデータとＥＤＣ情報に使用することができる。言い換え れば、ピン５０５は、データとＷＥ情報の多重化を可能にする。 第１２Ａ図、第１２Ｂ図、第１３Ａ図、第１３Ｂ図、第１４図、第１５図、第 １６Ａ図、および第１６Ｂ図に関して説明した様々な実施形態はそれぞれ、同じ １つまたは複数のＤＲＡＭの異なる操作中に使用することができる。ＤＲＡＭは 特定の実施形態によると、ＤＲＡＭマスタの指示によって動作する。具体的には 、マスタはＤＲＡＭに対して「ｓ−１番目」のビット、すなわち９番目のビット をデータ・ビットまたはＷＥビットとして扱うように指示する。ＥＤＣはデータ の１タイプである。このマスタの指示はＷＥをイネーブルしたりディスエーブル したりするものと見ることができ、様々な方法で行うことができる。 書込みイネーブル機能をイネーブルしたりディスエーブルしたりする１つの方 法は、要求パケットのビットを使用して、ＤＲＡＭに９番目のビットをデータ・ ビットまたはＷＥビットとして扱うように指示する情報をコード化する。ＤＲＡ Ｍ６１０内の制御論理回路４８０がその情報をデコードし、その情報の指示に応 じて９番目のビットをデータまたはＷＥビットとして扱う。 ＷＥをイネーブルしたりディスエーブルしたりする他の方法を第１７図に示す 。ＤＲＡＭマスタ２００２はＤＲＡＭ６１０にＷ／Ｒ信号５６６とＲＡＳ信号と ５６４とＣＡＳ信号５６２を送るほかに、ＷＥイネーブル信号４００２がアクテ ィブのときにのみ、ＤＲＡＭ６１０が９番目のビットをＷＥビットとして扱うよ うに、ＤＲＡＭ６１０内のＷＥ機能をイネーブルしたりディスエーブルしたりす る別個のＷＥイネーブル信号４００２もＤＲＡＭ６１０に送る。ＤＲＡＭ６１０ の制御論理回路４８０はこのＷＥイネーブル信号４００２を受け取り、ＷＥイネ ーブル信号がアクティブのときにのみ９番目のビットをＷＥビットとして扱う。 ＷＥをイネーブルしたりディスエーブルしたりする他の方法は、ＤＲＡＭ６１ ０が受け取るＣＡＳ５６２とＲＡＳ５６４とＷ／Ｒ５６６の３つの制御信号を使 用する。第１８図に示すように、この３つの信号によって８通りの動作モードを コード化することができる。第１８図には、いくつかの可能なＤＲＡＭ機能と、 それらの機能を示す制御信号の状態を示す。ＤＲＡＭ６１０の制御論理回路４８ ０はこれらの信号をデコードし、機能または動作モードを実行する。 ＲＡＳ操作は、ＤＲＡＭ内のセンス増幅器にメモリ・セルの行を読み込む行セ ンス操作である。ＣＡＳ操作は、列位置からの読取りまたは列位置への書込みを 伴う列アクセス操作である。ＣＡＳサイクル中に、センス増幅器に現在入ってい る行から不定数の列アクセスを行うことができる。センス操作の前にプリチャー ジ操作によってセンス増幅器を初期設定する。 第１８図で、ＣＡＳ読取りは列読取りである。ＣＡＳ書込み１はＷＥがイネー ブルの状態での列への書込みである。ＣＡＳ書込み２は、ＷＥがディスエーブル された状態での列書込みである。ＣＡＳ読取り自動プリチャージは、列読取り後 ただちにＲＡＳを開始することができるように、読取り後にセンス増幅器の自動 プリチャージを行う列読取りである。ＣＡＳ書込み１自動プリチャージは、ＷＥ イネーブル状態で自動プリチャージを行う列書込みである。ＣＡＳ書込み２自動 プリチャージは、ＷＥディエーブル状態で自動プリチャージを行う列書込みであ る。プリチャージとは、センス増幅器を初期設定する操作である。ＲＡＳとは行 アクセス操作である。 ＷＥをイネーブルしたりディスエーブルしたりする上述の各方法は、書込み操 作を行うときに１つまたは複数の信号の送受信を行う動的方法である。ＤＲＡＭ ６１０のレジスタに記憶された静的信号を使用することも可能である。レジスタ は、制御ビットによってレジスタが設定されたりクリアされたりするときにのみ 状態を変更する。ＤＲＡＭ６１０の制御論理回路４８０がこの方式のための制御 を行う。 ＷＥをイネーブルしたりディスエーブルしたりする他の方法は、制御空間とし て確保されているＤＲＡＭ内のアドレス空間を使用する。この制御空間には、確 保されているメモリ空間のアドレスを使用して制御空間に書き込まれたＤＲＡＭ 外部からの制御情報を含むことができる情報が入れられる。ＤＲＡＭ６１０の制 御論理回路４８０がこの制御空間を読取りそれに従ってＷＥ／データ・ピンの書 込みイネーブル機能をイネーブルまたはディスエーブルする。 以上、本明細書では、本発明について特定の実施形態を参照しながら説明した 。しかし、請求の範囲に記載されている本発明のより広い精神および範囲から逸 脱することなく、本発明に様々な修正および変更を加えることができることは明 らかであろう。したがって本明細書および図面は限定的なものではなく例示的な ものとみなされるべきである。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ，ＣＦ ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＭＬ，ＭＲ，ＮＥ， ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＫＥ，ＬＳ，ＭＷ，ＳＤ，Ｓ Ｚ，ＵＧ)，ＵＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ ，ＲＵ，ＴＪ，ＴＭ)，ＡＬ，ＡＭ，ＡＴ，ＡＴ，ＡＵ ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ， ＣＮ，ＣＵ，ＣＺ，ＣＺ，ＤＥ，ＤＥ，ＤＫ，ＤＫ，Ｅ Ｅ，ＥＥ，ＥＳ，ＦＩ，ＦＩ，ＧＢ，ＧＥ，ＨＵ，ＩＬ ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ， ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＤ，ＭＧ，Ｍ Ｋ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＫ，ＴＪ， ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＺ，ＶＮ (72)発明者 スターク，ドナルド・チャールズ アメリカ合衆国・94022・カリフォルニア 州・ロスアルトス・エル カミーノ・ 4546・ビイ10・アパートメント 108 (72)発明者 グリフィン，マシュー・マーディ アメリカ合衆国・94040・カリフォルニア 州・マウンテンビュー・アプリコット レ ーン・360

Claims (1)

1. 【特許請求の範囲】 １．メモリにデータと書込みイネーブル信号を供給する方法であって、 （Ａ）メモリに書込みイネーブル信号の順次シーケンスを供給するステップと 、 （Ｂ）書込みイネーブル信号の順次シーケンスを基準にした時間的にずらされ たデータを供給するステップと を含む方法。 ２．後で受信されるデータのためのイネーブル信号をメモリに最初に並列に供給 するステップをさらに含む請求項１に記載の方法。 ３．メモリが書込みイネーブル信号のみを受信することができるピンで書込みイ ネーブル信号の順次シーケンスを受信する請求項１に記載の方法。 ４．メモリがデータの送信と受信も行うことができるピンで書込みイネーブル信 号の順次シーケンスを受信する請求項１に記載の方法。 ５．並列書込みイネーブル信号が要求パケットの一部である請求項２に記載の方 法。 ６．メモリがダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である請 求項１に記載の方法。 ７．書込みイネーブル信号の順次シーケンスがメモリに供給される時点と、時間 的にずらされたデータがメモリに供給される時点との間に時間ギャップがあり、 その時間ギャップ中にメモリ操作が行われ、書込みイネーブル信号の順次シーケ ンスが時間ギャップ・メモリ操作に適用できない請求項１に記載の方法。 ８．データ記憶用のアレイと、 複数のデータ入力ピンと、 追加データか、または複数のデータ入力ピンによって受信されるデータに適用 可能な書込みイネーブル信号の順次シーケンスのいずれかを受信する別個のピン と を含むメモリ。 ９．別個のピンが受信することができる追加データが誤り検出訂正（ＥＤＣ）情 報を含む請求項８に記載のメモリ。 １０．メモリがダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である 請求項８に記載のメモリ。 １１．外部のメモリ・コントローラが、メモリの別個のピンが書込みイネーブル 信号を受信するかデータを受信するかに関する情報をメモリに供給する請求項８ に記載の方法。 １２．書込みイネーブル信号の順次シーケンスの各書込み信号が、次の時点でデ ータ入力ピンによって受信されるそれぞれのデータの書込みイネーブル情報を供 給する請求項８に記載のメモリ。 １３．書込みイネーブル信号の順次シーケンスの各書込みイネーブル信号が、別 個のピンによって受信される書込みイネーブル情報と並行して複数のデータ入力 ピンで受信されるそれぞれのデータの書込みイネーブル情報を供給する請求項８ に記載のメモリ。 １４．複数のデータ入力ピンが書込みイネーブル情報も受信することができる請 求項８に記載のメモリ。 １５．複数のデータ入力ピンが受信することができる書込みイネーブル情報の各 ビットが、複数のデータ入力ピンによって並行して受信されるそれぞれの後続デ ータのユニットに適用される請求項１４に記載のメモリ。 １６．追加データまたは書込みイネーブル信号の順次シーケンスを受信する別個 のピンがメモリに記憶されたデータの送信も行うことができる請求項８に記載の メモリ。 １７．メモリのためのデータおよび書込みイネーブル・ビットを受信する方法で あって、 複数のデータ・ピンで並行してデータ・ワードを受信するステップと、 別個のピンで、追加のデータ・ビットか、またはデータ・ワードに適用可能で ある書込みイネーブル・ビットの順次シーケンスのいずれかを受信するステップ とを含む方法。 １８．追加データ・ビットを誤り検出訂正（ＥＤＣ）ビットとして解釈するステ ップをさらに含む請求項１７に記載の方法。 １９．メモリの別個のピンが書込みイネーブル・ビットとデータ・ビットのいず れを受信するかに関する情報を外部のメモリ・コントローラから受信するステッ プを更に含む請求項１７に記載の方法。 ２０．データ・ワードが、適用可能な書込みイネーブル・ビットの順次シーケン スを基準にして時間的にずらされて受信される請求項１７に記載の方法。 ２１．データ・ワードが、適用可能な書込みイネーブル・ビットの順次シーケン スと並行して受信される請求項１７に記載の方法。 ２２．適用可能な書込みイネーブル・ビットの順次シーケンスによる指示に従っ て、複数のピンで受信したデータを書き込んだり書き込まなかったりするステッ プをさらに含む請求項１７に記載の方法。 ２３．複数のデータ・ピンで並列して書込みイネーブル情報を受信するステップ をさらに含む請求項１７に記載の方法。 ２４．複数のデータ・ピンで並列して受信した書込みイネーブル情報の各ビット による指示に従って、次の時点で複数のデータ・ピンで受信したデータを書き込 んだり書き込まなかったりするステップをさらに含む請求項２３に記載の方法。 ２５．メモリが複数のデータ・ピンで並列して書込みイネーブル情報を受信する 時点とメモリがデータ・ワードを受信する時点との間に時間ギャップがあり、前 記時間ギャップ中にメモリ操作が行われ、複数のデータ・ピンに並列で受信され た書込みイネーブル情報が時間ギャップメモリ操作に適用できない請求項２４に 記載の方法。 ２６ データ記憶用のアレイと、 データまたは並列書込みイネーブル情報を受信する複数のデータ・ピンと、 追加データかまたは複数のデータ入力ピンで受信したデータに適用可能な書込 みイネーブル信号の順次シーケンスのいずれかを受信する別個のピンと を含むメモリ。 ２７．並列書込みイネーブル情報の各書込みイネーブル信号と書込みイネーブル 信号の順次シーケンスの各書込みイネーブル信号が、次の時点でデータ・ピンに よって受信されるそれぞれのデータの書込みイネーブル情報を供給する請求項２ ６に記載のメモリ。 ２８．メモリがダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）である 請求項２６に記載のメモリ。 ２９．別個のピンが受信することができる追加データが誤り検出訂正（ＥＤＣ） 情報を含む請求項２６に記載の方法。 ３０．ＥＤＣ情報が、パリティ情報がそれと並列して受信されるデータに関する パリティ情報を含む請求項２９に記載のメモリ。 ３１．ＥＤＣ情報が誤り手訂正コード（ＥＣＣ）情報を含み、ＥＣＣ情報の複数 のビットによってデータ・ピンによって受信されたそれぞれのデータに関するＥ ＣＣワードがコード化される請求項２９に記載のメモリ。 ３２．外部のメモリ・コントローラがメモリにメモリの別個のピンが書込みイネ ーブル信号を受信するかデータを受信するかに関する情報を供給する請求項２６ に記載のメモリ。 ３３．メモリの別個のピンが書込みイネーブル信号を受信するかデータを受信す るかに関する情報がメモリの別個の制御ピンによって受信される請求項３２に記 載のメモリ。 ３４．メモリの別個のピンが書込みイネーブル信号を受信するかデータを受信す るかに関する情報が、メモリの複数の制御ピン上の信号によってコード化される 請求項３２に記載のメモリ。 ３５．メモリの別個のピンが書込みイネーブル信号を受信するかデータを受信す るかに関する情報が、メモリの別個の制御レジスタに記憶される請求項３２に記 載のメモリ。 ３６．メモリのためのデータと書込みイネーブル情報とを受信する方法であって 、 複数のデータ・ピンでデータ・ワードまたは書込みイネーブル情報を並列して 受信するステップと、 別個のピンで、追加データかまたはデータ・ワードに適用可能である書込みイ ネーブル・ビットの順次シーケンスのいずれかを受信するステップと を含む方法。 ３７．データ・ワードが、適用可能な書込みイネーブル・ビットの順次シーケン スを基準にして時間的にずらされて受信される請求項３６に記載の方法。 ３８．書込みイネーブル・ビットの順次シーケンスによる指示と、複数のデータ ・ピンで並列して受信した書込みイネーブル情報の各ビットによる指示とに従っ て、次の時点で複数のデータ・ピンで受信するデータの書込みを行ったり行わな かったりするステップをさらに含む請求項３６に記載の方法。 ３９．追加のデータ・ビットを誤り検出訂正（ＥＤＣ）ビットとして解釈するス テップをさらに含む請求項３６に記載の方法。 ４０．メモリの別個のピンが書込みイネーブル・ビットとデータ・ビットのいず れを受信するかに関する情報を外部のメモリ・コントローラから受信するステッ プをさらに含む請求項３６に記載の方法。 ４１．ＥＤＣビットを、それと並列して受信されるデータ・ワードに関係するパ リティ・ビットとして解釈するステップをさらに含む請求項３９に記載の方法。 ４２．ＥＤＣビットを誤り訂正コード（ＥＣＣ）ビットとして解釈するステップ と、 ＥＣＣビットを複数のデータ・ワードに関係するＥＣＣ情報をコード化するＥ ＣＣワードとして解釈するステップとをさらに含む請求項３９に記載の方法。 ４３．メモリの別個のピンが書込みイネーブル・ビットとデータ・ビットのいず れを受信するかに関する情報を外部のメモリ・コントローラから受信するステッ プをさらに含む請求項４２に記載の方法。 ４４．メモリの別個のピンが書込みイネーブル・ビットとデータ・ビットのいず れを受信するかに関する、外部のメモリ・コントローラから受信した情報をデコ ードするステップをさらに含む請求項４３に記載の方法。 ４５．メモリの別個のピンが書込みイネーブル・ビットとデータ・ビットのいず れを受信するかに関する、外部メモリ・コントローラから受信した情報を記憶す るステップをさらに含む請求項４３に記載の方法。 ４６．（Ａ）データを処理する中央処理装置（ＣＰＵ）と、 （Ｂ）コンピュータ・システム内の装置間でデータを転送するバスと、 （Ｃ）ＣＰＵによる指示に従ってデータを記憶するメモリ・サブシステムと を含むコンピュータ・システムであって、 前記メモリ・サブシステムは、 （ｉ）データの記憶に関する指示をＣＰＵから受信し、ＤＲＡＭにコマンド を伝達し、ＣＰＵとバスを介して通信する、ダイナミック・ランダム・アクセス ・メモリ（ＤＲＡＭ）コントローラと、 （ｉｉ）ＤＲＡＭとを含み、 前記ＤＲＡＭは、 （ａ）データ記憶用のメモリ・アレイと （ｂ）複数のデータ・ピンと、 （ｃ）追加データかまたは複数のデータ・ピンによって受信したデー タに適用可能な書込みイネーブル信号の順次シーケンスのいずれかを受信する別 個のピンと を含むコンピュータ・システム。 ４７．別個のピンが受信することができる追加データが誤り検出訂正（ＥＤＣ） 情報を含む請求項４６に記載のコンピュータ・システム。 ４８．ＤＲＡＭコントローラがＤＲＡＭに、ＤＲＡＭの別個のピンが書込みイネ ーブル信号を受信するかデータを受信するかに関する情報を供給する請求項４６ に記載のコンピュータ・システム。 ４９．書込みイネーブル信号の順次シーケンスの各書込みイネーブル信号が、次 の時点でデータ・ピンによって受信されるそれぞれのデータの書込みイネーブル 情報を供給する請求項４６に記載のコンピュータ・システム。 ５０．書込みイネーブル信号の順次シーケンスの各書込みイネーブル信号が、別 個のピンによって受信された書込みイネーブル情報と並行して複数のデータ・ピ ンによって受信されたそれぞれのデータの書込みイネーブル情報を供給する請求 項４６に記載のコンピュータ・システム。 ５１．複数のデータ・ピンが書込みイネーブル情報も受信することができる請求 項４６に記載のコンピュータ・システム。 ５２．複数のデータ・ピンが受信することができる書込みイネーブル情報の各ビ ットが、複数のデータ入力ピンによって並列して受信されるそれぞれの後続デー タ単位に適用される請求項５１に記載のコンピュータ・システム。 ５３．複数のデータ・ピンが受信することができる書込みイネーブル情報がＤＲ ＡＭ要求パケット内の情報の一部である請求項５１に記載のコンピュータ・シス テム。