JPH11330295A - 集積回路アッセンブリおよび集積回路アッセンブリを形成する方法 - Google Patents

集積回路アッセンブリおよび集積回路アッセンブリを形成する方法

Info

Publication number
JPH11330295A
JPH11330295A JP10307203A JP30720398A JPH11330295A JP H11330295 A JPH11330295 A JP H11330295A JP 10307203 A JP10307203 A JP 10307203A JP 30720398 A JP30720398 A JP 30720398A JP H11330295 A JPH11330295 A JP H11330295A
Authority
JP
Japan
Prior art keywords
integrated circuit
assembly according
circuit assembly
substrate
circuit chip
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10307203A
Other languages
English (en)
Inventor
W C Lin Charles
ダブリュ．シー．リン チャールズ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
ELLISTON INVESTMENT Pte Ltd
Original Assignee
ELLISTON INVESTMENT Pte Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by ELLISTON INVESTMENT Pte Ltd filed Critical ELLISTON INVESTMENT Pte Ltd
Publication of JPH11330295A publication Critical patent/JPH11330295A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/113—Manufacturing methods by local deposition of the material of the bump connector
    • H01L2224/1133—Manufacturing methods by local deposition of the material of the bump connector in solid form
    • H01L2224/11332—Manufacturing methods by local deposition of the material of the bump connector in solid form using a powder
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0103—Zinc [Zn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01077—Iridium [Ir]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

(57)【要約】 【課題】 バイアホールの金属化による集積チップと基
板との接続の実現。 【解決手段】 集積回路アッセンブリは、バイアホール
を有し電気導電性物質がバイアホールの側壁に堆積する
誘電体基板と、第１およひ第２の表面と第１の表面に形
成される電気導電性トレースとを有する誘電体基板と、
第１の表面とこの上に入力／出力端子パッドとを有する
集積回路チップと、無電解メッキできるよう活性化され
る集積回路チップのバイアホールおよび入出力端子パッ
ドの側壁上の物質と、端子パッドがバイアホールにより
第１の表面に露出されるよう集積回路チップを誘電体基
板に付ける手段と、バイアホールの側壁および集積回路
チップの端子パッド上に適用される無電解メッキと、集
積回路チップとトレースの少なくとも１つとの間で電気
接続するよう接合する無電解メッキ部とを備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般に集積回路ア
ッセンブリ、特に、基板回路、プリント回路ボード、相
互接続構成要素に対する集積回路の電気的な接続に関す
る。特に明確には、本発明は、バイアホール(via hole)
が直接金属化すること(direct metallization)によって
集積回路の入力／出力端子パッドに電気的かつ機械的に
接続されているような単一あるいは多層基板を有するフ
リップチップアッセンブリのアッセンブリ方法および機
器に関する。
【０００２】
【従来の技術】最近の半導体パッケージングの進歩によ
りその技術はますます重要な役割を担っている。より多
くの導線がチップ毎に必要であるとすると、入力／出力
端子のピッチをより一層小さくしダイを縮小しさらにパ
ッケージをフットプリントにすることが必要とされ、ま
た、より多くの熱を発生するような高い動作周波数によ
り、さらに進歩した熱拡散のための設計が必要とされる
というような新しい要求が生じている。これらの要求に
加えて、さらに切迫した電気に関する要求では、実装に
よっては解決できない。このような考慮が全てなされ、
通常通り、パッケージングを半導体製造の食物連鎖に加
えるためのコストについても考慮されるべきである。
【０００３】従来より、集積回路に使われる３つの主な
チップレベル接続技術が存在するが、それはすなわち、
集積回路をリードフレームまたは基板回路に、電気的あ
るいは機械的に接続するための、ワイヤボンディング、
テープ自動ボンディング(TAB:tape automated bondin
g)、およびフリップチップ（ＦＣ）である。ワイヤボン
ディングは、その成熟度およびコスト効果から、半導体
産業において非常に幅広く適用されている技術である。
しかしこのプロセスは、半導体チップのボンディングパ
ッドと適当な相互接続点との間で、たった１度だけ実行
することができる。さらに、デバイスの動作周波数はな
おも増加し続けており、電源とアースにおける誘導性の
ノイズおよび信号導線間の混信を最小にするために、相
互接続の長さをより短くする必要がある。このような方
法の例は、Kamezos 他の米国特許USP 5,397,921 号に開
示されている。
【０００４】フリップチップ技術は、ハンダ、金、ある
いは有機性の導電性のある接着バンプのような、いくつ
かの種類の接合アンカー(contact anchor)によって相互
接続基板に面しているアクティブな側を有するパッケー
ジングされていない半導体チップの実装として定義され
る。フリップチップ技術の主な利点は、短い相互接続で
あり、したがってそれにより高速の信号あるいは高周波
数の信号を取り扱うことができる。インダクタンスのよ
うな非励振素子は本質的には存在しない。信号伝播の遅
延が大幅に削減されるだけでなく、波形歪みのほとんど
もまた取り除かれる。またフリップチップにより、小さ
なダイのサイズへのペリメータ相互接続(perimeter int
erconnect)よりもより多くのＩ／Ｏを提供するアレイの
相互接続のレイアウトができる。さらに、余分なパッケ
ージングがされず、少ない回路ボードスペースで済むの
で、最小のマウントの領域および重量が必要であり、相
対的なコストの節約になる。このような方法の例は、Ca
sson他の米国特許USP 5,261,593 号に開示されている。
【０００５】図１は、従来技術のフリップチップアッセ
ンブリの横断面図であり、ここでは集積回路チップ101
は、電気導電性バンプ103 によって基板102 につけられ
ている。このバンプ103 は、チップ上に形成されたボン
ドパッド104 のうちの選ばれた１つと基板102 の表面上
に形成された導電性トレース105 のうちの特定の１つと
の間で電気的な接続をする。このトレース105 は、基板
102 内に形成されるバイアホール107 によって基板のも
う一方の側にさらに伸びるようになっている。誘電体基
板の構造において、バイアホールは、基板の回路の２つ
または複数の層を接続する方法である。それにより完成
した基板の両側をリンクできるが、内側の１つの層また
は複数の層に対して１つの側をリンクを介して見えなく
し、ボードの表面上に見えないように内側の層をリンク
を介して埋設する。このバイア(via) は一般に無電解メ
ッキおよび電気メッキによって側壁上に銅で金属化され
る。えぐられた物質(underfilled material)106 は、一
般に、集積チップ101 と基板102 との間の温度特性の不
一致に起因するストレスを取り除くために、集積回路チ
ップ101 と基板102 との間に適用される。基板の上部に
形成された導電性トレース105 は、ホールおよびバイア
から特定の接触パットあるいはボール108 へ伸び、それ
によって外部回路と接続する。
【０００６】
【発明が解決しようとする課題】フリップチップ技術は
ワイヤボンディングに非常に大きな利点があるにもかか
わらず、そのコストおよび技術的限界が重要な位置を占
めている。まず第１に、フリップチップ技術は、集積回
路チップと基板回路との間の電気的接続としての役割を
果たすために、突起した接合アンカーおよびバンプの形
成への取り組みに直面しなければならない。したがって
種々のバンプのプロセスが発達している。これは、接着
および拡散バリアとしての役割を果たす中間アンダーバ
ンプ層システム(intermediate under-bump layer syste
m)の真空蒸着を含む。このバリア層は、クロム／銅／金
の構造でもよいような膜の積み重ねから構成される。ハ
ンダのようなバンプ物質は、その後、蒸着、スパッタリ
ング、電気メッキ、ハンダ噴出(solder jetting)、ある
いはペーストプリント(paste printing)のような方法に
よって、中間層上に蒸着され、ハンダ接点を形成するた
めのリフローステップが続く。
【０００７】無電解メッキを利用するバンプ物質だけで
はなく中間アンダーバンプバリア層の製造技術もまた公
知である。このやり方では、図２に示されるように、ま
ず、集積チップ200 の入力／出力端子パッド201 が触媒
溶液によって活性化されるが、この触媒溶液は、化学反
応によってパッドの材質を選択的に活性化し触媒層202
を形成するものである。この薄い触媒層202 は一般に亜
鉛またはパラジウムの元素から構成される。その後無電
解メッキが実行されると、ニッケル、金、パラジウムあ
るいはそれらのアロイのような物質は、バンプ203 を形
成するために、選択的に開始され、パッド上に連続的に
堆積させる。上述のような無電解メッキプロセスでは、
ニッケルメッキ溶液の還元剤として次リン酸塩あるいは
水素化ホウ素が共通に使われる。無電解メッキのバンプ
は突起した接合アンカーを提供するだけではなく、拡散
隔膜やシーリング用途としての役割を果たす。ハンダ、
導電性接着剤、あるいはポリマーのような接点物質は、
その後、ハンダ浸漬(solder dipping)、ハンダ噴出、蒸
着、スクリーン印刷あるいは調合のような技術によって
このバンプ上に塗られる。このような方法の例は、Lin
他の米国特許USP 5,583,073 号に開示されている。
【０００８】無電解技術は、アンダーバンプバリア層に
対する経済的かつ簡単かつ効果的な方法であるが、ハン
ダや接着剤のような接点物質はアッセンブリングに必要
である。ハンダ浸漬あるいはバンプ上へのハンダペース
トのスクリーン印刷について調査されているが、ハンダ
橋絡制御(soder bridging control)および金属バンプ上
へのハンダの不均質な蒸着のため、非常に限定された成
果とどまっている。このプロセスはとても厄介である。
というのは、入力／出力端子パッドのスペースがいまだ
にどんどん小さくなっているので、貧弱なプロセス制御
に苦慮しているのである。更なる問題点は、スズ／鉛の
ハンダのシステムの電気抵抗が時間中ずっと増加してい
るという点である。さらに、ハンダ接触は、熱加工の圧
力の下では簡単に疲労してしまう。
【０００９】導電性接着剤をハンダ接合に代わるものと
して利用するという有機接触もまた、Chillaraの米国特
許USP 5,627,405 号に開示されている。一般的に言っ
て、導電フィルタをポリマー接合剤に加えることによっ
てできる導電性接着剤は、環境への適合性や低温処理能
力や微細なピッチなどのハンダ付けに関して多くの技術
的利点を持ち、プロセスを簡単化する。しかしこのタイ
プの接着剤は、古い意味での金属インターフェース(met
allurgical interface) を普通に形成するわけではな
い。基本的な電気経路は、相互に接触して構成要素の２
つの接点面に広がるような接着剤の導電性粒子による。
ある環境の下で、この相互接続システムは、ポリマーに
湿気が浸透することによって、導電する金属粒子を腐食
し酸化して不安定な電気接点になるかもしれない問題が
あり得る。さらに接合を失敗すると、金属部分の変質だ
けではなくポリマーマトリックスの変質をも引き起こす
可能性がある。電気的性能および機械的性能は互いに独
立しているので、機械性能が良好であるからといって、
電気的に完全である状態を保証するものではない。
【００１０】一般に入手できる集積回路のアッセンブリ
ング方法の限界を考慮して、集積回路を外部回路に相互
接続する、高性能で信頼性があり経済的である方法が大
いに望まれる。
【００１１】
【課題を解決するための手段】本発明によれば、フリッ
プチップアッセンブリは、高密度かつ低コストかつ高性
能である必要のある電子製品を取り扱うために提供され
る。このフリップチップアッセンブリは、バンプ、ワイ
ヤボンドあるいは他の媒体を必要とせずに、バイアホー
ルおよびボンドパッドを直接金属化することによって、
集積回路を基板回路に相互接続することを伴う。
【００１２】本発明により上記のことを達するために、
アッセンブリは、複数の電気導電性回路を有する強固ま
たは柔軟な誘電体基板と、複数の入力／出力端子パッド
を有するような１つあるいはそれより多い集積回路チッ
プと、集積回路チップのそれぞれのパッドを有する基板
のそれぞれのトレースを電気的に接続するため誘電体基
板に形成される複数のバイアホールとを有する。集積回
路チップおよび誘電体基板の表面は、実質的に相互に平
行な平面に構成され得る。接点の方向付け(orientatio
n) は、誘電体基板におけるバイアホールが集積回路チ
ップのパッドの上部にアライメントされるというやり方
により、それによってこれらパッドを基板の向かい合う
側によって全体的あるいは部分的に露出できるようにな
る。アライメントの後、接続ステップは、機械的あるい
は化学的な技術によって誘電体基板へ集積回路を取り付
けるステップを有してもよく、それによりアッセンブリ
を形成する。その後、電気導電性物質が、チップと誘電
体回路のトレースとの間で電気的および機械的接続をす
るために、集積回路の入力／出力パッドの表面上の他に
バイアホールに堆積される。バイアホールを端子パッド
に接続した後、チップおよび基板の取り付けに採用する
機械的および化学的手段は、これら接続はまた機械的な
サポートをするので、省くことができ、あるいはアッセ
ンブリの必須部分はそのままにできる。
【００１３】本発明の方法の態様では、接続方法は無電
解メッキによる。無電解メッキが開始され、集積チップ
の入力／出力端子パッドの他にバイアホール上にも、
銅、ニッケル、パラジウム、金およびそれらのアロイの
ような電気導電性物質を連続的に堆積させる。メッキの
プロセスが続くと、バイアホールの側壁および端子パッ
ドの金属表面が拡大し相互に接触し最終的には共に接合
して集積部分になる。同時に無電解メッキされた接合面
は、集積チップと誘電体回路との電気的および機械的な
接続のための効果的な手段となる。
【００１４】本発明の他の方法の態様では、接続方法は
電気化学メッキの形式を取ってもよい。この方法では、
誘電体基板における金属化されたバイアホールは、外部
の電力源と接続され、メッキのための一つの電極の役割
を果たす。このメッキ処理は、電気が通じて化学溶液に
さらされる他の領域だけではなくバイアホールの側壁上
にも実行可能である。初期段階では、集積回路チップの
端子パッドは、電気接点がないので電気メッキされな
い。しかし、バイアホールの側壁のメッキ処理が続く
と、金属化している表面が拡大し最終的には接触して端
子パッドに電気を提供し、その後端子パッド上で電気メ
ッキが開始される。この同時に電気メッキする部分は、
その後共に接合し、チップと誘電体回路との間の電気的
および機械的な接続のための効果的な手段となる。
【００１５】本発明のさらなる態様によれば、接続方法
は、ハンダペースト、液体ハンダあるいはハンダ粒子の
形式を取り、これらは、加熱あるいは、レーザや赤外線
のようなある形式のエネルギーを加えた後に集積回路チ
ップの端子およびバイアホールに対してリフローできボ
ンディングできる。この方法では、ハンダペーストおよ
びハンダ粒子は、選択的なプリント、噴出あるいはボー
ル設置技術によってバイアを満たすことができる。加熱
やレーザのような外部エネルギーを添加物に加えるの
で、物質のオリジナルの形状が溶けてその形を変え、接
点領域を拡張し、濡れている表面にくっつき、それによ
って、予備金属化された(premetallized)バイアホール
の壁と集積回路チップの入力／出力端子との間での電気
的および機械的接触のための効果的な手段となる。いく
つかの実施例では、このような入力／出力端子は、ハン
ダのような接合物質による反応のいくつかの形式によっ
て腐食あるいは溶解するような化学侵食をおこすような
傾向が物質にある場合、前処理をして薄い保護層で覆う
べきである。
【００１６】本発明によれば、誘電体回路のバイアホー
ルを、機械ドリル加工、打抜き(punching)、プラズマエ
ッチングあるいはレーザドリル加工を有する種々の技術
によって形成できる。バイアホールは、半導体チップが
実装され、その入力／出力端子パッドがこれらホールに
よって露出されるような、基板の一方の側の電気回路を
表面の向かい側に接続できるような位置で基板に形成さ
れる。
【００１７】本発明によれば、強固な基板の誘電体層
は、有機材料でも無機材料でもよい。有機材料タイプの
基板は、優れた誘電体特性を持ち、コストをより低くす
る目的のときに好適であり、一方で、無機材料タイプの
基板は、高い熱拡散と膨張係数の整合が望まれるとき好
適である。完成した製品が、例えばボール格子のアレイ
(ball grid array) である場合、ハンダボールを回路の
向かい合う側のパッド上に形成できる。この完成したパ
ッケージは、プリントされた回路ボードの表面上のトレ
ースへの取り付けをするためにハンダボールをリフロー
することによって、プリントされた回路ボードに接続で
きる。
【００１８】
【発明の実施の形態】本発明は、以下によってさらに例
示される。これらの例は、例示を意味するものであり、
本発明を限定するものではなく、本発明の範囲は、添付
された請求項によって規定される。 例１ 図３は、本発明によるフリップチップアッセンブリの実
施例を生成するためのプロセスを例示する図である。ま
ず図3(A)を参照すると、複数の入力／出力端子パッド30
2 を有する配線その他が形成されている（図示せず）様
々なタイプのトランジスタにおける集積回路チップ301
が露出されている。始めにこのパッド302 は、表面の酸
化膜を取り除くため、浸漬時間を１０分として室温の下
で集積回路チップ301 をリン酸溶液に浸すことによって
洗浄される。次にこのチップは、アルミニウムアロイ端
子302 の表面上に薄い亜鉛膜303 を形成するために、希
釈された触媒溶液であるEnthone の「Alumon EN 」（登
録商標）に摂氏25度で20秒間浸され、続いて集積回路チ
ップ表面上に残留物を残すことのないようにするため徹
底的に蒸留水で洗浄する。
【００１９】図3(B)は、集積回路チップに付けられた複
数の電気導電性回路トレース305 を有する両面あるいは
多層の誘電体基板304 を示す図である。基板における１
つの表面上のトレース305 は、誘電体基板304 の複数の
バイアホール306 に伸びる。バイアホールの側壁上の金
属膜307 は、無電解メッキ、スパッタリング、蒸着、あ
るいはこれらの技術の組合せを有する従来技術によって
形成される。これらのホール306 は、集積回路チップ30
1 が基板304 に実装されるときに集積回路チップ301 の
端子パッド302 が全体的にまたは部分的に露出され得る
ように配置される。これらのホール306 は、集積回路チ
ップ301 のそれぞれの端子パッド302 を有する基板304
の表面上のそれぞれのトレース305 に対して、電気的に
接続するチャネルとしての役割を果たす。バイアホール
の側壁上の金属膜は、無電解メッキを容易に開始できる
ようにするため塩化パラジウム溶液（０．０５Ｍ）に浸
すことによって活性化される。
【００２０】ここで図3(C)を参照すると、集積チップ30
1 が基板304 にしっかりと付けられた後、集積チップア
ッセンブリは、無電解メッキ溶液であるShipley の「NI
POSIT 468 」（登録商標）に摂氏65度で浸される。無電
解メッキが開始され、集積回路チップ301 の、予備活性
化された(pre-activated) 金属膜307 上の（これ以降ニ
ッケル膜と呼ばれる）リンを含むニッケル膜308 と入力
／出力の端子パッド302 上のニッケル膜309 との薄い層
が連続的に堆積される。メッキのプロセスが続くよう
に、図3(D)はバイアホールの壁の金属表面を示す図であ
り、入力／出力端子は、最終的には共に接触して接合
し、集積部310 になる。同時にメッキされたこれら接合
個所は、その後、入力／出力端子と誘電体回路のトレー
スとの間の電気的および機械的な接続のための有効な手
段となる。
【００２１】１つだけの集積回路チップ301 がこの図に
示されているが、抵抗やコンデンサのような受動素子は
もちろんさらなる集積回路チップもまた基板304 上に実
装することができることも理解すべきである。 例２ 図４は、本発明によるフリップチップアッセンブリの他
の実施例の生成プロセスを例示する図である。まず図4
(A)を参照すると、例１の場合と同様に集積回路チップ4
01 は、０．２Ｍの水酸化ナトリウムを含むアルカリ溶
液に、室温（摂氏２５度）浸漬時間１分として洗浄され
る。次にこのチップ401 は、端子パッド402 上に活性化
層403 を形成するために、摂氏25度の下で浸漬時間を２
分として触媒溶液であるShipley の「DURAPREP 40 」
（登録商標）に浸される。徹底的に蒸留水洗浄した後、
集積回路チップは、Shipley の「NIPOSIT 468 」（登録
商標）の無電解メッキタンクに摂氏65度で２分間浸され
る。（これ以降ニッケル膜と呼ばれる）リンを含むニッ
ケル膜404 の薄い層が、端子402 上およびその周辺に沈
殿する。
【００２２】図4(B)は、表面の上部にあり絶縁膜層407
によって覆われるような銅の薄板406 を有する誘電体基
板405 を示す図である。集積回路チップ401 が基板405
上に実装されるとき集積回路チップ401 の入力／出力端
子パッド402 が全体的にまたは部分的に露出され得るよ
うに、複数のスルーホール408 があけられて配置され
る。ホールの壁には活性化層または金属化膜は存在しな
い。
【００２３】図4(C)は、基板405 にしっかりと付けられ
た集積回路チップ401 を示し、ここでこの集積回路チッ
プ401 は、無電解メッキ溶液であるShipley の「NIPOSI
T 468 」（登録商標）に摂氏65度で浸される。無電解メ
ッキが開始され、集積回路チップ401 の（極めて細い線
で示される）予め堆積されたニッケル膜404 上にニッケ
ルのピラー409 (nickel pillar) を連続的に堆積させ
る。
【００２４】図4(D)は、メッキされたニッケル409 がホ
ール408 の誘電体のエッジに達して最終的に銅薄板406
の上部層に接触する図を示す。ニッケルバイアフィル(n
ickel via-fill) が銅薄板に達した後、絶縁膜407 が剥
がされる。これらメッキされた接合個所は、その後、入
力／出力端子と誘電体回路の上部表面との間の電気的お
よび機械的な接続のための有効な手段となる。
【００２５】図4(E)は、従来のエッチング技術により基
板の表面上に形成された複数の銅回路トレース410 を示
す。これらのトレース410 は、誘電体基板405 の複数の
無電解ニッケルで満たされたホール408 から伸び、外部
回路に対してそれぞれの入力／出力端子パッド402 を有
する電気的な接続チャネルとしての役割を果たす。 例３ 図５は、本発明によるフリップチップアッセンブリの他
の実施例の生成プロセスを例示する図である。まず、図
5(A)を参照すると、例１の場合と同様に集積回路チップ
501 は、０．０５Ｍのリン酸を含むアルカリ溶液で、室
温（摂氏２５度）浸漬時間１分として洗浄される。集積
回路チップ表面上に残留物を残さないようにするため
に、チップは徹底的に蒸留水で洗浄される。クロム（５
００Ａ）／銅（７００Ａ）／金（１０００Ａ）の構造を
有する多層化された薄膜503 は、それぞれバリア層およ
び接着層としての役割を果たすために、端子パッド502
上に選択的に堆積される。
【００２６】図5(B)は、表面の上部にあり絶縁膜層506
によって覆われるような銅の薄板505 を有する誘電体基
板504 を示す図である。集積回路チップ501 が基板505
上に実装されるとき集積回路チップ501 の入力／出力端
子パッド502 が全体的にまたは部分的に露出され得るよ
うに、側壁上に薄い銅膜508 を有するような複数のバイ
アホール507 が配置される。
【００２７】図5(C)は、銅メッキ溶液であるSel-Rex の
「CUBATH M」（登録商標）に摂氏25度で浸されるアッセ
ンブリを示す図である。電力源は誘電体基板の上部表面
上の銅505 に接続される。電気メッキ反応が開始され、
バイアホールの側壁上に銅509 を連続的に堆積させる。
メッキのプロセスが進むと、側壁の銅509 は断続的に成
長する。
【００２８】図5(D)は、端子パッドを電気的に接触させ
この上で銅のメッキを開始するために端子パッドの薄膜
503 の金の表面上で形成するメッキされた銅を示す図で
ある。これらメッキされた接合個所510 は、その後、入
力／出力端子と誘電体回路の上部表面との間の電気的お
よび機械的な接続のための有効な手段となる。縁膜506
は剥がされている。
【００２９】図5(E)は、従来のエッチング技術により基
板の表面上に形成された複数の銅回路トレース511 を示
す。これらのトレース511 は、誘電体基板504 の複数の
電気メッキされた銅のバイアホール507 から伸び、外部
回路に対してそれぞれの入力／出力端子パッド502 を有
する電気的な接続チャネルとしての役割を果たす。 例４ 図６は、本発明によるフリップチップの他の実施例の生
成プロセスを例示する図である。まず図6(A)を参照する
と、複数の入力／出力端子パッド602 を有する配線その
他が形成されている（図示せず）様々なタイプのトラン
ジスタにおける集積回路チップ601 が露出されている。
始めにこのパッド602 は、表面の酸化膜を取り除くた
め、浸漬時間を１０分として室温の下で集積回路チップ
601 をリン酸溶液に浸すことによって洗浄される。次に
このチップは、アルミニウムアロイ端子パッド602 の表
面上に薄い亜鉛膜603 を形成するために、希釈された触
媒溶液であるEnthone の「Alumon EN 」（登録商標）に
摂氏25度で20秒間浸され、続いて集積回路チップ表面上
に残留物を残さないようにするため徹底的に蒸留水で洗
浄される。そしてこのチップは、Shipley の「NIPOSIT
468 」（登録商標）の無電解メッキタンクに摂氏65度で
２分間浸される。リンを含むニッケル膜604 の薄い層
が、端子602 上およびその周辺に沈殿する。
【００３０】図6(B)は、複数の銅回路トレース605 を有
する両面あるいは多層の誘電体基板605 を示す図であ
る。基板における１つの表面上のトレース606 は、側壁
上に金でメッキされた銅膜607 で予備金属化された複数
のバイアホール608 に向かって伸びる。これらのホール
608 は、集積回路チップ601 が基板604 に実装されると
き集積回路チップ601 の端子パッド602 が全体的にまた
は部分的に露出され得るように配置される。これらのホ
ール608 は、集積回路チップ601 のそれぞれの入力／出
力端子パッド602 を有する基板605 の表面上のそれぞれ
のトレース606 に対して、電気的に接続するチャネルと
しての役割を果たす。
【００３１】図6(C)は、基板605 にしっかりと付けられ
た集積回路チップ601 を示す図である。スズ−鉛ハンダ
ボール609 は、従来のボール設置機(ball placement ma
chine)によって、このバイアホール608 に置かれる。十
分な数のハンダボール609 が容量全体を超えないでバイ
アホールを満たすように設置されるべきである。図6(D)
に示されるように、アッセンブリが加熱される。温度が
１分間摂氏３５０度であるとき、ハンダボールは溶解し
バイアホールの下方部を満たす。加熱を止めると、この
ハンダの円柱610 は、バイアホールの側壁と集積回路チ
ップ601の入力／出力端子パッド602 とに付着し、それ
によって電気的および機械的接触の有効な手段となる。
【００３２】
【発明の効果】これらをまとめると、ハンダあるいは導
電性接着剤バンプを固定する代わりに、集積回路チップ
と誘電体基板回路とをバイアホールで直接接続すること
によって、高信頼であり、断面が小さく、高性能である
ようなアッセンブリを得ることができる。特に、レーザ
や他の技術によって形成できる小さなバイアホールによ
って、非常に微細なピッチの端子パッドを相互接続する
ことができ、将来の高Ｉ／Ｏ半導体チップのパッケージ
ング能力を著しく高めることができる。
【図面の簡単な説明】
【図１】従来技術によるハンダ付けバンプでのフリップ
チップパッケージの横断面図である。
【図２】従来技術による無電解メッキされたニッケルバ
ンプ構造を示す横断面図である。
【図３】本発明の無電解メッキによる集積回路アッセン
ブリの製造のステップを示す横断面図である。
【図４】本発明の他の実施例の無電解バイアホールによ
る集積回路アッセンブリの製造のステップを示す横断面
図である。
【図５】本発明の他の実施例の電気メッキによる集積回
路アッセンブリの製造のステップを示す横断面図であ
る。
【図６】本発明の他の実施例のハンダバイアホールによ
る集積回路アッセンブリの製造のステップを示す横断面
図である。
【符号の説明】
306 ，507 ，608 …バイアホール 301 ，401 ，501 ，601 …集積回路チップ 304 ，405 ，504 ，605 …誘電体基板 302 ，402 ，502 ，602 …端子パッド 305 ，410 ，511 ，605 ，606 …トレース

Claims (42)

    【特許請求の範囲】
  1. 【請求項１】 (a) 複数のバイアホールを有する誘電体
    基板であって、電気導電性物質は前記バイアホールの側
    壁に堆積されるような誘電体基板と、 (b) 第１およひ第２の向かい合う表面と前記第１の表面
    に形成されている複数の電気導電性トレースとを有する
    誘電体基板であって、前記トレースの各々は、特定の前
    記バイアホールに伸ばされ接続されているような誘電体
    基板と、 (c) 第１の表面と該第１の表面上に複数の入力／出力端
    子パッドとを有する集積回路チップと、 (d) 容易に無電解メッキを開始できるように活性化され
    る、前記集積回路チップの前記バイアホールおよび入力
    ／出力端子パッドの側壁上の物質と、 (e) 前記端子パッドが前記バイアホールによって前記基
    板の前記第１の表面に全体的または部分的に露出される
    ように、前記集積回路チップの前記端子パッドの上部に
    アライメントされる前記誘電体基板における前記ホール
    の方向に、前記集積回路チップを前記誘電体基板に付け
    る手段と、 (f) 前記バイアホールの前記側壁の他に前記集積回路チ
    ップの前記端子パッド上にも同時に適用される無電解メ
    ッキと、 (g) 前記集積回路チップと前記基板上の前記第１のトレ
    ースの少なくとも１つとの間に電気的な接続がなされる
    ように互いに接合される前記無電解メッキがされた部分
    とを備える集積回路アッセンブリ。
  2. 【請求項２】 前記基板の誘電体物質は、プラスチック
    からなる請求項１に記載の集積回路アッセンブリ。
  3. 【請求項３】 前記基板の誘電体物質は、セラミックス
    からなる請求項１に記載の集積回路アッセンブリ。
  4. 【請求項４】 前記誘電体基板は、柔軟な膜である請求
    項１に記載の集積回路アッセンブリ。
  5. 【請求項５】 前記バイアホールは、レーザドリル加工
    により形成される請求項１に記載の集積回路アッセンブ
    リ。
  6. 【請求項６】 前記バイアホールは、機械打抜きにより
    形成される請求項１に記載の集積回路アッセンブリ。
  7. 【請求項７】 前記バイアホールは、プラズマエッチン
    グにより形成される請求項１に記載の集積回路アッセン
    ブリ。
  8. 【請求項８】 前記バイアホールの側壁上の電気導電性
    物質は、銅を備える請求項１に記載の集積回路アッセン
    ブリ。
  9. 【請求項９】 前記バイアホールの側壁上の電気導電性
    物質は、ニッケルを備える請求項１に記載の集積回路ア
    ッセンブリ。
  10. 【請求項１０】 前記バイアホールの側壁上の電気導電
    性物質は、パラジウムを備える請求項１に記載の集積回
    路アッセンブリ。
  11. 【請求項１１】 前記バイアホールの側壁上の電気導電
    性物質は、金を備える請求項１に記載の集積回路アッセ
    ンブリ。
  12. 【請求項１２】 前記バイアホールの側壁の前記活性化
    方法は、パラジウム含有溶液に浸すことである請求項１
    に記載の集積回路アッセンブリ。
  13. 【請求項１３】 前記集積回路チップの入力／出力端子
    パッドの前記活性化方法は、亜鉛含有溶液に浸すことで
    ある請求項１に記載の集積回路アッセンブリ。
  14. 【請求項１４】 前記集積回路チップの入力／出力端子
    パッドの前記活性化方法は、パラジウム含有溶液に浸す
    ことである請求項１に記載の集積回路アッセンブリ。
  15. 【請求項１５】 前記誘電体基板への前記集積回路チッ
    プの取り付けは、接着剤膜による請求項１に記載の集積
    回路アッセンブリ。
  16. 【請求項１６】 前記誘電体基板への前記集積回路チッ
    プの取り付けは、液体接着剤による請求項１に記載の集
    積回路アッセンブリ。
  17. 【請求項１７】 前記誘電体基板への前記集積回路チッ
    プの取り付けは、機械クランプによる請求項１に記載の
    集積回路アッセンブリ。
  18. 【請求項１８】 前記無電解メッキは、ニッケルメッキ
    である請求項１に記載の集積回路アッセンブリ。
  19. 【請求項１９】 前記無電解メッキは、金メッキである
    請求項１に記載の集積回路アッセンブリ。
  20. 【請求項２０】 前記無電解メッキは、パラジウムメッ
    キである請求項１に記載の集積回路アッセンブリ。
  21. 【請求項２１】 前記無電解メッキは、銅メッキである
    請求項１に記載の集積回路アッセンブリ。
  22. 【請求項２２】 (a) 基板の第１の表面上に金属膜の層
    を有する両面または多層の誘電体基板であって、電気絶
    縁膜が前記金属膜上に形成されるような誘電体基板と、 (b) 前記誘電体基板上に形成される複数のバイアホール
    と、 (c) 第１の表面を有する集積回路チップであって、複数
    の入力／出力端子パッドが前記第１の表面にあるような
    集積回路チップと、前記(a) ，(b) ，(c) を備え、 (d) バリア層としての役割を果たすように前記集積回路
    チップの前記端子パッド上に金属膜を積み重ねて堆積さ
    せるステップと、 (e) 前記端子パッドが前記バイアホールによって前記基
    板の前記第１の表面に全体的または部分的に露出される
    ように、前記端子パッドの上部にアライメントされる前
    記誘電体基板における前記ホールの方向に、前記集積回
    路チップを前記誘電体基板に取り付けるステップと、 (f) 前記バリア層を活性化し、無電解メッキにより前記
    端子パッド上に電気導電性物質を堆積させ、前記基板の
    前記第１の表面上の前記金属層に達するまで、前記誘電
    体基板の前記バイアホールを満たし、接続を形成するス
    テップと、 (g) 前記第１の表面上に一連の電気導電性トレースを形
    成し、前記各満たされたバイアホールによって前記第１
    のトレースを前記集積回路チップに相互接続するステッ
    プとを備える集積回路アッセンブリを形成する方法。
  23. 【請求項２３】 前記金属膜は、銅である請求項２２に
    記載の集積回路アッセンブリを形成する方法。
  24. 【請求項２４】 金属膜の前記積み重ねは、スパッタリ
    ングにより堆積される請求項２２に記載の集積回路アッ
    センブリを形成する方法。
  25. 【請求項２５】 金属膜の前記積み重ねは、蒸着により
    堆積される請求項２２に記載の集積回路アッセンブリを
    形成する方法。
  26. 【請求項２６】 金属膜の前記積み重ねは、無電解メッ
    キにより堆積される請求項２２に記載の集積回路アッセ
    ンブリを形成する方法。
  27. 【請求項２７】 (a) 基板の第１の表面上に金属膜の層
    を有する両面または多層の誘電体基板であって、電気絶
    縁膜が前記金属膜上に形成されるような誘電体基板と、 (b) 前記誘電体基板上に形成される、金属化された側壁
    を有する複数のバイアホールと、 (c) 第１の表面を有する集積回路チップであって、複数
    の入力／出力端子パッドが前記第１の表面にあるような
    集積回路チップと、前記(a) ，(b) ，(c) を備え、 (d) バリア層および導電性の層としての役割を果たすよ
    うに前記集積回路チップの前記端子パッド上に金属膜を
    積み重ねて堆積させるステップと、 (e) 前記パッドが前記バイアホールによって前記基板の
    前記第１の表面に全体的または部分的に露出されるよう
    に、前記集積回路チップの前記端子パッドの上部にアラ
    イメントされる前記誘電体基板における前記ホールの方
    向に、前記集積回路チップを前記誘電体基板に取り付け
    るステップと、 (f) 電気化学メッキにより前記バイアホールの側壁上に
    電気導電性物質を堆積させ、前記端子パッドの前記表面
    上の前記メッキを開始して接触するまで前記誘電体基板
    の前記金属化された側壁を拡張し接続を形成するステッ
    プと、 (g) 前記第１の表面上に一連の電気導電性トレースを形
    成し、前記各バイアホールによって前記トレースを前記
    集積回路チップに相互接続するステップとを備える集積
    回路アッセンブリを形成する方法。
  28. 【請求項２８】 前記電気化学メッキは、銅メッキであ
    る請求項２７に記載の集積回路アッセンブリを形成する
    方法。
  29. 【請求項２９】 前記電気化学メッキは、金メッキであ
    る請求項２７に記載の集積回路アッセンブリを形成する
    方法。
  30. 【請求項３０】 前記電気化学メッキは、ニッケルメッ
    キである請求項２７に記載の集積回路アッセンブリを形
    成する方法。
  31. 【請求項３１】 (a) 第１およひ第２の向かい合う表面
    と前記第１の表面に形成されている複数の電気導電性ト
    レースとを有する誘電体基板と、 (b) 前記誘電体基板に形成される複数のバイアホールで
    あって、前記各バイアホールは前記トレースの１つへ伸
    び、前記第１のトレースのうちの選択された前記トレー
    スとの電気的接触のため前記バイアホールの側壁上に電
    気導電性物質を堆積させるような複数のバイアホール
    と、 (c) 第１の表面と該第１の表面上に複数の入力／出力端
    子パッドとを有する集積回路チップと、 (d) 前記端子パッドが前記バイアホールによって前記基
    板の前記第１の表面に全体的または部分的に露出される
    ように、前記集積回路チップの前記端子パッドの上部に
    アライメントされる前記誘電体基板における前記ホール
    の方向に、前記集積回路チップを前記誘電体基板に付け
    る手段と、 (f) 前記バイアホールにおよび前記入力／出力端子パッ
    ド上に電気導電性物質を設置する手段と、 (g) 前記集積回路チップと前記基板上の前記第１のトレ
    ースの少なくとも１つとの間に電気的な接続を提供する
    ように、前記導電物質の接触を増強するために前記バイ
    アホールの前記側壁と前記チップの前記端子パッドとに
    適用されるエネルギー源とを備える集積回路アッセンブ
    リ。
  32. 【請求項３２】 前記設置手段は、プリントによる請求
    項３１に記載の集積回路アッセンブリ。
  33. 【請求項３３】 前記導電性物質は、ハンダペーストで
    ある請求項３２に記載の集積回路アッセンブリ。
  34. 【請求項３４】 前記設置手段は、噴出による請求項３
    １に記載の集積回路アッセンブリ。
  35. 【請求項３５】 前記導電性物質は、液体ハンダである
    請求項３４に記載の集積回路アッセンブリ。
  36. 【請求項３６】 前記設置手段は、機械的な設置による
    請求項３１に記載の集積回路アッセンブリ。
  37. 【請求項３７】 前記導電性物質は、ハンダペーストで
    ある請求項３６に記載の集積回路アッセンブリ。
  38. 【請求項３８】 前記導電性物質は、エポキシ接着剤で
    ある請求項３１に記載の集積回路アッセンブリ。
  39. 【請求項３９】 前記導電性物質は、真性導電ポリマー
    である請求項３１に記載の集積回路アッセンブリ。
  40. 【請求項４０】 前記エネルギー源は、レーザである請
    求項３１に記載の集積回路アッセンブリ。
  41. 【請求項４１】 前記エネルギー源は、加熱による請求
    項３１に記載の集積回路アッセンブリ。
  42. 【請求項４２】 前記エネルギー源は、赤外線による請
    求項３１に記載の集積回路アッセンブリ。
JP10307203A 1998-05-02 1998-10-28 集積回路アッセンブリおよび集積回路アッセンブリを形成する方法 Pending JPH11330295A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
SG1998000994A SG75841A1 (en) 1998-05-02 1998-05-02 Flip chip assembly with via interconnection
SG9800994-7 1998-05-02

Publications (1)

Publication Number Publication Date
JPH11330295A true JPH11330295A (ja) 1999-11-30

Family

ID=20429990

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10307203A Pending JPH11330295A (ja) 1998-05-02 1998-10-28 集積回路アッセンブリおよび集積回路アッセンブリを形成する方法

Country Status (5)

Country Link
US (1) US6448644B1 (ja)
JP (1) JPH11330295A (ja)
SG (1) SG75841A1 (ja)
TW (1) TW393709B (ja)
WO (1) WO1999057762A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753612B2 (en) 2001-04-05 2004-06-22 International Business Machines Corporation Economical high density chip carrier
JP2007180248A (ja) * 2005-12-27 2007-07-12 Murata Mfg Co Ltd 電子部品実装構造

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6642136B1 (en) 2001-09-17 2003-11-04 Megic Corporation Method of making a low fabrication cost, high performance, high reliability chip scale package
SG82591A1 (en) * 1998-12-17 2001-08-21 Eriston Technologies Pte Ltd Bumpless flip chip assembly with solder via
US6511865B1 (en) 2000-09-20 2003-01-28 Charles W. C. Lin Method for forming a ball bond connection joint on a conductive trace and conductive pad in a semiconductor chip assembly
US6350386B1 (en) * 2000-09-20 2002-02-26 Charles W. C. Lin Method of making a support circuit with a tapered through-hole for a semiconductor chip assembly
JP3842548B2 (ja) * 2000-12-12 2006-11-08 富士通株式会社 半導体装置の製造方法及び半導体装置
US7099293B2 (en) 2002-05-01 2006-08-29 Stmicroelectronics, Inc. Buffer-less de-skewing for symbol combination in a CDMA demodulator
TW523857B (en) * 2001-12-06 2003-03-11 Siliconware Precision Industries Co Ltd Chip carrier configurable with passive components
US7265045B2 (en) 2002-10-24 2007-09-04 Megica Corporation Method for fabricating thermal compliant semiconductor chip wiring structure for chip scale packaging
DE10254648A1 (de) * 2002-11-22 2004-06-09 Infineon Technologies Ag Trägerstruktur für einen Chip und Verfahren zum Herstellen derselben
US7345350B2 (en) 2003-09-23 2008-03-18 Micron Technology, Inc. Process and integration scheme for fabricating conductive components, through-vias and semiconductor components including conductive through-wafer vias
US7101792B2 (en) * 2003-10-09 2006-09-05 Micron Technology, Inc. Methods of plating via interconnects
US7316063B2 (en) * 2004-01-12 2008-01-08 Micron Technology, Inc. Methods of fabricating substrates including at least one conductive via
TWI266568B (en) * 2004-03-08 2006-11-11 Brain Power Co Method for manufacturing embedded thin film resistor on printed circuit board
JP2008504711A (ja) * 2004-06-29 2008-02-14 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 発光ダイオードモジュール
US20060022339A1 (en) * 2004-07-30 2006-02-02 Texas Instruments Incorporated Solder ball opening protrusion for semiconductor assembly
US7378342B2 (en) * 2004-08-27 2008-05-27 Micron Technology, Inc. Methods for forming vias varying lateral dimensions
JP4817418B2 (ja) * 2005-01-31 2011-11-16 オンセミコンダクター・トレーディング・リミテッド 回路装置の製造方法
US8164141B2 (en) * 2005-10-06 2012-04-24 United Microelectronics Corp. Opening structure with sidewall of an opening covered with a dielectric thin film
US8236702B2 (en) 2005-10-06 2012-08-07 United Microelectronics Corp. Method of fabricating openings and contact holes
DE102006042774A1 (de) * 2006-09-12 2008-03-27 Qimonda Ag Verfahren zur Herstellung einer elektrischen Ankontaktierung
US8110752B2 (en) * 2008-04-08 2012-02-07 Ibiden Co., Ltd. Wiring substrate and method for manufacturing the same
KR101070022B1 (ko) * 2009-09-16 2011-10-04 삼성전기주식회사 다층 세라믹 회로 기판, 다층 세라믹 회로 기판 제조방법 및 이를 이용한 전자 디바이스 모듈
US9030017B2 (en) 2012-11-13 2015-05-12 Invensas Corporation Z-connection using electroless plating
US11089682B2 (en) * 2018-09-12 2021-08-10 Lg Innotek Co., Ltd. Flexible circuit board, chip package including the same, and electronic device including the chip package
CN112351599B (zh) * 2020-10-30 2022-03-25 青岛歌尔微电子研究院有限公司 通孔填充方法、装置、设备及计算机可读存储介质
US20230245997A1 (en) * 2022-01-31 2023-08-03 International Business Machines Corporation Double resist structure for electrodeposition bonding

Family Cites Families (111)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4955523A (en) 1986-12-17 1990-09-11 Raychem Corporation Interconnection of electronic components
EP0308971B1 (en) 1987-09-24 1993-11-24 Kabushiki Kaisha Toshiba Bump and method of manufacturing the same
US4984358A (en) 1989-03-10 1991-01-15 Microelectronics And Computer Technology Corporation Method of assembling stacks of integrated circuit dies
US5106461A (en) 1989-04-04 1992-04-21 Massachusetts Institute Of Technology High-density, multi-level interconnects, flex circuits, and tape for tab
US5489804A (en) 1989-08-28 1996-02-06 Lsi Logic Corporation Flexible preformed planar structures for interposing between a chip and a substrate
EP0417887B1 (en) 1989-09-09 1995-06-14 Mitsubishi Denki Kabushiki Kaisha IC card
US5611140A (en) 1989-12-18 1997-03-18 Epoxy Technology, Inc. Method of forming electrically conductive polymer interconnects on electrical substrates
US5074947A (en) 1989-12-18 1991-12-24 Epoxy Technology, Inc. Flip chip technology using electrically conductive polymers and dielectrics
JP2540652B2 (ja) 1990-06-01 1996-10-09 株式会社東芝 半導体装置
US5556810A (en) 1990-06-01 1996-09-17 Kabushiki Kaisha Toshiba Method for manufacturing a semiconductor device wherein a semiconductor chip is connected to a lead frame by metal plating
DE69014871T2 (de) 1990-07-31 1995-05-24 Ibm Verfahren zur Bildung metallischer Kontaktflächen und Anschlüsse auf Halbleiterchips.
US5148266A (en) 1990-09-24 1992-09-15 Ist Associates, Inc. Semiconductor chip assemblies having interposer and flexible lead
US5260234A (en) 1990-12-20 1993-11-09 Vlsi Technology, Inc. Method for bonding a lead to a die pad using an electroless plating solution
US5167992A (en) 1991-03-11 1992-12-01 Microelectronics And Computer Technology Corporation Selective electroless plating process for metal conductors
JP2570498B2 (ja) 1991-05-23 1997-01-08 モトローラ・インコーポレイテッド 集積回路チップ・キャリア
US5116463A (en) 1991-06-19 1992-05-26 Microelectroncs And Computer Technology Corporation Detecting completion of electroless via fill
US5209817A (en) 1991-08-22 1993-05-11 International Business Machines Corporation Selective plating method for forming integral via and wiring layers
JPH0563029A (ja) 1991-09-02 1993-03-12 Fujitsu Ltd 半導体素子
JP2555811B2 (ja) 1991-09-10 1996-11-20 富士通株式会社 半導体チップのフリップチップ接合方法
JPH05206064A (ja) 1991-12-10 1993-08-13 Nec Corp 半導体装置の製造方法
US5483421A (en) 1992-03-09 1996-01-09 International Business Machines Corporation IC chip attachment
JP2601128B2 (ja) 1992-05-06 1997-04-16 松下電器産業株式会社 回路形成用基板の製造方法および回路形成用基板
KR950012658B1 (ko) 1992-07-24 1995-10-19 삼성전자주식회사 반도체 칩 실장방법 및 기판 구조체
US5261593A (en) 1992-08-19 1993-11-16 Sheldahl, Inc. Direct application of unpackaged integrated circuit to flexible printed circuit
US5334804A (en) 1992-11-17 1994-08-02 Fujitsu Limited Wire interconnect structures for connecting an integrated circuit to a substrate
JP2795788B2 (ja) 1993-02-18 1998-09-10 シャープ株式会社 半導体チップの実装方法
US5275330A (en) 1993-04-12 1994-01-04 International Business Machines Corp. Solder ball connect pad-on-via assembly process
JPH08510358A (ja) 1993-04-14 1996-10-29 アムコール・エレクトロニクス・インク 集積回路チップと基板との相互接続
US5355283A (en) 1993-04-14 1994-10-11 Amkor Electronics, Inc. Ball grid array with via interconnection
US5454161A (en) 1993-04-29 1995-10-03 Fujitsu Limited Through hole interconnect substrate fabrication process
JP3115155B2 (ja) 1993-05-28 2000-12-04 株式会社東芝 半導体装置およびその製造方法
US5439162A (en) 1993-06-28 1995-08-08 Motorola, Inc. Direct chip attachment structure and method
US5438477A (en) 1993-08-12 1995-08-01 Lsi Logic Corporation Die-attach technique for flip-chip style mounting of semiconductor dies
US5397921A (en) 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
US5410806A (en) 1993-09-15 1995-05-02 Lsi Logic Corporation Method for fabricating conductive epoxy grid array semiconductors packages
DE69412952T2 (de) 1993-09-21 1999-05-12 Matsushita Electric Ind Co Ltd Verbindungsteil eines Schaltungssubstrats und Verfahren zur Herstellung mehrschichtiger Schaltungssubstrate unter Verwendung dieses Teils
US5508561A (en) 1993-11-15 1996-04-16 Nec Corporation Apparatus for forming a double-bump structure used for flip-chip mounting
US5480834A (en) 1993-12-13 1996-01-02 Micron Communications, Inc. Process of manufacturing an electrical bonding interconnect having a metal bond pad portion and having a conductive epoxy portion comprising an oxide reducing agent
CA2135241C (en) 1993-12-17 1998-08-04 Mohi Sobhani Cavity and bump interconnection structure for electronic packages
US5424245A (en) 1994-01-04 1995-06-13 Motorola, Inc. Method of forming vias through two-sided substrate
US5454928A (en) 1994-01-14 1995-10-03 Watkins Johnson Company Process for forming solid conductive vias in substrates
JPH07273118A (ja) 1994-03-28 1995-10-20 Toshiba Corp 配線、電極の形成方法
US5753529A (en) 1994-05-05 1998-05-19 Siliconix Incorporated Surface mount and flip chip technology for total integrated circuit isolation
US5427301A (en) 1994-05-06 1995-06-27 Ford Motor Company Ultrasonic flip chip process and apparatus
US5493096A (en) 1994-05-10 1996-02-20 Grumman Aerospace Corporation Thin substrate micro-via interconnect
US5508229A (en) 1994-05-24 1996-04-16 National Semiconductor Corporation Method for forming solder bumps in semiconductor devices
JPH0817860A (ja) 1994-06-30 1996-01-19 Oki Electric Ind Co Ltd 電子部品の製造方法
US5619791A (en) 1994-06-30 1997-04-15 Lucent Technologies Inc. Method for fabricating highly conductive vias
US5595943A (en) 1994-06-30 1997-01-21 Hitachi, Ltd. Method for formation of conductor using electroless plating
US5706174A (en) 1994-07-07 1998-01-06 Tessera, Inc. Compliant microelectrionic mounting device
KR960005765A (ko) 1994-07-14 1996-02-23 모리시다 요이치 반도체 장치의 배선형성에 이용하는 무전해 도금욕 및 반도체 장치의 배선성형방법
US5614114A (en) 1994-07-18 1997-03-25 Electro Scientific Industries, Inc. Laser system and method for plating vias
JP3238011B2 (ja) 1994-07-27 2001-12-10 株式会社東芝 半導体装置
AU3415095A (en) 1994-09-06 1996-03-27 Sheldahl, Inc. Printed circuit substrate having unpackaged integrated circuit chips directly mounted thereto and method of manufacture
US5656858A (en) 1994-10-19 1997-08-12 Nippondenso Co., Ltd. Semiconductor device with bump structure
US5477933A (en) 1994-10-24 1995-12-26 At&T Corp. Electronic device interconnection techniques
US5487218A (en) 1994-11-21 1996-01-30 International Business Machines Corporation Method for making printed circuit boards with selectivity filled plated through holes
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
EP0804806A1 (en) 1994-12-22 1997-11-05 Benedict G. Pace Device for superheating steam
US5861663A (en) 1994-12-27 1999-01-19 International Business Machines Corporation Column grid array or ball grid array pad on via
US5583073A (en) * 1995-01-05 1996-12-10 National Science Council Method for producing electroless barrier layer and solder bump on chip
US5599744A (en) 1995-02-06 1997-02-04 Grumman Aerospace Corporation Method of forming a microcircuit via interconnect
US5542601A (en) 1995-02-24 1996-08-06 International Business Machines Corporation Rework process for semiconductor chips mounted in a flip chip configuration on an organic substrate
JP3484554B2 (ja) 1995-02-28 2004-01-06 日本テキサス・インスツルメンツ株式会社 半導体装置
US5547740A (en) 1995-03-23 1996-08-20 Delco Electronics Corporation Solderable contacts for flip chip integrated circuit devices
EP0734059B1 (en) 1995-03-24 2005-11-09 Shinko Electric Industries Co., Ltd. Chip sized semiconductor device and a process for making it
JP3226752B2 (ja) 1995-04-12 2001-11-05 株式会社東芝 半導体装置の製造方法
US5613296A (en) 1995-04-13 1997-03-25 Texas Instruments Incorporated Method for concurrent formation of contact and via holes
US5564181A (en) 1995-04-18 1996-10-15 Draper Laboratory, Inc. Method of fabricating a laminated substrate assembly chips-first multichip module
JPH08298269A (ja) 1995-04-25 1996-11-12 Toshiba Microelectron Corp 半導体装置及びその製造方法
US5650595A (en) 1995-05-25 1997-07-22 International Business Machines Corporation Electronic module with multiple solder dams in soldermask window
US5646067A (en) 1995-06-05 1997-07-08 Harris Corporation Method of bonding wafers having vias including conductive material
US5627405A (en) 1995-07-17 1997-05-06 National Semiconductor Corporation Integrated circuit assembly incorporating an anisotropic elecctrically conductive layer
US5861666A (en) 1995-08-30 1999-01-19 Tessera, Inc. Stacked chip assembly
US5803340A (en) 1995-09-29 1998-09-08 Delco Electronics Corporation Composite solder paste for flip chip bumping
US5691041A (en) 1995-09-29 1997-11-25 International Business Machines Corporation Socket for semi-permanently connecting a solder ball grid array device using a dendrite interposer
US5637920A (en) 1995-10-04 1997-06-10 Lsi Logic Corporation High contact density ball grid array package for flip-chips
US5722162A (en) 1995-10-12 1998-03-03 Fujitsu Limited Fabrication procedure for a stable post
US5674785A (en) 1995-11-27 1997-10-07 Micron Technology, Inc. Method of producing a single piece package for semiconductor die
US5611884A (en) 1995-12-11 1997-03-18 Dow Corning Corporation Flip chip silicone pressure sensitive conductive adhesive
US5674787A (en) 1996-01-16 1997-10-07 Sematech, Inc. Selective electroless copper deposited interconnect plugs for ULSI applications
US5736456A (en) 1996-03-07 1998-04-07 Micron Technology, Inc. Method of forming conductive bumps on die for flip chip applications
US5723369A (en) 1996-03-14 1998-03-03 Lsi Logic Corporation Method of flip chip assembly
US5801072A (en) 1996-03-14 1998-09-01 Lsi Logic Corporation Method of packaging integrated circuits
US5789271A (en) 1996-03-18 1998-08-04 Micron Technology, Inc. Method for fabricating microbump interconnect for bare semiconductor dice
JP3863213B2 (ja) 1996-03-27 2006-12-27 株式会社ルネサステクノロジ 半導体装置
US5660321A (en) 1996-03-29 1997-08-26 Intel Corporation Method for controlling solder bump height and volume for substrates containing both pad-on and pad-off via contacts
US5872338A (en) * 1996-04-10 1999-02-16 Prolinx Labs Corporation Multilayer board having insulating isolation rings
US5576052A (en) 1996-04-22 1996-11-19 Motorola, Inc. Method of metallizing high aspect ratio apertures
US5808360A (en) 1996-05-15 1998-09-15 Micron Technology, Inc. Microbump interconnect for bore semiconductor dice
US5994222A (en) 1996-06-24 1999-11-30 Tessera, Inc Method of making chip mountings and assemblies
US5757071A (en) 1996-06-24 1998-05-26 Intel Corporation C4 substrate contact pad which has a layer of Ni-B plating
US5811879A (en) 1996-06-26 1998-09-22 Micron Technology, Inc. Stacked leads-over-chip multi-chip module
US5822856A (en) * 1996-06-28 1998-10-20 International Business Machines Corporation Manufacturing circuit board assemblies having filled vias
US5883435A (en) 1996-07-25 1999-03-16 International Business Machines Corporation Personalization structure for semiconductor devices
US5774340A (en) 1996-08-28 1998-06-30 International Business Machines Corporation Planar redistribution structure and printed wiring device
US6044550A (en) * 1996-09-23 2000-04-04 Macdermid, Incorporated Process for the manufacture of printed circuit boards
US5731223A (en) 1996-09-24 1998-03-24 Lsi Logic Corporation Array of solder pads on an integrated circuit
US5804771A (en) 1996-09-26 1998-09-08 Intel Corporation Organic substrate (PCB) slip plane "stress deflector" for flip chip deivces
US5764486A (en) 1996-10-10 1998-06-09 Hewlett Packard Company Cost effective structure and method for interconnecting a flip chip with a substrate
JPH10135270A (ja) 1996-10-31 1998-05-22 Casio Comput Co Ltd 半導体装置及びその製造方法
US5796590A (en) 1996-11-05 1998-08-18 Micron Electronics, Inc. Assembly aid for mounting packaged integrated circuit devices to printed circuit boards
WO1998020533A2 (en) * 1996-11-08 1998-05-14 W.L. Gore & Associates, Inc. Method for using photoabsorptive coatings to enhance both blind and through micro-via entrance quality
US6103992A (en) * 1996-11-08 2000-08-15 W. L. Gore & Associates, Inc. Multiple frequency processing to minimize manufacturing variability of high aspect ratio micro through-vias
KR100214545B1 (ko) 1996-12-28 1999-08-02 구본준 칩 사이즈 반도체 패키지의 제조 방법
JP3176307B2 (ja) 1997-03-03 2001-06-18 日本電気株式会社 集積回路装置の実装構造およびその製造方法
US5817541A (en) 1997-03-20 1998-10-06 Raytheon Company Methods of fabricating an HDMI decal chip scale package
US6013877A (en) 1998-03-12 2000-01-11 Lucent Technologies Inc. Solder bonding printed circuit boards
US6103552A (en) * 1998-08-10 2000-08-15 Lin; Mou-Shiung Wafer scale packaging scheme
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
US6046909A (en) 1998-11-16 2000-04-04 Intel Corporation Computer card with a printed circuit board with vias providing strength to the printed circuit board

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6753612B2 (en) 2001-04-05 2004-06-22 International Business Machines Corporation Economical high density chip carrier
US6998290B2 (en) 2001-04-05 2006-02-14 International Business Machines Corporation Economical high density chip carrier
JP2007180248A (ja) * 2005-12-27 2007-07-12 Murata Mfg Co Ltd 電子部品実装構造

Also Published As

Publication number Publication date
WO1999057762A1 (en) 1999-11-11
TW393709B (en) 2000-06-11
US6448644B1 (en) 2002-09-10
SG75841A1 (en) 2000-10-24

Similar Documents

Publication Publication Date Title
JPH11330295A (ja) 集積回路アッセンブリおよび集積回路アッセンブリを形成する方法
US6406939B1 (en) Flip chip assembly with via interconnection
US6403400B2 (en) Bumpless flip chip assembly with strips-in-via and plating
US6594891B1 (en) Process for forming multi-layer electronic structures
US6319751B1 (en) Bumpless flip chip assembly with solder via
KR100537972B1 (ko) 집적 회로 패키지용 칩 스케일 볼 그리드 어레이
JP3320979B2 (ja) デバイスをデバイス・キャリヤ上に直接実装する方法
US5433822A (en) Method of manufacturing semiconductor device with copper core bumps
US6475833B2 (en) Bumpless flip chip assembly with strips and via-fill
JP2748768B2 (ja) 薄膜多層配線基板およびその製造方法
CN101013686B (zh) 互连衬底、半导体器件及其制造方法
JP4359257B2 (ja) Ｂｇａパッケージおよびその製造方法
JPH098447A (ja) チップ実装回路カード構造
JP2002151846A (ja) 配線基板およびその製造方法
US20010016370A1 (en) Low cost decal material used for packaging
US6306751B1 (en) Apparatus and method for improving ball joints in semiconductor packages
KR20050033821A (ko) 반도체장치 및 그 제조 방법
JP3731378B2 (ja) 半導体素子の製造方法、および半導体素子、ならびに実装モジュール
US6537851B1 (en) Method of connecting a bumped compliant conductive trace to a semiconductor chip
JP3938017B2 (ja) 電子装置
JP3360492B2 (ja) 電子回路基板
US6949408B1 (en) Method of connecting a conductive trace and an insulative base to a semiconductor chip using multiple etch steps
JP3363065B2 (ja) 半導体パッケージ用チップ支持基板の製造法及び半導体装置
JPH0590761A (ja) 配線基板の製造方法
JP2872531B2 (ja) 半導体モジュール基板，及びそれを用いた半導体装置