JPH11312751A - 高周波回路用パッケージ - Google Patents

高周波回路用パッケージ

Info

Publication number
JPH11312751A
JPH11312751A JP10117580A JP11758098A JPH11312751A JP H11312751 A JPH11312751 A JP H11312751A JP 10117580 A JP10117580 A JP 10117580A JP 11758098 A JP11758098 A JP 11758098A JP H11312751 A JPH11312751 A JP H11312751A
Authority
JP
Japan
Prior art keywords
conductor layer
ground conductor
package
frequency circuit
insulating substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP10117580A
Other languages
English (en)
Other versions
JP3618046B2 (ja
Inventor
Katsuyuki Yoshida
克亨 吉田
Chihiro Makihara
千尋 牧原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kyocera Corp
Original Assignee
Kyocera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kyocera Corp filed Critical Kyocera Corp
Priority to JP11758098A priority Critical patent/JP3618046B2/ja
Publication of JPH11312751A publication Critical patent/JPH11312751A/ja
Application granted granted Critical
Publication of JP3618046B2 publication Critical patent/JP3618046B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Waveguides (AREA)

Abstract

(57)【要約】 【課題】 従来の高周波回路用パッケージでは、線路導
体が気密封止部へ出入りする部分で接地状態が不安定と
なり、反射損失や放射損失を生じて高周波信号の伝送特
性が劣化するという問題点があった。 【解決手段】 下部接地導体層26と高周波回路部品28の
搭載部21ａを有する絶縁基板21と、搭載部21ａ近傍から
外周近傍にかけて配設された線路導体24および同一面接
地導体層25と、絶縁基板21上に接合され、上部接地導体
層27が形成された絶縁枠体22とを具備し、絶縁枠体22の
内外側面に同一面接地導体層25と上部接地導体層27とを
接続するキャスタレーション導体32を形成するととも
に、その直下の絶縁基板21にそれぞれ同一面接地導体層
25と下部接地導体層26とを接続する貫通導体33を形成し
た高周波回路用パッケージである。接地状態が安定して
反射損失や放射損失を低減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高周波帯で用いら
れる高周波用半導体素子や高周波回路等の高周波回路部
品を収容するための高周波回路用パッケージに関するも
のである。
【０００２】
【従来の技術】ＭＨｚ帯またはＧＨｚ帯の高周波帯で動
作する高周波半導体素子や高周波回路等の高周波回路部
品を収容するために用いられる高周波回路用パッケージ
には、従来、例えば図５に分解斜視図で、および図６に
その要部平面図で示すようなものがあった。
【０００３】図５および図６において、１はセラミック
等から成り上面に高周波用半導体素子を搭載し収容する
搭載部１ａを有する絶縁基板、２はセラミック等から成
り絶縁基板１上に搭載部１ａを囲むように接合されて収
容部の側壁となる絶縁枠体、３は収容部を気密封止する
ための蓋体であり、これら絶縁基板１と絶縁枠体２と蓋
体３とにより高周波用半導体素子を収容するための収容
部９が形成される。
【０００４】４は搭載部１ａ近傍から絶縁基板１の外周
近傍にかけて収容部９の内外を導通するように配設され
た高周波信号を伝送するための線路導体、５・５は線路
導体４の両側に併設された同一面接地導体層であり、こ
れら線路導体４および同一面接地導体層５・５の一部は
絶縁基板１と絶縁枠体２とに挟まれて気密封止部を構成
している。６は絶縁基板１の下面に形成された下部接地
導体層、７は絶縁枠体２の上面に形成された上部接地導
体層である。８は搭載部１ａに搭載され収容部９内に収
容された高周波用半導体素子であり、その電極10と線路
導体４および同一面接地導体層５・５の収容部９内に露
出した部位とがボンディングワイヤ11を介して電気的に
接続される。
【０００５】このような従来の高周波回路用パッケージ
においては、高周波信号の入出力部の構成は、高周波信
号が伝送される線路導体４と、これを挟んで絶縁基板１
の同一面上で両側に併設された同一面接地導体層５・５
と、絶縁基板１下面の下部接地導体層６と、絶縁枠体２
上面の上部接地導体層７とから成り、線路導体４および
同一面接地導体層５・５が絶縁枠体２と絶縁基板１とに
挟持された部分（気密封止部）では上下グランド付きコ
プレーナ線路構造となり、絶縁枠体２の両側の部分では
下グランド付きコプレーナ線路構造となっている。
【０００６】なお、このような高周波信号の入出力部に
おいて、同一面接地導体層５・５と接地との電気的な接
続は、例えば図６に示すように、絶縁枠体２の下に位置
する絶縁基板１内に形成されたビア導体等の貫通導体12
により下部接地導体層６と電気的に接続することによっ
て行なわれていた。
【０００７】
【発明が解決しようとする課題】このような従来の高周
波回路用パッケージにおいては、気密封止部では線路導
体４の上部に存在する絶縁枠体２の誘電率に応じて線路
導体４の特性インピーダンスがその両側の部分よりも低
下するため、それらの間で特性インピーダンスの不整合
が生じ、高周波信号の反射損失が増大して高周波信号の
伝送特性が劣化するという問題点があった。
【０００８】このため、気密封止部とその両側の部分と
で特性インピーダンスの整合を図る技術が提案され、例
えば特公平８−12887 号公報では、平衡型ストリップ線
路構造（上下グランド付きコプレーナ線路構造）となる
気密封止配線部分の配線の幅を、他のマイクロストリッ
プ線路構造（下グランド付きコプレーナ線路構造）とな
る内部配線部分の配線の幅よりも狭くする方法が提案さ
れている。
【０００９】これによれば、気密封止配線部分の幅を内
部配線部分の幅より狭くしたことにより、内部配線部分
と気密封止配線部分との特性インピーダンスを整合させ
ることができ、また、外部端子の特性インピーダンスと
の整合をとることもできて、高速信号の伝搬特性を改善
することができる利点があるというものである。
【００１０】しかしながら、このような方法により気密
封止配線部分の配線とその両側の部分に当たる内部配線
部分の配線との特性インピーダンスを整合させた場合で
あっても、線路導体が気密封止部へ出入りする部分（図
６中にＡおよびＢで示す絶縁枠体２の側壁直下の部分）
では上部接地導体層７と同一面接地層５と下部接地導体
層６とが直接接続されていないことにより接地状態が不
安定となる傾向があるため、この部分で局部的に特性イ
ンピーダンスが変化して反射損失を生じることとなり、
また、この部分で高周波信号のシールド効果が不十分と
なって放射損失を生じることとなるため、これらの損失
によって高周波信号の伝送特性が劣化するという問題点
があった。
【００１１】本発明は上記問題点に鑑みて案出されたも
のであり、その目的は、高周波信号の入出力部における
反射損失が低く、かつ電磁波シールドも可能で、高周波
信号に対して低損失な伝送特性を有する高周波回路用パ
ッケージを提供することにある。
【００１２】
【課題を解決するための手段】本発明の高周波回路用パ
ッケージは、下面に下部接地導体層が形成され、上面に
高周波回路部品が搭載される搭載部を有する絶縁基板
と、この絶縁基板の前記搭載部近傍から外周近傍にかけ
て配設された線路導体および該線路導体の両側に併設さ
れた同一面接地導体層と、前記絶縁基板上に前記搭載部
を囲むとともに前記線路導体および前記同一面接地導体
層の一部を挟んで接合され、上面に上部接地導体層が形
成された絶縁枠体とを具備し、前記絶縁枠体の内外側面
に前記同一面接地導体層と前記上部接地導体層とを接続
するキャスタレーション導体を形成するとともに、この
キャスタレーション導体直下の前記絶縁基板にそれぞれ
前記同一面接地導体層と前記下部接地導体層とを接続す
る貫通導体を形成したことを特徴とするものである。
【００１３】本発明の高周波回路用パッケージによれ
ば、高周波信号を伝送するための線路導体に対して、絶
縁基板と絶縁枠体とに挟まれた気密封止部において、絶
縁基板を介して下部接地導体層を、絶縁枠体を介して上
部接地導体層を配し、また、その両側に同一面接地導体
層を併設し、さらに、絶縁枠体の内外側面に同一面接地
導体層と上部接地導体層とを接続するキャスタレーショ
ン導体を形成するとともに、このキャスタレーション導
体直下の絶縁基板にそれぞれ同一面接地導体層と下部接
地導体層とを接続する貫通導体を形成したことから、線
路導体が絶縁枠体の内外側面において気密封止部に出入
りする部分の線路構成が疑似導波管構造となる。その結
果、線路導体を取り囲む接地のための導体について接地
状態を安定させて反射損失を低減することができるとと
もに、電磁波シールド効果を高めて放射損失を抑制する
ことができ、それにより、高周波信号の入出力部におけ
る高周波信号の伝送特性を低損失で良好なものとするこ
とができる。
【００１４】
【発明の実施の形態】以下、本発明を図面に基づき説明
する。
【００１５】図１は本発明の高周波回路用パッケージの
実施の形態の一例を示す分解斜視図であり、図２はその
要部平面図である。また、図３は図２のＣ−Ｃ’線断面
図、図４は図２のＤ−Ｄ’線断面図である。
【００１６】これらの図において21は上面に高周波回路
部品が搭載される搭載部21ａを有する絶縁基板、22は絶
縁基板21上に搭載部21ａを囲むように接合されて内側に
高周波回路部品を収容する収容部の側壁となる絶縁枠体
である。これら絶縁基板21と絶縁枠体22とにより高周波
用半導体素子を収容する収容部29が形成され、高周波回
路部品28を搭載部21ａに搭載し、この収容部29を塞くよ
うにして蓋体23を絶縁枠体22の上面に接合することによ
り、収容部29の内部に高周波回路部品28が気密封止され
て収容される。
【００１７】24は搭載部21ａ近傍から絶縁基板21の外周
近傍にかけて収容部29の内外を導通するように配設され
た高周波信号を伝送するための線路導体、25・25は線路
導体24の両側に併設された同一面接地導体層であり、こ
れら線路導体24および同一面接地導体層25・25の一部は
絶縁基板21と絶縁枠体22とに挟まれて気密封止部を構成
している。26は絶縁基板21の下面に形成された下部接地
導体層、27は絶縁枠体22の上面に形成された上部接地導
体層である。28は搭載部21ａに搭載され収容部29内に収
容された高周波用半導体素子や高周波回路等の高周波回
路部品であり、その電極30と線路導体24および同一面接
地導体層25・25の収容部29内に露出した部位とがボンデ
ィングワイヤ31を介して電気的に接続される。
【００１８】また、32は絶縁枠体22上面の上部接地導体
層27と同一面接地導体層25・25とを絶縁枠体22の内外側
面で電気的に接続するキャスタレーション導体であり、
例えば絶縁枠体22の内外側面に設けられた凹部表面に導
体層を被着させることにより形成される。そして、33は
同一面接地導体層25・25と絶縁基板21下面の下部接地導
体層26とをキャスタレーション導体32の直下でそれぞれ
電気的に接続するスルーホール導体やビア導体等の貫通
導体である。
【００１９】このような本発明の高周波回路用パッケー
ジにおいては、絶縁基板21と絶縁枠体22とが線路導体24
および同一面接地導体層25・25の一部を挟んで接合され
て構成された気密封止部において、線路導体24が気密封
止部に出入りする部分で、上部接地導体層27とキャスタ
レーション導体32・32と同一面接地導体層25・25と貫通
導体33・33と下部接地導体層26とにより、高周波信号を
伝送する線路導体24を取り囲むようにして接地状態の連
続した導体が形成されていることから、この部分の線路
構成が疑似導波管線路の構成となる。その結果、線路導
体24を取り囲む接地のための導体について接地状態を安
定させて気密封止部における高周波信号の反射損失を低
減することができるとともに、電磁波シールド効果を高
めて放射損失を抑制することができ、また、高次モード
の発生を抑制することができる。
【００２０】それにより、高周波信号の入出力部におけ
る高周波信号の反射損失および放射損失を抑え、伝送特
性の劣化を抑えて、低損失で良好な伝送特性を有する高
周波回路用パッケージとなる。
【００２１】本発明の高周波回路用パッケージにおい
て、絶縁基板21および絶縁枠体22としては、例えばアル
ミナやムライト等のセラミックス材料やガラスセラミッ
クス等の無機系材料、あるいはテフロン（ＰＴＦＥ）・
ガラスエポキシ・ポリイミド等の樹脂系材料などが用い
られる。これら絶縁基板21および絶縁枠体22の形状・寸
法（厚みや幅・長さ）は、使用される高周波信号の周波
数や特性インピーダンスなどに応じて適宜設定される。
【００２２】なお、絶縁枠体22と絶縁基板21とには通常
は同じ材料を用いればよいが、異なる材料を用いて絶縁
枠体22の誘電率と絶縁基板21の誘電率とを異ならせても
よい。この場合は、例えば、絶縁基板21よりも絶縁枠体
22の誘電率が低い方が好ましく、絶縁枠体22の誘電率を
なるべく真空の誘電率に近づけるのがよい。それによ
り、絶縁基板21と絶縁枠体22との接合部分とそれ以外の
部分とにおける高周波信号の伝搬モードの変化が小さく
なり、伝送損失が小さくなるという点で好ましいものと
なる。
【００２３】線路導体24は高周波線路導体用の金属材
料、例えばＣｕやＭｏＭｎ＋Ｎｉ＋Ａｕ、Ｗ＋Ｎｉ＋Ａ
ｕ、Ｃｒ＋Ｃｕ、Ｃｒ＋Ｃｕ＋Ｎｉ＋Ａｕ、Ｔａ2 Ｎ＋
ＮｉＣｒ＋Ａｕ、Ｔｉ＋Ｐｄ＋Ａｕ、ＮｉＣｒ＋Ｐｄ＋
Ａｕなどを用いて厚膜印刷法あるいは各種の薄膜形成方
法やメッキ処理法などにより形成され、その厚みや幅も
伝送される高周波信号の周波数や特性インピーダンスな
どに応じて適宜設定される。なお、絶縁枠体22と絶縁基
板21との接合部における線路導体24の線路幅はそれ以外
の部分での線路幅よりも狭くしてもよく、その場合、そ
れらの幅は理想とする特性インピーダンスに対応する幅
からそれ以外の部分での線路幅までの間で必要とする仕
様に応じて適宜設定される。
【００２４】また、同一面接地導体層25は線路導体24と
同様の材料で同様の方法により形成すればよく、線路導
体24と同一面接地導体層25との間隔は一般的な同一面接
地導体層を設ける場合の標準的な設定とすればよい。さ
らに、絶縁枠体22と絶縁基板21との接合部において同一
面接地導体層25を線路導体24に向けて等間隔に突出させ
るなどして特性インピーダンスの整合をより精密に行な
ってもよく、そのような場合には電磁界的影響度を考慮
して必要とする特性に応じて適宜設定すればよい。
【００２５】下部接地導体層26および上部接地導体層27
は、線路導体24や同一面接地導体層25と同様の材料を用
いて同様の方法により被着形成すればよい。なお、これ
らは導体被膜層として形成される場合の他に、他の導電
部材、例えば金属板や金属ブロックを取着することによ
り形成してもよい。
【００２６】キャスタレーション導体32は、同一面接地
導体層25の直上の絶縁枠体22の内外側面のそれぞれに形
成された凹部等に上部接地導体層27と同一面接地導体層
25とを電気的に接続するように形成され、上記の各導体
層と同様の材料を用いて同様の方法により被着形成すれ
ばよく、また、他の導電部材、例えば金属板や金属ブロ
ックを取着することにより形成してもよい。
【００２７】また、貫通導体33は、キャスタレーション
導体32直下の絶縁基板21内にそれぞれ同一面接地導体層
25と下部接地導体層26とを電気的に接続するように形成
され、例えばスルーホール導体やビア導体を形成するこ
とにより、あるいは金属板や金属棒、金属パイプ等を埋
設することにより形成すればよい。
【００２８】本発明の高周波回路用パッケージの作製に
あたっては、例えば絶縁基板21および絶縁枠体22がガラ
スセラミックスから成る場合であれば、まず絶縁基板21
となるガラスセラミツクスのグリーンシートを準備し、
これに所定の打ち抜き加工を施して貫通導体となる貫通
孔を形成した後、スクリーン印刷法により銅や銀などの
低電気抵抗の導体ペーストを貫通孔に充填するとともに
所定の線路導体パターンおよび導体層パターンの形状に
印刷塗布する。次いで、別途準備したガラスセラミック
スのグリーンシートをその側面にキャスタレーション導
体32を形成する凹部が形成されるようにして枠状に打ち
抜くとともに、絶縁基板21となるグリーンシートの上面
に高周波用半導体素子28の収容部29が形成されるように
して積層して密着し、最後にこれらを約1000℃で一体焼
成することにより製作される。
【００２９】また、キャスタレーション導体32間のギャ
ップｇは、下記式の範囲で表わされるギャップｇ0 より
も小さな値としておくと、共振による高周波信号の減衰
を避けることができるため、線路導体24を伝送させる高
周波信号の周波数において、その伝送特性を優れたもの
とすることができる。 ｇ0 ＝Ｃ0 ／２ｆ・√εreff ただし、ｇ0 は共振の発生するキャスタレーション導体
32間ギャップ、Ｃ0 は光速、ｆは高周波信号の周波数、
εreffは絶縁枠体22および絶縁基板21の比誘電率を合成
した比誘電率である。
【００３０】また、図１および図２に示した高周波回路
用パッケージのように、キャスタレーション導体32を絶
縁枠体22側面の凹部に形成する場合は、凹部を絶縁枠体
22の中央部に向かって深く形成するほど、より長い距離
にわたって疑似導波管構造となるため接地状態がより安
定するようになり、高周波信号の伝送特性をより優れた
ものとすることができる。従って、キャスタレーション
導体32が形成される絶縁枠体22側面の凹部は、収容部29
内の気密封止を維持できる範囲でできる限り深く形成す
ることが望ましい。
【００３１】このような高周波回路用パッケージを用い
て、その搭載部21ａに高周波回路部品28を搭載し、その
電極30をボンディングワイヤ31やボンディングリボン等
を介して収容部29内に位置する線路導体24および同一面
接地導体層25と電気的に接続し、絶縁枠体21の上面にＦ
ｅ−Ｎｉ−ＣｏやＦｅ−Ｎｉ42アロイ等のＦｅ−Ｎｉ合
金・無酸素銅・アルミニウム・ステンレス・Ｃｕ−Ｗ合
金・Ｃｕ−Ｍｏ合金などから成る蓋体23を、半田・Ａｕ
Ｓｎろう等の低融点金属ろう材やＡｕＧｅロウ等の高融
点金属ろう材、あるいはシームウェルド（溶接）等によ
り取着することによって、高周波回路部品28がパッケー
ジ内部に気密封止して収容され、製品としての高周波回
路装置となる。
【００３２】そして、これを外部電気回路基板に搭載す
るとともに、絶縁枠体22の外側に位置する線路導体24お
よび同一面接地導体層25を外部電気回路の配線導体にボ
ンディングワイヤやリボン・リード端子等を介して接続
して、パッケージ内部の高周波回路部品28と外部電気回
路とを電気的に接続することにより、高周波回路装置と
して使用される。
【００３３】なお、本発明は以上の実施の形態の例に限
定されるものではなく、本発明の要旨を逸脱しない範囲
で種々の変更・改良を施すことは何ら差し支えない。例
えば、高周波信号の入出力部として、線路導体24および
同一面接地導体層25は必要に応じて複数設けてもよい。
また、この入出力部の構造を、例えば収容部を金属壁で
囲んだいわゆるメタルウォールタイプのパッケージの入
出力部の構造として適用してもよい。
【００３４】
【発明の効果】本発明の高周波回路用パッケージによれ
ば、高周波信号を伝送するための線路導体に対して、絶
縁基板と絶縁枠体とに挟まれた気密封止部において、下
部接地導体層および上部接地導体層を配し、同一面接地
導体層を併設し、さらに、絶縁枠体の内外側面に同一面
接地導体層と上部接地導体層とを接続するキャスタレー
ション導体を形成するとともにその直下の絶縁基板にそ
れぞれ同一面接地導体層と下部接地導体層とを接続する
貫通導体を形成したことから、線路導体が絶縁枠体の内
外側面において気密封止部に出入りする部分の線路構成
が疑似導波管構造となり、その結果、線路導体を取り囲
む接地導体による接地状態を安定させて反射損失を低減
することができるとともに、電磁波シールド効果を高め
て放射損失を抑制することができ、それにより、高周波
信号の入出力部における高周波信号の伝送特性を低損失
で良好なものとすることができる。
【図面の簡単な説明】
【図１】本発明の高周波回路用パッケージの実施の形態
の一例を示す分解斜視図である。
【図２】図１に示す高周波回路用パッケージの要部平面
図である。
【図３】図２のＣ−Ｃ’線断面図である。
【図４】図２のＤ−Ｄ’線断面図である。
【図５】従来の高周波回路用パッケージの例を示す分解
斜視図である。
【図６】図５に示した従来の高周波回路用パッケージの
要部平面図である。
【符号の説明】
21・・・・・絶縁基板 21ａ・・・・搭載部 22・・・・・絶縁枠体 23・・・・・線路導体 25・・・・・同一面接地導体層 26・・・・・下部接地導体層 27・・・・・上部接地導体層 28・・・・・高周波回路部品 32・・・・・キャスタレーション導体 33・・・・・貫通導体

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 下面に下部接地導体層が形成され、上面
    に高周波回路部品が搭載される搭載部を有する絶縁基板
    と、 該絶縁基板の前記搭載部近傍から外周近傍にかけて配設
    された線路導体および該線路導体の両側に併設された同
    一面接地導体層と、 前記絶縁基板上に前記搭載部を囲むとともに前記線路導
    体および前記同一面接地導体層の一部を挟んで接合さ
    れ、上面に上部接地導体層が形成された絶縁枠体とを具
    備し、 前記絶縁枠体の内外側面に前記同一面接地導体層と前記
    上部接地導体層とを接続するキャスタレーション導体を
    形成するとともに、該キャスタレーション導体直下の前
    記絶縁基板にそれぞれ前記同一面接地導体層と前記下部
    接地導体層とを接続する貫通導体を形成したことを特徴
    とする高周波回路用パッケージ。
JP11758098A 1998-04-27 1998-04-27 高周波回路用パッケージ Expired - Fee Related JP3618046B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11758098A JP3618046B2 (ja) 1998-04-27 1998-04-27 高周波回路用パッケージ

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11758098A JP3618046B2 (ja) 1998-04-27 1998-04-27 高周波回路用パッケージ

Publications (2)

Publication Number Publication Date
JPH11312751A true JPH11312751A (ja) 1999-11-09
JP3618046B2 JP3618046B2 (ja) 2005-02-09

Family

ID=14715348

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11758098A Expired - Fee Related JP3618046B2 (ja) 1998-04-27 1998-04-27 高周波回路用パッケージ

Country Status (1)

Country Link
JP (1) JP3618046B2 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774748B1 (en) 1999-11-15 2004-08-10 Nec Corporation RF package with multi-layer substrate having coplanar feed through and connection interface
JP2005212017A (ja) * 2004-01-28 2005-08-11 Kyocera Corp 電子部品封止用基板および多数個取り用電子部品封止用基板ならびに電子装置の製造方法
JP2008159862A (ja) * 2006-12-25 2008-07-10 Hitachi Kokusai Electric Inc 高周波電子部品のパッケージ構造
WO2013094684A1 (ja) * 2011-12-20 2013-06-27 京セラ株式会社 電子部品収納用パッケージおよび電子装置
CN103367349A (zh) * 2012-03-28 2013-10-23 富士通株式会社 堆叠模块

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63107055A (ja) * 1986-06-02 1988-05-12 Fujitsu Ltd 集積回路用パッケ−ジ
JPS63261859A (ja) * 1987-04-20 1988-10-28 Shinko Electric Ind Co Ltd 高周波素子用パツケ−ジ
JPH05226496A (ja) * 1992-02-17 1993-09-03 Shinko Electric Ind Co Ltd 電子部品用パッケージ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63107055A (ja) * 1986-06-02 1988-05-12 Fujitsu Ltd 集積回路用パッケ−ジ
JPS63261859A (ja) * 1987-04-20 1988-10-28 Shinko Electric Ind Co Ltd 高周波素子用パツケ−ジ
JPH05226496A (ja) * 1992-02-17 1993-09-03 Shinko Electric Ind Co Ltd 電子部品用パッケージ

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6774748B1 (en) 1999-11-15 2004-08-10 Nec Corporation RF package with multi-layer substrate having coplanar feed through and connection interface
JP2005212017A (ja) * 2004-01-28 2005-08-11 Kyocera Corp 電子部品封止用基板および多数個取り用電子部品封止用基板ならびに電子装置の製造方法
JP2008159862A (ja) * 2006-12-25 2008-07-10 Hitachi Kokusai Electric Inc 高周波電子部品のパッケージ構造
WO2013094684A1 (ja) * 2011-12-20 2013-06-27 京セラ株式会社 電子部品収納用パッケージおよび電子装置
JPWO2013094684A1 (ja) * 2011-12-20 2015-04-27 京セラ株式会社 電子部品収納用パッケージおよび電子装置
US9386687B2 (en) 2011-12-20 2016-07-05 Kyocera Corporation Electronic component housing package and electronic apparatus
CN103367349A (zh) * 2012-03-28 2013-10-23 富士通株式会社 堆叠模块
US8981881B2 (en) 2012-03-28 2015-03-17 Fujitsu Limited Stacked module

Also Published As

Publication number Publication date
JP3618046B2 (ja) 2005-02-09

Similar Documents

Publication Publication Date Title
JP3500268B2 (ja) 高周波用入出力端子ならびにそれを用いた高周波用半導体素子収納用パッケージ
US6369324B1 (en) High-frequency input/output feedthrough and package for housing a high-frequency semiconductor element
JP3457802B2 (ja) 高周波用半導体装置
JP3493301B2 (ja) 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ
JP3439969B2 (ja) 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ
JPH10303333A (ja) 高周波用パッケージ
JP3618046B2 (ja) 高周波回路用パッケージ
JP3217677B2 (ja) 高周波用半導体装置
JP2003152124A (ja) 高周波用パッケージ
JP4454144B2 (ja) 高周波回路用パッケージ
JP3935082B2 (ja) 高周波用パッケージ
JP3725983B2 (ja) 高周波回路用パッケージ
JP3462062B2 (ja) 高周波用伝送線路の接続構造および配線基板
JPH05199019A (ja) 高周波回路パッケージ
JP3181036B2 (ja) 高周波用パッケージの実装構造
JP3297607B2 (ja) 高周波回路用パッケージ
JP2001189405A (ja) 高周波用入出力端子ならびに高周波用半導体素子収納用パッケージ
JP2000164755A (ja) 高周波回路用パッケージ
JP4363717B2 (ja) 高周波半導体装置
JP2003282783A (ja) 高周波回路用パッケージ
JP2000164764A (ja) 高周波用配線基板の実装構造
JPH11339898A (ja) 高周波用入出力端子および高周波回路用パッケージ
JP2002359443A (ja) 高周波パッケ−ジと配線基板との接続構造
JP3305020B2 (ja) キャビティダウンタイプの半導体装置の実装構造
JP2001127182A (ja) 高周波回路用パッケージ

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040121

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040127

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040315

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20041102

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20041108

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071119

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081119

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091119

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101119

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111119

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121119

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131119

Year of fee payment: 9

LAPS Cancellation because of no payment of annual fees