JPH05226496A - 電子部品用パッケージ - Google Patents

電子部品用パッケージ

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JPH05226496A
JPH05226496A JP4061068A JP6106892A JPH05226496A JP H05226496 A JPH05226496 A JP H05226496A JP 4061068 A JP4061068 A JP 4061068A JP 6106892 A JP6106892 A JP 6106892A JP H05226496 A JPH05226496 A JP H05226496A
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JP
Japan
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ceramic frame
signal line
frame body
lower ceramic
package
Prior art date
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Pending
Application number
JP4061068A
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English (en)
Inventor
Keiichi Ichikawa
圭一 市川
Tsutomu Higuchi
努 樋口
Fumio Miyagawa
文雄 宮川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
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Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP4061068A priority Critical patent/JPH05226496A/ja
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    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item

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  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【目的】 電子部品収容用のキャビティ側壁の下段セラ
ミック枠体上面に備えた信号線路を高速信号を導体損
失、反射損失少なく効率良く確実に伝えることのできる
電子部品用パッケージを得る。 【構成】 キャビティ４０側壁の上段セラミック枠体２
２０を、その上面に上段セラミック枠体２２０と下段セ
ラミック枠体２０とに上下に連続して貫通して備えたメ
タライズ導体を充填したヴィアフィル６０を介して下段
セラミック枠体２０下面のメタライズ層２４とほぼ電位
差なく接続可能でありしかもキャップ７０を気密に封着
可能であるメタライズ層２２４を備えることのできる最
小限の幅に形成して、その上段セラミック枠体２２０
を、キャビティ４０近くの下段セラミック枠体２０内側
上面に備える。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体チップ等の電子
部品を収納する電子部品用パッケージ（以下、パッケー
ジという）に関する。
【０００２】
【従来の技術】上記パッケージとして、図６と図７に示
したようなパッケージがある。このパッケージは、電子
部品４２搭載用の金属製のベース１０上面周囲に、方形
枠体状をした下段セラミック枠体２０を備えている。下
段セラミック枠体２０上面には、信号線路３０を備えて
いる。信号線路３０を備えた下段セラミック枠体２０上
面には、信号線路３０中途部を覆う方形枠体状をした上
段セラミック枠体２２を備えている。そして、下段セラ
ミック枠体２０と上段セラミック枠体２２との内方のベ
ース１０上に、電子部品４２収容用のキャビティ４０を
形成している。それと共に、下段セラミック枠体２０上
面に信号線路３０を上段セラミック枠体２２下面をくぐ
り抜けて連続して備えている。そして、上段セラミック
枠体２２内外の下段セラミック枠体２０上面の信号線路
３０内端とその外端とに、キャビティ４０内に収容した
電子部品４２の電極と金属製のリード３２とをそれぞれ
接続できるようにしている。
【０００３】このパッケージでは、近時そのキャビティ
４０に収容する半導体チップ等の電子部品４２の高集積
化が進んで、その電子部品４２の信号用電極の電極数が
増加している。このような信号用電極の電極数が増加し
た電子部品４２を収容するパッケージにおいては、その
下段セラミック枠体２０上面に備える信号線路３０の本
数が多数本となる。
【０００４】下段セラミック枠体２０上面の信号線路３
０外端に接続するリード３２は、それを製造する際の加
工条件、その取り扱い時に要求される機械的強度等の制
限から、その幅を一定幅以上に形成することが要求され
る。ちなみに、リード３２の幅は通常０．４ｍｍとして
いる。また、リード３２のピッチも、リード３２が若干
反ったり曲がったりしても隣合うリード３２が接触しな
い大きさが要求される。ちなみに、リード３２のピッチ
は通常１．２７ｍｍとしている。
【０００５】従って、リード３２を接続する下段セラミ
ック枠体２０上面の信号線路３０外端の線幅とそのピッ
チも、それに合わせて一定幅以上と一定ピッチ以上とに
それぞれする必要がある。
【０００６】そのため、下段セラミック枠体２０上面の
信号線路３０の本数を増加させた場合には、信号線路３
０外端の線幅とそのピッチをそれぞれ一定幅以上と一定
ピッチ以上とにするために、図６と図７に示したよう
に、信号線路３０を備える下段セラミック枠体２０の外
径を外方に大きく広げなければならない。
【０００７】このように、信号線路３０の本数を増やす
ために下段セラミック枠体２０の外径を外方に大きく広
げたパッケージにあっては、従来、図６と図７に示した
ように、それに合わせて、下段セラミック枠体２０上面
に備える上段セラミック枠体２２も幅広く形成してい
る。そして、下段セラミック枠体２０上面と上段セラミ
ック枠体２２下面との接合面を広く取って、下段セラミ
ック枠体２０上面に上段セラミック枠体２２を気密性高
く接合できるようにしたり、上段セラミック枠体２２焼
成用の方形枠体状に裁断した軟弱なセラミックグリーン
シートの取り扱いを容易化したり、上段セラミック枠体
２２をその一部に用いたパッケージの機械的強度を高め
たりしている。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
ような、下段セラミック枠体２０の外径を外方に大きく
広げて、その下段セラミック枠体２０上面に幅広い上段
セラミック枠体２２を備えたパッケージにおいては、図
６に示したように、上段セラミック枠体２２内外の下段
セラミック枠体２０上面に露出した信号線路部分３０ｂ
の長さが短くなって、その代わりに上段セラミック枠体
２２で覆った信号線路部分３０ａの長さが長くなってし
まった。そして、下段セラミック枠体２０上面の信号線
路３０を高速信号を伝えた場合に、上段セラミック枠体
２２で覆った信号線路部分３０ａを伝わる高速信号の導
体損失が大きくて、その信号線路３０を高速信号を伝送
損失少なく伝えることができなかった。
【０００９】これは、次の理由に基づく。
【００１０】信号線路３０は、通常、導体抵抗率の高い
タングステン、モリブデン等のメタライズで形成してい
る。下段セラミック枠体２０上面に露出した信号線路部
分３０ｂは、金めっき等のめっきを施して、その信号線
路部分３０ｂ内外端に電子部品４２の信号用電極接続用
のワイヤ４４とリード３２とを接続し易くしている。
【００１１】従って、その下段セラミック枠体２０上面
に露出した金めっき等のめっきを施した信号線路部分３
０ｂは、その導体抵抗値を低く抑えることができる。
【００１２】他方、上段セラミック枠体２２で覆った導
体抵抗率の高いメタライズ等からなる信号線路部分３０
ａは、金めっき等のめっきを施すことができずに、その
信号線路部分３０ａの導体抵抗値が高くなってしまう。
【００１３】そのため、上記のように、金めっき等のめ
っきを施すことができない上段セラミック枠体２２で覆
った信号線路部分３０ａの長さを長く形成したパッケー
ジにあっては、その信号線路３０を高速信号を伝えた場
合に、その上段セラミック枠体２２で覆った信号線路部
分３０ａを伝わる高速信号の導体損失が大きくなってし
まうからである。
【００１４】近時は、パッケージに収容する半導体チッ
プ等の電子部品４２の高周波化、高速化が一段と進ん
で、１０ＧＨｚ以上の超高速信号で動作させる電子部品
４２を上記パッケージに収容することが行われている。
【００１５】このような超高速信号で動作させる電子部
品４２を収容するパッケージにあっては、その下段セラ
ミック枠体２０上面の高速信号を伝える信号線路３０
を、図６に示したような、その両側にグランド線路５０
を並べて備えたコプレナー線路構造としている。
【００１６】ここでコプレナー線路構造とは、信号線路
両側にグランド線路を、信号線路と同一平面上にそれぞ
れ並べて備えた線路構造をいう。
【００１７】下段セラミック枠体２０上面の信号線路３
０を上記のようなコプレナー線路構造とした場合には、
下段セラミック枠体２０上面に備える線路の本数が信号
線路３０の他にグランド線路５０の本数分増して、下段
セラミック枠体２０の外径を外方により大きく広げる必
要が生じた。その結果、その下段セラミック枠体２０上
面に積層する上段セラミック枠体２２の幅がより広がっ
て、上段セラミック枠体２２で覆った信号線路部分３０
ａの導体抵抗値が益々高くなって、信号線路３０を伝わ
る高速信号の導体損失が益々高まってしまった。
【００１８】本発明は、このような課題に鑑みてなされ
たもので、下段セラミック枠体上面に高速信号を伝える
信号線路やその信号線路をコプレナー線路構造とするた
めのグランド線路を多数本備えて、下段セラミック枠体
の外径を外方に大きく広げても、下段セラミック枠体上
面の信号線路の導体抵抗値を低く抑えて、その信号線路
を高速信号を導体損失少なく効率良く伝えることのでき
るパッケージを提供することを目的としている。
【００１９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパッケージは、信号線路を備えた下段セラ
ミック枠体上面に前記信号線路中途部を覆う上段セラミ
ック枠体を備えて電子部品収容用のキャビティ側壁を形
成した電子部品用パッケージであって、前記下段セラミ
ック枠体下面と上段セラミック枠体上面とにメタライズ
層をそれぞれ備えて、それらのメタライズ層を前記上段
セラミック枠体と下段セラミック枠体とに上下に貫通し
て備えたメタライズ導体を充填したヴィアフィルで接続
してなる電子部品用パッケージにおいて、前記上段セラ
ミック枠体を、その上面に下段セラミック枠体下面のメ
タライズ層と前記ヴィアフィルを介してほぼ電位差なく
接続可能でありしかもキャップを気密に封着可能である
メタライズ層を備えることのできる最小限の幅に形成
し、かつ、前記上段セラミック枠体を、その内方に前記
信号線路内端のワイヤボンディングエリアを露出させ
て、前記キャビティ近くの下段セラミック枠体内側上面
に備えたことを特徴としている。
【００２０】本発明のパッケージにおいては、信号線路
を、その両側にグランド線路を並べて備えたコプレナー
線路構造とすることを好適としている。
【００２１】
【作用】上記構成のパッケージにおいては、上段セラミ
ック枠体を、その上面に上段セラミック枠体と下段セラ
ミック枠体とに上下に貫通して備えたメタライズ導体を
充填したヴィアフィルを介して下段セラミック枠体下面
のメタライズ層とほぼ電位差なく接続可能でありしかも
キャップを気密に封着可能であるメタライズ層を備える
ことのできる最小限の幅に形成している。そして、上段
セラミック枠体で覆った信号線路部分の長さを極力短く
して、上段セラミック枠体内外の下段セラミック枠体上
面に信号線路を長く露出させている。
【００２２】従って、その下段セラミック枠体上面に長
く露出させた信号線路部分に金めっき等のめっきを施し
て、その信号線路部分の導体抵抗値を低く抑えることが
できる。それと共に、上段セラミック枠体で覆った導体
抵抗率の高い信号線路部分を短く形成して、その信号線
路部分の導体抵抗値を低く抑えることができる。そし
て、それらの信号線路部分を連ねてなる信号線路の導体
抵抗値を低く抑えることができる。
【００２３】また、上段セラミック枠体を、その上面に
上段セラミック枠体と下段セラミック枠体とに上下に貫
通して備えたメタライズ導体を充填したヴィアフィルを
介して下段セラミック枠体下面のメタライズ層とほぼ電
位差なく接続可能なメタライズ層を備えることのできる
幅に形成している。
【００２４】従って、上段セラミック枠体上面に所定幅
のメタライズ層を備えて、そのメタライズ層を上段セラ
ミック枠体と下段セラミック枠体とに上下に貫通して備
えたメタライズ導体を充填したヴィアフィルを介して下
段セラミック枠体下面のメタライズ層に該層とほぼ同一
電位に接続して接地し、それらのメタライズ層間に位置
する上段セラミック枠体で覆った信号線路部分の特性イ
ンピーダンスを一定値に正確にマッチングさせることが
できる。
【００２５】また、上段セラミック枠体を、その上面に
キャップを気密に封着可能であるメタライズ層を備える
ことのできる幅に形成している。
【００２６】従って、上段セラミック枠体上面に所定幅
のメタライズ層を備えて、そのメタライズ層にキャップ
を気密に封着できる。
【００２７】図８に示したように、幅広く形成した下段
セラミック枠体２０上面に信号線路３０を下段セラミッ
ク枠体２０上面を横断して備えると共に、下段セラミッ
ク枠体２０上面中央付近に信号線路３０中途部を覆う細
幅の上段セラミック枠体２２０を備えて、上段セラミッ
ク枠体２２０で覆った信号線路部分３０ａを下段セラミ
ック枠体２０下面と上段セラミック枠体２２０上面とに
それぞれ備えたメタライズ層２４、２２４でストリップ
線路構造とし、それ以外の下段セラミック枠体２０上面
に露出した信号線路部分３０ｂを下段セラミック枠体２
０下面に備えたメタライズ層２４でマイクロストリップ
線路構造として、それらの信号線路部分３０ａと信号線
路部分３０ｂとを連ねてなる信号線路３０を高速信号を
伝えた場合には、そのストリップ線路構造とした信号線
路部分３０ａとマイクロストリップ線路構造とした信号
線路部分３０ｂとの境界部を高速信号が伝わる際の反射
損失が大きくて、それらの信号線路部分３０ａと信号線
路部分３０ｂとを連ねてなる信号線路３０を高速信号を
伝送損失少なく伝えることができないことが経験則上知
られている。
【００２８】他方、図９又は図１０に示したように、幅
広く形成した下段セラミック枠体２０上面に信号線路３
０を下段セラミック枠体２０上面を横断して備えると共
に、下段セラミック枠体２０上面内側又はその外側付近
に信号線路３０中途部を覆う細幅の上段セラミック枠体
２２０を備えて、上段セラミック枠体２２０で覆った信
号線路部分３０ａを下段セラミック枠体２０下面と上段
セラミック枠体２２０上面とにそれぞれ備えたメタライ
ズ層２４、２２４でストリップ線路構造とし、それ以外
の下段セラミック枠体２０上面に露出した信号線路部分
３０ｂを下段セラミック枠体２０下面に備えたメタライ
ズ層２４でマイクロストリップ線路構造として、それら
の信号線路部分３０ａと信号線路部分３０ｂとを連ねて
なる信号線路３０を高速信号を伝えた場合には、そのス
トリップ線路構造とした信号線路部分３０ａとマイクロ
ストリップ線路構造とした信号線路部分３０ｂとの境界
部を高速信号が伝わる際の反射損失が少なくて、それら
の信号線路部分３０ａと信号線路部分３０ｂとを連ねて
なる信号線路３０を高速信号を伝送損失少なく伝えるこ
とができることが経験則上知られている。
【００２９】また、ストリップ線路構造とした信号線路
は、その特性インピーダンスが狂い易く、上記のような
ストリップ線路構造とした信号線路部分３０ａとマイク
ロストリップ線路構造とした信号線路部分３０ｂとを連
ねてなる信号線路３０は、その信号線路部分３０ａを極
力短く形成して、それ以外の信号線路部分３０ｂを長く
形成した方が、信号線路３０全体の特性インピーダンス
の狂いを少なく抑えて、その信号線路３０を１０ＧＨｚ
以上の超高速信号等を伝送損失少なく伝えることができ
ることが経験則上知られている。
【００３０】上記構成のパッケージにおいては、上段セ
ラミック枠体をキャビティ近くの下段セラミック枠体内
側上面に備えている。
【００３１】従って、上段セラミック枠体で覆った信号
線路部分であって、上段セラミック枠体上面と下段セラ
ミック枠体下面とのメタライズ層でストリップ線路構造
とした信号線路部分と、それ以外の下段セラミック枠体
上面に露出した信号線路部分であって、下段セラミック
枠体下面のメタライズ層でマイクロストリップ線路構造
とした信号線路部分との境界部を伝わる高速信号の反射
損失を少なく抑えて、それらのマイクロストリップ線路
構造とした信号線路部分とストリップ線路構造とした信
号線路部分とを連ねてなる信号線路を高速信号を伝送損
失少なく伝えることができる。
【００３２】また、上段セラミック枠体の幅を極力狭め
て、特性インピーダンスが狂い易いストリップ線路構造
とした信号線路部分を短く形成し、それ以外の下段セラ
ミック枠体上面に露出したマイクロストリップ線路構造
とした信号線路部分を極力長く形成している。
【００３３】従って、それらのストリップ線路構造とし
た信号線路部分とマイクロストリップ線路構造とした信
号線路部分とを連ねてなる信号線路の特性インピーダン
スの狂いを少なく抑えて、その信号線路を１０ＧＨｚ以
上の超高速信号等を伝送損失少なく伝えることができ
る。
【００３４】また、上段セラミック枠体をキャビティ近
くの下段セラミック枠体内側上面に備えて、下段セラミ
ック枠体と上段セラミック枠体との内方のベース上に形
成されるキャビティの容積を狭めている。
【００３５】従って、キャビティの容積を小さく形成し
た分、信号線路を通してキャビティ内外に高速信号を伝
えた際のキャビティに生ずるキャビティ共振の周波数
を、信号線路を伝える高速信号の周波数より高めること
ができる。そして、信号線路を高速信号を伝えた際にキ
ャビティ共振が生じて、信号線路を高速信号を伝えるこ
とが不可能となることを防止できる。
【００３６】また、信号線路をその両側にグランド線路
を並べて備えたコプレナー線路構造とした本発明のパッ
ケージにあっては、信号線路両側に並べて備えたグラン
ド線路で隣合う信号線路間のクロストークを防いだり信
号線路の特性インピーダンスを一定値に正確にマッチン
グさせたりすることができる。
【００３７】
【実施例】次に、本発明の実施例を図面に従い説明す
る。図１と図２は本発明のパッケージの好適な実施例を
示し、図１はその一部省略平面図、図２はその正面断面
図である。以下、この図中のパッケージを説明する。
【００３８】図において、１０は、電子部品４２搭載用
の高熱伝導性のＣｕ−Ｗ合金等の金属からなる板状のベ
ースである。
【００３９】ベース１０上面周囲には、方形枠体状をし
た幅広い下段セラミック枠体２０を備えている。
【００４０】下段セラミック枠体２０下面には、メタラ
イズ層２４を備えて、そのメタライズ層２４を介して、
下段セラミック枠体２０下面をベース１０上面に気密に
ろう接している。
【００４１】下段セラミック枠体２０上面４方には、メ
タライズからなる細帯状の信号線路３０を下段セラミッ
ク枠体２０上面を横断して多数本備えている。
【００４２】信号線路３０両側の下段セラミック枠体２
０上面には、メタライズからなる細帯状のグランド線路
５０を下段セラミック枠体２０上面を横断してそれぞれ
並べて備えている。そして、信号線路３０をコプレナー
線路構造として、グランド線路５０で隣合う信号線路３
０間のクロストークを防いだり信号線路３０の特性イン
ピーダンスを一定値に正確にマッチングさせたりしてい
る。
【００４３】下段セラミック枠体２０上面には、コプレ
ナー線路構造とした信号線路３０中途部を覆う方形枠体
状をした細幅の上段セラミック枠体２２０を備えてい
る。
【００４４】上段セラミック枠体２２０上面には、メタ
ライズ層２２４を広く連続して備えている。
【００４５】上段セラミック枠体２２０と下段セラミッ
ク枠体２０とには、それらの枠体を上下に連続して貫通
するメタライズ導体を充填したヴィアフィル６０を、上
段セラミック枠体２２０で覆ったグランド線路５０中途
部を貫通させて備えている。そして、そのヴィアフィル
６０で上段セラミック枠体２２０上面のメタライズ層２
２４と下段セラミック枠体２０下面のメタライズ層２４
と下段セラミック枠体２０上面のグランド線路５０とを
一連に接続している。
【００４６】下段セラミック枠体２０と上段セラミック
枠体２２０との内方のベース１０上には、電子部品４２
収容用のキャビティ４０を形成している。言い換えれ
ば、下段セラミック枠体２０とその上面に備えた上段セ
ラミック枠体２２０とでキャビティ４０側壁を形成して
いる。
【００４７】以上の構成は、従来のパッケージと同様で
あるが、図のパッケージでは、上段セラミック枠体２２
０を、その上面に上段セラミック枠体２２０と下段セラ
ミック枠体２０とに上下に連続して貫通して備えたメタ
ライズ導体を充填したヴィアフィル６０を介して下段セ
ラミック枠体２０下面のメタライズ層２４とほぼ電位差
なく接続可能でありしかもキャップ７０を確実に気密に
封着可能であるメタライズ層２２４を備えることのでき
る最小限の幅に形成している。
【００４８】そして、上段セラミック枠体２２０で覆う
信号線路部分３０ａの長さを極力短くして、上段セラミ
ック枠体２２０内外の下段セラミック枠体２０上面に信
号線路３０を長く露出させている。そして、その下段セ
ラミック枠体２０上面に露出させた信号線路部分３０ｂ
に金めっき等のめっきを施して、それらのめっきを施し
た信号線路部分３０ｂと上段セラミック枠体２２０で覆
った信号線路部分３０ａとを連ねてなる信号線路３０の
導体抵抗値を低く抑えるようにしている。
【００４９】それと共に、特性インピーダンスが狂い易
い上段セラミック枠体２２０で覆ったストリップ線路構
造とした信号線路部分３０ａを短く形成して、それ以外
の下段セラミック枠体２０上面に露出したマイクロスト
リップ線路構造とした信号線路部分３０ｂを長く形成
し、それらのストリップ線路構造とした信号線路部分３
０ａとマイクロストリップ線路構造とした信号線路部分
３０ｂとを連ねてなる信号線路３０の特性インピーダン
スの狂いを極力少なく抑えて、その信号線路３０を高速
信号を伝送損失少なく伝えることができるようにしてい
る。
【００５０】実験によれば、上記最小限幅に形成する上
段セラミック枠体２２０の幅は、約１．０ｍｍとするの
が一番良く、その幅を１．０ｍｍ以下とした場合には、
上段セラミック枠体２２０上面に備えることの可能なメ
タライズ層２２４の幅が狭くなりすぎて、そのメタライ
ズ層２２４をヴィアフィル６０を介して下段セラミック
枠体２０下面のメタライズ層２４に該層とほぼ同一電位
に接続して接地できないことが判明した。そして、上段
セラミック枠体２２０上面と下段セラミック枠体２０下
面とのメタライズ層２２４、２４間に位置するストリッ
プ線路構造とした信号線路部分３０ａの特性インピーダ
ンスを５０Ω等に正確にマッチングさせることができな
いことが判明した。
【００５１】上記最小限の幅に形成した上段セラミック
枠体２２０は、その内方にコプレナー線路構造とした信
号線路３０内端とその両側のグランド線路５０内端との
ワイヤボンディングエリア３４、５４をそれぞれ露出さ
せて、キャビティ４０近くの下段セラミック枠体２０内
側上面に備えている。
【００５２】そして、上段セラミック枠体２２０で覆っ
た信号線路部分３０ａであって、上段セラミック枠体２
２０上面と下段セラミック枠体２０下面とのメタライズ
層２２４、２４でストリップ線路構造とした信号線路部
分３０ａと、それ以外の下段セラミック枠体２０上面に
露出させた信号線路部分３０ｂであって、下段セラミッ
ク枠体２０下面に備えたメタライズ層２４でマイクロス
トリップ線路構造とした信号線路部分３０ｂとの境界部
を伝わる高速信号の反射損失を少なく抑えるようにして
いる。
【００５３】それと共に、キャビティ４０の容積を小さ
く形成して、信号線路３０を高速信号を伝えた際のキャ
ビティ４０に生ずるキャビティ共振の周波数を高めて、
信号線路３０を高速信号を伝えた際にキャビティ共振が
生じ、信号線路３０を高速信号を伝えることが不可能と
なるのを防止している。
【００５４】図１と図２に示したパッケージは、以上の
ように構成している。
【００５５】図３ないし図５は本発明のパッケージの他
の好適な実施例を示し、図３はその一部省略平面図、図
４又は図５はその正面断面図である。以下、この図中の
パッケージを説明する。
【００５６】図のパッケージでは、図３に示したよう
に、下段セラミック枠体２０上面に、信号線路３０を、
その両側にグランド線路を介在させずに、多数本並べて
備えている。
【００５７】それと共に、図４に示したように、電子部
品４２搭載用のベース１１０を、セラミック板１０２で
形成している。セラミック板１０２は、その周囲全体を
メタライズ層１０４で連続して覆っている。そして、そ
のセラミック板１０２からなるベース１１０を、金属製
のベースと同様なグランド効果を持つ疑似メタルベース
に形成している。
【００５８】又は、図５に示したように、電子部品４２
搭載用のベース１２０を、セラミック板１１２で形成し
ている。セラミック板１１２の上下面には、メタライズ
層１１４、１１６をそれぞれ広く備えている。セラミッ
ク板１１２には、該板を上下に貫通するメタライズ導体
を充填したヴィアフィル１１８を複数本備えて、それら
のヴィアフィル１１８でセラミック板１１２上下面のメ
タライズ層１１４、１１６をそれぞれ接続している。そ
して、セラミック板１１２からなるベース１２０を、金
属製のベースと同様なグランド効果を持つ疑似メタルベ
ースに形成している。
【００５９】その他は、前述図１と図２に示したパッケ
ージと同様に構成していて、その作用も前述図１と図２
に示したパッケージとほぼ同様であり、その同一部材に
は同一符号を付し、その説明を省略する。
【００６０】
【発明の効果】以上説明したように、本発明のパッケー
ジによれば、信号線路の導体抵抗値を低く抑えて、信号
線路を高速信号を導体損失少なく伝えることができる。
【００６１】また、信号線路のストリップ線路構造とし
た信号線路部分とマイクロストリップ線路構造とした信
号線路部分との境界部を伝わる高速信号の反射損失を少
なく抑えて、それらのストリップ線路構造とした信号線
路部分とマイクロストリップ線路構造とした信号線路部
分とを連ねてなる信号線路を高速信号を伝送損失少なく
伝えることができる。
【００６２】また、特性インピーダンスが狂い易いスト
リップ線路構造とした信号線路部分を極力短く形成し
て、それ以外のマイクロストリップ線路構造とした信号
線路部分を長く形成し、それらのストリップ線路構造と
した信号線路部分とマイクロストリップ線路構造とした
信号線路部分とを連ねてなる信号線路の特性インピーダ
ンスを一定値に正確にマッチングさせて、その信号線路
を高速信号を伝送損失少なく伝えることができる。
【００６３】また、キャビティの容積を小さく形成し
て、信号線路を伝わる超高速信号等の高速信号でキャビ
ティ共振が起こるのを防いで、超高速信号等の高速信号
を信号線路を確実に伝えることができる。
【００６４】また、上段セラミック枠体上面に所定幅の
メタライズ層を備えて、そのメタライズ層を上段セラミ
ック枠体と下段セラミック枠体とに上下に貫通して備え
たメタライズ導体を充填したヴィアフィルを介して下段
セラミック枠体下面のメタライズ層とほぼ電位差なく接
続して接地し、それらのメタライズ層間に位置するスト
リップ線路構造とした信号線路部分の特性インピーダン
スを５０Ω等に正確にマッチングさせて、その信号線路
部分を高速信号を伝送損失少なく伝えることができる。
【００６５】また、上段セラミック枠体上面に所定幅の
メタライズ層を備えて、そのメタライズ層にキャップを
確実に気密に封着できる。
【図面の簡単な説明】
【図１】本発明のパッケージの一部省略平面図である。
【図２】本発明のパッケージの正面断面図である。
【図３】本発明のパッケージの一部省略平面図である。
【図４】本発明のパッケージの正面断面図である。
【図５】本発明のパッケージの正面断面図である。
【図６】従来のパッケージの一部省略平面図である。
【図７】従来のパッケージの正面断面図である。
【図８】上段セラミック枠体を細幅に形成したパッケー
ジの正面断面図である。
【図９】上段セラミック枠体を細幅に形成したパッケー
ジの正面断面図である。
【図１０】上段セラミック枠体を細幅に形成したパッケ
ージの正面断面図である。
【符号の説明】
１０ ベース ２０ 下段セラミック枠体 ２２ 上段セラミック枠体 ２４ メタライズ層 ３０ 信号線路 ３４ ワイヤボンディングエリア ４０ キャビティ ４２ 電子部品 ５０ グランド線路 ５４ ワイヤボンディングエリア ６０ ヴィアフィル ７０ キャップ １１０、１２０ ベース １０２、１１２ セラミック板 １０４、１１４、１１６ メタライズ層 １１８ ヴィアフィル ２２０ 上段セラミック枠体 ２２４ メタライズ層

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 信号線路を備えた下段セラミック枠体上
    面に前記信号線路中途部を覆う上段セラミック枠体を備
    えて電子部品収容用のキャビティ側壁を形成した電子部
    品用パッケージであって、前記下段セラミック枠体下面
    と上段セラミック枠体上面とにメタライズ層をそれぞれ
    備えて、それらのメタライズ層を前記上段セラミック枠
    体と下段セラミック枠体とに上下に貫通して備えたメタ
    ライズ導体を充填したヴィアフィルで接続してなる電子
    部品用パッケージにおいて、前記上段セラミック枠体
    を、その上面に下段セラミック枠体下面のメタライズ層
    と前記ヴィアフィルを介してほぼ電位差なく接続可能で
    ありしかもキャップを気密に封着可能であるメタライズ
    層を備えることのできる最小限の幅に形成し、かつ、前
    記上段セラミック枠体を、その内方に前記信号線路内端
    のワイヤボンディングエリアを露出させて、前記キャビ
    ティ近くの下段セラミック枠体内側上面に備えたことを
    特徴とする電子部品用パッケージ。
  2. 【請求項２】 信号線路を、その両側にグランド線路を
    並べて備えたコプレナー線路構造とした請求項１記載の
    電子部品用パッケージ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11312751A (ja) * 1998-04-27 1999-11-09 Kyocera Corp 高周波回路用パッケージ
JP2002190540A (ja) * 2000-12-20 2002-07-05 Kyocera Corp 半導体素子収納用パッケージ
JP2018146435A (ja) * 2017-03-07 2018-09-20 セイコーインスツル株式会社 赤外線センサ

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