JP2002299503A

JP2002299503A - フリップチップ実装用基板

Info

Publication number: JP2002299503A
Application number: JP2001098944A
Authority: JP
Inventors: Masaharu Ito; 正治伊東; Kenichi Maruhashi; 建一丸橋; Kazuhiro Inata; 一洋生稲; Keiichi Ohata; 恵一大畑
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2001-03-30
Filing date: 2001-03-30
Publication date: 2002-10-11
Anticipated expiration: 2021-03-30
Also published as: JP4042338B2

Abstract

(57)【要約】【課題】フリップチップ実装において、アイソレーショ
ンを劣化させる漏洩電磁波の伝搬を抑圧すること。【解決手段】フリップチップ実装では、被実装回路基板
２は信号バンプ５とグランドバンプ６とを介して、回路
面を裏返しにして第１の誘電体基板１に接続する。第１
の誘電体基板１上の伝送線路としては、信号導体３ａと
その両側のグランド導体４ａとから構成されるコプレー
ナ線路を使用する。誘電体基板１の裏面には裏面グラン
ド導体８を形成する。第１の誘電体基板１の半導体素子
２に対向する面を貫通する窪み１０を形成し、この窪み
の側壁にグランド導体４ａと裏面グランド導体８とを複
数の半円柱状の金属電極９ａで接続する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高周波で使用され
るフリップチップ実装用基板に関する。

【０００２】

【従来の技術】マイクロ波、及び、ミリ波帯の高周波モ
ジュールにおいて、フリップチップ実装は、従来のワイ
ヤ接続に比べて、接続長が非常に小さく、接続の再現性
が良いために、広く使われるようになっている。図７
に、従来のフリップチップ実装構造を示す。図７(a)は
フリップチップ実装構造を上から見た図、図７(b)は図
７(a)中一点鎖線I-I'で見た断面図、図７(c)は図７(a)
中一点鎖線J-J'で見た断面図である。フリップチップ実
装では、被実装回路基板２は信号バンプ５とグランドバ
ンプ６とを介して、回路面を裏返しにして第１の誘電体
基板1に接続される。第１の誘電体基板１上の伝送線路
としては、信号導体３ａとその両側のグランド導体４ａ
とから構成されるコプレーナ線路が使用される。誘電体
基板１の裏面には裏面グランド導体８が形成される。こ
の場合、誘電体基板１上のコプレーナ線路からの放射損
失を低減するために、グランド導体４ａと裏面グランド
導体８とを接続するビアホール７が線路に沿って列状に
複数個形成される。誘電体基板１上のコプレーナ線路か
ら入力された信号は、信号バンプ５を通って被実装回路
基板２上に形成された信号導体３ｂとその両側のグラン
ド導体４ｂとから構成されるコプレーナ線路に入力され
る。フリップチップ実装の近接効果によって、実装前の
電気的特性が変化しないように、第１の誘電体基板１の
被実装回路基板２に対向する面には窪み１０を形成し、
第１の誘電体基板１の裏面には、裏面グランド導体８を
支持するための支持基板１１を形成する。

【０００３】

【発明が解決しようとする課題】しかしながら、高周波
ではバンプ接続部によって励振された漏洩電磁波が、グ
ランド導体４ａと裏面グランド導体８とによって形成さ
れる平行平板内を伝搬することによって、入出力間のア
イソレーション特性が劣化し、特に被実装回路基板２が
高利得を有する半導体素子の場合については、不安定動
作を引き起こす問題があった。また、図８に示すような
キャビティ１７を持つパッケージに、裏面グランド導体
１８を持つ被実装回路基板２が実装された場合には、電
気的にシールドするための金属蓋１５と裏面グランド導
体１８との間を伝搬する漏洩電磁波によってアイソレー
ションが劣化する場合があった。

【０００４】

【課題を解決するための手段】本発明のフリップチップ
実装用基板は、第１の誘電体基板と、この第１の誘電体
基板の表面上に形成された信号線路と第１の誘電体基板
の表面上で前記信号線路を挟むように形成された２つの
グランド導体からなるコプレーナ線路と、第１の誘電体
基板の裏面に形成された導体層とを少なくとも有し、こ
のコプレーナ線路のグランド導体と第１の誘電体基板の
裏面の導体層が信号の伝搬方向に沿って複数個形成され
たビアホールによって接続され、第１の誘電体層の一部
に窪みが形成され、この窪みの上部にはこの窪みを覆う
ように形成された被実装回路基板が配置され、この被実
装回路基板は上述のコプレーナ線路と電気的に接続さ
れ、窪みの側壁にはコプレーナ線路のグランド導体と第
１の誘電体基板裏面に形成された導体層とを接続する導
体が形成されていることを特徴とする。

【０００５】また、特に、本発明のフリップ実装用基板
は、第１の誘電体基板の裏面に導体層を挟んで支持基板
が配置され、窪みが第１の誘電体基板を貫通して形成さ
れていても良い。

【０００６】そして、本発明では、特に、窪みの側壁に
形成された導体が部分的に形成されており、該部分的に
形成された各導体と、該導体に最も近接して形成された
導体との導体間の間隔ｌ_pが、

【０００７】

【数７】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）を満たすことが望ましい。

【０００８】更に、本発明では、窪みの側壁に形成され
た導体が部分的に形成されており、該部分的に形成され
た導体と、該導体と前記信号線路を挟んで反対側の側壁
に形成された導体のうち最も近接して形成された導体と
の間隔Ｗが、

【０００９】

【数８】（但し、c、 fはそれぞれ、光速、信号周波数）を満た
すことが望ましい。

【００１０】更に、本発明では、窪みの側壁に形成され
た導体と、該導体に最も近接して形成されたビアホール
との間隔ｌ_Sが、

【００１１】

【数９】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）を満たすことが望ましい。

【００１２】更に、本発明での特に望ましい構成とし
て、窪みが信号の伝搬方向に平行な方向の側壁と、垂直
な方向の側壁とを有する窪みであり、この窪みの側壁に
部分的に形成された複数個の導体のうち、信号の伝搬方
向に平行な方向の側壁に形成されている隣り合う各導体
の間隔ｌ_pが、

【００１３】

【数１０】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）を満たすことが望ましい。

【００１４】更に、上記構成のフリップチップ実装用基
板において、信号の伝搬方向に平行な方向の側壁の間隔
Ｗが、

【００１５】

【数１１】（但し、c、 fはそれぞれ、光速、信号周波数）を満た
すことが望ましい。

【００１６】さらに、上記構成のフリップチップ実装基
板において、信号の伝搬方向に垂直な方向の側壁に最も
近接して形成されたビアホールと、この垂直な方向の側
壁に部分的に形成された導体のうち前記ビアホールに最
も近接して形成された導体との間隔ｌ_sが、

【００１７】

【数１２】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）を満たすことが望ましい。

【００１８】さらに、前記窪みの側壁に部分的に形成さ
れた導体は半円柱状であることが望ましい。

【００１９】さらに、本発明では、上述の本発明のフリ
ップチップ実装用基板であって、第１の誘電体基板上に
第２の誘電体基板が配置され、該第２の誘電体基板には
キャビティが形成され、該キャビティには回路面を下に
して前記被実装回路基板が実装され、該被実装回路基板
の裏面には導体層が形成され、前記キャビティを覆うよ
うに裏面に導体層を有する基板が配置されたフリップチ
ップ実装用基板であって、第２の誘電体基板上には導体
層が形成され、該導体層と第１の誘電体基板上の前記グ
ランド導体とがビアホールにより接続され、前記被実装
回路基板の裏面に形成された導体層と、前記キャビティ
を覆うように形成された基板裏面の導体層との間隙に導
体を配置したことを特徴とする。

【００２０】この際、特に、前記被実装回路基板の裏面
導体層と、前記基板裏面の導体層との間隙に設ける導体
が、前記被実装回路基板の側面のうち、少なくとも信号
が入出力される側面側を覆うように形成された凹型の導
体であることが望ましい。

【００２１】

【発明の実施の形態】本発明の第１の実施の形態につい
て、図1を用いて詳細に説明する。図１(a)はフリップチ
ップ実装構造を上から見た図、図1(b)は図1(a)中の一点
鎖線A-A'で見た断面図、図１(c)は図１(a)中一点鎖線B-
B'で見た断面図である。フリップチップ実装では、ＭＭ
ＩＣ等の被実装回路基板２は信号バンプ５とグランドバ
ンプ６とを介して、回路面を裏返しにしてセラミック等
の第１の誘電体基板１に接続される。第１の誘電体基板
1上の伝送線路としては、信号導体３ａとその両側のグ
ランド導体４ａとから構成されるコプレーナ線路が使用
される。第１の誘電体基板１の裏面には裏面グランド導
体８が形成される。この場合、誘電体基板１上のコプレ
ーナ線路からの放射損失を低減するために、グランド導
体４ａと裏面グランド導体８とを接続するビアホール７
が線路に沿って列状に複数個形成される。この際、放射
を十分抑圧するために、信号の伝搬方向に平行な方向の
ビアホール7の間隔l_CPWは、数１３を満たすことが望ま
しい。また、信号の伝搬方向に垂直な方向のビアホール
７の間隔W_CPWは、コプレーナ線路の高次モードが伝搬し
ないように、数１４を満たすことが望ましい。

【００２２】

【数１３】

【００２３】

【数１４】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）

【００２４】第１の誘電体基板１上のコプレーナ線路か
ら入力された信号は、信号バンプ５を通って被実装回路
基板２上に形成された信号導体３ｂとその両側のグラン
ド導体４ｂとから構成されるコプレーナ線路に入力され
る。第１の誘電体基板１の被実装回路基板２に対向する
面を貫通する窪み１０を形成し、信号の伝搬方向に平行
な側壁において、グランド導体４ａと裏面グランド導体
８とを列状に形成した複数の半円柱状の金属電極９ａで
接続する。第１の誘電体基板１の裏面には、裏面グラン
ド導体８を支持するための支持基板１１が形成される。

【００２５】ここで、グランド導体４ａ、裏面グランド
導体８と２つの金属電極９ａとによって囲まれる領域
を、この領域と同じ断面を持つ比誘電率がε_rの誘電体
基板１が充填された導波管であると考えると、導波管の
長辺の長さ（この場合、信号の伝搬方向に平行な方向の
金属電極９ａの間隔l_p）が波長の１／２より短い場合、
電磁波は伝搬しない。また、誘電体基板１内では、波長
は真空中に比べてε_r ^-1/ ²倍になるので、間隔l_pが数１
５を満足する場合には、窪みの内側と外側とは、金属電
極９ａの列によって電気的に分離される。従って、金属
電極９ａの列は、導体面と等価と見なせるため、グラン
ド導体４b、信号導体３ｂ、裏面グランド導体８、２つ
の金属電極９ａ、２つのグランドバンプ６とによって囲
まれた窪み１０は信号の伝搬方向に延びる誘電率１の空
気を充填した導波管と見なせる。更に、信号の伝搬方向
に平行な２つの側壁の間隔Wが波長（真空中の波長に同
じ）の１／２より短い場合には、この導波管内を電磁波
は伝搬しない。従って、数１６を満たす場合には、この
導波管内を伝搬する寄生的な電磁波を遮断できるため、
ＤＣから信号周波数までの帯域において、入出力間のア
イソレーションを改善することができ、不要な共振も抑
制することができる。

【００２６】

【数１５】

【００２７】

【数１６】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）

【００２８】更に、信号の伝搬方向に垂直な窪み１０の
側壁において、グランド導体４ａと裏面グランド導体８
とを、信号導体３ａを挟むように少なくとも１組の半円
柱状の金属電極９ｂで接続する。グランド導体４ａ、裏
面グランド導体８、金属電極９ｂ、側壁に最も近接した
ビアホール７とによって囲まれる領域を、この領域と同
じ断面を持つ比誘電率がε_rの第１の誘電体基板１が充
填された導波管であると考えると、導波管の長辺の長さ
（この場合、金属電極９ｂと側壁に最も近接したビアホ
ール７との間隔l_s）が波長の１／２より短い場合、電磁
波は伝搬しない。また、第１の誘電体基板１内では、波
長は真空中に比べてε_r ^-1/2倍になるので、間隔l_sが数
１７を満足する場合には、金属電極９ｂと側壁に最も近
接したビアホール７との間から、コプレーナ線路の外側
の誘電体基板1内への漏洩を抑制できる。これにより、
グランド導体４ａと裏面グランド導体８とから形成され
る平行平板内を通って窪み１０の外側から回り込む漏洩
電磁波によるアイソレーション低下を抑圧できる。ま
た、１組の金属電極９ｂの間隔W_sは、信号の伝搬方向と
垂直なビアホールの中心間隔W_CPWより小さいことが望ま
しい。

【００２９】

【数１７】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）

【００３０】図６には、本発明による入出力間のアイソ
レーション改善効果を、ε_r=7.1、ｌ_p=0.4mm、Ｗ=1.5m
m、ｌ_s=0.3mmとした場合の解析結果を示す。従来構造に
おいては、アイソレーションは２０ｄＢ程度にまで劣化
しているが、本発明構造によると、８０ＧＨｚまで５０
ｄＢ以上確保できており、十分な改善効果が認められ
る。

【００３１】また、図２に示す本発明の第２の実施の形
態のように、第１の誘電体基板１の被実装回路基板２に
対向する面に、第１の誘電体基板１を貫通しない窪み１
０を形成した場合にも、前述の第１の実施の形態と同様
の効果が期待できる。この場合には、窪み１０が第１の
誘電体基板を貫通していないため、裏面グランド導体８
を支持する基板１１が無くても良い。

【００３２】この第２の実施の形態の構造における第１
の誘電体基板１は、複数の誘電体層から成るが、ここで
は２層から成る場合についてその製造方法を説明する。
２つの誘電体層のそれぞれについて、ビアホール７と金
属電極９ａ、９ｂのための穴をパンチングなどにより形
成し、次にその穴に金属ペーストを充填する。その後、
１つの誘電体層には、金型などを使用して窪み１０を構
成する穴を開ける。この際同時に、金属電極９ａ、９ｂ
を半分に切断することで、窪み１０の側壁に半円柱状の
導体（金属電極）が形成される。この窪み１０を形成し
た誘電体層ともう１つの誘電体層とを張り合わせること
により、貫通しない窪み１０を持つ誘電体基板１が形成
される。

【００３３】ここでは、金属電極９ａ、９ｂの形状とし
て、半円柱の例を示したが、この形状は矩形等でも良
く、特に限定されない。但し、半円柱の場合には、張り
合わせなどの加工時、及び、実装時におけるストレスに
よって、誘電体基板１にクラックが入ることを抑制でき
る。金属電極９ａ、９ｂの断面サイズ（円柱の場合、直
径）は、ビアホール７に比べて大きくても良い。大きく
した場合には、層の張り合わせのずれによる歩留まり低
下が低減される。

【００３４】また、図３には本発明の第３の実施の形態
を示す。窪み１０の側壁に、半円柱状の金属電極９ａ、
９ｂの代わりに、メッキ等でグランド導体４ａと裏面グ
ランド導体８とを接続する導体壁１２を形成することで
も、第１の実施の形態と同様の効果が期待できる。この
場合には、窪み１０の側壁が導体壁１２で覆われるた
め、電気的シールド性が高くなりアイソレーション改善
の効果がより大きいことが期待される。信号導体３ａを
挟んで両側に形成された導体壁１２はお互いに接続して
も良いが（W_S=0）、寄生容量の増大による被実装回路基
板２上のコプレーナ線路の伝送特性劣化を抑制するため
に、導体壁間の距離W_Sは下記式を満たすことが望まし
い。

【００３５】０＜Ｗ_S＜Ｗ_CPWもちろん、第１，２の実施
の形態の金属電極（導体）９ａ、９ｂと第３の実施の形
態の導体壁１２とを組み合わせた構造においても、アイ
ソレーション改善の効果は得られる。但し、第１，２の
実施の形態の構造の半円柱状の金属電極（導体）９ａ、
９ｂは、通常のビアホール形成プロセスと同様に形成で
きるため、メッキなどにより窪み１０の側壁全面に導体
壁１２を形成するよりも、容易に形成できることが期待
できる。

【００３６】図４は、本発明の第４の実施形態を示した
図である。電気的シールドの確保のため、被実装回路基
板２は、図４に示すようなキャビティ１７を持つパッケ
ージに実装される。この構造では、第１の誘電体基板１
上にキャビティ１７を構成する穴を開けた第２の誘電体
基板１３が積層され、グランドを共通化するために、第
１の誘電体基板１上のグランド導体４ａと第２の誘電体
基板１３上のグランド導体１４とは、ビアホール１９に
よって接続される。キャビティ１７上に金属蓋１５を装
着することで、被実装回路基板２は電気的にシールドさ
れる。この場合、被実装回路基板２の裏面グランド導体
１８と金属蓋１５とによって平行平板が形成され、この
間隙を漏洩電磁波が伝搬し、入出力間のアイソレーショ
ンが劣化する。これを抑制するために、裏面グランド導
体１８と金属蓋１５との間隙に導電性のペースト１６を
充填することで、間隙を伝搬する漏洩電磁波を遮断す
る。

【００３７】ここで、金属蓋１５は裏面が導体層である
基板であっても同様であり、この場合、この基板の裏面
の導体層と、裏面グランド導体１８との間を伝搬する漏
洩電磁波を遮断するために、基板裏面の導体層と裏面グ
ランド導体１８との間に導体（例えば導電性のペースト
１６）を充填すれば同様の効果が得られる。

【００３８】図5は本発明の第５の実施の形態を示した
図である。図５のように、導電性のペースト１６を使用
する代わりに、金属板をプレス加工するなどして形成し
た凹型の金属カバー２０を使用しても同様の効果が期待
できる。更に、この場合には、被実装回路基板２は金属
蓋１５に固定されないため、熱膨張係数の違いによるバ
ンプ接続部へのストレス低減が期待できる。また、この
場合には、信号の入出力部が有る被実装回路基板２の側
面が導体で覆われるため、被実装回路基板２の基板端で
の放射による損失を低減することができる。

【００３９】上記本発明の第１から第５の実施の形態で
は、信号導体３ａを介して対称にビアホール７及び金属
電極（導体）９ａ、９ｂを形成しているが、必ずしも、
対称の位置に形成する必要はない。

【００４０】ビアホール７の間隔は、一方のビアホール
に対して、信号導体３ａを介して反対側に形成されてい
る他方のビアホールのうち、その間隔が少なくとも数１
４を満たす関係にあるビアホールが存在していれば良
く、また、信号の伝搬方向に沿って形成されたビアホー
ルの間隔（必ずしも信号伝搬方向と平行に列状に形成す
る必要はない）が数１３の関係を満たすビアホールが存
在していればよい。

【００４１】また金属電極（導体）９ａ、９ｂが形成さ
れる窪みの側壁は図のように、信号の伝搬方向に平行、
垂直の側壁を有する必要はなく、例えば曲面を有する側
壁であっても良い。この場合、信号の伝搬方向に対して
一方の側壁に形成される導体９ａの間隔は数１を満たせ
ば良く、また、一方の側壁に形成される金属電極（導
体）各々と、これと信号導体３ａを介して反対側に位置
する他方の側壁に形成される金属電極（導体）との間隔
は、数２を満たす金属電極（導体）が存在していれば良
い。

【００４２】

【発明の効果】本発明によれば、被実装回路基板をフリ
ップチップ実装する構造において、実装用誘電体基板の
被実装回路基板に対向する面に窪みを形成し、この窪み
の側壁に実装用誘電体基板の表面グランド導体と裏面グ
ランド導体とを接続する導体を形成することによって、
良好な反射特性を維持しつつ入出力間のアイソレーショ
ンが改善できる。

【図面の簡単な説明】

【図１】本発明による第１の実施の形態を示す構造図
であり、(a)はフリップチップ実装構造の上面図、(b)は
一点鎖線A-A'の断面図、(c)は一点鎖線B-B'の断面図で
ある。

【図２】本発明による第２の実施の形態を示す構造図
であり、(a)はフリップチップ実装構造の上面図、(b)は
一点鎖線C-C'の断面図、(c)は一点鎖線D-D'の断面図で
ある。

【図３】本発明による第３の実施の形態を示す構造図
であり、(a)はフリップチップ実装構造の上面図、(b)は
一点鎖線E-E'の断面図、(c)は一点鎖線F-F'の断面図で
ある。

【図４】本発明による第４の実施の形態を示す構造図
であり、(a)はキャビティを有するフリップチップ実装
構造の蓋をする前の概観図、(b)は一点鎖線G-G'の断面
図、(c)は一点鎖線H-H'の断面図である。

【図５】本発明による第５の実施の形態を示す構造図
であり、(a)は一点鎖線G-G'の断面図、(b)は一点鎖線H-
H'の断面図である。

【図６】本発明の入出力間のアイソレーション改善効
果を示す特性図である。

【図７】従来例による構造図であり、(a)はフリップ
チップ実装構造の上面図、(b)は一点鎖線I-I'の断面
図、(c)は一点鎖線J-J'の断面図である。

【図８】従来例による構造図であり、(a)はキャビテ
ィを有するフリップチップ実装構造の蓋をする前の概観
図、(b)は一点鎖線K-K'の断面図である。

【符号の説明】１・・・第１の誘電体基板２・・・被実装回路基板３ａ、３ｂ・・・信号導体４ａ、４ｂ・・・グランド導体５・・・信号バンプ６・・・グランドバンプ７、１９・・・ビアホール８、１８・・・裏面グランド導体９ａ、９ｂ・・・金属電極（導体）１０・・・窪み１１・・・支持基板１２・・・導体壁１３・・・第２の誘電体基板１４・・・導体層１５・・・金属蓋１６・・・導電性ペースト１７・・・キャビティ２０・・・導体カバー

───────────────────────────────────────────────────── フロントページの続き (72)発明者生稲一洋東京都港区芝五丁目７番１号日本電気株式会社内 (72)発明者大畑恵一東京都港区芝五丁目７番１号日本電気株式会社内Ｆターム(参考） 5E338 AA02 BB02 BB13 BB25 BB75 CC02 CC06 CD01 CD13 EE13

Claims

【特許請求の範囲】

【請求項１】第１の誘電体基板と、該第１の誘電体基
板の表面上に形成された信号線路と前記第１の誘電体基
板の表面上で前記信号線路を挟むように形成された２つ
のグランド導体からなるコプレーナ線路と、前記第１の
誘電体基板の裏面に形成された導体層とを少なくとも有
し、前記コプレーナ線路のグランド導体と前記第１の誘
電体基板の裏面の導体層が信号の伝搬方向に沿って複数
個形成されたビアホールによって接続され、前記第１の
誘電体層の一部に窪みが形成され、該窪み上に被実装回
路基板が配置され、該被実装回路基板は前記コプレーナ
線路と電気的に接続され、前記窪みの側壁には、前記コ
プレーナ線路のグランド導体と前記第１の誘電体基板裏
面に形成された前記導体層とを接続する導体が形成され
ていることを特徴とするフリップチップ実装用基板。
【請求項２】前記第１の誘電体基板の裏面に前記導体
層を挟んで支持基板が配置され、前記窪みが前記第１の
誘電体基板を貫通して形成されていることを特徴とする
請求項１記載のフリップチップ実装用基板。
【請求項３】前記窪みの側壁に形成された導体が部分
的に形成されており、該部分的に形成された各導体と、
該導体に最も近接して形成された導体との導体間の間隔
ｌ_pが、【数１】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）を満たすことを特徴とする請求項
１又は２記載のフリップチップ実装用基板。
【請求項４】前記窪みの側壁に形成された導体が部分
的に形成されており、該部分的に形成された導体と、該
導体と前記信号線路を挟んで反対側の側壁に形成された
導体のうち最も近接して形成された導体との間隔Ｗが、【数２】（但し、c、 fはそれぞれ、光速、信号周波数）を満た
すことを特徴とする請求項１，２又は３のいずれかに記
載のフリップチップ実装用基板。
【請求項５】前記窪みの側壁に形成された導体と、該
導体に最も近接して形成されたビアホールとの間隔ｌ_S
が【数３】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）を満たすことを特徴とする請求項
１乃至４のいずれかに記載のフリップチップ実装用基
板。
【請求項６】前記窪みが、信号の伝搬方向に平行な方
向の側壁と、垂直な方向の側壁とを有する窪みであり、
前記導体が前記平行な方向の側壁に部分的に複数個形成
されており、各隣り合う前記導体の間隔ｌ_pが【数４】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）を満たすことを特徴とする請求項
１または２記載のフリップチップ実装用基板。
【請求項７】前記窪みが、信号の伝搬方向に平行な方
向の側壁と、垂直な方向の側壁とを有する窪みであり、
前記平行な方向の側壁の間隔Ｗが【数５】（但し、c、 fはそれぞれ、光速、信号周波数）を満た
すことを特徴とする請求項１，２，６のいずれかに記載
のフリップチップ実装用基板。
【請求項８】前記窪みが、信号の伝搬方向に平行な方
向の側壁と、垂直な方向の側壁とを有する窪みであり、
該垂直な方向の側壁に最も近接して形成されたビアホー
ルと、前記垂直な方向の側壁に部分的に形成された導体
のうち前記ビアホールに最も近接して形成された導体と
の間隔ｌ_sが【数６】（但し、c, f, ε_rはそれぞれ、光速、信号周波数、誘
電体基板の比誘電率）を満たすことを特徴とする請求項
１，２，６，７のいずれかに記載のフリップチップ実装
用基板。
【請求項９】前記窪みの側壁に部分的に形成された導
体が半円柱状であることを特徴とする請求項１乃至８の
いずれかに記載のフリップチップ実装用基板。
【請求項１０】前記第１の誘電体基板上には第２の誘電
体基板が配置され、該第２の誘電体基板にはキャビティ
が形成され、該キャビティには回路面を下にして前記被
実装回路基板が実装され、該被実装回路基板の裏面には
導体層が形成され、前記キャビティを覆うように裏面に
導体層を有する基板が配置されたフリップチップ実装用
基板であって、前記第２の誘電体基板上には導体層が形成され、該導体
層と前記第１の誘電体基板上の前記グランド導体とがビ
アホールにより接続され、前記被実装回路基板の裏面に
形成された導体層と、前記キャビティを覆うように形成
された基板裏面の導体層との間隙に導体を配置したこと
を特徴とする請求項１乃至９のいずれかに記載のフリッ
プチップ実装用基板。
【請求項１１】前記被実装回路基板の裏面導体層と、前
記基板裏面の導体層との間隙に設ける導体が、前記被実
装回路基板の側面のうち、少なくとも信号が入出力され
る側面側を覆うように形成された凹型の導体であること
を特徴とする請求項１０記載のフリップチップ実装用基
板。