JP4042338B2 - フリップチップ実装用基板 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、高周波で使用されるフリップチップ実装用基板に関する。
【０００２】
【従来の技術】
マイクロ波、及び、ミリ波帯の高周波モジュールにおいて、フリップチップ実装は、従来のワイヤ接続に比べて、接続長が非常に小さく、接続の再現性が良いために、広く使われるようになっている。図７に、従来のフリップチップ実装構造を示す。図７(a)はフリップチップ実装構造を上から見た図、図７(b)は図７(a)中一点鎖線I-I'で見た断面図、図７(c)は図７(a)中一点鎖線J-J'で見た断面図である。フリップチップ実装では、被実装回路基板２は信号バンプ５とグランドバンプ６とを介して、回路面を裏返しにして第１の誘電体基板1に接続される。第１の誘電体基板１上の伝送線路としては、信号導体３ａとその両側のグランド導体４ａとから構成されるコプレーナ線路が使用される。誘電体基板１の裏面には裏面グランド導体８が形成される。この場合、誘電体基板１上のコプレーナ線路からの放射損失を低減するために、グランド導体４ａと裏面グランド導体８とを接続するビアホール７が線路に沿って列状に複数個形成される。誘電体基板１上のコプレーナ線路から入力された信号は、信号バンプ５を通って被実装回路基板２上に形成された信号導体３ｂとその両側のグランド導体４ｂとから構成されるコプレーナ線路に入力される。フリップチップ実装の近接効果によって、実装前の電気的特性が変化しないように、第１の誘電体基板１の被実装回路基板２に対向する面には窪み１０を形成し、第１の誘電体基板１の裏面には、裏面グランド導体８を支持するための支持基板１１を形成する。
【０００３】
【発明が解決しようとする課題】
しかしながら、高周波ではバンプ接続部によって励振された漏洩電磁波が、グランド導体４ａと裏面グランド導体８とによって形成される平行平板内を伝搬することによって、入出力間のアイソレーション特性が劣化し、特に被実装回路基板２が高利得を有する半導体素子の場合については、不安定動作を引き起こす問題があった。また、図８に示すようなキャビティ１７を持つパッケージに、裏面グランド導体１８を持つ被実装回路基板２が実装された場合には、電気的にシールドするための金属蓋１５と裏面グランド導体１８との間を伝搬する漏洩電磁波によってアイソレーションが劣化する場合があった。
【０００４】
【課題を解決するための手段】
本発明のフリップチップ実装用基板は、第１の誘電体基板と、この第１の誘電体基板の表面上に形成された信号線路と第１の誘電体基板の表面上で前記信号線路を挟むように形成された２つのグランド導体からなるコプレーナ線路と、第１の誘電体基板の裏面に形成された導体層とを少なくとも有し、このコプレーナ線路のグランド導体と第１の誘電体基板の裏面の導体層が信号の伝搬方向に沿って複数個形成されたビアホールによって接続され、第１の誘電体層の一部に窪みが形成され、この窪みの上部にはこの窪みを覆うように形成された被実装回路基板が配置され、この被実装回路基板は上述のコプレーナ線路と電気的に接続され、窪みの側壁にはコプレーナ線路のグランド導体と第１の誘電体基板裏面に形成された導体層とを接続する導体が形成されていることを特徴とする。
【０００５】
また、特に、本発明のフリップ実装用基板は、第１の誘電体基板の裏面に導体層を挟んで支持基板が配置され、窪みが第１の誘電体基板を貫通して形成されていても良い。
【０００６】
そして、本発明では、特に、窪みの側壁に形成された導体が部分的に形成されており、該部分的に形成された各導体と、該導体に最も近接して形成された導体との導体間の間隔ｌpが、
【０００７】
【数７】
（但し、c, f, εrはそれぞれ、光速、信号周波数、誘電体基板の比誘電率）
を満たすことが望ましい。
【０００８】
更に、本発明では、窪みの側壁に形成された導体が部分的に形成されており、該部分的に形成された導体と、該導体と前記信号線路を挟んで反対側の側壁に形成された導体のうち最も近接して形成された導体との間隔Ｗが、
【０００９】
【数８】
（但し、c、 fはそれぞれ、光速、信号周波数）
を満たすことが望ましい。
【００１０】
更に、本発明では、窪みの側壁に形成された導体と、該導体に最も近接して形成されたビアホールとの間隔ｌSが、
【００１１】
【数９】
（但し、c, f, εrはそれぞれ、光速、信号周波数、誘電体基板の比誘電率）
を満たすことが望ましい。
【００１２】
更に、本発明での特に望ましい構成として、窪みが信号の伝搬方向に平行な方向の側壁と、垂直な方向の側壁とを有する窪みであり、この窪みの側壁に部分的に形成された複数個の導体のうち、信号の伝搬方向に平行な方向の側壁に形成されている隣り合う各導体の間隔ｌpが、
【００１３】
【数１０】
（但し、c, f, εrはそれぞれ、光速、信号周波数、誘電体基板の比誘電率）
を満たすことが望ましい。
【００１４】
更に、上記構成のフリップチップ実装用基板において、信号の伝搬方向に平行な方向の側壁の間隔Ｗが、
【００１５】
【数１１】
（但し、c、 fはそれぞれ、光速、信号周波数）
を満たすことが望ましい。
【００１６】
さらに、上記構成のフリップチップ実装基板において、信号の伝搬方向に垂直な方向の側壁に最も近接して形成されたビアホールと、この垂直な方向の側壁に部分的に形成された導体のうち前記ビアホールに最も近接して形成された導体との間隔ｌsが、
【００１７】
【数１２】
（但し、c, f, εrはそれぞれ、光速、信号周波数、誘電体基板の比誘電率）
を満たすことが望ましい。
【００１８】
さらに、前記窪みの側壁に部分的に形成された導体は半円柱状であることが望ましい。
【００１９】
さらに、本発明では、上述の本発明のフリップチップ実装用基板であって、第１の誘電体基板上に第２の誘電体基板が配置され、該第２の誘電体基板にはキャビティが形成され、該キャビティには回路面を下にして前記被実装回路基板が実装され、該被実装回路基板の裏面には導体層が形成され、前記キャビティを覆うように裏面に導体層を有する基板が配置されたフリップチップ実装用基板であって、第２の誘電体基板上には導体層が形成され、該導体層と第１の誘電体基板上の前記グランド導体とがビアホールにより接続され、前記被実装回路基板の裏面に形成された導体層と、前記キャビティを覆うように形成された基板裏面の導体層との間隙に導体を配置したことを特徴とする。
【００２０】
この際、特に、前記被実装回路基板の裏面導体層と、前記基板裏面の導体層との間隙に設ける導体が、前記被実装回路基板の側面のうち、少なくとも信号が入出力される側面側を覆うように形成された凹型の導体であることが望ましい。
【００２１】
【発明の実施の形態】
本発明の第１の実施の形態について、図1を用いて詳細に説明する。図１(a)はフリップチップ実装構造を上から見た図、図1(b)は図1(a)中の一点鎖線A-A'で見た断面図、図１(c)は図１(a)中一点鎖線B-B'で見た断面図である。フリップチップ実装では、ＭＭＩＣ等の被実装回路基板２は信号バンプ５とグランドバンプ６とを介して、回路面を裏返しにしてセラミック等の第１の誘電体基板１に接続される。第１の誘電体基板1上の伝送線路としては、信号導体３ａとその両側のグランド導体４ａとから構成されるコプレーナ線路が使用される。第１の誘電体基板１の裏面には裏面グランド導体８が形成される。この場合、誘電体基板１上のコプレーナ線路からの放射損失を低減するために、グランド導体４ａと裏面グランド導体８とを接続するビアホール７が線路に沿って列状に複数個形成される。この際、放射を十分抑圧するために、信号の伝搬方向に平行な方向のビアホール7の間隔lCPWは、数１３を満たすことが望ましい。また、信号の伝搬方向に垂直な方向のビアホール７の間隔WCPWは、コプレーナ線路の高次モードが伝搬しないように、数１４を満たすことが望ましい。
【００２２】
【数１３】
【００２３】
【数１４】
（但し、c, f, εrはそれぞれ、光速、信号周波数、誘電体基板の比誘電率）
【００２４】
第１の誘電体基板１上のコプレーナ線路から入力された信号は、信号バンプ５を通って被実装回路基板２上に形成された信号導体３ｂとその両側のグランド導体４ｂとから構成されるコプレーナ線路に入力される。第１の誘電体基板１の被実装回路基板２に対向する面を貫通する窪み１０を形成し、信号の伝搬方向に平行な側壁において、グランド導体４ａと裏面グランド導体８とを列状に形成した複数の半円柱状の金属電極９ａで接続する。第１の誘電体基板１の裏面には、裏面グランド導体８を支持するための支持基板１１が形成される。
【００２５】
ここで、グランド導体４ａ、裏面グランド導体８と２つの金属電極９ａとによって囲まれる領域を、この領域と同じ断面を持つ比誘電率がεrの誘電体基板１が充填された導波管であると考えると、導波管の長辺の長さ（この場合、信号の伝搬方向に平行な方向の金属電極９ａの間隔lp）が波長の１／２より短い場合、電磁波は伝搬しない。また、誘電体基板１内では、波長は真空中に比べてεr -1/2倍になるので、間隔lpが数１５を満足する場合には、窪みの内側と外側とは、金属電極９ａの列によって電気的に分離される。従って、金属電極９ａの列は、導体面と等価と見なせるため、グランド導体４b、信号導体３ｂ、裏面グランド導体８、２つの金属電極９ａ、２つのグランドバンプ６とによって囲まれた窪み１０は信号の伝搬方向に延びる誘電率１の空気を充填した導波管と見なせる。更に、信号の伝搬方向に平行な２つの側壁の間隔Wが波長（真空中の波長に同じ）の１／２より短い場合には、この導波管内を電磁波は伝搬しない。従って、数１６を満たす場合には、この導波管内を伝搬する寄生的な電磁波を遮断できるため、ＤＣから信号周波数までの帯域において、入出力間のアイソレーションを改善することができ、不要な共振も抑制することができる。
【００２６】
【数１５】
【００２７】
【数１６】
（但し、c, f, εrはそれぞれ、光速、信号周波数、誘電体基板の比誘電率）
【００２８】
更に、信号の伝搬方向に垂直な窪み１０の側壁において、グランド導体４ａと裏面グランド導体８とを、信号導体３ａを挟むように少なくとも１組の半円柱状の金属電極９ｂで接続する。グランド導体４ａ、裏面グランド導体８、金属電極９ｂ、側壁に最も近接したビアホール７とによって囲まれる領域を、この領域と同じ断面を持つ比誘電率がεrの第１の誘電体基板１が充填された導波管であると考えると、導波管の長辺の長さ（この場合、金属電極９ｂと側壁に最も近接したビアホール７との間隔ls）が波長の１／２より短い場合、電磁波は伝搬しない。また、第１の誘電体基板１内では、波長は真空中に比べてεr -1/2倍になるので、間隔lsが数１７を満足する場合には、金属電極９ｂと側壁に最も近接したビアホール７との間から、コプレーナ線路の外側の誘電体基板1内への漏洩を抑制できる。これにより、グランド導体４ａと裏面グランド導体８とから形成される平行平板内を通って窪み１０の外側から回り込む漏洩電磁波によるアイソレーション低下を抑圧できる。また、１組の金属電極９ｂの間隔Wsは、信号の伝搬方向と垂直なビアホールの中心間隔WCPWより小さいことが望ましい。
【００２９】
【数１７】
（但し、c, f, εrはそれぞれ、光速、信号周波数、誘電体基板の比誘電率）
【００３０】
図６には、本発明による入出力間のアイソレーション改善効果を、εr=7.1、ｌp=0.4mm、Ｗ=1.5mm、ｌs=0.3mmとした場合の解析結果を示す。従来構造においては、アイソレーションは２０ｄＢ程度にまで劣化しているが、本発明構造によると、８０ＧＨｚまで５０ｄＢ以上確保できており、十分な改善効果が認められる。
【００３１】
また、図２に示す本発明の第２の実施の形態のように、第１の誘電体基板１の被実装回路基板２に対向する面に、第１の誘電体基板１を貫通しない窪み１０を形成した場合にも、前述の第１の実施の形態と同様の効果が期待できる。この場合には、窪み１０が第１の誘電体基板を貫通していないため、裏面グランド導体８を支持する基板１１が無くても良い。
【００３２】
この第２の実施の形態の構造における第１の誘電体基板１は、複数の誘電体層から成るが、ここでは２層から成る場合についてその製造方法を説明する。２つの誘電体層のそれぞれについて、ビアホール７と金属電極９ａ、９ｂのための穴をパンチングなどにより形成し、次にその穴に金属ペーストを充填する。その後、１つの誘電体層には、金型などを使用して窪み１０を構成する穴を開ける。この際同時に、金属電極９ａ、９ｂを半分に切断することで、窪み１０の側壁に半円柱状の導体（金属電極）が形成される。この窪み１０を形成した誘電体層ともう１つの誘電体層とを張り合わせることにより、貫通しない窪み１０を持つ誘電体基板１が形成される。
【００３３】
ここでは、金属電極９ａ、９ｂの形状として、半円柱の例を示したが、この形状は矩形等でも良く、特に限定されない。但し、半円柱の場合には、張り合わせなどの加工時、及び、実装時におけるストレスによって、誘電体基板１にクラックが入ることを抑制できる。金属電極９ａ、９ｂの断面サイズ（円柱の場合、直径）は、ビアホール７に比べて大きくても良い。大きくした場合には、層の張り合わせのずれによる歩留まり低下が低減される。
【００３４】
また、図３には本発明の第３の実施の形態を示す。窪み１０の側壁に、半円柱状の金属電極９ａ、９ｂの代わりに、メッキ等でグランド導体４ａと裏面グランド導体８とを接続する導体壁１２を形成することでも、第１の実施の形態と同様の効果が期待できる。この場合には、窪み１０の側壁が導体壁１２で覆われるため、電気的シールド性が高くなりアイソレーション改善の効果がより大きいことが期待される。信号導体３ａを挟んで両側に形成された導体壁１２はお互いに接続しても良いが（WS=0）、寄生容量の増大による被実装回路基板２上のコプレーナ線路の伝送特性劣化を抑制するために、導体壁間の距離WSは下記式を満たすことが望ましい。
【００３５】
０＜ＷS＜ＷCPW
もちろん、第１，２の実施の形態の金属電極（導体）９ａ、９ｂと第３の実施の形態の導体壁１２とを組み合わせた構造においても、アイソレーション改善の効果は得られる。但し、第１，２の実施の形態の構造の半円柱状の金属電極（導体）９ａ、９ｂは、通常のビアホール形成プロセスと同様に形成できるため、メッキなどにより窪み１０の側壁全面に導体壁１２を形成するよりも、容易に形成できることが期待できる。
【００３６】
図４は、本発明の第４の実施形態を示した図である。電気的シールドの確保のため、被実装回路基板２は、図４に示すようなキャビティ１７を持つパッケージに実装される。この構造では、第１の誘電体基板１上にキャビティ１７を構成する穴を開けた第２の誘電体基板１３が積層され、グランドを共通化するために、第１の誘電体基板１上のグランド導体４ａと第２の誘電体基板１３上のグランド導体１４とは、ビアホール１９によって接続される。キャビティ１７上に金属蓋１５を装着することで、被実装回路基板２は電気的にシールドされる。この場合、被実装回路基板２の裏面グランド導体１８と金属蓋１５とによって平行平板が形成され、この間隙を漏洩電磁波が伝搬し、入出力間のアイソレーションが劣化する。これを抑制するために、裏面グランド導体１８と金属蓋１５との間隙に導電性のペースト１６を充填することで、間隙を伝搬する漏洩電磁波を遮断する。
【００３７】
ここで、金属蓋１５は裏面が導体層である基板であっても同様であり、この場合、この基板の裏面の導体層と、裏面グランド導体１８との間を伝搬する漏洩電磁波を遮断するために、基板裏面の導体層と裏面グランド導体１８との間に導体（例えば導電性のペースト１６）を充填すれば同様の効果が得られる。
【００３８】
図5は本発明の第５の実施の形態を示した図である。図５のように、導電性のペースト１６を使用する代わりに、金属板をプレス加工するなどして形成した凹型の金属カバー２０を使用しても同様の効果が期待できる。更に、この場合には、被実装回路基板２は金属蓋１５に固定されないため、熱膨張係数の違いによるバンプ接続部へのストレス低減が期待できる。また、この場合には、信号の入出力部が有る被実装回路基板２の側面が導体で覆われるため、被実装回路基板２の基板端での放射による損失を低減することができる。
【００３９】
上記本発明の第１から第５の実施の形態では、信号導体３ａを介して対称にビアホール７及び金属電極（導体）９ａ、９ｂを形成しているが、必ずしも、対称の位置に形成する必要はない。
【００４０】
ビアホール７の間隔は、一方のビアホールに対して、信号導体３ａを介して反対側に形成されている他方のビアホールのうち、その間隔が少なくとも数１４を満たす関係にあるビアホールが存在していれば良く、また、信号の伝搬方向に沿って形成されたビアホールの間隔（必ずしも信号伝搬方向と平行に列状に形成する必要はない）が数１３の関係を満たすビアホールが存在していればよい。
【００４１】
また金属電極（導体）９ａ、９ｂが形成される窪みの側壁は図のように、信号の伝搬方向に平行、垂直の側壁を有する必要はなく、例えば曲面を有する側壁であっても良い。この場合、信号の伝搬方向に対して一方の側壁に形成される導体９ａの間隔は数１を満たせば良く、また、一方の側壁に形成される金属電極（導体）各々と、これと信号導体３ａを介して反対側に位置する他方の側壁に形成される金属電極（導体）との間隔は、数２を満たす金属電極（導体）が存在していれば良い。
【００４２】
【発明の効果】
本発明によれば、被実装回路基板をフリップチップ実装する構造において、実装用誘電体基板の被実装回路基板に対向する面に窪みを形成し、この窪みの側壁に実装用誘電体基板の表面グランド導体と裏面グランド導体とを接続する導体を形成することによって、良好な反射特性を維持しつつ入出力間のアイソレーションが改善できる。
【図面の簡単な説明】
【図１】 本発明による第１の実施の形態を示す構造図であり、(a)はフリップチップ実装構造の上面図、(b)は一点鎖線A-A'の断面図、(c)は一点鎖線B-B'の断面図である。
【図２】 本発明による第２の実施の形態を示す構造図であり、(a)はフリップチップ実装構造の上面図、(b)は一点鎖線C-C'の断面図、(c)は一点鎖線D-D'の断面図である。
【図３】 本発明による第３の実施の形態を示す構造図であり、(a)はフリップチップ実装構造の上面図、(b)は一点鎖線E-E'の断面図、(c)は一点鎖線F-F'の断面図である。
【図４】 本発明による第４の実施の形態を示す構造図であり、(a)はキャビティを有するフリップチップ実装構造の蓋をする前の概観図、(b)は一点鎖線G-G'の断面図、(c)は一点鎖線H-H'の断面図である。
【図５】 本発明による第５の実施の形態を示す構造図であり、(a)は一点鎖線G-G'の断面図、(b)は一点鎖線H-H'の断面図である。
【図６】 本発明の入出力間のアイソレーション改善効果を示す特性図である。
【図７】 従来例による構造図であり、(a)はフリップチップ実装構造の上面図、(b)は一点鎖線I-I'の断面図、(c)は一点鎖線J-J'の断面図である。
【図８】 従来例による構造図であり、(a)はキャビティを有するフリップチップ実装構造の蓋をする前の概観図、(b)は一点鎖線K-K'の断面図である。
【符号の説明】
１・・・第１の誘電体基板
２・・・被実装回路基板
３ａ、３ｂ・・・信号導体
４ａ、４ｂ・・・グランド導体
５・・・信号バンプ
６・・・グランドバンプ
７、１９・・・ビアホール
８、１８・・・裏面グランド導体
９ａ、９ｂ・・・金属電極（導体）
１０・・・窪み
１１・・・支持基板
１２・・・導体壁
１３・・・第２の誘電体基板
１４・・・導体層
１５・・・金属蓋
１６・・・導電性ペースト
１７・・・キャビティ
２０・・・導体カバー
【発明の属する技術分野】
本発明は、高周波で使用されるフリップチップ実装用基板に関する。
【０００２】
【従来の技術】
マイクロ波、及び、ミリ波帯の高周波モジュールにおいて、フリップチップ実装は、従来のワイヤ接続に比べて、接続長が非常に小さく、接続の再現性が良いために、広く使われるようになっている。図７に、従来のフリップチップ実装構造を示す。図７(a)はフリップチップ実装構造を上から見た図、図７(b)は図７(a)中一点鎖線I-I'で見た断面図、図７(c)は図７(a)中一点鎖線J-J'で見た断面図である。フリップチップ実装では、被実装回路基板２は信号バンプ５とグランドバンプ６とを介して、回路面を裏返しにして第１の誘電体基板1に接続される。第１の誘電体基板１上の伝送線路としては、信号導体３ａとその両側のグランド導体４ａとから構成されるコプレーナ線路が使用される。誘電体基板１の裏面には裏面グランド導体８が形成される。この場合、誘電体基板１上のコプレーナ線路からの放射損失を低減するために、グランド導体４ａと裏面グランド導体８とを接続するビアホール７が線路に沿って列状に複数個形成される。誘電体基板１上のコプレーナ線路から入力された信号は、信号バンプ５を通って被実装回路基板２上に形成された信号導体３ｂとその両側のグランド導体４ｂとから構成されるコプレーナ線路に入力される。フリップチップ実装の近接効果によって、実装前の電気的特性が変化しないように、第１の誘電体基板１の被実装回路基板２に対向する面には窪み１０を形成し、第１の誘電体基板１の裏面には、裏面グランド導体８を支持するための支持基板１１を形成する。
【０００３】
【発明が解決しようとする課題】
しかしながら、高周波ではバンプ接続部によって励振された漏洩電磁波が、グランド導体４ａと裏面グランド導体８とによって形成される平行平板内を伝搬することによって、入出力間のアイソレーション特性が劣化し、特に被実装回路基板２が高利得を有する半導体素子の場合については、不安定動作を引き起こす問題があった。また、図８に示すようなキャビティ１７を持つパッケージに、裏面グランド導体１８を持つ被実装回路基板２が実装された場合には、電気的にシールドするための金属蓋１５と裏面グランド導体１８との間を伝搬する漏洩電磁波によってアイソレーションが劣化する場合があった。
【０００４】
【課題を解決するための手段】
本発明のフリップチップ実装用基板は、第１の誘電体基板と、この第１の誘電体基板の表面上に形成された信号線路と第１の誘電体基板の表面上で前記信号線路を挟むように形成された２つのグランド導体からなるコプレーナ線路と、第１の誘電体基板の裏面に形成された導体層とを少なくとも有し、このコプレーナ線路のグランド導体と第１の誘電体基板の裏面の導体層が信号の伝搬方向に沿って複数個形成されたビアホールによって接続され、第１の誘電体層の一部に窪みが形成され、この窪みの上部にはこの窪みを覆うように形成された被実装回路基板が配置され、この被実装回路基板は上述のコプレーナ線路と電気的に接続され、窪みの側壁にはコプレーナ線路のグランド導体と第１の誘電体基板裏面に形成された導体層とを接続する導体が形成されていることを特徴とする。
【０００５】
また、特に、本発明のフリップ実装用基板は、第１の誘電体基板の裏面に導体層を挟んで支持基板が配置され、窪みが第１の誘電体基板を貫通して形成されていても良い。
【０００６】
そして、本発明では、特に、窪みの側壁に形成された導体が部分的に形成されており、該部分的に形成された各導体と、該導体に最も近接して形成された導体との導体間の間隔ｌpが、
【０００７】
【数７】
を満たすことが望ましい。
【０００８】
更に、本発明では、窪みの側壁に形成された導体が部分的に形成されており、該部分的に形成された導体と、該導体と前記信号線路を挟んで反対側の側壁に形成された導体のうち最も近接して形成された導体との間隔Ｗが、
【０００９】
【数８】
を満たすことが望ましい。
【００１０】
更に、本発明では、窪みの側壁に形成された導体と、該導体に最も近接して形成されたビアホールとの間隔ｌSが、
【００１１】
【数９】
を満たすことが望ましい。
【００１２】
更に、本発明での特に望ましい構成として、窪みが信号の伝搬方向に平行な方向の側壁と、垂直な方向の側壁とを有する窪みであり、この窪みの側壁に部分的に形成された複数個の導体のうち、信号の伝搬方向に平行な方向の側壁に形成されている隣り合う各導体の間隔ｌpが、
【００１３】
【数１０】
を満たすことが望ましい。
【００１４】
更に、上記構成のフリップチップ実装用基板において、信号の伝搬方向に平行な方向の側壁の間隔Ｗが、
【００１５】
【数１１】
を満たすことが望ましい。
【００１６】
さらに、上記構成のフリップチップ実装基板において、信号の伝搬方向に垂直な方向の側壁に最も近接して形成されたビアホールと、この垂直な方向の側壁に部分的に形成された導体のうち前記ビアホールに最も近接して形成された導体との間隔ｌsが、
【００１７】
【数１２】
を満たすことが望ましい。
【００１８】
さらに、前記窪みの側壁に部分的に形成された導体は半円柱状であることが望ましい。
【００１９】
さらに、本発明では、上述の本発明のフリップチップ実装用基板であって、第１の誘電体基板上に第２の誘電体基板が配置され、該第２の誘電体基板にはキャビティが形成され、該キャビティには回路面を下にして前記被実装回路基板が実装され、該被実装回路基板の裏面には導体層が形成され、前記キャビティを覆うように裏面に導体層を有する基板が配置されたフリップチップ実装用基板であって、第２の誘電体基板上には導体層が形成され、該導体層と第１の誘電体基板上の前記グランド導体とがビアホールにより接続され、前記被実装回路基板の裏面に形成された導体層と、前記キャビティを覆うように形成された基板裏面の導体層との間隙に導体を配置したことを特徴とする。
【００２０】
この際、特に、前記被実装回路基板の裏面導体層と、前記基板裏面の導体層との間隙に設ける導体が、前記被実装回路基板の側面のうち、少なくとも信号が入出力される側面側を覆うように形成された凹型の導体であることが望ましい。
【００２１】
【発明の実施の形態】
本発明の第１の実施の形態について、図1を用いて詳細に説明する。図１(a)はフリップチップ実装構造を上から見た図、図1(b)は図1(a)中の一点鎖線A-A'で見た断面図、図１(c)は図１(a)中一点鎖線B-B'で見た断面図である。フリップチップ実装では、ＭＭＩＣ等の被実装回路基板２は信号バンプ５とグランドバンプ６とを介して、回路面を裏返しにしてセラミック等の第１の誘電体基板１に接続される。第１の誘電体基板1上の伝送線路としては、信号導体３ａとその両側のグランド導体４ａとから構成されるコプレーナ線路が使用される。第１の誘電体基板１の裏面には裏面グランド導体８が形成される。この場合、誘電体基板１上のコプレーナ線路からの放射損失を低減するために、グランド導体４ａと裏面グランド導体８とを接続するビアホール７が線路に沿って列状に複数個形成される。この際、放射を十分抑圧するために、信号の伝搬方向に平行な方向のビアホール7の間隔lCPWは、数１３を満たすことが望ましい。また、信号の伝搬方向に垂直な方向のビアホール７の間隔WCPWは、コプレーナ線路の高次モードが伝搬しないように、数１４を満たすことが望ましい。
【００２２】
【数１３】
【数１４】
【００２４】
第１の誘電体基板１上のコプレーナ線路から入力された信号は、信号バンプ５を通って被実装回路基板２上に形成された信号導体３ｂとその両側のグランド導体４ｂとから構成されるコプレーナ線路に入力される。第１の誘電体基板１の被実装回路基板２に対向する面を貫通する窪み１０を形成し、信号の伝搬方向に平行な側壁において、グランド導体４ａと裏面グランド導体８とを列状に形成した複数の半円柱状の金属電極９ａで接続する。第１の誘電体基板１の裏面には、裏面グランド導体８を支持するための支持基板１１が形成される。
【００２５】
ここで、グランド導体４ａ、裏面グランド導体８と２つの金属電極９ａとによって囲まれる領域を、この領域と同じ断面を持つ比誘電率がεrの誘電体基板１が充填された導波管であると考えると、導波管の長辺の長さ（この場合、信号の伝搬方向に平行な方向の金属電極９ａの間隔lp）が波長の１／２より短い場合、電磁波は伝搬しない。また、誘電体基板１内では、波長は真空中に比べてεr -1/2倍になるので、間隔lpが数１５を満足する場合には、窪みの内側と外側とは、金属電極９ａの列によって電気的に分離される。従って、金属電極９ａの列は、導体面と等価と見なせるため、グランド導体４b、信号導体３ｂ、裏面グランド導体８、２つの金属電極９ａ、２つのグランドバンプ６とによって囲まれた窪み１０は信号の伝搬方向に延びる誘電率１の空気を充填した導波管と見なせる。更に、信号の伝搬方向に平行な２つの側壁の間隔Wが波長（真空中の波長に同じ）の１／２より短い場合には、この導波管内を電磁波は伝搬しない。従って、数１６を満たす場合には、この導波管内を伝搬する寄生的な電磁波を遮断できるため、ＤＣから信号周波数までの帯域において、入出力間のアイソレーションを改善することができ、不要な共振も抑制することができる。
【００２６】
【数１５】
【数１６】
【００２８】
更に、信号の伝搬方向に垂直な窪み１０の側壁において、グランド導体４ａと裏面グランド導体８とを、信号導体３ａを挟むように少なくとも１組の半円柱状の金属電極９ｂで接続する。グランド導体４ａ、裏面グランド導体８、金属電極９ｂ、側壁に最も近接したビアホール７とによって囲まれる領域を、この領域と同じ断面を持つ比誘電率がεrの第１の誘電体基板１が充填された導波管であると考えると、導波管の長辺の長さ（この場合、金属電極９ｂと側壁に最も近接したビアホール７との間隔ls）が波長の１／２より短い場合、電磁波は伝搬しない。また、第１の誘電体基板１内では、波長は真空中に比べてεr -1/2倍になるので、間隔lsが数１７を満足する場合には、金属電極９ｂと側壁に最も近接したビアホール７との間から、コプレーナ線路の外側の誘電体基板1内への漏洩を抑制できる。これにより、グランド導体４ａと裏面グランド導体８とから形成される平行平板内を通って窪み１０の外側から回り込む漏洩電磁波によるアイソレーション低下を抑圧できる。また、１組の金属電極９ｂの間隔Wsは、信号の伝搬方向と垂直なビアホールの中心間隔WCPWより小さいことが望ましい。
【００２９】
【数１７】
【００３０】
図６には、本発明による入出力間のアイソレーション改善効果を、εr=7.1、ｌp=0.4mm、Ｗ=1.5mm、ｌs=0.3mmとした場合の解析結果を示す。従来構造においては、アイソレーションは２０ｄＢ程度にまで劣化しているが、本発明構造によると、８０ＧＨｚまで５０ｄＢ以上確保できており、十分な改善効果が認められる。
【００３１】
また、図２に示す本発明の第２の実施の形態のように、第１の誘電体基板１の被実装回路基板２に対向する面に、第１の誘電体基板１を貫通しない窪み１０を形成した場合にも、前述の第１の実施の形態と同様の効果が期待できる。この場合には、窪み１０が第１の誘電体基板を貫通していないため、裏面グランド導体８を支持する基板１１が無くても良い。
【００３２】
この第２の実施の形態の構造における第１の誘電体基板１は、複数の誘電体層から成るが、ここでは２層から成る場合についてその製造方法を説明する。２つの誘電体層のそれぞれについて、ビアホール７と金属電極９ａ、９ｂのための穴をパンチングなどにより形成し、次にその穴に金属ペーストを充填する。その後、１つの誘電体層には、金型などを使用して窪み１０を構成する穴を開ける。この際同時に、金属電極９ａ、９ｂを半分に切断することで、窪み１０の側壁に半円柱状の導体（金属電極）が形成される。この窪み１０を形成した誘電体層ともう１つの誘電体層とを張り合わせることにより、貫通しない窪み１０を持つ誘電体基板１が形成される。
【００３３】
ここでは、金属電極９ａ、９ｂの形状として、半円柱の例を示したが、この形状は矩形等でも良く、特に限定されない。但し、半円柱の場合には、張り合わせなどの加工時、及び、実装時におけるストレスによって、誘電体基板１にクラックが入ることを抑制できる。金属電極９ａ、９ｂの断面サイズ（円柱の場合、直径）は、ビアホール７に比べて大きくても良い。大きくした場合には、層の張り合わせのずれによる歩留まり低下が低減される。
【００３４】
また、図３には本発明の第３の実施の形態を示す。窪み１０の側壁に、半円柱状の金属電極９ａ、９ｂの代わりに、メッキ等でグランド導体４ａと裏面グランド導体８とを接続する導体壁１２を形成することでも、第１の実施の形態と同様の効果が期待できる。この場合には、窪み１０の側壁が導体壁１２で覆われるため、電気的シールド性が高くなりアイソレーション改善の効果がより大きいことが期待される。信号導体３ａを挟んで両側に形成された導体壁１２はお互いに接続しても良いが（WS=0）、寄生容量の増大による被実装回路基板２上のコプレーナ線路の伝送特性劣化を抑制するために、導体壁間の距離WSは下記式を満たすことが望ましい。
【００３５】
０＜ＷS＜ＷCPW
もちろん、第１，２の実施の形態の金属電極（導体）９ａ、９ｂと第３の実施の形態の導体壁１２とを組み合わせた構造においても、アイソレーション改善の効果は得られる。但し、第１，２の実施の形態の構造の半円柱状の金属電極（導体）９ａ、９ｂは、通常のビアホール形成プロセスと同様に形成できるため、メッキなどにより窪み１０の側壁全面に導体壁１２を形成するよりも、容易に形成できることが期待できる。
【００３６】
図４は、本発明の第４の実施形態を示した図である。電気的シールドの確保のため、被実装回路基板２は、図４に示すようなキャビティ１７を持つパッケージに実装される。この構造では、第１の誘電体基板１上にキャビティ１７を構成する穴を開けた第２の誘電体基板１３が積層され、グランドを共通化するために、第１の誘電体基板１上のグランド導体４ａと第２の誘電体基板１３上のグランド導体１４とは、ビアホール１９によって接続される。キャビティ１７上に金属蓋１５を装着することで、被実装回路基板２は電気的にシールドされる。この場合、被実装回路基板２の裏面グランド導体１８と金属蓋１５とによって平行平板が形成され、この間隙を漏洩電磁波が伝搬し、入出力間のアイソレーションが劣化する。これを抑制するために、裏面グランド導体１８と金属蓋１５との間隙に導電性のペースト１６を充填することで、間隙を伝搬する漏洩電磁波を遮断する。
【００３７】
ここで、金属蓋１５は裏面が導体層である基板であっても同様であり、この場合、この基板の裏面の導体層と、裏面グランド導体１８との間を伝搬する漏洩電磁波を遮断するために、基板裏面の導体層と裏面グランド導体１８との間に導体（例えば導電性のペースト１６）を充填すれば同様の効果が得られる。
【００３８】
図5は本発明の第５の実施の形態を示した図である。図５のように、導電性のペースト１６を使用する代わりに、金属板をプレス加工するなどして形成した凹型の金属カバー２０を使用しても同様の効果が期待できる。更に、この場合には、被実装回路基板２は金属蓋１５に固定されないため、熱膨張係数の違いによるバンプ接続部へのストレス低減が期待できる。また、この場合には、信号の入出力部が有る被実装回路基板２の側面が導体で覆われるため、被実装回路基板２の基板端での放射による損失を低減することができる。
【００３９】
上記本発明の第１から第５の実施の形態では、信号導体３ａを介して対称にビアホール７及び金属電極（導体）９ａ、９ｂを形成しているが、必ずしも、対称の位置に形成する必要はない。
【００４０】
ビアホール７の間隔は、一方のビアホールに対して、信号導体３ａを介して反対側に形成されている他方のビアホールのうち、その間隔が少なくとも数１４を満たす関係にあるビアホールが存在していれば良く、また、信号の伝搬方向に沿って形成されたビアホールの間隔（必ずしも信号伝搬方向と平行に列状に形成する必要はない）が数１３の関係を満たすビアホールが存在していればよい。
【００４１】
また金属電極（導体）９ａ、９ｂが形成される窪みの側壁は図のように、信号の伝搬方向に平行、垂直の側壁を有する必要はなく、例えば曲面を有する側壁であっても良い。この場合、信号の伝搬方向に対して一方の側壁に形成される導体９ａの間隔は数１を満たせば良く、また、一方の側壁に形成される金属電極（導体）各々と、これと信号導体３ａを介して反対側に位置する他方の側壁に形成される金属電極（導体）との間隔は、数２を満たす金属電極（導体）が存在していれば良い。
【００４２】
【発明の効果】
本発明によれば、被実装回路基板をフリップチップ実装する構造において、実装用誘電体基板の被実装回路基板に対向する面に窪みを形成し、この窪みの側壁に実装用誘電体基板の表面グランド導体と裏面グランド導体とを接続する導体を形成することによって、良好な反射特性を維持しつつ入出力間のアイソレーションが改善できる。
【図面の簡単な説明】
【図１】 本発明による第１の実施の形態を示す構造図であり、(a)はフリップチップ実装構造の上面図、(b)は一点鎖線A-A'の断面図、(c)は一点鎖線B-B'の断面図である。
【図２】 本発明による第２の実施の形態を示す構造図であり、(a)はフリップチップ実装構造の上面図、(b)は一点鎖線C-C'の断面図、(c)は一点鎖線D-D'の断面図である。
【図３】 本発明による第３の実施の形態を示す構造図であり、(a)はフリップチップ実装構造の上面図、(b)は一点鎖線E-E'の断面図、(c)は一点鎖線F-F'の断面図である。
【図４】 本発明による第４の実施の形態を示す構造図であり、(a)はキャビティを有するフリップチップ実装構造の蓋をする前の概観図、(b)は一点鎖線G-G'の断面図、(c)は一点鎖線H-H'の断面図である。
【図５】 本発明による第５の実施の形態を示す構造図であり、(a)は一点鎖線G-G'の断面図、(b)は一点鎖線H-H'の断面図である。
【図６】 本発明の入出力間のアイソレーション改善効果を示す特性図である。
【図７】 従来例による構造図であり、(a)はフリップチップ実装構造の上面図、(b)は一点鎖線I-I'の断面図、(c)は一点鎖線J-J'の断面図である。
【図８】 従来例による構造図であり、(a)はキャビティを有するフリップチップ実装構造の蓋をする前の概観図、(b)は一点鎖線K-K'の断面図である。
【符号の説明】
１・・・第１の誘電体基板
２・・・被実装回路基板
３ａ、３ｂ・・・信号導体
４ａ、４ｂ・・・グランド導体
５・・・信号バンプ
６・・・グランドバンプ
７、１９・・・ビアホール
８、１８・・・裏面グランド導体
９ａ、９ｂ・・・金属電極（導体）
１０・・・窪み
１１・・・支持基板
１２・・・導体壁
１３・・・第２の誘電体基板
１４・・・導体層
１５・・・金属蓋
１６・・・導電性ペースト
１７・・・キャビティ
２０・・・導体カバー
Claims (4)
- 第１の誘電体基板と、該第１の誘電体基板の表面上に形成された信号線路と前記第１の誘電体基板の表面上で前記信号線路を挟むように形成された２つのグランド導体からなるコプレーナ線路と、前記第１の誘電体基板の裏面に形成された導体層とを少なくとも有し、前記コプレーナ線路のグランド導体と前記第１の誘電体基板の裏面の導体層が前記信号線路に沿って複数個形成されたビアホールによって接続され、前記第１の誘電体層の一部に、前記第１の誘電体基板を貫通しない窪みが形成され、該窪み上に被実装回路基板が配置され、該被実装回路基板は前記コプレーナ線路と電気的に接続され、前記窪みの側壁には、前記コプレーナ線路のグランド導体と前記第１の誘電体基板裏面に形成された前記導体層とを接続する導体が、前記窪みに沿って、複数個形成されており、
前記複数個形成された前記導体の隣接する各導体間の間隔ｌ ｐ が、
かつ、
前記複数個形成された導体の内、前記窪みの対向する側壁に形成された当該導体間の最も近接した距離Ｗが、
- 前記窪みの側壁に形成された導体と、該導体に最も近接して形成されたビアホールとの間隔ｌｓが
- 前記第１の誘電体基板上には第２の誘電体基板が配置され、該第２の誘電体基板にはキャビティが形成され、該キャビティには回路面を下にして前記被実装回路基板が実装され、該被実装回路基板の前記回路面と反対側の表面には導体層が形成され、前記キャビティを覆うように、少なくとも１つの表面に導体層を有する基板が配置されたフリップチップ実装用基板であって、前記第2の誘電体基板上には導体層が形成され、該導体層と前記第１の誘電体基板上の前記グランド導体とがビアホールにより接続され、前記被実装回路基板の前記回路面と反対側の表面に形成された導体層と、前記キャビティを覆うように形成された前記基板表面の導体層との間隙に導体を配置したことを特徴とする請求項１または２に記載のフリップチップ実装用基板。
- 前記被実装回路基板の前記回路面と反対側の表面に形成された導体層と、前記キャビティを覆うように形成された前記基板表面の導体層との間隙に設ける導体が、前記被実装回路基板の側面のうち、少なくとも信号が入出力される側面を覆うように形成された凹型の導体であることを特徴とする請求項３に記載のフリップチップ実装用基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098944A JP4042338B2 (ja) | 2001-03-30 | 2001-03-30 | フリップチップ実装用基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001098944A JP4042338B2 (ja) | 2001-03-30 | 2001-03-30 | フリップチップ実装用基板 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002299503A JP2002299503A (ja) | 2002-10-11 |
| JP4042338B2 true JP4042338B2 (ja) | 2008-02-06 |
Family
ID=18952546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001098944A Expired - Fee Related JP4042338B2 (ja) | 2001-03-30 | 2001-03-30 | フリップチップ実装用基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4042338B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294693A (ja) * | 2004-04-02 | 2005-10-20 | Nippon Telegr & Teleph Corp <Ntt> | 高周波モジュール |
| JP3891996B2 (ja) * | 2004-04-30 | 2007-03-14 | Ｔｄｋ株式会社 | 導波管型導波路および高周波モジュール |
| US8035994B2 (en) | 2008-05-12 | 2011-10-11 | Mitsubishi Electric Corporation | High frequency storing case and high frequency module |
| TWI671873B (zh) * | 2018-10-30 | 2019-09-11 | 力成科技股份有限公司 | 半導體封裝結構 |
| JP2022178778A (ja) | 2021-05-21 | 2022-12-02 | 日本電気株式会社 | サンプルホルダ、および超伝導量子計算機 |
| CN114520212B (zh) * | 2022-04-20 | 2022-08-23 | 之江实验室 | 一种支持高速信号传输的宽频芯片封装结构 |
-
2001
- 2001-03-30 JP JP2001098944A patent/JP4042338B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002299503A (ja) | 2002-10-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050124 |
|
| RD01 | Notification of change of attorney |
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|
| A131 | Notification of reasons for refusal |
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|
| A521 | Written amendment |
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|
| A131 | Notification of reasons for refusal |
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|
| RD01 | Notification of change of attorney |
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|
| A521 | Written amendment |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20071023 |
|
| A61 | First payment of annual fees (during grant procedure) |
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|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111122 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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