JPH11260247A

JPH11260247A - 電界放出素子並びにその形成方法及び利用

Info

Publication number: JPH11260247A
Application number: JP301999A
Authority: JP
Inventors: Thomas Bayer; トーマス・ベイヤー; Johann Dr Greschner; ドクトル・ヨハン・グレシェナー; Samuel Kalt; サミュエル・カルト; Klaus Meissner; クラウス・メイスナー; Rudolf Paul; ルドルフ・ポール
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1998-01-09
Filing date: 1999-01-08
Publication date: 1999-09-24
Anticipated expiration: 2019-01-08
Also published as: KR19990067713A; DE19800555A1; JP3086445B2

Abstract

(57)【要約】【課題】高リーク電流など従来技術の問題を克服する
様々なタイプの電界放出素子を提供する。【解決手段】本発明による電界放出素子は、ゲート電
極により形成される各アパーチャ（５）内に構成される
複数の先端部（２）を含む。所定のゲート−陰極間電圧
が印加されると、先端部の少なくとも１つ（または複
数）が電子を真空内に放出する。先端部（２）は単結晶
シリコン（１）または多結晶シリコンから成り、全てが
ほぼ同一の高さであり、それぞれ単結晶シリコン（１）
または多結晶シリコンと絶縁体（３）との間の境界層で
終端する。この複数の先端部は特殊なリソグラフィ工程
なしに、プラズマ・エッチングにより生成される。先端
部生成工程は、任意のサイズの基板に適用できるので、
本発明の電界放出素子はフラット・パネル・ディスプレ
イに応用できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、高い電界強度に
て、固体から真空に電子を放出する効果を利用する素子
の技術分野に関する。こうした素子は通常、電界放出素
子（field emissiondevice）と呼ばれる。本発明はこの
種の素子、並びにそれらの形成方法及び利用に関する。

【０００２】

【従来の技術】電界放出素子は、例えば走査電子顕微鏡
や高性能及び高周波真空管の、及び一般に真空マイクロ
エレクトロニクス素子の電子源としての、従来の熱放出
素子を置換するために使用され得る。

【０００３】放出型フラット・パネル・ディスプレイの
技術分野において、小型の電界放出素子の利用が高い関
心を集めている。同時電子放出のために、複数の先端部
（tip）または超小型先端部（microtip）を使用し、先
端部と電極間のミクロン範囲の距離により、相当に低い
電圧の印加で高い電界強度を達成する小型の素子が、最
初にC. A. SpindtによりJournal of Applied Physics、
Vol. 39（1968）、No.7、pages 3504-3505で述べられ
た。同じ著者による幾つかの刊行物が、過去２０年に渡
って出版された。包括的なレビューが、IEEE Transacti
ons on Electron Devices、Vol. 38（1991）、No. 10、
pages 2289-2400で示されている。その上、多数の特許
がこの分野において存在する。

【０００４】典型的な電界放出素子は通常、陰極電極を
形成する導電性の電極上に配置される導電性の先端部を
含む。先端部はゲート電極により囲まれる。陰極とゲー
ト電極間に適切な電圧が印加されると、電子が真空内に
放出される。フラット・パネル・ディスプレイの分野に
おける、これらの電界放出素子のアプリケーションで
は、先端部及びゲート電極構造が、上下のガラス・プレ
ートによりカプセル化される。上側のガラス・プレート
は、陽極電極と燐光体層を含む。陰極電極と陽極電極間
に印加される電圧は、先端部により放出される電子を燐
光体層に向けて加速し、燐光体層が表示装置において通
常見られるように、可視光線を発する。ゲート電極及び
陰極電極は通常、直交するストライプ状に配置され、電
子放出先端部のマトリックスのアドレス指定を可能にす
る。通常、典型的に約３０乃至１０００の先端部のアレ
イが１画素を形成する。

【０００５】フラット・パネル・ディスプレイの発光源
としての、電界放出素子の利用の１つの問題は、複数の
先端部のいわゆる電流−電圧放出特性である。従って、
こうした素子の形成においては、プロセスの一様性が特
に要求される。なぜなら、先端部の寸法についての一様
性が、機能性に直接影響を与えるからである。放出特性
はとりわけ、先端部の半径、ゲート電極のアパーチャの
直径、チップの高さとゲート電極面間の距離などの寸法
及び先端部の清潔度、真空の質などに依存する。全ての
先端部が同一の印加電圧にて放出するために、これらの
寸法の一部は先端部間で数ｎｍの公差を守らねばならな
い。このことは、多大なプロセス技術の試みをもってし
ても達成できない。

【０００６】この窮地から抜け出す方法は、個々の電流
制限のために、先端部に一体化される直列抵抗器であ
る。欧州特許出願第ＥＰ−Ａ−０７０００６３号では、
各電子放出先端部に対応して、個々の直列抵抗器を含む
電界放出素子の構造が述べられており、そこでは直列抵
抗器が先端部自身により形成される。先端部が高抵抗を
有する第１の材料の本体と、低い仕事関数を有する第２
の材料の少なくとも部分的な被覆とを含み、第１の材料
の本体が直列抵抗器を形成し、第２の材料の被覆が電子
を放出する。明らかに、この解決法の成果、従ってコス
トは考慮されるべきものである。従って、このプロセス
は、フラット・パネル・ディスプレイにおいて重要な必
要条件となる、大きな平面基板では実用的でない。

【０００７】従来技術に従い形成される最近の素子の更
に別の欠点は、ゲート電極と陰極との間で、リーク電流
を生成することである。しばしば、これらのリーク電流
は、プロセス技術により生ぜられる。特に絶縁体及びゲ
ート金属の蒸着の間に、ゲート電極と先端部（＝陰極）
との間に、短絡回路が形成される可能性が高い。一連の
異なる素子が、高リーク電流の問題に関してテストされ
てきた。例えば、欧州特許出願第ＥＰ−Ａ−０７８９３
８２号で述べられる素子は、電子放出用の先端部を含
み、先端部が直列抵抗器を形成する第１の材料（アモル
ファスまたは多結晶シリコン）及び第２の材料（タング
ステン（Ｗ）またはモリブデン（Ｍｏ））の被覆から成
り、前記先端部が、電極を形成する円形のゲート・アパ
ーチャの中心に構成され、その表面レベルの上に突き出
す。この素子もまた、高リーク電流を示す。

【０００８】

【発明が解決しようとする課題】本発明の目的は、従来
技術の前述の幾つかの欠点、特に高リーク電流の問題を
克服する様々なタイプの電界放出素子を提供することで
ある。

【０００９】

【課題を解決するための手段】本発明の目的は、請求項
１で述べられるように、電極により形成される円形のゲ
ート・アパーチャ内に構成される、電子放出のための先
端部を含む電界放出素子により達成され、各ゲート電極
アパーチャ５内に、複数の先端部２が構成されるといっ
た特徴を有する。

【００１０】また、本発明の有利な構成が、従属請求項
で述べられる。

【００１１】更に本発明は、電界放出素子を形成する方
法及びフラット・パネル・ディスプレイにおけるそれら
の利用も含むものである。

【００１２】

【発明の実施の形態】電界放出素子を形成する方法は、
半導体プロセス技術の技術分野において一般に使用され
る、特定のリソグラフィ、付着及びエッチング・プロセ
スを使用する。S. M. Szeによる"VLSI Technology"、Mc
Graw-Hill、New York、1988では、半導体プロセス技術
の現在の標準である、ＶＬＳＩ（超大規模集積回路）技
術の理論的及び実用的な面が述べられている。

【００１３】本発明に従う素子及び構成の本質的な特徴
は、概略図及びＳＥＭ写真から容易に理解される。すな
わち、通常１μｍ乃至数μｍの直径を有する各ゲート電
極アパーチャ内に、これまでの１つの先端部の代わりに
複数の先端部が存在する。本発明の別の本質的な特徴
は、これらの先端部がリソグラフィによる単一先端プロ
セスにより形成されるのではなく、先端部の統計的な量
を提供する特定のプロセス工程により形成されることで
ある。この特徴は概略図からは把握できない。本発明に
従い形成される先端部は実際、異なる極率半径及びテー
パ角を有することができ、各ゲート電極アパーチャ内
に、先端部のこうした分布が含まれるので、明確なゲー
ト−陰極間電圧において少なくとも１つの或いは複数の
先端部が電子を放出することが保証される。既に序文の
中で述べたように、電子放出は先端部の寸法に強く依存
するので、本発明によれば、各ゲート電極アパーチャ内
に１つの先端部を正確に形成する特定のプロセス工程に
より試行する代わりに、複数の統計的に分布された先端
部により、各アパーチャ内に１つの同一の先端部を有す
ることが容易になる。

【００１４】従来技術による単一先端素子では、１ｃｍ
²内に約１×１０⁶個の先端部が形成され、これは１アパ
ーチャにつき１個の先端部が対応する。しかしながら、
本発明による素子では、１アパーチャにつき約５個乃至
５０個の、或いは更に多くの先端部が形成される。１ｃ
ｍ²当たりの総放出電流は、素子の効率にとって重要な
規準（measure）である。本発明による素子は、１ｃｍ²
当たりにつき、桁違いに多い先端部を有することができ
るので、本発明の重要な利点は、個々の先端部の低い電
流負荷により１単位面積当たり、相当大きな総放出電流
が供給され得ることである。更に別の利点は、低生産コ
スト及び相当低いリーク電流に見い出すことができる。

【００１５】本発明の最も単純な実施例では、ゲート金
属電極が絶縁層により、陰極先端から分離される。従来
技術と異なる更に重要な違いは、１ゲート電極アパーチ
ャ当たりの複数の先端部は別として、絶縁層に対する先
端部の頂部の幾何的位置である。従来技術では、先端部
の頂部が絶縁体とゲート金属間の境界層の高さレベルで
あるのに対して、本発明によれば、それらはより下方の
絶縁体と陰極間の境界層の高さレベルである。

【００１６】本発明により提案されるプロセス順序は、
前述のリーク電流を回避するために本質的である。単結
晶シリコンまたは多結晶シリコンの表面に、絶縁層、ゲ
ート金属層及びフォトレジスト層が次々と付着される。
所望の孔パターンが標準のリソグラフィによりレジスト
内に画定される。次に、ゲート金属層が構造化され、続
いて絶縁層が開口される。

【００１７】シリコン・チップの形成のため、プラズマ
・エッチング工程が適用される。プラズマ・エッチング
に関する文献では、プラズマ・エッチングにおける"草
状（grass-like）"の残留物が生じる現象について既に
報告されている。この残留物は、"ブラック・シリコン"
としても述べられている。なぜなら、草状の残留物は入
射光の大部分を吸収するので、表面が黒いように見られ
るからである。しかしながら、この草形成（grass form
ation）は、むしろ、マスクされない大きなシリコン表
面上に発生したが、本発明によれば、複数の先端部を形
成するのに、いずれの場合でも数μｍ²のあいている（f
ree）シリコン表面しか使用可能ではない。実際、これ
らの草状の残留物を回避するための助言が存在するが、
これまで各個々の先端部のための特殊なリソグラフィ工
程無しに、シリコン先端部を特定の態様にて高密度で形
成する方法が教示されてこなかった。更に、本発明に従
う利用では、可能であれば、各マイクロ先端部が同一の
高さを有することが要求され、その上、各先端部は元来
のシリコン表面から始まらねばならないのに対して、草
状のシリコンは通常、元来のシリコン表面の下から始ま
る。以下では、プラズマ・エッチング・プロセスが、個
々の素子の形成に関連して詳述される。実験により、多
結晶シリコン層の全面付着が、サブミクロンの距離を有
する先端部の再現可能な形成に通じることが確認された
（図２及び写真図４）。

【００１８】図１に示される、本発明の最も単純な実施
例を形成するため、好適には単結晶シリコン・ウエハの
半導体基板１上に、基板１の全面を覆う絶縁層３がはじ
めに成長または付着される。絶縁層３は例えば、熱酸化
により生成されるＳｉＯ₂、または化学気相蒸着（ＣＶ
Ｄ）により生成されるＳｉ₃Ｎ₄から成る。典型的な絶縁
層の厚さは、０．５μｍ乃至１μｍである。続いて、Ａ
ｕまたはＡｕ／Ｃｒの一様な層４が、電子ビーム蒸着に
より０．１μｍ乃至０．５μｍの厚さに付着され、次に
フォトレジスト層が付着される（図示せず）。フォトレ
ジスト層内に、標準のリソグラフィによりゲート電極の
ための孔パターン５が画定される。次に、ゲート金属層
４が湿式エッチング・プロセスまたは乾式エッチング・
プロセスにより構造化され、続いて絶縁層３が、選択的
湿式エッチングまたは乾式エッチングにより開口され
る。

【００１９】ゲート電極アパーチャ５内に、先端部２が
適当なプラズマ・エッチング工程により形成される。シ
リコンのプラズマ・エッチングのためのエッチング媒体
として、例えばアルゴン／Ｃｌ₂混合ガスまたはＳＦ₆／
Ｏ₂混合ガスが使用される。後者の混合ガスを使用する
場合、ＳＦ₆／Ｏ₂混合ガスが一定の酸素量を含むという
点で、先端部形成２が制御され得る。ＳＦ₆／Ｏ₂の比率
は、使用されるプラズマ・エッチング装置に依存する
が、通常は、ＳＦ₆：Ｏ₂の流量比が約９５：５の範囲で
ある。ＳＦ₆流量またはＯ₂流量はそれぞれｓｃｃｍ（立
方ｃｍ毎分）で与えられる。

【００２０】各個々の先端部のために必要な特殊なリソ
グラフィ工程無しに、前述のプラズマ・エッチングによ
り、シリコン先端部２が各ゲート電極アパーチャ５内
に、特定の態様にて高密度で生成される。要求に応じ
て、マイクロ先端部が全てほぼ同一の高さを有し、全て
の先端部の頂部が絶縁体とシリコン基板（＝陰極）間の
境界層のレベルとなる。シリコン・ウエハ背面の金属被
覆（図示せず）の付着の後、素子が完成される。

【００２１】非マスク式付着、好適にはスパッタリング
により生成される全面多結晶シリコン層内に、サブミク
ロン距離の再現可能な先端部が形成され得ることが判明
している。図２では、素子の形成が述べられ、そこでは
マイクロ先端部２が単結晶シリコン１内に形成される代
わりに、多結晶シリコン層６内に形成される。このバー
ジョンは、図１のそれと比較して、先端部がより高抵抗
となる利点を有する。その結果、各先端部が電流制限の
ための一体化された直列抵抗器を有することになる。

【００２２】図２による形成のためには、多結晶シリコ
ン層６がスパッタリングによりシリコン基板１上に生成
される。続いて、前述のように、ＳｉＯ₂またはＳｉ₃Ｎ
₄の絶縁層３が付着される。次に、ＡｕまたはＡｕ／Ｃ
ｒの一様なゲート金属層４が付着される。このゲート金
属層４は、標準のリソグラフィ及び湿式エッチングまた
は乾式エッチングにより構造化され、絶縁層３が湿式エ
ッチングまたは乾式エッチングにより開口される。先端
部は前述のように、露出された多結晶シリコン６のプラ
ズマ・エッチングによりゲート電極アパーチャ５内に生
成される。全ての先端部の頂部が、絶縁体と多結晶シリ
コン（陰極）との間の境界層の高さレベルとなる。

【００２３】従来の実施例では、ゲート電極アパーチャ
内の全ての先端部が、同一の陰極電位を有する。従っ
て、ゲート電極アパーチャ（画素）の個々のアドレス指
定が可能でない。

【００２４】図３では、複数の電界放出素子を有する構
造の概略図が示され、これは画素のアドレス指定の可能
性を有し、この理由から、放出型フラット・パネル・デ
ィスプレイ用に高い関心を集めている。その形成のため
に、陰極材料の層８が、好適にはガラスの基板７に付着
される。陰極材料としては、例えばアルミニウム、イン
ジウム・スズ酸化物またはニオブなどが好適である。層
８は標準のリソグラフィ及び湿式エッチングまたは乾式
エッチングにより構造化され、それにより最終的な素子
において陰極電極となる導電性のストライプが形成され
る。次に、半導体層６、好適には多結晶シリコン層が導
電性ストライプ上にスパッタリングされ、更に構造化さ
れる。続いて、ＳｉＯ₂などの絶縁層３及びゲート金属
層４（例えばＡｕまたはＡｕ／Ｃｒ）が付着される。図
１及び図２の素子に関連して前述したように、ゲート電
極の孔パターン５が、標準のリソグラフィ及び湿式エッ
チングまたは乾式エッチングによりゲート金属層４内に
生成される。同時に、ゲート金属もストライプを形成す
るように構造化され、これらは陰極ストライプに対し
て、９０°回転される。続いて、絶縁層３が湿式エッチ
ングまたは乾式エッチングにより開口される。図１及び
図２で述べたように、複数の先端部２が、露出された多
結晶シリコン６のプラズマ・エッチングにより、ゲート
電極アパーチャ５内に生成される。全ての先端部の頂部
が、前述のように、絶縁体と多結晶シリコンとの間の境
界層の高さレベルとなる。

【００２５】先端部がリフトオフ技術などの蒸着により
生成される従来技術と比較して、前述の方法は問題無し
に、任意の所望のサイズの基板に適用され、それ故、フ
ラット・パネル・ディスプレイ用に使用される基板に適
応され得る可能性を有する。

【００２６】更に本発明の別の利点は、前記の方法が厳
密でなしに実施され得るので、低生産コストにより高い
歩留りを達成できることである。多数の先端部は、個々
の先端部の低電流負荷により、１単位面積当たり大きな
総放出電流を保証し、従って個々の素子の寿命を伸長さ
せる。

【００２７】本発明のプロセス順序により、ゲート電極
と先端部（陰極）との間の短路（short cut）、並びに
それに関連付けられる高リーク電流が回避される。

【００２８】まとめとして、本発明の構成に関して以下
の事項を開示する。

【００２９】（１）電極により形成される円形のゲート
・アパーチャ内に構成される、電子放出のための先端部
を含み、各前記ゲート電極アパーチャ内に複数の前記先
端部が構成される、電界放出素子。（２）少なくとも５個の前記先端部が、前記ゲート電極
アパーチャ内に構成される、前記（１）記載の電界放出
素子。（３）少なくとも５０個の前記先端部が、前記ゲート電
極アパーチャ内に構成される、前記（１）または（２）
記載の電界放出素子。（４）前記先端部が単結晶シリコンまたは多結晶シリコ
ンから形成される、前記（１）乃至（３）のいずれか１
つに記載の電界放出素子。（５）単結晶シリコンの前記先端部がほぼ同一の高さで
あり、単結晶シリコン基板と絶縁体との境界層の高さレ
ベルで終端する、前記（４）記載の電界放出素子。（６）多結晶シリコンの前記先端部がほぼ同一の高さで
あり、多結晶シリコンと絶縁体との境界層の高さレベル
で終端する、前記（４）記載の電界放出素子。（７）電界放出素子を形成する方法であって、１）単結晶シリコンの基板を提供するステップと、２）前記単結晶シリコンの基板を絶縁体層により被覆す
るステップと、３）一様なゲート金属層及びフォトレジスト層を前記絶
縁体層上に付着するステップと、４）前記フォトレジスト層内にフォトリソグラフィによ
り孔パターンを生成し、湿式エッチングまたは乾式エッ
チングにより、前記孔パターンを前記ゲート金属層内に
転写するステップと、５）前記絶縁体層を湿式エッチングまたは乾式エッチン
グにより開口するステップと、６）プラズマ・エッチングにより、前記単結晶シリコン
の基板内のゲート金属アパーチャ領域内に、先端部を生
成するステップと、７）前記単結晶シリコンの基板の背面に金属被覆を付着
するステップとを含む、方法。（８）電界放出素子を形成する方法であって、１）単結晶シリコンの基板を提供するステップと、２）前記単結晶シリコンの基板の上に多結晶シリコンの
層を付着するステップと、３）前記多結晶シリコンの層を絶縁体層により被覆する
ステップと、４）一様なゲート金属層及びフォトレジスト層を前記絶
縁体層上に付着するステップと、５）前記フォトレジスト層内にフォトリソグラフィによ
り孔パターンを生成し、湿式エッチングまたは乾式エッ
チングにより、前記孔パターンを前記ゲート金属層内に
転写するステップと、６）前記絶縁体層を湿式エッチングまたは乾式エッチン
グにより開口するステップと、７）プラズマ・エッチングにより、前記多結晶シリコン
の層内のゲート金属アパーチャ領域内に先端部を生成す
るステップと、８）前記単結晶シリコンの基板の背面に金属被覆を付着
するステップとを含む、方法。（９）電界放出素子を形成する方法であって、１）ガラス基板を提供するステップと、２）前記ガラス基板上に陰極金属層を付着するステップ
と、３）前記陰極金属層上に多結晶シリコンの層を付着する
ステップとを含み、前記陰極金属層及び前記多結晶シリ
コンの層は構造化され、さらに、４）前記多結晶の層を絶縁体層により被覆するステップ
と、５）一様なゲート金属層及びフォトレジスト層を前記絶
縁体層上に付着するステップと、６）前記フォトレジスト層内にフォトリソグラフィによ
り孔パターンを生成し、湿式エッチングまたは乾式エッ
チングにより前記孔パターンを前記ゲート金属層内に転
写するステップと、７）前記絶縁体層を湿式エッチングまたは乾式エッチン
グにより開口するステップと、８）プラズマ・エッチングにより、前記多結晶シリコン
の層内のゲート金属アパーチャ領域内に先端部を生成す
るステップとを含む、方法。（１０）絶縁層として、ＳｉＯ₂の層またはＳｉ₃Ｎ₄の
層が付着される、前記（７）乃至（９）のいずれか１つ
に記載の方法。（１１）前記単結晶シリコン層及び前記多結晶シリコン
層のプラズマ・エッチングがそれぞれ、アルゴン／Ｃｌ
₂混合ガスまたはＳＦ₆／Ｏ₂混合ガスにより実行され
る、前記（７）乃至（９）のいずれか１つに記載の方
法。（１２）前記プラズマ・エッチングが、ＳＦ₆：Ｏ₂の流
量比が約９５：５のＳＦ₆／Ｏ₂混合ガスにより実行され
る、前記（１１）記載の方法。（１３）前記（１）乃至（６）のいずれか１つに記載の
電界放出素子を複数有するアレイ。（１４）前記（１）乃至（６）のいずれか１つに記載さ
れた電界放出素子を含む、放出型フラット・パネル・デ
ィスプレイ。

【図面の簡単な説明】

【図１】本発明に従って形成された電界放出素子を示す
概略断面図である。

【図２】本発明に従って形成された別の構造の電界放出
素子を示す概略断面図である。

【図３】複数の電界放出素子のアレイを示す概略断面図
である。

【図４】本願発明に従って形成された電界放出素子の構
造を示すＳＥＭ写真から書きおこした図である。

【符号の説明】

１単結晶シリコン基板２先端部３絶縁層４ゲート金属層５ゲート電極アパーチャ６多結晶シリコン層７ガラス基板８陰極金属層

───────────────────────────────────────────────────── フロントページの続き (72)発明者ドクトル・ヨハン・グレシェナードイツ、デー−72124 プレッツハウゼン、ティエルガルテンウェグ 14 (72)発明者サミュエル・カルトドイツ、デー−72760 ルートリンゲン、キンダーホルトウェグ 13 (72)発明者クラウス・メイスナードイツ、デー−71083 ヘレンベルグ、ヤーゲルストラッセ７ (72)発明者ルドルフ・ポールドイツ、デー−75397 シモスハイム、ウォルテル−フレックス−ストラッセ６

Claims

【特許請求の範囲】

【請求項１】電極により形成される円形のゲート・アパ
ーチャ内に構成される、電子放出のための先端部を含
み、各前記ゲート電極アパーチャ内に複数の前記先端部
が構成される、電界放出素子。
【請求項２】少なくとも５個の前記先端部が、前記ゲー
ト電極アパーチャ内に構成される、請求項１記載の電界
放出素子。
【請求項３】少なくとも５０個の前記先端部が、前記ゲ
ート電極アパーチャ内に構成される、請求項１または請
求項２記載の電界放出素子。
【請求項４】前記先端部が単結晶シリコンまたは多結晶
シリコンから形成される、請求項１乃至請求項３のいず
れか１つに記載の電界放出素子。
【請求項５】単結晶シリコンの前記先端部がほぼ同一の
高さであり、単結晶シリコン基板と絶縁体との境界層の
高さレベルで終端する、請求項４記載の電界放出素子。
【請求項６】多結晶シリコンの前記先端部がほぼ同一の
高さであり、多結晶シリコンと絶縁体との境界層の高さ
レベルで終端する、請求項４記載の電界放出素子。
【請求項７】電界放出素子を形成する方法であって、（１）単結晶シリコンの基板を提供するステップと、（２）前記単結晶シリコンの基板を絶縁体層により被覆
するステップと、（３）一様なゲート金属層及びフォトレジスト層を前記
絶縁体層上に付着するステップと、（４）前記フォトレジスト層内にフォトリソグラフィに
より孔パターンを生成し、湿式エッチングまたは乾式エ
ッチングにより、前記孔パターンを前記ゲート金属層内
に転写するステップと、（５）前記絶縁体層を湿式エッチングまたは乾式エッチ
ングにより開口するステップと、（６）プラズマ・エッチングにより、前記単結晶シリコ
ンの基板内のゲート金属アパーチャ領域内に、先端部を
生成するステップと、（７）前記単結晶シリコンの基板の背面に金属被覆を付
着するステップとを含む、方法。
【請求項８】電界放出素子を形成する方法であって、（１）単結晶シリコンの基板を提供するステップと、（２）前記単結晶シリコンの基板の上に多結晶シリコン
の層を付着するステップと、（３）前記多結晶シリコンの層を絶縁体層により被覆す
るステップと、（４）一様なゲート金属層及びフォトレジスト層を前記
絶縁体層上に付着するステップと、（５）前記フォトレジスト層内にフォトリソグラフィに
より孔パターンを生成し、湿式エッチングまたは乾式エ
ッチングにより、前記孔パターンを前記ゲート金属層内
に転写するステップと、（６）前記絶縁体層を湿式エッチングまたは乾式エッチ
ングにより開口するステップと、（７）プラズマ・エッチングにより、前記多結晶シリコ
ンの層内のゲート金属アパーチャ領域内に先端部を生成
するステップと、（８）前記単結晶シリコンの基板の背面に金属被覆を付
着するステップとを含む、方法。
【請求項９】電界放出素子を形成する方法であって、（１）ガラス基板を提供するステップと、（２）前記ガラス基板上に陰極金属層を付着するステッ
プと、（３）前記陰極金属層上に多結晶シリコンの層を付着す
るステップとを含み、前記陰極金属層及び前記多結晶シ
リコンの層は構造化され、さらに、（４）前記多結晶の層を絶縁体層により被覆するステッ
プと、（５）一様なゲート金属層及びフォトレジスト層を前記
絶縁体層上に付着するステップと、（６）前記フォトレジスト層内にフォトリソグラフィに
より孔パターンを生成し、湿式エッチングまたは乾式エ
ッチングにより前記孔パターンを前記ゲート金属層内に
転写するステップと、（７）前記絶縁体層を湿式エッチングまたは乾式エッチ
ングにより開口するステップと、（８）プラズマ・エッチングにより、前記多結晶シリコ
ンの層内のゲート金属アパーチャ領域内に先端部を生成
するステップとを含む、方法。
【請求項１０】絶縁層として、ＳｉＯ₂の層またはＳｉ₃
Ｎ₄の層が付着される、請求項７乃至請求項９のいずれ
か１つに記載の方法。
【請求項１１】前記単結晶シリコン層及び前記多結晶シ
リコン層のプラズマ・エッチングがそれぞれ、アルゴン
／Ｃｌ₂混合ガスまたはＳＦ₆／Ｏ₂混合ガスにより実行
される、請求項７乃至請求項９のいずれか１つに記載の
方法。
【請求項１２】前記プラズマ・エッチングが、ＳＦ₆：
Ｏ₂の流量比が約９５：５のＳＦ₆／Ｏ₂混合ガスにより
実行される、請求項１１記載の方法。
【請求項１３】請求項１乃至請求項６のいずれか１つに
記載の電界放出素子を複数有するアレイ。
【請求項１４】請求項１乃至請求項６のいずれか１つに
記載された電界放出素子を含む、放出型フラット・パネ
ル・ディスプレイ。