KR19990067713A - 전계 방출 장치, 그의 제작방법, 그의 용도 - Google Patents

Abstract

본 발명은 높은 전계 강도에서 고체로부터 진공으로 전자를 방출하는 전계 방출 장치(field emission device)의 기술분야에 관한 것이다. 본 발명은 또한 그의 제작방법과 매트릭스 어레이(matrix array), 특히 평판 표시기에서의 그의 용도에 관한 것이다.

본 발명에 따른 전계 방출 장치는 게이트(gate) 전극에 의해 형성된 각 개구(5)에 배열된 다수의 팁(tip)(2)을 포함한다. 소정의 게이트-음극 전압이 인가되면, 하나 이상의 팁이 진공으로 전자를 방출한다. 모두 거의 같은 높이를 갖는 팁(2)은 단결정질 규소(1) 또는 다결정질 규소(6)로 구성되며, 그 말단은 각각 단결정질 규소 층(1) 또는 다결정질 규소 층(6)과 절연체(3)의 하부 경계층에 위치한다.

Description

전계 방출 장치, 그의 제작방법, 그의 용도{Field emission device, method for its fabrication, and use of said device}

본 발명은 고 전계 강도로 인해 고체로부터 진공으로 전자를 방출하는 효과를 사용하는 장치의 기술적 분야에 관한 것이다. 이러한 장치를 일반적으로 전계 방출 장치라고 부른다. 본 발명은 이러한 종류의 장치, 그의 제작방법, 그의 용도에 관한 것이다.

전계 방출 장치는, 예를 들어 주사 전자 현미경, 고성능 고주파 진공관을 위한 전자원과, 일반적으로는 진공 미소전자 장치를 위한 전자원으로서 종래의 열방출 장치를 대체하기 위해 사용될 수 있다.

방출성 평판 표시기의 기술 분야에서 소형화된 전계 방출 장치의 용도가 가장 중요하다. 동시 전자 방출을 위한 다수의 팁(tip) 또는 마이크로팁(microtip)을 사용하고 수마이크론의 팁-전극 거리로 인한 상당히 낮은 전압을 인가함으로써 고 전계 강도를 획득하는 소형화된 장치는 최초로 스핀트(C. A. Spindt)의 문헌[Journal of Applied Physics, Vol. 39 (1968), No. 7, pp.3504-3505]에 기술되었다. 문헌[IEEE Transactions on Electron Devices, Vol. 38 (1991), No. 10, pp.2289-2400] 등에서 광범위한 검토가 이루어졌다. 그 밖에, 이 분야에 대한 다수의 특허가 존재한다.

전형적인 전계 방출 장치는 일반적으로 음극 전극을 형성하는 전도성 전극에 배열된 전도성 팁을 포함한다. 팁 말단은 게이트(gate) 전극에 의해 둘러싸여 있다. 음극과 게이트 전극 사이에 적당한 전압이 인가되면, 전자가 진공으로 방출된다. 평판 표시기 분야에서의 전계 방출 장치의 용도에 있어서, 팁과 게이트 전극 배열은 상부 유리판과 하부 유리판에 의해 봉입되어 있다. 상부 유리판은 양극 전극과 인광성(phosphorescent) 층을 함유한다. 음극 전극과 양극 전극 사이에 인가된 전압은 팁에 의해 방출된 전자가 인광성 층을 향하도록 촉진하고, 인광성 층은 표시기 장치에서 통상적인 가시광을 방출한다. 게이트 전극과 음극 전극은 전형적으로 직교 스트라이프로 배열되어 전자 방출 팁의 매트릭스 어드레싱(matrix addressing)이 일어난다. 전형적으로 약 30 내지 1,000개의 팁으로 이루어진 배열이 하나의 화소(pixel)를 형성하는 것이 일반적이다.

평판 표시기에서 발광원으로서 전계 방출 장치를 사용할 때의 한 문제는 다수의 팁의 소위 전류-전압 방출 특징이다. 따라서, 이러한 장치의 제작에는 공정 균일성에 대해 특별한 요건이 있는데, 그 이유는 팁 치수의 균일성은 바로 작용성에 영향을 주기 때문이다. 방출 특징은 특히 팁 반경, 게이트 전극의 개구 직경, 팁 높이와 게이트 전극 면 사이의 거리와 같은 치수, 팁의 청결함, 진공의 질 등에 좌우된다. 모든 팁이 동일한 인가 전압에서 방출하기 위하여, 상기 치수들 중 일부는 팁간의 허용차는 수 나노미터이어야 한다. 이것은 큰 공정 기술적 노력이 있어도 달성될 수 없다.

이러한 문제의 해결법은 개별 전류 한계를 위한, 팁내로 집적화된 시리얼 레지스터(serial resistor)이다. 유럽 특허출원 제 EP-A-0 700 063 호에는, 각 전자 방출 팁에 팁 자체에 의해 형성된 개별 시리얼 레지스터를 포함하는 전계 방출 장치 구조물이 기술되어 있다. 팁은 높은 저항을 갖는 제 1 물질체와 낮은 일 함수를 갖는 제 2 물질의 일부 이상의 피막을 포함하며, 제 1 물질체는 시리얼 레지스터를 형성하고, 제 2 물질의 피막은 전자를 방출한다. 일반적으로 이 해결법의 노력과 비용은 상당한 것으로 인정된다. 따라서, 이 방법은 평판 표시기에서 중요한 전제조건인 큰 평면을 갖는 기판에는 실시할 수 없다.

종래 기술에 따라 제작된 최근의 장치의 또 하나의 단점은 게이트 전극과 음극 사이의 누설 전류를 형성한다는 것이다. 이러한 누설 전류는 종종 공정 기술에 의해 초래된다. 특히 절연체와 게이트-금속의 증착중 게이트 전극과 팁(즉, 음극) 사이에 단락(short-circuit)이 일어날 가능성이 매우 높다. 높은 누설 전류의 문제에 대하여, 일련의 상이한 장치, 예를 들어 유럽 특허출원 제 EP-A-0 789 382 호에 기술된, 전자 방출을 위한 팁을 포함하는 장치를 시험하였다－이때 팁은 시리얼 레지스터를 형성하는 제 1 물질(비정질 또는 다결정질 규소)과 제 2 물질(텅스텐(W) 또는 몰리브덴(Mo))의 피막으로 구성되어 있으며, 팁은 전극을 형성하는 원형 게이트 개구의 중앙에 배열되어 있고 전극 표면 수준 위로 사출되어 있다－. 이 장치는 또한 높은 누설 전류를 나타내었다.

본 발명의 목적은 전술한 종래 기술의 몇몇 단점, 특히 높은 누설 전류의 문제를을 극복하는 각종 유형의 장치를 제공하는 것이다.

도 1은 하기의 전계 방출 장치(field emission device)의 제작방법에 따라 제조된 본 발명의 바람직한 실시양태를 나타내는 도면이다.

도 2는 전계 방출 장치의 약간 변형된 제작방법에 따라 제조된 본 발명의 다른 바람직한 실시양태를 나타내는 도면이다.

도 3은 다수의 전계 방출 장치의 배열을 개략적으로 나타내는 도면이다.

도 4는 전계 방출 장치의 주사 전자 현미경(SEM) 사진이다.

본 발명의 목적은, 특허청구범위의 제 1 항에 기술된 바와 같이, 전자 방출을 위한 팁을 포함하는 전계 방출 장치에 의해 완수된다. 팁은 전극에 의해 형성된 원형 게이트 개구내에 배열되고, 각 게이트 전극 개구(5)내에 다수의 팁(2)이 배열됨을 특징으로 한다.

본 발명의 유리한 배열은 종속항들로부터 알 수 있다.

본 발명은 또한 전계 방출 장치의 제작방법과 평판 표시기에서의 그의 용도를 포함한다.

전계 방출 장치의 제작방법은 반도체 공정 기술의 기술 분야에 일반적으로 사용되는 것과 같이 특정 리쏘그래피(lithography)를 사용하고, 증착하고, 에칭하는 공정이다. 스제(S. M. Sze)의 문헌["VLSI Technology", McGraw-Hill, New York, 1988]에는, 반도체 공정 기술의 현 표준기술로서 초고밀도 집적 회로(Very Large Scale Integration, VLSI) 기술의 이론적, 실제적 양상이 기술되어 있다.

본 발명에 따른 장치와 배열의 본질적인 특징은 개략적인 도면들과 SEM 사진으로부터 쉽게 알 수 있다. 각 게이트 전극 개구(전형적으로 직경이 1㎛ 내지 수㎛임)에는 지금까지와 같이 1개의 팁만이 아니라 다수의 팁이 있다. 본 발명의 또 하나의 본질적인 특징은 이 팁들이 리쏘그래픽 단일 팁 공정에 의해서가 아니라, 통계적인 양의 팁을 공급하는 특정 공정 단계에 의해 제작된다는 것이다. 이 특징은 개략적인 도면들로부터는 알 수 없다. 본 발명에 따라 제작된 팁은 실제로 상이한 곡률반경과 테이퍼 각(taper angle)을 가질 수 있으며, 그러한 팁의 분포가 함유된 각 게이트 전극 개구에서는 유한 게이트-음극 전압에서 적어도 1개 또는 가능하게는 수개의 팁이 전자를 방출하고 있음이 보장되어야 한다. 서두에서 이미 기술한 바와 같이, 전자 방출은 팁의 치수에 매우 의존하기 때문에, 본 발명에 따르면 다수의 통계적으로 분포된 팁의 경우 각 전극 개구에 정확히 1개의 팁을 만드는 특정 공정 단계에 의해 시도하는 것 대신에 각 개구에 1개의 동일한 팁을 갖게 하는 것이 더 쉽다.

종래 기술에 따른 단일 팁 장치에서는, 1cm²당 약 1×10⁶개의 팁이 제조될 수 있었는데 이는 개구 1개당 1개의 팁에 해당한다. 그러나, 본 발명에 따른 장치에서는, 1개당 약 5 내지 50개, 그 이상의 팁이 제조될 수 있다. 1cm²당 총 방출 전류는 장치 효율의 중요한 척도이다. 본 발명에 따른 장치는 종래보다 1cm²당 몇자리 수 이상의 팁을 가질 수 있기 때문에, 본 발명의 중요한 이점은 개별 팁의 낮은 전류 부하량에서 단위면적당 상당히 큰 총 방출 전류가 공급될 수 있다는 점에서 찾을 수 있다. 또 하나의 이점은 낮은 생산비용과 상당히 낮은 누설 전류에서 찾을 수 있다.

본 발명의 가장 간단한 실시양태에서, 게이트-금속 전극은 음극 팁으로부터 절연층에 의해 분리된다. 종래 기술과 다른 또 하나의 중요한 차이점은 전극 개구 1개당 다수의 팁이 있다는 것 외에, 절연층에 대한 팁 말단의 기하학적 위치이다. 종래 기술에서는 팁 말단이 절연체와 게이트-금속의 경계층의 높이 수준에 위치하는 반면에, 본 발명에 따르면 팁 말단은 절연체와 음극의 하부 경계층의 높이 수준에 위치한다.

본 발명에 따라 제안된 공정 순서는 전술한 누설 전류를 회피하는데 필수적이다. 단결정질 또는 다결정질 규소의 표면에 절연층, 게이트-금속 층과 포토레지스트 층을 교대로 적용한다. 원하는 정공 패턴은 표준의 리쏘그래피에 의해 레지스트에 한정된다. 그 다음, 게이트-금속 층이 구성되고, 이어서 절연층이 개방된다.

규소 팁의 제작에 있어서, 플라즈마 에칭 단계가 적용된다. 플라즈마 에칭에 대한 문헌에서는, 이미 플라즈마 에칭시의 "잔디형"(grass-like) 잔류물의 현상에 대해 보고된 바 있다. 이 잔류물은 또한 "블랙 규소"(Black Silicon)라고도 표현되는데, 그 이유는 잔디형 잔류물이 입사광을 대부분 흡수하여, 표면이 검게 보이기 때문이다. 그러나, 이러한 잔디 형성은 바람직하게는 비차폐된 큰 규소 표면에서 일어나지만, 본 발명에 따르면 다수 팁의 형성에 있어서 각 경우에 자유 규소 표면의 수 ㎛²만이 이용될 수 있다. 이러한 잔디형 잔류물을 피하는 방법이 실로 필요하지만, 현재까지 각 개별 팁에 대하여 특별한 리쏘그래피 단계 없이 특정 방식으로 고밀도 규소 팁을 제공하면서 제작하는 방법에 대해서는 교시된 바 없다. 또한, 본 발명에 따르면 각 마이크로팁은 가능하다면 동일한 높이를 가져야 하고, 그밖에 원래의 규소 표면에서 시작되어야 하는 반면에, 잔디형 규소는 일반적으로 원래의 규소 표면 아래에서 시작한다. 플라즈마 에칭 공정은 개별 장치의 제작과 관련하여 이후 상세히 기술될 것이다. 또한, 다결정질 규소 층의 전면 적용에 의해 초미세(submicron) 거리를 갖는 재현성있는 팁 형성을 달성할 수 있음이 실험에 의해 확인되었다(도 2와 도 4의 SEM 사진).

도 1에 도시된 장치인 본 발명의 가장 간단한 실시양태를 제작하는데 있어서, 맨처음에는 반도체 기판(1), 바람직하게는 단결정질 규소 웨이퍼에 맨처음에는 기판(1)의 전 표면을 덮는 절연층(3)이 성장 또는 증착된다. 절연층(3)은, 예를 들어 열적 산화에 의해 생성된 SiO₂또는 화학증착(CVD)에 의해 생성된 Si₃N₄로 구성될 수도 있다. 전형적인 절연층 두께는 0.5 내지 1㎛이다. 이어서, 전자 빔 증발에 의해 Au 또는 Au/Cr의 균일한 층(4)이 0.1 내지 0.5㎛의 두께로 적용되고, 그 다음, 포토레지스트 층이 적용된다(도시되지는 않음). 포토레지스트 층에서, 게이트 전극의 정공 패턴(5)은 표준의 리쏘그래피에 의해 한정된다. 그 다음, 게이트-금속 층(4)은 습식 에칭 또는 건식 에칭 공정에 의해 구성되고, 이어서 절연층(3)은 선택적 습식 에칭 또는 건식 에칭에 의해 개방된다.

전극 개구(5)내의 팁(2)은 적합한 플라즈마 에칭 단계에 의해 제조된다. 규소의 플라즈마 에칭을 위한 에칭 매질로서, 예를 들어 아르곤/Cl₂ ^-또는 SF₆/O₂혼합물이 사용될 수 있다. SF₆/O₂혼합물을 사용하는 경우에는, SF₆/O₂혼합물이 유한량의 산소를 함유하기 때문에, 예를 들어 팁 형성(2)을 제어할 수 있다. SF₆/O₂의 비는 그때 사용되는 플라즈마 에칭 장치에 좌우되지만, 전형적으로 SF₆과 O₂의 유동비는 95:5이다－이때 SF₆또는 O₂유량은 각각 sccm으로 제공된다－.

전술된 플라즈마 에칭에 의해 규소 팁(2)은 각 전극 개구(5)에서 각 개별 팁에 필요한 특별한 리쏘그래피 단계없이 특정 방식으로 고밀도를 제공하며 제공된다. 요구되는 바와 같이, 모든 마이크로팁은 거의 동일한 높이를 가지며, 모든 팁 말단은 절연체/규소 기판(즉, 음극)의 경계층의 수준에 위치한다. 규소 웨이퍼 배면의 금속화물(도시되지 않음)을 적용하면, 장치는 완성된다.

비차폐된 적용, 바람직하게는 스퍼터링에 의해 생성된 전면 다결정질 규소 층에서, 초미세 거리의 재생가능한 팁이 또한 제조될 수 있음이 발견되었다. 도 2에는, 단결정질 규소 층(1)에 형성되는 대신에 마이크로팁(2)이 다결정질 규소 층(6)에 형성된 장치의 제작이 도시되어 있다. 이 방법을 도 1의 방법과 비교할 때, 훨씬 더 고저항의 팁을 제조할 수 있다는 이점이 있다. 그 결과, 각 팁은 전류 한계에 대해 집적된 시리얼 레지스터를 갖는다.

도 2에 따른 제작방법에 있어서, 스퍼터링에 의해 규소 기판(1)에 다정질 규소 층(6)이 생성된다. 이어서, 전술한 바와 같이, SiO₂또는 Si₃N₄의 절연층(3)이 적용된다. 그 다음, Au 또는 Au/Cr의 균일한 게이트-금속 층(4)이 적용된다. 게이트-금속 층(4)은 표준의 리쏘그래피와 습식 에칭 또는 건식 에칭에 의해 구성되며, 절연층(3)은 습식 에칭 또는 건식 에칭에 의해 개방된다. 팁은, 전술한 바와 같이, 노출된 다결정질 규소(6)의 플라즈마 에칭에 의해 게이트 전극 개구(5)에 제조된다. 모든 팁 말단은 절연체와 다결정질 규소(즉, 음극)의 경계층의 높이 수준에 위치한다.

지금까지 기술한 실시양태들에서, 모든 게이트 전극 개구내의 모든 팁은 동일한 음극 전위를 갖는다. 따라서, 게이트 전극 개구(화소)의 개별적인 어드레싱이 불가능하다.

도 3에는 다수의 전계 방출 장치를 갖는 배열이 개략적으로 도시되어 있는데, 이 배열은 화소 어드레싱의 가능성을 가지며, 이러한 이유로 방출성 평판 표시기에 있어서 가장 중요하다. 그 제작에 있어서, 기판(7), 바람직하게는 유리로 된 기판에 음극 물질 층(8)이 적용된다. 음극 물질로서는, 예를 들어 알루미늄, 인듐-주석 산화물 또는 니오브 등과 같은 금속이 적합하다. 층(8)은 표준의 리쏘그래피와 습식 에칭 또는 건식 에칭에 의해 구성되어, 최종 장치에서 음극 전극인 전도성 스트라이프를 형성한다. 그 다음, 반도체 층(6), 바람직하게는 다결정질 규소 층이 전도성 스트라이프상에 스퍼터링되어 구성된다. 이어서, SiO₂의 절연층(3)과 게이트-금속 층(4), 예를 들어 Au 또는 Au/Cr이 적용된다. 도 1와 도 2를 참조하여 장치에 대하여 기술한 바와 같이, 게이트 전극 정공 패턴(5)은 표준의 리쏘그래피와 습식 에칭 또는 건식 에칭에 의해 게이트-금속 층(4)에 생성된다. 동시에, 게이트-금속이 또한 구성되어, 음극 스트라이프에 대하여 90°회전된 스트라이프를 형성할 수 있다. 이어서, 습식 에칭 또는 건식 에칭에 의해 절연층(3)이 개방된다. 도 1과 도 2에 기술된 바와 같이, 노출된 다결정질 규소(6)의 플라즈마 에칭에 의해 게이트 전극 개구(5)에 다수의 팁(2)이 생성된다. 모든 팁 말단은, 전술한 바와 같이, 절연체와 다결정질 규소의 경계층의 높이 수준에 위치한다.

일종의 리프트-오프(lift-off) 기술로 증발에 의해 팁을 제조하는 종래 기술에 비하여, 본 발명의 방법은 아무 문제없이 목적하는 크기의 기판, 따라서 평판 표시기에 사용될 수 있는 기판에 적용할 수 있는 가능성을 갖는다.

본 발명의 또 하나의 이점은, 본 발명의 방법이 문제없이 사용될 수 있고, 낮은 생산비용으로도 높은 수율을 얻을 수 있다는 것이다. 다수의 팁에 의해 개별 팁의 단위면적당 큰 총 방출 전류와 낮은 전류 부하량이 확보되어, 개별 장치의 수명이 증가한다.

공정 순서에 의해 게이트 전극과 팁(즉, 음극) 사이의 단락이 회피되고, 그와 관련된 높은 누설 전류도 회피된다.

Claims (14)

1. 각 게이트(gate) 전극 개구(5)내에 다수의 팁(tip)(2)이 배열됨을 특징으로 하는, 전극에 의해 형성된 원형 게이트 개구내에 배열된 전자 방출을 위한 팁을 포함하는 전계 방출 장치(field emission device).
2. 제 1 항에 있어서,

   각 게이트 전극 개구(5)내에 5개 이상의 팁이 배열됨을 특징으로 하는 전계 방출 장치.
3. 제 1 항 또는 제 2 항에 있어서,

   각 게이트 전극 개구(5)내에 50개 이상의 팁이 배열됨을 특징으로 하는 전계 방출 장치.
4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,

   단결정질 규소(1) 또는 다결정질 규소(6)로부터 팁(2)이 형성됨을 특징으로 하는 전계 방출 장치.
5. 제 4 항에 있어서,

   단결정질 규소(1)의 팁(2)이 단결정질 규소 기판(1)과 절연체(3)의 경계층의 높이 수준에서 거의 같은 높이를 가지고 그 높이 수준에 팁의 말단이 위치함을 특징으로 하는 전계 방출 장치.
6. 제 4 항에 있어서,

   다결정질 규소(6)의 팁(2)이 다결정질 규소(6)와 절연체(3)의 경계층의 높이 수준에서 거의 같은 높이를 가지고 그 높이 수준에 팁의 말단이 위치함을 특징으로 하는 전계 방출 장치.
7. 하기 ① 내지 ⑦ 단계를 포함하는, 전계 방출 장치의 제작방법:

   ① 단결정질 규소의 기판(1)을 제공하는 단계;

   ② 단결정질 규소의 기판(1)을 절연체 층(3)으로 피복하는 단계;

   ③ 절연체 층(3)에 균일한 게이트-금속 층(4)과 포토레지스트 층을 적용하는 단계;

   ④ 레지스트 층에 포토리쏘그래피(photolithography)에 의해 정공 패턴을 만들고, 이를 습식 에칭 또는 건식 에칭에 의해 게이트-금속 층(4)으로 전사하는 단계;

   ⑤ 습식 에칭 또는 건식 에칭에 의해 절연체 층(3)을 개방하는 단계;

   ⑥ 게이트-금속 개구(5)의 구역에서 플라즈마 에칭에 의해 단결정질 규소의 기판(1)에 팁(2)을 생성하는 단계;

   ⑦ 단결정질 규소의 기판(1)에 배면 금속화물을 적용하는 단계.
8. 제 7 항에 있어서,

   단계 ①㉠으로서, 단결정질 규소의 기판(1)에 다결정질 규소의 층(6)을 적용하고, 단계 ②㉠으로서, 그 층을 절연체 층(3)으로 피복하고, 이어서 상기 ③ 내지 ⑤ 단계를 다시 계속하고, ⑥ 단계 대신에 ⑥㉠ 단계로서, 게이트-금속 개구(5) 구역에서 플라즈마 에칭에 의해 다결정질 규소의 층(6)에 팁(2)을 생성함을 특징으로 하는 방법.
9. 제 7 항에 있어서,

   전계 방출 장치의 배열을 제작하기 위하여, 유리 기판(7)에 음극-금속 층(8)을 적용하고, 그 층을 다결정질 규소의 층(6)으로 피복하고, 두 층을 구성하고, 이어서 상기 ③ 내지 ⑤ 단계를 다시 계속하고, 게이트-금속 개구(5) 구역에서 플라즈마 에칭에 의해 다결정질 규소의 층(6)에 팁(2)을 생성함을 특징으로 하는 방법.
10. 제 7 항 내지 제 9 항 중 어느 한 항에 있어서,

    절연체 층(3)으로서 SiO₂의 층 또는 Si₃N₄의 층이 적용됨을 특징으로 하는 방법.
11. 제 10 항에 있어서,

    단결정질 규소 층(1)의 플라즈마 에칭과 다결정질 규소 층(6)의 플라즈마 에칭을 각각 아르곤/Cl₂ ^-또는 SF₆/O₂혼합물로 수행함을 특징으로 하는 방법.
12. 제 11 항에 있어서,

    단결정질 규소와 다결정질 규소의 플라즈마 에칭을 유동비 약 95:5의 SF₆와 O₂의 혼합물로 수행함을 특징으로 하는 방법.
13. 다수의 전계 방출 장치를 갖는 어레이(array)에 사용하기 위한, 제 1 항 내지 제 6 항 중 어느 한 항에 따른 전계 방출 장치의 용도.
14. 방출성 평판 표시기에 사용하기 위한, 제 13 항에 따른 다수의 전계 방출 장치를 갖는 어레이의 용도.