KR100405886B1 - 전계전자방출물질과그제조방법및그물질을이용한소자 - Google Patents

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Abstract

전계 전자 방출 물질은, 도전성 기판(13, 14)과, 그 위에 배열된 적어도 하나의 도전성 입자를 포함하며, 이 도전성 입자는 절연성 무기 물질(예컨대 글라스)에 파묻히거나, 그 안에 형성되거나, 또는 그 절연성 무기 물질로 코팅된다. 절연 물질의 제1 두께는 각 입자(11)와 기판(13, 14) 사이로 한정되고, 절연 물질의 제2 두께는 그 입자(11)와 그 물질이 도포된 주위 사이로 한정된다. 제1 및 제2 두께 사이의 각 입자(11)의 높이는 각 두께(15)보다 크다. 충분한 전계를 가하면, 각 두께(15)는 도전성 채널을 제공하여 입자들(11)로부터의 전자 방출이 발생되도록 한다. 절연성 무기 물질(12)의 사용으로 인하여, 놀랍게도 좋은 안정성 및 동작 특성이 얻어진다. 입자들(11)은, 전자 방출 물질(11, 12)이 프린팅법을 포함한 여러 가지 방법들에 의해 매우 적은 비용으로 기판(13, 14)에 부착될 수 있도록 비교적 작을 수도 있다.

Description

전계 전자 방출 물질과 그 제조방법 및 그 물질을 이용한 소자
일반적인 전계 전자 방출에 있어서, 물질 표면에서의 높은 전계, 예컨대 약 3×109Vm-1정도로 높은 전계는 전자들이 양자 역학적 터널링에 의해 그 물질을 이탈할 수 있는 정도로까지 표면 전위 장벽의 두께를 감소시킨다. 필요한 조건들은 거시적인(macroscopic) 전계를 집중시킬 수 있는 원자적으로 뾰족한 점들을 이용하여 실현될 수 있다. 또한, 일함수가 낮은 표면을 사용하면 전계 전자 방출 전류를 더욱 증가시킬 수 있다. 이와 같은 전계 전자 방출의 측정 규준(metrics)은 잘 알려진 파울러-노드하임(Fowler-Nordheim) 방정식에 의해 기술된다.
팁(tip)에 기초한 에미터(이 용어는 뾰족한 점(팁)으로부터의 전계 전자 방출을 이용하는 전자 에미터 및 에미터 어레이를 뜻한다)에 관해 상당한 양의 선행 기술이 있다. 이 기술에서 작업자들의 주된 목적은, 구멍(게이트)을 갖는 전극을 각 단일 방출 팁으로부터 1㎛ 이내의 거리에 위치시켜서, 100V 또는 그 보다 작은 전위차를 가함으로써, 요구되는 높은 전계가 형성되도록 하는데 있었으며, 이 때이와 같은 에미터들을 게이티드 에레이(gated array)라 부른다. 이를 최초로 실용화시킨 사람은 캘리포니아의 스탠포드 연구소의 스핀드트(C A Spindt)이다(J.Appl.Phys.39(7), 3504-3505, 1968). 스핀드트의 어레이는 몰리브데늄(Mo) 방출 팁을 사용하였으며, 이 몰리브데늄 방출 팁은 자기 마스킹(self masking) 기법을 사용하여, 실리콘(Si) 기판 위에 형성된 실리콘 산화층(SiO2층)을 원기둥 모양으로 파서 그 안에 진공 증착법(vacuum evaporation)으로 금속을 증착시킴으로써 제조되었다.
1970년대에, 유사한 구조를 제조하기 위한 다른 대안은, 배향 고형화된 공융 합금(DSE 합금; Directionally Solidified Eutectic alloys)의 사용이었다. DSE 합금은 어떤 상(phase)의 기질(matrix) 내에 다른 상이 정렬된 파이버(fibres)의 형태를 이루며 존재한다. 그 기질은 파이버가 돌출되어 남아 있도록 에치 백(etch back)될 수 있다. 식각이 이루어진 후에, 순차적인 진공 증착법에 의하여 절연층 및 도전층을 증착함으로써 게이트 구조를 제조한다. 팁 위에 증착된 물질은 마스크로 작용하여서, 돌출된 파이버 주위로 고리형 간격을 남긴다.
첨부된 개략도인 도 1 및 도 2를 참조하여 선행 기술에 관하여 보다 더 설명하기로 한다. 도 1은 전계 전자 방출 표시소자(FED)의 기본 구성을 나타내 보인 도면이며, 도 2는 다른 전계 전자 방출 표시소자의 개념적 배열을 나타내 보인 도면이다.
중요한 접근은 실리콘 마이크로-공학을 이용한 게이티드 어레이를 만드는 것이다. 이 기술을 이용한 전계 전자 방출 표시소자가 세계적으로 많은 기관들의 관심 속에 오늘날에도 제조되고 있다. 도 1은 그와 같은 표시소자의 기본 구성을 나타내 보인 것으로서, 게이트 전극(2)에 가해진 양의 포텐셜에 의해 전계 전자 방출 전류가 점(1)들로부터 추출된다. 그 추출된 전자들은, 보다 높은 양의 포텐셜에 의해, 전면 기판(front plate)의 도전성 스트라이프(3) 위에 패턴된 형광체 쪽으로 가속된다. 픽셀들은 상호 교차되어 배열된 수평 및 수직축 상의 스트라이프를 여기함으로써 어드레스 지정을 받는다. 이 소자는 주변이 실링되고 진공화된다.
점에 기초한 모든 방출 시스템에서의 주요한 문제점은, 이온 충격, 높은 전류에서의 오믹 열에 의한 손상 및 소자에서의 전기적인 파괴에 의한 파국적인 손상이 발생하기 쉽다는 점이다. 따라서, 대면적의 표시소자를 제조하는 것은 어려우며 많은 비용이 필요하다.
약 1985년 쯤에, 대면적의 필드 에미터를 제공하기 위하여, 다이아몬드 박막이 수소-메탄 분위기에서 가열된 기판 상에 성장될 수 있다는 사실이 발견되었다.
1991년에는, 왕(Wang) 등에 의해 3MVm-1의 낮은 전계에서도 넓은 영역의 다이아몬드 박막으로부터 전계 전자 방출 전류가 발생될 수 있다는 보고가 발표되었다(Electron. Lett, 1991, 27, pp1459-1461). 이와 같은 결과는 다이아몬드의 (111)면의 음의 전자 친화도(NEA)와, 부분적이고 우발적인 흑연 함유물의 높은 밀도와의 조합에 의한 것이라고 믿어진다(Xu, Latham and Tzeng : Electron, Lett. 1993, 29, pp 1596-1159).
현재에는, 레이저 용발법(laser ablation) 및 이온 빔 기법을 사용하여 실온에서도 기판 상에 고함량의 다이아몬드의 코팅을 성장시킬 수 있다. 그러나, 이러한 모든 프로세스들은 값비싼 장비를 사용한다.
미국의 SI Diamond사는 전자 소스로서 아몰픽 다이아몬드(Amorphic Diamond)로 불리는 물질을 사용한 전계 전자 방출 표시소자를 기술한 바 있다. 다이아몬드 코팅 기술은 텍사스 대학으로부터 라이센스를 받는다. 그 물질은 기판 상에 흑연을 레이저 용발함으로써 제조된다. 도 2는 그와 같은 표시소자의 개념적인 배열을 나타낸다. 기판(4)에는 아몰픽 다이아몬드 에미터 패치(6)들이 형성된 도전성 스트라이프(5)들이 형성된다. 전면 기판(8)에는 형광체 패턴(미도시)이 형성된 투명한 도전성 트랙(7)들이 형성된다. 픽셀들은 교차된 막대 방식으로 어드레스 지정을 받는다. 음으로 가는(negative going) 파형(9)이 도전성 스트라이프(5)들에 인가되고, 양으로 가는(positive going) 파형(10)이 투명한 도전성 트랙(7)들에 인가된다. 양 및 음으로 가는 파형들(9, 10)의 사용은 구동 일렉트로닉스에서의 반도체들의 정격 피크 전압을 줄이고, 인접 픽셀들이 여기되지 않도록 한다. 이와 같은 표시소자는 주변이 실링되고 진공화된다.
이제, 복합 필드 에미터(Composite Field Emitters)에 관하여 설명한다. 현재 평평한 금속 표면으로부터의 전계 전자 방출에 대하여 이해된 바에 따르면, 활성 영역은 파묻힌 유전 입자들 혹은 금속 표면 산화물 위에 형성된 도전성 조각들에 의해 형성된 금속-절연체-진공(MIV) 구조이다. 두 경우에 있어서, 전류는 전자들을 가속하여 유사-열이온 방출(quasi-thermionic emission)을 초래하는 열적 전자 과정으로부터 발생된다. 이 내용은 과학 문헌에 나타나 있다(예컨대Latham, High Voltage Vacuum Insulation, Academic Press 1995).
1988년에(S Bajic and R V Latham, Journal of Physics D Applied Physics, vol. 21 (1988) 200-204), 앞서 설명한 바와 같은 메커니즘을 실제적으로 이용한 물질이 서술되었다. 그 복합 물질은 고밀도의 금속-절연체-금속-절연체-진공(MIMIV) 방출 영역을 만들어낸다. 그 복합 물질은 에폭시 수지(epoxy resin)에 분산되어 있는 도전성 입자들을 갖는다. 코팅은 일반적인 스핀 코팅법을 사용하여 표면에 이루어진다.
방출 과정은 다음과 같다고 믿어진다. 먼저, 에폭시 수지는 입자들과 기판 사이에 장벽 접촉을 형성한다. 입자의 전압은 그 입자가 탐지할 수 있는 가장 높은 등전위의 전위로 상승할 것이다-이것을 안테나 효과라 한다. 어떤 인가 전압에서는, 이 전위가 충분히 높아서 입자와 기판 사이에 전기적으로 형성된 도전성 채널이 만들어질 것이다. 그러면, 그 입자의 전위는 급속히 음극 쪽으로 튄다. 그러면, 그 입자에 잔류한 전하는 높은 전계를 발생시키고, 이 전계에 의해 전기적으로 형성된 2차 채널 및 관련된 MIV 핫(hot) 전자 방출 영역이 만들어진다. 이와 같은 스위치-온(switch-on) 과정이 이루어진 후에, 가역적인 전계 방출 전류들이 그 영역으로부터 유도된다. 이 물질의 전류 밀도/전계 성능은 고가의 레이저 용발 과정에 의해 제조된 넓은 면적의 다이아몬드 에미터와 같다.
Bajic 및 Latham은 수지-탄소(resin-carbon) 화합물을 가지고 연구하였다. 그들은 다른 대체 물질의 사용을 고려하였지만, 그와 같은 것들은 모두 수지를 갖는 화합물이었다(supra and Inst Phys Conf Ser No 99; Section 4 - pp 101-104, 1989). 에폭시 수지는 연구에 편리한 물질들을 제공하였으며, 특히 그 접착성의 관점에서는 입자들을 복합 물질 또는 층 구조에서 원하는 곳에 위치시키고 고정시키기가 편리하였다. 그러나, Bajic 및 Latham에 의해 제조된 것과 같은 물질들은 안정성이 떨어지는 경향이 있으며 실드-오프(sealed-off) 진공 소자에서 만족스럽게 동작하지 않는다.
본 발명은 전계 전자 방출 물질 및 이러한 물질을 이용한 소자에 관한 것이다.
도 3a는 개선된 전계 전자 방출 물질의 일 예를 보여준다;
도 3b는 도 3a의 전계 전자 방출 물질의 다른 물질을 나타낸다;
도 4는 개선된 전계 전자 방출 물질을 이용한 게이티드 어레이를 보여준다;
도 5는 개선된 전계 전자 방출 물질을 제조하는 다른 방법의 단계들을 나타낸다;
도 6a는 코팅된 도전성 입자를 나타낸다;
도 6b는 도 6a에 도시한 입자를 이용한 개선된 전계 전자 방출 물질의 일 예를 나타낸다;
도 6c는 도 6a에 도시한 입자를 이용한 개선된 전계 전자 방출 물질의 다른 예를 나타낸다;
도 7a는 개선된 전계 전자 방출 물질을 이용한 전계 전자 방출 표시소자를 나타낸다;
도 7b 및 도 7c는 도 7a의 표시소자의 부분의 변형을 보이는 상세도이다;
도 8a는 개선된 전계 전자 방출 물질을 이용한 평판 램프를 보여주는 도면이고, 도 8b는 그 상세도이다;
도 9는 개선된 전계 전자 방출 물질의 다른 제조 방법을 나타낸다;
도 10a는 본 발명의 다른, 고성능의 실시예를 보여준다;
도 10b는 도 10a의 실시예를 상세하게 보여준다;
도 11은 도 10a 및 도 10b의 실시예의 변형을 보여준다;
도 12a는 도전성 입자의 자기-완충 효과를 나타낸다;
도 12b는 그래파이트 및 탄화 실리콘 부분들을 갖는 에미터들의 측정된 전압-전류 특성을 보여준다;
도 13은 제어 전극을 갖는 3극관 시스템을 이용한 칼라 표시소자에서 두 픽셀을 보여준다;
도 14는 스페이서가 게터링 물질로 대체된 표시소자를 보여준다;
도 15는 게터 패치들이 에미터 패치들 내에 배치된 표시소자를 보여준다;
도 16은 MIMIV 에미터를 만드는데 사용되는 게터 입자를 나타낸다;
도 17a 및 도 17b는 다공성 절연층을 갖는 구조를 만드는 방법을 각각 나타낸다;
도 18은 에미터층을 통하여 광이 출력되는 고전환 효율 전계 방출 램프를 나타낸다; 그리고
도 19는 게이트와 에미터 간격이 줄어든 전극 시스템의 부-픽셀을 보여준다.
본 발명의 바람직한 실시예는, 적은 비용의 대면적의 전계 방출 물질 및 그 물질을 이용한 소자를 제공하는데 그 목적이 있다. 그 물질은, 전계 전자 방출 표시 패널, 전자 MASERS 및 자이로트론스(gyrotrons)와 같은 고출력 펄스 소자, CFAs와 같은 크로스트-필드(crossed-field) 마이크로웨이브 튜브, 크리스트론(klystron)과 같은 선형 빔 튜브, 플래시 X-선 튜브, 트리거드(triggered) 스파크 갭 및 관련 소자들, 소독용 광역(broad area) X-선 소스, 진공 게이지, 우주선용 이온 스러스터, 입자 가속기, 오존 발생기 및 플라즈마 리액터를 포함하는 소자들에 사용될 수도 있다.
본 발명의 일 면에 따르면, 도전성 기판과, 그 위에 배열된 적어도 하나의 도전성 입자를 포함하는 전계 전자 방출 물질이 제공되는데, 상기 도전성 입자는 절연성 무기 물질에 파묻히거나, 그 안에 형성되거나, 또는 상기 절연성 무기 물질로 코팅되어서, 상기 도전성 입자와 상기 기판 사이의 상기 절연성 무기 물질의 제 1 두께와 상기 도전성 입자와 상기 절연성 무기 물질이 배치된 주위 사이의 상기절연성 무기 물질의 제2 두께를 한정하되, 상기 제1 및 제2 두께들 사이에 있는 상기 입자의 크기는 상기 기판에 수직인 방향으로 상기 각 두께의 적어도 두 배이다.
절연성 무기 물질의 사용은 의외의 이점을 제공한다. 그와 같은 물질들은 이 문맥에서는 그것들이 절연체와 같다는 것을 암시하는 것만은 아닌데, 그 이유는 에폭시 수지와 같은 물질과 비교하여, 절연체들을 다루기가 상대적으로 어렵기 때문이다. 그러나, 본 발명의 바람직한 실시예에서, 도전성 입자들을 절연성 무기 물질 내에 사용함으로써 매우 좋은 안정성 및 성능을 갖는 방출 물질을 얻는다.
바람직하게는, 상기 입자의 크기는 상기 각 두께보다 적어도 10배 크다.
바람직하게는, 상기 입자의 크기는 상기 각 두께보다 적어도 100배 크다.
바람직한 실시예에서, 상기 두께는 10nm(100Å) 수준일 수도 있으며, 상기 입자 높이는 100㎛의 수준일 수도 있다.
상기 도전성 입자들은 제각기 0.1㎛ 내지 400㎛ 범위의 최대 치수를 갖으며 함께 어우러져 단일층을 이룰 수도 있다.
바람직하게는, 상기 절연성 무기 물질은 다이아몬드 이외의 물질이다.
바람직하게는, 상기 절연성 무기 물질은, 유리, 납 바탕의 유리, 유리 세라믹, 용해된 유리 또는 다른 유리질 물질, 세라믹, 산화 세라믹, 산화된 표면, 질화물, 질화된 표면, 또는 붕화 세라믹을 포함한다.
상기 절연성 무기 물질은, 도핑되지 않은 다이아몬드를 포함할 수도 있다. "도핑되지 않은 다이아몬드"는 전류 통과를 용이하게 하기 위한 의도적인 도핑이 수행되지 않은 다이아몬드를 의미한다.
상기 또는 각 도전성 입자는 상기 절연성 무기 물질로서 다이아몬드 박막에 의도적으로 처리된 그래파이트 함유물일 수도 있다.
상기 또는 각 도전성 입자는 직경보다 길이가 더 길도록 토막난 파이버일 수도 있다.
상기 또는 각 도전성 입자는 거의 대칭적일 수도 있다.
상기 또는 각 도전성 입자는 거의 거칠게 다듬어진 입방체 모양으로 되어 있을 수도 있다.
상기 전계 전자 방출 물질은, 복수개의 상기 도전성 입자들을 포함할 수도 있으며, 바람직하게는 복수개의 상기 도전성 입자들은 가장 긴 치수가 상기 기판과 거의 수직이 되도록 정렬된다.
상기 전계 전자 방출 물질은, 복수개의 상기 도전성 입자들을 포함할 수도 있으며, 이들의 상호 간격은 상기 입자들의 최대 치수의 5배 내지 15배이다.
상기 전계 전자 방출 물질에서, 상기 절연성 무기 물질로 된 층이 절연성 기질이 되고, 복수개의 상기 도전성 입자들은 그 안에 배열된 도전성 파이버들로 되어 있을 수 있다. 이 때, 상기 파이버들은 상기 절연성 기질 내에 지지되어 있으면서, 노출된 파이버 단부가 상기 절연성 기질과 거의 동일 평면을 이루고, 상기 노출된 파이버 단부 및 동일 평면의 기질은 부(sub)-절연층으로 거의 덮여 있는 구조를 포함할 수도 있다.
상기 구조는 도전성 매개체에 의해 상기 기판과 결합될 수도 있다.
바람직하게는, 상기 파이버들의 길이는 1㎛ 내지 2㎜이고, 직경은 0.5㎛ 내지 100㎛이다.
바람직하게는, 상기 파이버들의 상호 간격은 상기 파이버 길이의 5배 내지 15배이다.
상기 파이버 배열은 배향 고형화된 공융 물질로 된 얇은 조각으로부터 형성될 수도 있다.
바람직하게는, 상기 각 부-절연층은 상기 구조를 기준으로 서로 반대되는 두 면에 각각 형성된다.
바람직하게는, 상기 또는 각 부-절연층의 두께는 5nm(50Å) 내지 2㎛이다.
상기 또는 각 부-절연층은 유리, 유리 세라믹, 세라믹, 산화 세라믹, 질화물, 붕화 세라믹 또는 다이아몬드를 포함할 수도 있다.
바람직하게는, 상기 도전성 입자의 전도도는, 방출 전류가 상기 입자를 통과하면서 일으키는 포텐셜 강하가 상기 입자의 방출점에서의 전계가 방출 전류를 컨트롤하는 양만큼 줄어들도록 하는데 충분한 정도의 전도도이다.
바람직하게는, 상기 입자 또는 적어도 몇 개의 상기 입자들은, 탄화 실리콘, 탄화 탄탈, 탄화 하프늄, 탄화 지르코늄, 티타늄의 매그넬리 차산화물(Magneli sub-oxide), 반도전성 실리콘, Ⅲ-Ⅴ족 화합물들 및 Ⅱ-Ⅳ족 화합물들을 포함한다.
상기 도전성 입자는 게터링(gettering) 물질을 포함할 수도 있으며, 적어도 한 부분은 상기 주위에 노출되도록 상기 절연성 무기 물질로 도포되지 않을 수도 있다.
본 발명의 또 다른 면에 따르면, 앞서 설명한 본 발명의 일 면에 따른 전계전자 방출 물질을 제조하는 방법이 제공되는데, 이 방법은 상기 도전성 기판 위에 상기 또는 각 도전성 입자를 배열하되, 상기 또는 각 도전성 입자가 상기 절연성 무기 물질로 된 층 안에 파묻히거나, 형성되거나, 또는 상기 절연성 무기 물질로 코팅되도록 하는 단계를 포함한다.
바람직하게는, 상기 도전성 입자(들) 및/또는 절연성 무기 물질은 프린팅 공정에 의해 상기 도전성 기판에 붙여진다.
상기 도전성 입자(들) 및/또는 상기 절연성 무기 물질은 감광성 바인더로 상기 도전성 기판에 붙여질 수도 있다.
상기 방법은, 크고 작은 입자들의 혼합물을 소결시키거나, 또는 그렇지 않으면 합치는 방법을 포함할 수 있는데, 여기서 큰 입자란 복수개의 상기 도전성 입자들을 가리키고 작은 입자란 상기 절연성 무기 물질을 가리킨다. 상기 절연성 무기물질은 유리 세라믹, 세라믹, 산화 세라믹, 질화물, 붕화물 또는 다이아몬드를 포함할 수도 있다.
상기 방법은, 복수개의 상기 도전성 입자들의 각각 위에 직접 절연 코팅을 붙이고, 상기 코팅된 입자들을 유리질 물질 또는 브레이즈(braze)에 의해 기판에 고착시키는 단계를 포함할 수도 있다. 상기 절연 코팅을 위한 절연성 물질은 유리, 유리 세라믹, 세라믹, 산화 세라믹, 산화물, 질화물, 붕화물 또는 다이아몬드를 포함할 수도 있다.
상기 절연성 무기 물질은 다공성의 절연체일 수도 있으며, 상기 방법은 상기 다공성의 절연체의 구멍들에 도전성 물질을 채움으로써 복수개의 상기 도전성 입자들을 제공하는 단계를 포함할 수도 있다.
상기 방법은, 상기 다공성의 절연체를 기준으로 서로 반대되는 면들 위에 두 개의 외부의 부-절연성 무기 물질층을 형성하여, 상기 다공성의 절연체가 상기 두 개의 외부의 부-절연성 무기 물질층 사이에 중간 부-층이 되도록 하는 단계를 포함할 수도 있다.
상기 도전성 입자가 앞서 설명한 바와 같은 부분-코팅된 게터링 물질은 경우, 상기 방법은, 복수개의 상기 입자들을 상기 기판에 부착하는 단계, 및 상기 입자들을 롤러에 의해 상기 절연성 무기 물질로 부분적으로 코팅하는 단계를 포함할 수도 있다. 대안으로서, 상기 방법은, 복수개의 상기 입자들을 상기 기판에 부착하는 단계, 및 소스로부터 상기 절연성 무기 물질을 진공 증착하되, 증착된 물질이 소정 각도로 입자들의 표면에 부딪히도록 하여 상기 입자들을 상기 절연성 무기 물질로 부분적으로 코팅하는 단계를 포함할 수도 있다.
본 발명은, 상술한 방법들 중 적어도 어느 하나의 방법에 의해서 제조된 전계 전자 방출 물질까지 확장된다.
본 발명의 다른 면에 따르면, 앞서 설명한 본 발명에 따른 전계 전자 방출 물질을 구비하는 전계 전자 방출 소자가 제공된다.
상기 전계 전자 방출 소자는, 상기 전계 전자 방출 물질로 된 에미터 패치들이 배열되어 있는 기판과, 그리고 구멍들이 정렬 배열되어 있고, 상기 에미터 패치들 위에서 절연층에 의해 지지되는 제어 전극을 포함할 수도 있다.
상기 구멍은 슬롯 형태일 수도 있다.
상기 전계 전자 방출 소자는, 예를 들어 플라즈마 리액터, 코로나 방전 소자, 사이런트(silent) 방전 소자 또는 오존 발생기에 사용될 수도 있다.
상기 전계 전자 방출 소자는, 예를 들어 전자 소스, 전자 총, 전자 소자, X-선 튜브, 진공 게이지, 가스 충전 소자 또는 이온 스러스터에 사용될 수도 있다.
상기 전계 전자 방출 물질은 소자 동작을 위한 전 전류(total current)를 공급할 수도 있다.
상기 전계 전자 방출 물질은 소자를 위한 개시, 트리거링 또는 프라이밍(priming) 전류를 공급할 수도 있다.
상기 전계 전자 방출 소자는 표시 장치에 사용될 수도 있다.
상기 전계 전자 방출 소자는 램프에 사용될 수도 있다.
바람직하게는, 상기 램프는 거의 평평하다.
상기 전계 전자 방출 소자는, 크로스-형상의 구조 형태로 절연성 스페이서들 위에서 지지되는 전극판을 구비할 수도 있다.
상기 전계 전자 방출 물질은, 사용할 때에 인가된 음극 전압에 저항기를 통하여 연결되는 패치들에 적용될 수도 있다.
바람직하게는, 상기 저항기는 각 에미터 패치 아래에 저항성 패드로서 적용된다.
상기 각 저항성 패드는 각 에미터 패치 아래에 제공될 수도 있으며, 상기 각 저항성 패드의 면적은 상기 각 에미터 패치의 면적보다 크다.
바람직하게는, 상기 에미터 물질 및/또는 형광체는, 주사선(scanningilluminated line)을 만들기 위하여 전자 구동 수단에 의해 어드레스 지정을 받을 수 있도록 일차원적으로 배열된 하나 이상의 도전 트랙들 위에 코팅된다.
상기 전계 전자 방출 소자는 상기 전자 구동 수단을 포함할 수도 있다.
주위는 기체 상태, 액체 상태, 고체 상태, 또는 진공일 수도 있다.
상기 전계 전자 방출 소자는 그 내부에 게터링 물질을 더 포함할 수도 있다.
바람직하게는, 상기 게터링 물질은 양극에 부착된다.
상기 게터링 물질은 음극에 부착될 수도 있다. 전계 전자 방출 물질이 패치들 형태로 배열되어 있는 경우에, 상기 게터링 물질은 상기 패치들 안에 배열될 수도 있다.
본 발명의 일 실시예에 따른 전계 전자 방출 소자는, 양극, 음극, 상기 양극 및 음극 상의 스페이서 영역, 상기 음극으로부터 상기 양극을 이격시키기 위한 상기 스페이서 영역 중 어느 영역에 위치한 스페이서들, 그리고 상기 스페이서들이 위치하지 않은 상기 스페이서 영역들 중 다른 영역에서 상기 양극 상에 위치한 상기 게터링 물질을 포함할 수도 있다.
본 명세서에서, "스페이서 영역"은 음극으로부터 양극을 이격시키기 위한 스페이서를 위치시키기에 적합한 영역을 의미하며, 스페이서가 해당 스페이서 영역에 위치하는가에 무관하다.
바람직하게는, 상기 스페이서 영역들은 일정하게 또는 주기적으로 상호 이격되어 있다.
상기 전계 전자 방출 소자에서, 상기 음극은 광학적으로 반투명할 수도 있고, 상기 음극으로부터 방출된 전자들이 양극에 충돌하여 상기 양극에 전기적-발광이 유발되도록 상기 양극에 관하여 배열되어, 그 음극을 통하여 상기 전기적-발광을 볼 수 있다.
전기 용어인 "도전성" 및 "절연성"은 그 측정 기준에 따라 상대적일 수 있다는 점은 잘 이해될 것이다. 반도체는 유용한 도전성을 갖고 있으며, 본 발명에서는 도전성 입자로 이용될 수도 있다. 본 명세서에 있어서, 상기 또는 각 도전성 입자는 절연성 무기 물질보다 적어도 102배(바람직하게는 적어도 103또는 104배)의 전도도를 갖는다.
본 명세서에 있어서, "절연성 무기 물질"이란 용어는 유기적 불순물을 갖는 무기 물질을 포함하며, 특히 다이아몬드 박막을 포함한다.
본 발명의 더 나은 이해를 위해, 그리고 본 발명의 구현이 어떻게 이루어지는지를 보여주기 위하여, 실시예로서 첨부된 도 3 내지 13을 참조하여 기술될 것이다.
본 발명의 예시된 구현예들은 개선된 성능 및 유용성을 갖는 MIMIV 방출 프로세스를 기반으로 한 물질들과, 그 물질들을 이용한 소자들을 제공한다.
전기적으로 형성된 채널에서의 열적 효과는 MIV 및 MIMIV 에미터들로부터 얻을 수 있는 평균 전류(mean current)를 제한한다. 더욱이, 증가된 온도는 물질을 열화시켜, 그 성질을 변화시키고 불안정성 또는 파국적인 파손을 야기한다.
채널에서의 온도 상승(ΔT)은 아래의 식으로 나타낼 수 있다.
여기서, β2는 채널의 기하학에 기인하는 전계 증가 계수(field enhancement factor); E0는 갭 필드(gap field); I는 채널에 흐르는 전류; K는 매질의 열 전도도; εr은 매질의 유전 상수; α는 채널의 반지름; 그리고 l은 채널 길이이다.
도 3a는 도전성 기판(13) 위 글라스와 같은 무기 기질(12)(inorganicmatrix) 속에 도전성 입자(11)들을 가지고 있는 개선된 물질을 보여준다. 이 구조는 종래 물질과 비교하여, 무기 기질(12)의 열 전도도를 약 4배 정도 증가시킨다. 또한, 무기 기질(12)의 열적 안정성이 증가되는 점도 동일하게 중요하다. 이 두가지 요인이 결합하여, 채널 히팅에 의한 불안전성이나 파손이 유발되기 전에, 현저히 높은 전류를 공급할 수 있는 물질을 제조할 수 있다. 무기 기질(12)은 높은 증기압을 갖는 유기 물질을 제거하며, 이에 따라 그 물질을 실드-오프(sealed-off) 진공 소자 내에서 사용될 수 있게 한다. 절연성 기판(13)에 사용하려면, 코팅 전에 도전층(14)이 적용된다. 이 도전층(14)은 진공 및 플라즈마 코팅, 전기 도금법, 무전해 도금법 및 잉크를 기반으로 하는 방법 등에 의해 형성될 수 있으며, 여기 열거된 방법에 제한되지 않고 여러 수단에 의해서도 형성될 수 있다.
전기적으로 형성된 채널을 스위치-온시키는데 필요한 항상적인(standing) 전계는 도전성 입자(11)의 높이(16)와 도전성 채널 영역 내의 무기 기질(12)의 두께 (15) 비에 의해 결정된다. 채널을 스위치-온시키기 위한 전계를 최소화하기 위해서는, 도전성 채널 부분의 무기 기질(12) 두께(15)가 입자 높이(16)보다 현저하게 작아야 한다. 도전성 입자(11)들은 이에 한정되지는 않지만 전형적으로 0.1㎛ 내지 400㎛의 범위 내에 있으며, 바람직하게는 좁은 사이즈 분포를 갖는다.
이와 같은 형태의 구조들은 도 3b에서와 같이, 현저히 작은 절연성 입자(51)들과 혼합된 큰 도전성 입자(50)들의 혼합물을 소결시킴으로써 제조될 수 있다. 도 3a의 무기 기질(12)로 적절한 절연성 물질들로는, 글라스 세라믹, 산화 세라믹, 질화물, 붕화물이 있으며, 많은 범위의 다른 물질들을 사용할 수도 있다. 고전류응용 분야에서는, 베릴리아 및 질화 알루미늄과 같이 높은 열 전도도를 갖는 물질들을 사용하여 성능을 향상시킬 수 있다.
상기 구조는, 또한 납성분 글라스와 같이 유동성이 좋은 글라스와 입자들을 용해시킴으로써 제조될 수 있다. 그와 같은 구조는 도 3a에 나타나 있다. 유리질의 물질들을 사용함으로써, 채널 영역의 두께(15)는 가열하는 동안에 시간/온도 프로파일을 변화시킴으로써 조절될 수도 있다.
상기 물질이 통제된 방식으로 도포될 수 있도록 하기 위해서, 하이브리드 전자 회로에 대해 사용되는 물질들과 유사한 잔재가 없는 바인더(no-residue binder)를 가진 하나의 잉크로서 조제될 수 있다. 그와 같은 바인더는 광 리소그라피에 의해 패터닝될 수 있도록 감광성일 수도 있다. 이와 같이 준비된 잉크를 사용함으로써, 상기 물질은 스크린 프린팅과 같은 하이브리드 마이크로회로 기법을 사용하여 패턴으로 도포될 수 있다. 다른 도포 방법들도 사용할 수 있으며, 여기에는 옵셋 리소그라피, 잉크-젯 프린팅, 정전기적 코팅(선택적으로 포토-레지스트와 함께), 제로그라피(전자사진술), 브러쉬 코팅, 전기 영동법, 플라즈마 또는 화염 분사 및 침전이 포함될 수 있지만, 이에 한정되는 것을 물론 아니다. 따라서, 상기 물질은 적절한 기판 상에 프린트되어, 표시소자 등을 경제적으로 제작할 수 있는 새로운 기회를 열어 준다.
하나의 적절한 잉크는, 스핀-온 글라스 물질, 입자들(선택적으로 좁은 사이즈로 분포된), 분산제 및 바인더를 혼합한 물질로부터 조제될 수 있다. 이와 같은 스핀-온 글라스 물질은 일반적으로 폴리실록산을 기반으로 하며, 반도체 산업에서광범위하게 사용된다. 그러나, 다른 화학 복합물을 기반으로 하는 스핀-온 글라스 물질이 사용되어도 무방하다.
도 5는 소망하는 구조를 제조하기 위한 다른 방법을 나타낸 도면이다. 절연성 기판을 오버-코팅함으로써 만들어질 수 있는 도전성 기판(24)은 그 위에 도포된 절연막(25)을 갖는다. 이 절연막(25)은 진공 또는 플라즈마 기반의 코팅, 스핀 코팅 및 화학 반응 또는 양극 처리방법에 의한 인 씨튜(in situ) 성장에 의해 형성될 수 있지만, 반드시 이에 한정되지는 않는다. 절연막(25)이 형성되면, 도전성 입자 (26)가 절연막(25) 위에 하나의 층으로 도포되며, 도포 방법으로는 정전기적 코팅, 제로그라피 또는 브러시 코팅과 같은 건조 코팅법을 사용하지만 반드시 이에 한정되지는 않는다. 이와 같은 과정을 수행하는 동안, 정전계 또는 자계를 이용하여 최적의 전계 증대를 얻도록 도전성 입자(26)들을 정렬시킨다. 다음에, 전형적인 진공 또는 플라즈마 기법을 사용하여 도전성 입자(26)들 위로 절연 코팅(27)을 적층시킨다.
도 6a는 도전성 입자(28) 위에 진공 또는 플라즈마 기반의 코팅, 화학 기상 증착법(CVD), 양극 처리 방법을 포함하는 방법들에 의해 절연막(29)을 1차 코팅한 상태를 나타낸 도면이다. 참조번호 "30"은 코팅된 입자를 가리킨다. 이와 같이 코팅된 복수개의 입자(30)들은, 도 6b에 나타낸 바와 같이, 유리질 물질 또는 브레이즈(braze) 합금(32)에 의해 기판(31)에 고착된다. 이 때 사용될 수 있는 물질의 예로는, 납 유리와, Zr-Cu 공융 합금과 같은 반응성 브레이즈 합금이 있다.
도 6c에 도시된 다른 물질에서는, 코팅된 복수개의 입자(30)들이 기판(31)에직접 고착된다. 이 경우에 있어서, 도전성 입자(28) 위에 코팅시킨 절연막(29)은 기판(31)에 직접 고정하기에 적합한 물질-예컨대 유리이다.
도 9는 다른 접근을 나타내 보인 것으로서, 먼저 기판(70)에 절연막(71)을 코팅시킨다. 다음에, 두께가 훨씬 두꺼우면서 구멍을 많이 가져 다공성인 절연막(72)을 붙인다. 그리고, 화학 반응, 전기 도금법 또는 다른 방법에 의해 다공성인 절연막(72)의 구멍 안으로 도전성 물질(73)을 침투시킨다. 끝으로, 두 번째 절연막(74)을 붙인다.
앞서 설명된 본 발명의 모든 구현예에서, 가장 근접하여 이웃하고 있는 입자들에 의해 주어진 입자의 첨단부에서 전계가 차단되는 것을 방지하기 위해서, 도전성 입자들의 최적의 밀도가 있다. 구 형태의 입자들의 경우에 대해서, 입자와 입자 사이의 최적의 간격은 대략 입자 지름의 10배이다.
도 3a에 도시된 바와 같이 의도적으로 설계된 구조는 다이아몬드 박막 내의 비교적 작고, 불규칙적으로 생성된 흑연 함유물에 비하여 상당히 개선된 구조이다. 중요한 특징은 절연 장벽의 두께(15)에 대한 입자 높이(16)의 비가 다이아몬드 박막에서보다 매우 크다는 점이다. 그 결과로서, 안테나 효과가 향상되어 스위치-온 전계가 줄어든다.
방출 영역의 고른 스위치-온을 위해서는, 거칠게 다듬어진 입방체 모양을 갖는 입자들과 같은 대칭적인 입자들이 도전성 입자들로 바람직하다.
대안으로서, 카본 파이버 또는 파인 와이어(fine wire)와 같은 정밀 섬유들을 그 지름보다 다소 더 긴 길이로 자른다. 이 파이버 조각들의 성향은, 파이버의지름이 안테나 효과를 결정하도록 기판과 평행인 파이버 축을 갖고 누워 있을 것이다(특히, 스핀 코팅 동안에).
정확한 조성은 아니지만 정확한 형태학의 입자들(예컨대 유리 미세구체들)은 스퍼터링을 포함한 다양한 공정에 의해 적절한 물질로 오버 코팅될 수 있다.
본 발명의 바람직한 구현예의 주된 목적은 저렴하고 제조성이 높은 전자 방출 물질을 제공하는 것이다. 그러나, 비용에 덜 민감한 적용 분야를 위하여, 얻어질 수 있는 매우 높은 열 전도도는, 절연체로서 다이아몬드를 사용한 의도적으로 설계된 구조가, 전기적으로 형성된 채널에 파국적인 파손이 발생하기 전에, 가장 높은 평균 전류를 전달할 수 있는 물질을 제공할 수 있다는 사실을 의미한다.
도 4는 개선된 전계 전자 방출 물질들 중 하나를 이용한 게이티드 어레이를 나타낸 도면이다. 본 발명의 전계 전자 방출 물질로 된 에미터 패치(19)들이 기판 (17) 위에 형성되고, 기판(17) 위에는 필요한 경우 도전층(18)이 스크린 프린팅과 같은 방법에 의해 도포된다. 관통공을 갖는 제어 또는 게이트 전극(21)은 절연층 (20)에 의해 기판(17)과 절연된다. 전형적인 규격을 보면, 에미터 패치(19)의 지름(23)은 100㎛이고, 게이트 전극(21)과 기판(17) 사이의 간격(22)은 20㎛이다. 게이트 전극(21)에 인가되는 양의 전압은 에미터 패치(19)들로부터의 전자 방출을 제어한다. 전자(53)들은 더 높은 전압(54)에 의해 장치(52)로 가속된다. 전계 전자 방출 전류는, 전계 전자 방출 표시 패널, 전자 MASERS 및 자이로트론스와 같은 고출력 펄스 소자, CFAs와 같은 크로스트-필드 마이크로웨이브 튜브, 크리스트론과 같은 선형 빔 튜브, 플래시 X-선 튜브, 트리거드 스파크 갭 및 관련 소자들, 소독용 광역 X-선 소스, 진공 게이지, 우주선용 이온 스러스터 및 입자 가속기를 포함하는 다양한 범위의 소자들에 사용될 수 있다.
MIV 과정에서는 수 일렉트론 볼트의 에너지를 갖는 전자들이 방출된다고 알려져 있다. 고체에서, 그 전자들의 평균 자유 경로는 놀라울 정도로 길다. 따라서, 에미터 물질이, 그 표면 상에 적층된 얇은, 예컨대 1000Å보다 작은 도전층을 갖고 있으며, 기판에 대해 수백 볼트의 정 전압으로 바이어스된다면, MIMIV 과정이 발생할 것이다. 그와 같은 얇은 도전층으로 인해, 방출된 전자들의 대부분은 도전층을 관통하여 주위로 방출될 것이다. 이와 같은 도전층은 여러 가지 소자들에서의 방출 전류를 조절하기 위한 제어 전극으로 사용된다. 그와 같은 도전층은 본 발명의 많은 실시예에서도 사용된다.
본 발명의 다른 고성능의 실시예를 도 10a 및 도 10b에 나타내 보였다. 파이버(80)들의 규칙적인 배열이 절연성 기질(81) 내에 매립되어 있다. 파이버(80)들의 길이는 전형적으로 수백 마이크론이다. 이와 같은 구조는 제조될 수 있거나, 또는 배향 고형화된 세라믹-금속 공융 시스템에서 자연적으로 발견될 수도 있다. 파이버(80) 사이의 간격(82)은 전형적으로 파이버(80) 길이의 수배 정도이다.
이와 같이 형성된 구조체를 여러 조각으로 자르고, 잘라진 각 면을 (비록 선택적이지만) 연마하는 것이 바람직하다. 그리고, 연마된 두 면에 절연성 무기 절연막(83)을 코팅하되, 두께가 10nm(100Å) 정도가 되도록 조절한다. 이 절연막 (83)은 글라스, 글라스 세라믹, 세라믹, 산화 세라믹, 질화물, 붕화물 세라믹 또는 다이아몬드로 이루어져 있지만, 이에 한정되는 것을 아니며, 적층 방법은 진공 코팅법, 이온 빔 처리 방법, 화학 기상 증착법, 레이저 용발법 또는 다른 적절한 방법을 사용한다.
이와 같이 형성된 샌드위치 구조는 도전층(84)을 이용하여 기판(85)에 접착된다. 이 접착은 활성 금속 브레이징(brazing) 합금을 사용하여 형성될 수 있다. 대안으로서, 접착된 표면은 브레이징하기 전에 비-반응성 합금을 이용하여 금속화될 수 있다.
파이버(80)의 배열은 모든 전류가 소자로 공급될 수 있도록 하거나, 또는 플라즈마 과정( 예컨대 스파크 갭)에 대한 트리거로서 작용하거나, 또는 2차적인 방출 증가를 이용한 소스(예컨대 마그네트론 주입 총)에 대한 개시 전류로서 작용한다.
도 10a 및 10b의 물질이 비-진공 환경에서 사용되는 경우, 절연성 기질(81)은 단순히 파이버(80)들을 지지하기 위한 값싼 수지(resin)와 같이 비교적 낮은 등급의 물질을 포함하여도 무방하지만, 이 경우에 절연막(83)은 무기 물질이어야 한다.
도 11의 변형에서, 파이버(90)들은 절연성 기질(81) 위로 돌출되며, 그 위에는 절연성 무기 물질막(91)으로 코팅된다. 본 실시예에서, 그 외의 내용은 도 10a 및 10b를 참조하여 앞서 설명한 바와 유사하다.
도 7a은 앞서 설명한 물질들 중 하나, 예컨대 도 9에 나타낸 물질을 사용한 다이오드 배열 형태에 기반을 둔 전계 방출을 나타낸 도면이다. 기판(33)에는 상기 물질로 된 에미팅 패치(35)가 형성된 도전성 트랙(34)들이 형성된다. 전면기판(38)에는 도전성 트랙(34)과 교차하는 투명 도전성 트랙(39)들이 형성된다. 이 투명 도전성 트랙(39)들에는 형광체 패치 또는 스트라이프들이 형성된다. 두 기판(33, 38)은 외부 링(36) 및 스페이서(43)들에 의해 이격되어 있다. 상기 구조는 솔더 글라스와 같은 물질(37)에 의해 실링된다. 이 소자는 펌핑 관을 통해서 또는 진공 퍼니스에서 솔더 글라스를 융해시킴으로써 진공화된다.
픽셀들은 크로스바 형태로 인가되는 전압(41, 42)에 의해 어드레스 지정을 받는다. 전계 방출 전자들은 형광체 패치들을 여기한다. 양 및 음으로 가는 파형으로 이루어진 구동 방식은, 구동 일렉트로닉스에서의 반도체에 대한 정격 피크 전압을 낮추고, 또한 인접 픽셀들이 여기되지 않도록 한다. 또한, 각 전극을 DC 바이어스시킴으로써 픽셀들을 턴-온시키는데 필요한 전압 스윙이 감소되는데, 이를 위한 DC 값은 전계 전자 방출 전류가 현저하게 되도록 하는 바로 밑의 값이다. 그러면, 펄스 파형은 각 픽셀을 턴-온시키기 위한 DC 바이어스에 겹쳐지고, 이에 따라 전압 이탈(voltage excursions)은 반도체 소자의 용량 내에서 발생된다.
다이오드 배열의 다른 접근은 제어 전극을 가진 3극관(triode) 시스템을 이용하는 것이다. 칼라 표시소자에서 두 개의 픽셀을 도시한 도 13은 이와 같은 접근의 하나의 실시예를 나타낸다. 도시를 간단히 하기 위해, 두 개의 픽셀만을 나타내었다. 그러나, 기본 구조는 많은 픽셀들을 갖는 대형 표시소자의 제조까지 확대될 수 있다. 음극판(120)의 표면에는 표시소자에서의 각 라인의 어드레스를 지정하기 위한 도전성 트랙(121)이 코팅된다. 이 도전성 트랙(121)은 당업자에게 잘 알려진 표준 리소그라피법과 결합된 진공 코팅법에 의해서, 또는 도전성 잉크를 사용한 프린팅법에 의해서, 또는 다른 많은 적절한 기법에 의해서 적층될 수 있다. 앞서 설명한 에미팅 패치(122)들은 앞서 설명한 방법들을 사용하여 적색-녹색-청색의 3원색으로 부-픽셀들을 한정하도록 도전성 트랙(121)들의 표면에 배치된다. 규격 "P"(129)는 200㎛ 내지 700㎛의 범위가 되도록 하지만, 이에 한정되지는 않는다. 대안으로서, 덜 바람직하지만, 에미팅 물질을 전 표시 영역에 걸쳐 코팅시킬 수도 있다. 절연층(123)은 도전성 트랙(121)의 맨 위에 형성된다. 이 절연층 (123)에는 픽셀당 하나 이상의 구멍(124)이 프린팅 또는 다른 리소그라피법을 사용하여 형성되어, 에미팅 물질 표면을 노출시킨다. 도전성 그리드 트랙(125)은 절연체의 표면에 형성되어 각 라인에 대한 그리드 전극을 3원색으로 한정한다. 구멍 (124)의 치수 및 절연체(123)의 두께는 3극관 시스템에 대한 전달 컨덕턴스의 값이 바람직한 값이 되도록 선택한다. 표시소자의 양극판(126)은 절연성 스페이서(128)에 의해 지지된다. 이 스페이서(128)는 프린팅법에 의해 표면 상에 형성되거나 미리 제조되어 제자리에 배치한다. 기계적 안정성을 위해서, 상기 미리 제조된 스페이서(128)는 십자 모양의 구조로 형성되도록 한다. 각 위치에 스페이서(128)를 고정시키고, 치수의 불규칙성을 보상하기 위하여, 글라스 프릿(glass fritt)과 같이 공극을 채우는 물질이 사용될 수도 있다. 적색, 녹색 및 청색 형광체 조각 또는 스트라이프(127)는 양극판(126)의 내부 표면 위에 형성된다. 이 형광체들은 음극선관에서와 같이 도전성 박막으로 코팅되거나, 또는 보다 낮은 가속 전압을 위하여 양극판(126)의 내부에는 인듐 틴 옥사이드(ITO)와 같은 투명 도전층이 도포되지만 이에 한정되지는 않는다. 음극판(120)과 양극판(126) 사이의 공간은 진공화되어 실링된다.
DC 바이어스는 도전성 트랙(121) 및 양극판(126) 상의 도전막 사이에 인가된다. 이로 인해 발생된 전계는 그리드 구멍(124)을 관통하여, 앞서 설명한 바와 같은 MIMIV 전계 방출 프로세스에 따른 전계 방출에 의해 표면으로부터 전자들을 방출한다. DC 전압은 완전한 방출에 필요한 전압보다 낮게 설정하여, 도전성 트랙 (121)들 중 한 트랙에 다른 트랙에 대하여 최대 밝기를 위한 전류를 제공할 값의 네가티브 펄스를 가함으로써 그 라인이 어드레스 지정을 받을 수 있도록 한다. 그리드 도전성 트랙(125)들은, 트랙(121)들이 네가티브 펄스를 인가 받은(라인 어드레스 지정을 받은) 상태일 때에 최소 레벨로 전류를 줄이기 위하여, 에미터 물질에 대하여 네가티브 바이어스된다. 그 라인 기간동안 모든 그리드 트랙(125)은 소망하는 전류 및 이에 따른 화소 밝기를 제공하는 값으로 포지티브 펄스를 인가받는다. 명백히 다른 구동 방식도 사용될 수도 있다.
구동 일렉트로닉스의 비용을 최소화하기 위하여, 수십 볼트의 게이트 전압 스윙이 요구된다. 이를 충족시키기 위하여, 도 13에서 나타난 게이트 전극 구조에서의 구멍(124)을 매우 작게 한다. 원형 구멍에서 이것은 부-픽셀 당 많은 에미팅 셀들을 초래한다. 이와 같이 작은 구조의 다른 배열은 작은 에미팅 셀들을 슬롯들로 길이를 높이는 것이다.
도 19는 그와 같은 전극 시스템의 하나의 부-픽셀을 나타낸 도면으로서, 게이트(181)와 에미터와의 간격(180)은 수 마이크로미터로 감소되었다. 게이트(181) 및 절연층(182)은 슬롯(183)을 가지고 있어 에미팅 물질을 노출시킨다.
비록 칼라 표시소자에 대하여 설명하였지만, 관련 기술 분야에 통상의 지식을 가진 사람들은 3개의 색상에 대한 픽셀 구조가 없는 배열을 사용하여 단색 표시소자를 제조할 수 있음을 이해할 수 있을 것이다.
긴 수명과 안정된 동작 특성을 보장하기 위해서는, 소자 내에 고진공이 유지되어야 한다. 게터(getter)를 사용하여 벽 및 다른 내부 구조로부터 내보내지는 가스를 흡입하는 것은 전자 튜브 기술 분야에서는 일반적이다. 전계 방출 표시소자에서 게터링 물질은 전기적인 관통선로(electrical feedthroughs)가 없는 표시 패널 측면의 주변을 따라 위치한다. 이와 같은 위치는 패널의 크기가 커짐에 따라 이상적인 위치가 아니라는 것은 동 기술 분야의 사람들에게는 잘 알려져 있는 사실이다. 그 이유는 패널들 사이의 긴 거리 및 밀리미터 이하 단위의 틈새로 인한 패널의 중심부와 가장자리 사이의 낮은 가스 플로우 컨덕턴스 때문이다. 계산에 의하면, 대각선 길이가 250㎜ 이상의 패널에 대하여, 이 컨덕턴스가 떨어져서 게터 시스템이 비효율적으로 되는 레벨까지 하락한다. US특허 5,223,766에는 이 문제를 극복하기 위한 방법으로서 두 가지 방법이 제안되어 있다. 한 방법은, 보다 큰 틈새와 분포된 게터를 갖는 배면 챔버(back chamber)와의 통로를 형성하는 구멍들을 음극판에 배열하는 것이다. 다른 방법은 게이트 전극을 지르코늄과 같은 벌크 게터 물질로 만드는 것이다. 두 방법이 비록 원리적으로는 제 기능을 하고 있지만 실제적인 문제점들이 분명히 있다.
다공성 음극판에 있어서, 음극판에 형성된 구멍들은 픽셀들 사이의 간격 내에 알맞도록 충분히 작아야만 한다. 가시적인 인공물(visible artefacts)을 피하기 위해서는, 그 직경이 텔레비젼에 대해서는 최대 125 마이크로미터로 제한하고, 컴퓨터 워크스테이션에 대해서는 그보다 더 적게 되도록 제한하여야 한다. 두께가 1㎜ 내지 2㎜인 글라스(통상적인 음극판 물질)에 ~100 마이크로미터의 구멍들을 수백 만개 뚫는 비용은 엄청나다. 더욱이, 그 결과로 나타나는 부품은 깨지기가 매우 쉽다: 그와 같은 문제는 패널의 크기가 커질수록 더욱 커진다.
실온에서 효과적이기 위해서는, 벌크 게터는 매우 넓은 표면적을 가져야 한다. 이는 통상적으로 소결된 입자층을 형성함으로써 이룰 수 있다. 전계 방출 표시소자에서 게이트 전극은 강한 가속 DC 전계 내에 있다. 여기서 기술된 전계 방출 시스템에 따르면, 그와 같은 게터 입자층은 현저한 개수의 전계 방출 영역들을 제공한다. 그 영역들은 전자들을 연속적으로 방출하여 근접해 있는 하나 이상의 형광체 패치들을 여기시켜서 표시소자의 가시적인 결함을 발생시킬 것이다.
이제 도 13에 도시된 표시소자를 참조하면서, 분포된 게터 시스템이 그 구조체 내에 일체화될 수도 있게 하는 세 가지 방법들을 설명한다. 그와 같은 방법들이 여기서 기술된 에미터 시스템들을 이용한 이 표시소자에 관련해서 설명되어지는 동안, 그 기술들이 다른 에미터 시스템들을 이용한 표시소자들에게도 사용될 수 있다는 것을 이해할 수 있을 것이다.
의사 방출(spurious emission)을 유발하지 않을 정도의 입자 게터 물질의 적절한 위치는 양극판이다. 양극에서 항상적인 전계는 전자 방출을 완전히 억제한다. 전계 방출 표시소자에서 음극판 및 양극판은 외부 대기압에 의한 큰 힘을 받는다. 찌그러짐 및 깨짐을 방지하기 위하여, 스페이서들이 그 판들 사이에 배치된다. 상기 스페이서들은 픽셀 구조체 내에 일체화된다. 가시적인 인공물(visible artefacts)을 최소화하기 위하여, 흑색 라인들(obscuring lines)이 양극판 위에 프린트되어 스페이서 접촉 영역을 숨긴다. 픽셀들의 주기성과 함께 스페이서들을 반복시키는 것이 일반적이지만, 그와 같은 배열은 상당한 기계적 오버-디자인 (over-design)을 야기한다. 따라서, 스페이서의 빈도수를 줄이고 게터 물질을 흑색 라인 뒤의 양극판 위에 위치시키는 것이 가능하다. 도 14는 음극판(130) 및 양극판(131)이 스페이서(133)들 상에 지지되는 하나의 구현예를 보여준다. 양극판 위의 스페이서 접촉 영역은 흑색 라인(134)들에 의해 씌워진다. 본 구현예에서, 스페이서들은 두 개의 잠재적(potential) 위치로부터 제거되고 게터 물질(135)로 대체된다. 적절한 게터 물질들은 지르코늄과 같은 세분된 Ⅳa족 금속과, Milan의 SAES Getters에 의해 제조되어지는 것과 같은 특허 게터링 합금이다. 그와 같은 게터 물질은 브레이징 또는 글라스 프릿에 의해 양극판에 접착된 입자들 형태일 수도 있다. 마찬가지로, 그와 같은 게터 물질들은 불활성 살포 가스의 열 분사 및 증기 코팅을 포함한 넓은 범위의 방법들에 의해 다공층으로서 직접 적층될 수도 있다. 명백히 다른 방법들도 고안될 수 있다. 상기 게터들은 그 구조를 프릿 실링하는 동안에는 활성화되고, 공기에 노출되면 비활성화(passivate)되며, 그리고 진공 처리중의 베이크아웃 단계(bakeout phase) 동안에는 다시 활성화된다.
대체 방법은 어느 전계 방출된 전자들이 의도적으로 방출된 전자들과 함께 조절되도록 하고 의사 전자들이 에미터 패치들로부터의 전자들을 증가시키도록 에미터 영역 내에 게터링 물질을 위치시키는 것이다. 도 15는 이의 하나의 구현예를보여주는 도면으로서, 여기서는 구동 일렉트로닉스에 의해 어드레스 지정을 받았을 때 단지 의사 전자들만이 형광체 패치(172)들을 여기하도록 게터 패치(170)들이 에미터 패치(171)들 내에 배치된다.
도 16은 또 다른 접근을 보여주는데, 여기서는 게터 입자, 또는 입자들의 클러스터(cluster)가 상술한 바와 같은 MIMIV 에미터를 만드는데 이용된다. 방출 메커니즘은 입자가 절연체로 완전히 코팅되는 것을 요구하지 않는데, 그 이유는 중요한 영역들이 기판과의 접촉점 및 입자의 최상부 쪽을 향하는 방출 영역이기 때문이다. 본 구현예에서, 입자(140)는 절연성 물질(142)에 의해 기판(141)에 고착된다. 입자의 윗 부분은 절연성 물질(143)로 코팅된다. 절연성 물질들(142 및 143)의 조성은 여기서 설명된 바와 같다. 이 배열은 노출된 게터링 물질(144)의 영역을 남긴다.
대안으로서, 절연층은 입자 전체를 코팅할 수도 있지만 실질적으로 다공성이 될 수 있다. 도 17은 그와 같은 구조를 만드는 두 가지 방법을 보여준다. 도 17a는 절연성 물질(152)에 의해 기판(150)과 결합된 입자(151)들을 보여준다. 입자 (151)들의 윗 부분은 롤러(154)에 의해 절연체(153)로 코팅된다. 절연체 물질은 시스템(155)에 의해서 롤러 위로 공급된다. 도 17b에 나타난 대체 방법은, 상술한 바와 같이 입자들이 부착된 기판(160)을 취하여, 증착 물질이 비스듬한 각도로 표면 상에 충돌하도록 절연성 물질(161)을 한 점 또는 라인 소스(162)로부터 진공 증착시키는 것이다. 새도윙(shadowing)은 입자들의 최상부와 한쪽 면만 절연체(163)로 코팅되는 것을 보장한다. 일정한 절연체(163) 두께를 보장하기 위하여 기판은소스를 지나서 가로 질러간다.
모든 전계 전자 방출 표시소자들의 문제점은 픽셀간에 균일한 전기적 특성을 얻는데 있다. 하나의 접근은 정전류 모드로 픽셀들을 구동하는 일렉트로닉스를 이용하는 것이다. 거의 같은 목적을 달성하는 대체적인 접근은 적절한 값의 저항기를 에미터와 정전압 구동 회로 사이에 삽입하는 것이다. 이는 그 소자 외부에 있을 수도 있다. 그러나, 이 배열에서, 저항기 및 도전성 트랙 어레이의 커패시턴스의 시정수가 픽셀들이 어드레스 지정을 받을 수 있는 정도를 제한한다. 저항기를 에미터 부분과 도전성 트랙 사이의 원래의 위치(in situ)에 형성하는 것은 저 임피던스 일렉트로닉스가 트랙 커패시턴스를 빠르게 충전시키는데 사용될 수 있게 하여 훨씬 짧은 상승 시간을 제공할 수 있도록 한다. 그와 같은 원래의 위치에서의 저항기로서의 저항성 패드(44)가 도 7b에 도시되어 있다. 그 저항성 패드는, 다른 코팅 방법들이 사용될 수도 있지만, 도전성 트랙(34) 위에 스크린 프린트될 수도 있다. 몇 가지 구현예들에서, 그 저항성 패드(44) 양단의 전압 강하는 그 표면 (45)을 가로질러서 전압 브레이크다운을 발생시킬 정도로 충분할 수도 있다. 브레이크다운을 방지하기 위하여, 도 7c에 도시된 바와 같이, 규격이 큰 저항성 패드(46)가 트랙킹 거리를 증가시키기 위해 사용될 수도 있다. 도 7b와 7c에서 참조번호 "35"는 도 7a에서와 마찬가지로 에미팅 패치를 가리킨다.
이전에 기술된 MIMIV 에미터들의 동작 메카니즘은 저항성 패드로의 방출을 완화하는 대체 방법을 제공한다. 간행물S Bajic and R V Latham, Journal of Physics D Applied Physics, vol, 21 200-204에서, 스위치-온 후에, 전류가 기판으로부터 전기적으로 형성된 채널을 통하여 입자 내로 흐르고, 그 입자의 다른 위치의 다른 도전성 채널로부터 진공으로 방출된다는 내용이 제안되었다. 이 메커니즘이 도 12a에 개략적으로 도시되어 있다. 이 도면으로부터, 방출된 전류(113)가 진공으로 방출되기 위해서는 입자(110)를 통하여 흘러야 한다는 것을 알 수 있다. 두 도전성 채널(112)들 사이는 입자의 내부 저항(114)이 있다. 기판(109)으로부터 흐르는 전류는 그 내부 저항(114)에 의존하는 입자 양단의 포텐셜 강하를 야기한다. 이 포텐셜 강하는 입자의 최상부의 전계를 감소시키고, 이에 따라 전류 상승률이 전계로써 제한된다. 그러므로, 자기-완충 효과가 얻어진다. 참조번호 "111"은 절연성 무기 물질이다.
도 12b는 흑연(115) 및 탄화 실리콘(116) 입자들로 이루어진 에미터에 대하여 측정된 전압-전류 특성 곡선이 도시되어 있다. 넓은 범위에 걸쳐서, 탄화 실리콘 입자들을 사용한 에미터가 Fowler-Nordheim과 같은 전압-전류 특성보다 오히려 더 선형적인 전압-전류 특성을 보여준다. 전압-방출 전류 특성은 도전성 채널들의 성질들보다는 오히려 입자의 저항에 의해 결정된다. 입자 크기 및 고유 저항에 대한 공정 제어가 우발적으로 전기적으로 형성된 채널들보다 훨씬 쉽다. 이것의 중요한 이점은 흑연 입자들을 갖는 에미터에 비해 보다 큰 균일성 및 실제적으로 감소된 일시적인 방출 변동이다.
모델링을 나타낸 최대 전류 상태에서 입자 양단의 포텐셜 강하는 100볼트를 초과한다는 것을 보여준다. 보여준 두 가지 예들은 적어도 1000:1 정도 다른 고유저항을 갖는 양극단이다. 중간값의 고유저항을 갖는 입자들을 선택함으로써,Fowler-Nordheim과 같은 특성의 감소된 제어 전압 스윙과 매우 완화된 선형적 특성의 안정성 사이의 트레이드-오프(trade-off)가 만들어질 수 있다. 최적의 선택은 각 응용 분야에 대해 이루어질 수 있다.
도 8a는 상술된 물질들 중의 하나를 이용한 평판 램프를 보여준다. 그와 같은 램프는, 비록 이것이 실내 조명과 같은 다른 용도로의 사용을 배제하는 것은 아니지만, 액정 표시 소자의 백라이팅을 제공하는데 사용될 수도 있다.
그 램프는 빛을 통과시키는 전면 기판(66)에 팽창이 맞춰진 넓은 표면의 금속으로 이루어질 수도 있는 배면 기판(60)을 구비한다. 그 배면 기판(60)이 절연체인 경우에는, 도전층(61)이 적용된다. 에미터 물질(62)은 조각들로 적용된다. 이 시스템에 에미터 패치당 등 전계 방출된 전류 쪽으로 힘을 가하고, 그리고 이에 따라 균일한 광원을 만들기 위하여, 각 패치는 저항기를 통하여 배면 기판(60)과 전기적으로 연결된다. 그와 같은 저항기는, 도 8b에 도시된 바와 같이, 전기적으로 저항성이 있는 패드(69)에 의해 쉽게 형성될 수 있다. 도 7c에서와 같이, 그 저항성이 있는 패드는 방출 패치보다 더 큰 면적을 가질 수도 있어, 그 두께의 양단에서의 전압 브레이크다운이 일어나지 않도록 한다. 저항성이 있는 패치들에 대한 보다 더 경제적인 대안은 앞서 설명한 자기-완충 물질을 사용하는 것이다. 전면 기판(66)은 투명 도전층(67)을 가지며, 적절한 형광체(68)로 코팅된다. 두 기판(60, 66)은 외부 링(63) 및 스페이서(65)들에 의해 이격된다. 그 구조는 솔더 글라스와 같은 물질(64)에 의해 실링된다. 그 소자는 펌핑 관을 통해서 또는 진공 퍼니스에서 솔더 글라스를 융해시킴으로써 진공화된다. 수 킬로볼트의 DC 전압이배면 기판(60) 또는 도전층(61)과 투명 도전층(67) 사이에 인가된다. 전계 방출된 전자들은 형광체(68)에 충돌하여 빛을 발생시킨다. 램프의 세기는 인가 전압을 변화시킴으로써 조정될 수 있다.
어떤 응용 분야에 대해서, 그 램프는 어드레스 지정을 받을 수 있는 형광체 스트라이프 및 비점(flying spot) 스캐너와 유사한 방식으로 주사 라인을 제공하는 관련된 일렉트로닉스로 만들어질 수도 있다. 그와 같은 소자는 하이브리드 표시 시스템으로 일체화될 수도 있다.
비록 위에서 설명한 전계 방출 음극발광(cathodoluminescent) 램프들은 수은증기를 이용한 것들보다 많은 이점(예컨대, 냉각 동작 및 순간적인 개시)을 제공하지만, 그것들은 본질적으로 덜 효율적이다. 그 한 가지 이유는 수은 방전으로부터의 자외선의 광에 대한 투과와 비교하여 형광체 알갱이들로 입사하는 전자들의 제한된 투과이다. 그 결과로서, 후면의 전자에 의해 형광체가 여기되고, 이에 따라 발생된 빛의 많은 부분이 입자를 통과하면서 산란되고 감쇠된다. 만약 빛의 출력이 전자빔이 충돌하는 면과 같은 면 위의 형광체로부터 채취될 수 있다면, 발광 효율은 대략 두 배가 될 것이다. 도 18은 이것이 이루어지도록 하는 한 배열을 보여준다.
도 18에서, 음극판(170)으로 사용될 글라스 기판은, 광학적으로 투명하고 전기적으로 도전성의 코팅(예컨대, 틴 옥사이드)(171)을 가지며, 그 위로는 여기서 기술된 바와 같은 MIMIV 에미터층(172)이 형성된다. 이 에미터층(172)은 실질적으로 광학적으로 반투명이 되도록 형성되고 그리고, 불규칙적으로 이격된 입자들로이루어져 있으므로 LCD의 규칙적인 팁 어레이와 픽셀 어레이 사이의 간섭에 의해 발생될 수도 있는 므와르 패턴닝을 겪지 않는다. 그와 같은 에미터층(172)은, 이에 한정되지는 않지만, 절연 성분으로서 폴리실록산을 기반으로 한 스핀-온 글라스로 형성될 수도 있다. 위에서 설명한 것과 같이 코팅된 음극판(170)은 양극판 (177) 상부에서 스페이서(179)들에 의해 지지되고 그 구조체는 도 8a에 도시된 램프에서와 같은 방법으로 실링되고 진공화된다. 글라스, 세라믹, 금속 또는 다른 적절한 물질로 이루어질 수도 있는 양극판(177)은 그 위에 형성된 전계발광 형광체층(175)을 가지며, 형광체층(175)과 양극판(177) 사이에는 알루미늄과 같은 반사층 (176)이 선택적으로 형성된다. 킬로볼트 범위의 전압(180)이 도전층(171)과 양극판(177)(또는 절연 물질인 경우에는 그 위의 도전성 코팅) 사이에 인가된다. 상기 인가된 전압에 의해 발생된 전계 방출된 전자(173)들은 형광체층(175)으로 가속화된다. 그 결과로 생기는 빛의 출력은 반투명 에미터층(172) 및 투명 도전층(171)을 통과한다. 선택적인 Lambertian 확산기 또는 non-Lambertian 확산기(178)가 광 경로 상에 배치될 수도 있다.
본 발명의 구현예들은 발명의 필요 조건들-예컨대 그 함유물들을 정렬시키고, 충분한 크기 및 밀도로 만드는 것, 등을 충족시키는데 최고로 활용되는 그래파이트 함유물들을 갖는 다이아몬드 박막을 채용해도 된다. 다이아몬드 박막 제조에 있어서, 기술 추세는 그래파이트 함유물들을 최소화하는 것이 절대적이었지만, 본 발명의 구현예에서는, 그와 같은 함유물들은 의도적으로 첨가되고 조심스럽게 가공된다.
본 발명의 바람직한 구현예들에서의 중요한 특징 중의 하나는 에미팅 패턴을 프린트할 수 있는 능력이고, 따라서 표시소자에서 요구되어지는 것과 같은 복합 멀티-에미터 패턴을 적정한 비용으로 만들 수 있게 한다. 더욱이, 프린트를 할 수 있는 능력은 글라스와 같은 값싼 기판 재료를 사용할 수 있게 한다; 반면에, 마이크로-엔지니어링에 의한 구조는 전형적으로 값비싼 단결정 기판 위에 형성된다. 본 명세서와 관련해서, 프린팅은 방출 물질을 한정된 패턴으로 위치시키거나 또는 형성하는 공정을 의미한다. 적절한 공정들의 예들로는, 스크린 프린팅, 제로그라피, 포토리소그라피, 정전기적 증착법, 분사법 또는 옵셋 리소그라피가 있다.
본 발명을 구현하는 소자들은 크고 적은 모든 규격으로 만들어질 수도 있다. 이는 특히 표시소자에 적용하며, 이 표시소자는, 단일 픽셀에서 멀티-픽셀 소자까지, 소규모에서 대화면 표시장치까지의 범위에 있을 수 있다.

Claims (56)

  1. 도전성 기판과, 상기 도전성 기판 위에 배열된 적어도 하나의 도전성 입자를 포함하고, 상기 도전성 입자는 절연성 무기 물질에 파묻히거나, 그 안에 형성되거나, 또는 상기 절연성 무기 물질로 코팅되고, 상기 도전성 입자와 상기 도전성 기판 사이의 상기 절연성 무기 물질의 제1 두께와 상기 도전성 입자와 상기 절연성 무기 물질이 배열된 주위 사이의 상기 절연성 무기 물질의 제2 두께를 한정하되, 상기 두께들 사이의 상기 입자의 크기는 상기 기판에 수직인 방향으로 상기 각 두께의 적어도 두 배인 것을 특징으로 하는 전계 전자 방출 물질.
  2. 제1항에 있어서,
    상기 입자의 크기는 상기 각 두께보다 적어도 10배 큰 것을 특징으로 하는 전계 전자 방출 물질.
  3. 제2항에 있어서,
    상기 입자의 크기는 상기 각 두께보다 적어도 100배 큰 것을 특징으로 하는 전계 전자 방출 물질.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 도전성 입자는 제각기 0.1㎛ 내지 400㎛ 범위의 최대 치수를 가지며 함께 사실상 단일층을 이루는 것을 특징으로 하는 전계 전자 방출 물질.
  5. 제1항에 있어서,
    상기 절연성 무기 물질은 다이아몬드 이외의 물질인 것을 특징으로 하는 전계 전자 방출 물질.
  6. 제5항에 있어서,
    상기 절연성 무기 물질은, 유리, 납 바탕의 유리, 유리 세라믹, 용해된 유리 또는 다른 유리질 물질, 세라믹, 산화 세라믹, 산화된 표면, 질화물, 질화된 표면, 또는 붕화 세라믹을 포함하는 것을 특징으로 하는 전계 전자 방출 물질.
  7. 제1항에 있어서,
    상기 절연성 무기 물질은, 도핑되지 않은 다이아몬드를 포함하는 것을 특징으로 하는 전계 전자 방출 물질.
  8. 제1항에 있어서,
    상기 또는 각 도전성 입자는 상기 절연성 무기 물질로서의 다이아몬드 박막에 의도적으로 처리된 그래파이트 함유물(graphite inclusion)을 포함하는 것을 특징으로 하는 전계 전자 방출 물질.
  9. 제1항에 있어서,
    상기 또는 각 도전성 입자는 직경보다 길이가 더 길도록 토막낸 파이버를 포함하는 것을 특징으로 하는 전계 전자 방출 물질.
  10. 제1항에 있어서,
    상기 또는 각 도전성 입자는 거의 대칭적인 것을 특징으로 하는 전계 전자 방출 물질.
  11. 제10항에 있어서,
    상기 또는 각 도전성 입자는 거의 거칠게 다듬어진 입방체 모양으로 되어 있는 것을 특징으로 하는 전계 전자 방출 물질.
  12. 제1항에 있어서,
    상기 전계 전자 방출 물질은 상기 도전성 입자를 여러 개 포함하고, 상기 도전성 입자의 가장 긴 치수가 상기 도전성 기판과 거의 수직이 되도록 정렬된 것을 특징으로 하는 전계 전자 방출 물질.
  13. 제1항에 있어서,
    상기 전계 전자 방출 물질은 상기 도전성 입자를 여러 개 포함하고, 상기 도전성 입자 사이의 간격은 상기 도전성 입자의 최대 치수보다 5배 내지 15배인 것을특징으로 하는 전계 전자 방출 물질.
  14. 제1항에 있어서,
    상기 절연성 무기 물질은 절연성 기질이고, 상기 도전성 입자는 배열된 도전성 파이버들로 되어 있되, 상기 도전성 파이버들은 상기 절연성 기질 내에 지지되어 있으면서, 노출된 파이버들이 상기 절연성 기질과 거의 동일 평면을 이루고, 상기 노출된 파이버 단부와 상기 동일 평면의 기질은 부-절연층으로 거의 덮여 있는 구조를 포함하는 것을 특징으로 하는 전계 전자 방출 물질.
  15. 제14항에 있어서,
    상기 구조는 도전성 매개체에 의해 상기 도전성 기판과 결합된 것을 특징으로 하는 전계 전자 방출 물질.
  16. 제14항 또는 제15항에 있어서,
    상기 파이버들의 길이는 1㎛ 내지 2mm이고, 직경은 0.5㎛ 내지 100㎛인 것을 특징으로 하는 전계 전자 방출 물질.
  17. 제14항에 있어서,
    상기 파이버들의 상호 간격은 상기 파이버 길이의 5배 내지 15배인 것을 특징으로 하는 전계 전자 방출 물질.
  18. 제14항에 있어서,
    상기 파이버 배열은 배향 고형화된 공융 물질로 된 얇은 조각으로부터 형성된 것을 특징으로 하는 전계 전자 방출 물질.
  19. 제14항에 있어서,
    상기 각 부-절연층은 상기 구조를 기준으로 서로 반대되는 두 면에 각각 형성된 것을 특징으로 하는 전계 전자 방출 물질.
  20. 제14항에 있어서,
    상기 또는 각 부-절연층의 두께는 5nm(50Å) 내지 2㎛인 것을 특징으로 하는 전계 전자 방출 물질.
  21. 제14항에 있어서,
    상기 또는 각 부-절연층은 유리, 유리 세라믹, 세라믹, 산화 세라믹, 질화물, 붕화 세라믹 또는 다이아몬드를 포함하는 것을 특징으로 하는 전계 전자 방출 물질.
  22. 제1항에 있어서,
    상기 도전성 입자의 전도도는, 방출 전류가 상기 입자를 통과하면서 발생되는 포텐셜 강하가 상기 입자의 방출점에서의 전계가 방출 전류를 컨트롤하는 양만큼 줄어들도록 하는데 충분한 것을 특징으로 하는 전계 전자 방출 물질.
  23. 제1항에 있어서,
    상기 입자 또는 적어도 몇 개의 상기 입자들은, 탄화 실리콘, 탄화 탄탈, 탄화 하프늄, 탄화 지르코늄, 티타늄의 매그넬리 차산화물, 반도전성 실리콘, Ⅲ-Ⅴ족 화합물들 및 Ⅱ-Ⅳ족 화합물들을 포함하는 것을 특징으로 하는 전계 전자 방출 물질.
  24. 제1항에 있어서,
    상기 입자는 게터링 물질(gettering material)을 포함하고,
    적어도 한 부분은 상기 주위에 노출되도록 상기 절연성 물질층으로 도포되지 않는 것을 특징으로 하는 전계 전자 방출 물질.
  25. 전계 전자 방출 물질을 형성하는 방법에 있어서,
    도전성 기판 위에 적어도 하나의 도전성 입자를 배열하되, 상기 또는 각 도전성 입자가 절연성 무기 물질 안에 파묻히거나, 형성되거나, 또는 상기 절연성 무기 물질로 코팅되도록 하며, 상기 도전성 입자와 상기 도전성 기판 사이의 상기 절연성 무기 물질의 제1 두께와 상기 도전성 입자와 상기 절연성 무기 물질이 배열된 주위 사이의 상기 절연성 무기 물질의 제2 두께를 한정하되, 상기 두께들 사이의상기 입자의 크기는 상기 각 두께보다 2배 이상이 되도록 하는 단계를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  26. 제25항에 있어서,
    상기 도전성 입자(들) 또는 절연성 무기 물질은 프린팅 공정에 의해 상기 도전성 기판에 붙이는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  27. 제26항에 있어서,
    상기 도전성 입자(들) 또는 상기 절연성 무기 물질은 감광성 바인더로 상기 도전성 기판에 붙여지는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  28. 제25항에 있어서,
    상기 전계 전자 방출 물질의 제조 방법은 크고 작은 입자들의 혼합물을 소결시키거나, 또는 합치는 단계를 포함하되, 여기서 상기 큰 입자는 복수개의 상기 도전성 입자들을 이루고, 상기 작은 입자들은 상기 절연성 무기 물질을 이루는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  29. 제28항에 있어서,
    상기 절연성 무기 물질은 유리 세라믹, 세라믹, 산화 세라믹, 질화물, 붕화물 또는 다이아몬드를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조방법.
  30. 제25항에 있어서,
    기판에 절연막, 도전성 입자층 및 추가 절연막을 순차적으로 붙이는 단계를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  31. 제30항에 있어서,
    절연성 물질은 세라믹, 산화 세라믹, 산화물, 질화물, 붕화물 또는 다이아몬드를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  32. 제25항에 있어서,
    상기 전계 전자 방출 물질은 상기 도전성 입자를 여러 개 포함하고, 상기 전계 전자 방출 물질의 제조 방법은 상기 각 도전성 입자 위에 직접 절연성 물질을 코팅하고, 그 후 유리질 물질 또는 브레이즈에 의해 상기 코팅된 입자들을 상기 기판에 고착시키는 단계를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  33. 제32항에 있어서,
    상기 절연성 물질은 유리, 유리 세라믹, 세라믹, 산화 세라믹, 산화물, 질화물, 붕화물 또는 다이아몬드를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  34. 제25항에 있어서,
    상기 절연성 무기 물질은 다공성의 절연체를 포함하고,
    상기 방법은 상기 다공성의 절연체의 구멍들에 도전성 물질로 채움으로써 복수개의 상기 도전성 입자들을 제공하는 단계를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  35. 제34항에 있어서,
    상기 전계 전자 방출 물질의 제조 방법은 상기 다공성의 절연체를 기준으로 서로 반대되는 면들 위에 두 개의 외부의 부-절연성 무기 물질층을 형성하여, 상기 다공성의 절연체가 상기 두 개의 외부의 부-절연성 무기 물질층 사이에 중간 부-층이 되도록 하는 단계를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  36. 제25항에 있어서, 상기 전계 전자 방출 물질의 제조 방법은
    여러 개의 상기 도전성 입자를 상기 기판에 부착하는 단계, 및
    상기 입자들을 롤러에 의해 상기 절연성 무기 물질로 부분적으로 코팅하는 단계를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  37. 제25항에 있어서, 상기 전계 전자 방출 물질의 제조 방법은
    여러 개의 상기 도전성 입자를 상기 기판에 부착하는 단계, 및
    소스로부터 상기 절연성 무기 물질을 진공 증착하되, 증착된 물질이 소정 각도로 입자들의 표면에 부딪히도록 하여 상기 입자들을 상기 절연성 무기 물질로 부분적으로 코팅하는 단계를 포함하는 것을 특징으로 하는 전계 전자 방출 물질의 제조 방법.
  38. 제25항 내지 제37항 중 적어도 어느 한 항에 따른 방법에 의해 제조되는 것을 특징으로 하는 전계 전자 방출 물질.
  39. 제1항에 따른 전계 전자 방출 물질을 구비하는 것을 특징으로 하는 전계 전자 방출 소자.
  40. 제39항에 있어서, 상기 전계 전자 방출 소자는
    상기 전계 전자 방출 물질로 된 에미터 패치들이 배열되어 있는 기판을 포함하는 것을 특징으로 하는 전계 전자 방출 소자.
  41. 제40항에 있어서, 상기 전계 전자 방출 소자는
    제어 전극을 더 포함하며, 상기 제어 전극은 구멍들이 정렬 배열되어 있고 상기 에미터 패치들 위에서 절연층에 의해 지지되어 있는 것을 특징으로 하는 전계전자 방출 소자.
  42. 제41항에 있어서,
    상기 구멍은 슬롯 형태인 것을 특징으로 하는 전계 전자 방출 소자.
  43. 제39항에 있어서, 상기 전계 전자 방출 소자는
    플라즈마 리액터, 코로나 방전 소자, 전계발광 소자, 사이런트(silent) 방전 소자, 오존 발생기, 전자 소스, 전자 총, 전자 소자, X-선 튜브, 진공 게이지, 가스 충전 소자 또는 이온 스러스터에 사용되는 것을 특징으로 하는 전계 전자 방출 소자.
  44. 제39항에 있어서,
    상기 전계 전자 방출 물질은 소자 동작을 위한 전 전류를 공급하는 것을 특징으로 하는 전계 전자 방출 소자.
  45. 제39항에 있어서,
    상기 전계 전자 방출 물질은 소자를 위한 개시, 트리거링 또는 프라이밍(priming) 전류를 공급하는 것을 특징으로 하는 전계 전자 방출 소자.
  46. 제39항에 있어서, 상기 전계 전자 방출 소자는
    표시 장치에 사용되는 것을 특징으로 하는 전계 전자 방출 소자.
  47. 제39항에 있어서, 상기 전계 전자 방출 소자는
    램프에 사용되는 것을 특징으로 하는 전계 전자 방출 소자.
  48. 제47항에 있어서,
    상기 램프는 거의 평평한 것을 특징으로 하는 전계 전자 방출 소자.
  49. 제39항에 있어서, 상기 전계 전자 방출 소자는
    크로스-형상의 구조 형태로 절연성 스페이서들 위에서 지지되는 전극판을 구비하는 것을 특징으로 하는 전계 전자 방출 소자.
  50. 제39항 내지 제49항 중 어느 한 항에 있어서,
    상기 전계 전자 방출 물질은, 사용할 때 인가된 음극 전압에 저항기를 통하여 연결되는 패치들에 적용되는 것을 특징으로 하는 전계 전자 방출 소자.
  51. 제50항에 있어서,
    상기 저항기는 각 방출 패치(emitting patch) 아래에 저항성 패드로서 적용되는 것을 특징으로 하는 전계 전자 방출 소자.
  52. 제51항에 있어서,
    상기 각 저항성 패드는 각 방출 패치 아래에 제공되며, 상기 각 저항성 패드의 면적은 상기 각 방출 패치의 면적보다 큰 것을 특징으로 하는 전계 전자 방출 소자.
  53. 제46항에 있어서,
    에미터 물질 또는 형광체가, 주사선을 만들기 위하여 전자 구동 수단에 의해 어드레스 지정을 받을 수 있도록 일차원적으로 배열된 하나 이상의 도전 트랙들 위에 코팅된 것을 특징으로 하는 전계 전자 방출 소자.
  54. 제53항에 있어서, 상기 전계 전자 방출 소자는
    상기 전자 구동 수단을 포함하는 것을 특징으로 하는 전계 전자 방출 소자.
  55. 제39항에 있어서,
    상기 전계 전자 방출 물질의 주변은 진공인 것을 특징으로 하는 전계 전자 방출 소자.
  56. 제39항에 있어서,
    양극,
    광학적으로 반투명한 음극,
    상기 양극 및 음극 상의 스페이서 영역,
    상기 음극으로부터 상기 양극을 이격시키기 위한 상기 스페이서 영역 중 어느 영역에 위치한 스페이서들,
    그리고 상기 스페이서들이 위치하지 않은 상기 스페이서 영역들 중 다른 영역에서 상기 양극 상에 위치한 게터링 물질을 포함하고,
    상기 스페이서 영역들은 일정하게 또는 주기적으로 상호 이격되며,
    상기 음극으로부터 방출된 전자들이 상기 양극에 충돌하여 상기 양극에 전기적-발광(electro-luminescence)이 유발되도록 상기 음극이 상기 양극에 관하여 배열되어 있어, 상기 음극을 통하여 상기 전기적-발광을 볼 수 있는 것을 특징으로 하는 전계 전자 방출 소자.
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