JPH11214984A - カウンタ回路及びカウンタ回路のリセット方法 - Google Patents
カウンタ回路及びカウンタ回路のリセット方法Info
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- JPH11214984A JPH11214984A JP1288498A JP1288498A JPH11214984A JP H11214984 A JPH11214984 A JP H11214984A JP 1288498 A JP1288498 A JP 1288498A JP 1288498 A JP1288498 A JP 1288498A JP H11214984 A JPH11214984 A JP H11214984A
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Abstract
(57)【要約】
【課題】 カウント値が所定値に到達したとき、あるい
はカウンタがオーバフローを起こしたときのリセット動
作を確実に行うことができず、カウント動作を再開した
ときに誤った動作をするおそれがあった。 【解決手段】 クロックφのパルス数を示すカウント信
号Ａを出力するカウンタＢＣ１、カウント信号Ａのパル
ス数を示すカウント信号Ｂを出力するカウンタＢＣ２、
カウント信号Ｂのパルス数を示すカウント信号Ｃを出力
するカウンタＢＣ３、カウント信号Ａ〜Ｃを与えられオ
ーバフローが発生すると信号を出力するカウンタリセッ
ト検知回路ＡＧＲ１ １０１、カウント信号Ａ〜Ｃの全
てが論理「０」になると信号を出力するカウンタリセッ
ト検知回路ＡＧＲ０ １００、回路ＡＧＲ１ １０１が
信号を出力してから回路ＡＧＲ０ １００が信号を出力
するまでの間全カウンタにカウンタリセット信号ＣＲＥ
ＳＥＴを与えてリセットさせるＲＳフリップフロップＲ
Ｓ１とを備え、全てのカウンタのリセットが確実に完了
した後カウント動作を正常に再開することができる。
はカウンタがオーバフローを起こしたときのリセット動
作を確実に行うことができず、カウント動作を再開した
ときに誤った動作をするおそれがあった。 【解決手段】 クロックφのパルス数を示すカウント信
号Ａを出力するカウンタＢＣ１、カウント信号Ａのパル
ス数を示すカウント信号Ｂを出力するカウンタＢＣ２、
カウント信号Ｂのパルス数を示すカウント信号Ｃを出力
するカウンタＢＣ３、カウント信号Ａ〜Ｃを与えられオ
ーバフローが発生すると信号を出力するカウンタリセッ
ト検知回路ＡＧＲ１ １０１、カウント信号Ａ〜Ｃの全
てが論理「０」になると信号を出力するカウンタリセッ
ト検知回路ＡＧＲ０ １００、回路ＡＧＲ１ １０１が
信号を出力してから回路ＡＧＲ０ １００が信号を出力
するまでの間全カウンタにカウンタリセット信号ＣＲＥ
ＳＥＴを与えてリセットさせるＲＳフリップフロップＲ
Ｓ１とを備え、全てのカウンタのリセットが確実に完了
した後カウント動作を正常に再開することができる。
Description
【０００１】
【発明の属する技術分野】本発明はカウンタ回路及びそ
のリセット方法に係わり、特にカウントが進んで所定値
に到達した場合あるいはオーバフローが発生した場合
に、自己リセットを行う回路及びそのリセット方法に関
する。
のリセット方法に係わり、特にカウントが進んで所定値
に到達した場合あるいはオーバフローが発生した場合
に、自己リセットを行う回路及びそのリセット方法に関
する。
【０００２】
【従来の技術】従来の自己リセット機能を有するカウン
タ回路の構成の一例を図７に示し、このカウンタ回路で
用いられるクロックφ、リセット信号ＲＥＳＥＴ、カウ
ント信号Ａ、Ｂ及びＣ、カウンタリセット信号ＣＲＥＳ
ＥＴの波形の変化を図７のタイムチャートに示す。
タ回路の構成の一例を図７に示し、このカウンタ回路で
用いられるクロックφ、リセット信号ＲＥＳＥＴ、カウ
ント信号Ａ、Ｂ及びＣ、カウンタリセット信号ＣＲＥＳ
ＥＴの波形の変化を図７のタイムチャートに示す。
【０００３】このカウンタ回路は、２進カウンタＢＣ
１、ＢＣ２及びＢＣ３と、カウンタリセット検知回路Ａ
ＧＲ１ ３０１と、ＯＲ回路ＯＲ２と、インバータＩＮ
１とを備えている。
１、ＢＣ２及びＢＣ３と、カウンタリセット検知回路Ａ
ＧＲ１ ３０１と、ＯＲ回路ＯＲ２と、インバータＩＮ
１とを備えている。
【０００４】各々の２進カウンタＢＣ１〜ＢＣ３は同一
のトリガ型フリップフロップで構成されており、２進カ
ウンタＢＣ１を例にとると、クロック／φで動作するク
ロックドインバータＩＮ２及びＩＮ３と、クロックφで
動作するクロックドインバータＩＮ４及びＩＮ５と、イ
ンバータＩＮ６と、ＮＯＲ回路ＮＲ１及びＮＲ２とを有
している。
のトリガ型フリップフロップで構成されており、２進カ
ウンタＢＣ１を例にとると、クロック／φで動作するク
ロックドインバータＩＮ２及びＩＮ３と、クロックφで
動作するクロックドインバータＩＮ４及びＩＮ５と、イ
ンバータＩＮ６と、ＮＯＲ回路ＮＲ１及びＮＲ２とを有
している。
【０００５】リセット信号ＲＥＳＥＴが外部から入力さ
れ、ＯＲ回路ＯＲ２を介してカウンタリセット信号ＣＲ
ＥＳＥＴとして出力され、配線抵抗Ｒ３及び配線容量Ｃ
３を介して２進カウンタＢＣ３のリセット端子に入力さ
れ、抵抗Ｒ３及びＲ２と配線容量Ｃ３及びＣ２を介して
２進カウンタＢＣ２のリセット端子に入力され、抵抗Ｒ
３、Ｒ２及びＲ１と配線容量Ｃ３、Ｃ２及びＣ１を介し
て２進カウンタＢＣ１のリセット端子に入力される。こ
のようにして、カウンタリセット信号ＣＲＥＳＥＴは信
号線に寄生する抵抗及び容量により、２進カウンタＢＣ
３、ＢＣ２、ＢＣ１の順に伝播遅延されて入力されてい
く。
れ、ＯＲ回路ＯＲ２を介してカウンタリセット信号ＣＲ
ＥＳＥＴとして出力され、配線抵抗Ｒ３及び配線容量Ｃ
３を介して２進カウンタＢＣ３のリセット端子に入力さ
れ、抵抗Ｒ３及びＲ２と配線容量Ｃ３及びＣ２を介して
２進カウンタＢＣ２のリセット端子に入力され、抵抗Ｒ
３、Ｒ２及びＲ１と配線容量Ｃ３、Ｃ２及びＣ１を介し
て２進カウンタＢＣ１のリセット端子に入力される。こ
のようにして、カウンタリセット信号ＣＲＥＳＥＴは信
号線に寄生する抵抗及び容量により、２進カウンタＢＣ
３、ＢＣ２、ＢＣ１の順に伝播遅延されて入力されてい
く。
【０００６】２進カウンタＢＣ１〜ＢＣ３はそれぞれ、
入力されたカウンタリセット信号ＣＲＥＳＥＴがハイレ
ベルにあるときは非動作状態にあり、カウント信号Ａ〜
Ｃはいずれもロウレベルを維持する。
入力されたカウンタリセット信号ＣＲＥＳＥＴがハイレ
ベルにあるときは非動作状態にあり、カウント信号Ａ〜
Ｃはいずれもロウレベルを維持する。
【０００７】リセット信号ＲＥＳＥＴが論理「０」に立
ち下がるとカウンタリセット信号ＣＲＥＳＥＴも論理
「０」になり、リセット状態が解除される。２進カウン
タＢＣ１は外部から入力されるクロックφとインバータ
ＩＮ１により反転されたクロック／φとを与えられ、ク
ロックφが論理「０」に立ち下がるタイミングで論理
「０」に立ち下がるカウント信号Ａを出力する。後段の
２進カウンタＢＣ２は、信号Ａが論理「０」に立ち下が
るタイミングで論理「１」になるカウント信号Ｂを出力
し、さらに後段の２進カウンタＢＣ３は、信号Ｂが論理
「０」に立ち下がるタイミングで論理「１」になるカウ
ント信号Ｃを出力する。このようにして生成されたカウ
ント信号Ａ、Ｂ及びＣは、図８に示されたように２進カ
ウント値に対応したものとなる。
ち下がるとカウンタリセット信号ＣＲＥＳＥＴも論理
「０」になり、リセット状態が解除される。２進カウン
タＢＣ１は外部から入力されるクロックφとインバータ
ＩＮ１により反転されたクロック／φとを与えられ、ク
ロックφが論理「０」に立ち下がるタイミングで論理
「０」に立ち下がるカウント信号Ａを出力する。後段の
２進カウンタＢＣ２は、信号Ａが論理「０」に立ち下が
るタイミングで論理「１」になるカウント信号Ｂを出力
し、さらに後段の２進カウンタＢＣ３は、信号Ｂが論理
「０」に立ち下がるタイミングで論理「１」になるカウ
ント信号Ｃを出力する。このようにして生成されたカウ
ント信号Ａ、Ｂ及びＣは、図８に示されたように２進カ
ウント値に対応したものとなる。
【０００８】２進カウンタ回路ＢＣ１〜ＢＣ３からそれ
ぞれ出力されたカウント信号Ａ、Ｂ及びＣは、カウンタ
リセット検知回路ＡＧＲ１ ３０１に入力される。そし
て、図８の時点ｔ１において、全ての信号Ａ、Ｂ及びＣ
の値が論理「１」になると、オーバフローを検知した信
号を生成し、ＯＲ回路ＯＲ２を介して時点ｔ２において
カウンタリセット信号ＣＲＥＳＥＴとして出力する。
ぞれ出力されたカウント信号Ａ、Ｂ及びＣは、カウンタ
リセット検知回路ＡＧＲ１ ３０１に入力される。そし
て、図８の時点ｔ１において、全ての信号Ａ、Ｂ及びＣ
の値が論理「１」になると、オーバフローを検知した信
号を生成し、ＯＲ回路ＯＲ２を介して時点ｔ２において
カウンタリセット信号ＣＲＥＳＥＴとして出力する。
【０００９】このカウンタリセット信号ＣＲＥＳＥＴ
は、上述したように２進カウンタＢＣ３、ＢＣ２、ＢＣ
１のリセット端子に順に伝播遅延されて入力される。こ
れにより、先ず２進カウンタＢＣ３がリセットされてカ
ウント信号Ｃが時点ｔ３で論理「０」になり、次に遅延
時間に対応した時点ｔ４において２進カウンタＢＣ２の
カウント信号Ｂが論理「０」になり、さらに時点ｔ５に
おいて２進カウンタＢＣ１のカウント信号Ａが論理
「０」になり、全ての２進カウンタＢＣ３〜ＢＣ１のリ
セットが完了する。
は、上述したように２進カウンタＢＣ３、ＢＣ２、ＢＣ
１のリセット端子に順に伝播遅延されて入力される。こ
れにより、先ず２進カウンタＢＣ３がリセットされてカ
ウント信号Ｃが時点ｔ３で論理「０」になり、次に遅延
時間に対応した時点ｔ４において２進カウンタＢＣ２の
カウント信号Ｂが論理「０」になり、さらに時点ｔ５に
おいて２進カウンタＢＣ１のカウント信号Ａが論理
「０」になり、全ての２進カウンタＢＣ３〜ＢＣ１のリ
セットが完了する。
【００１０】
【発明が解決しようとする課題】しかし、従来のカウン
タ回路には次のような問題があった。図８からも明らか
なように、カウンタリセット検知回路ＡＧＲ１ ３０１
が生成するカウンタリセット信号ＣＲＥＳＥＴは、カウ
ント信号Ａ〜Ｃのうち少なくともいずれか一つ（ここで
は、信号Ｃ）が論理「０」になると論理「０」になる。
このため、残りのカウント信号Ｂ及びＡがまだ論理
「０」になっていないにもかかわらずリセット状態が解
除されることになる。この結果、リセットされていない
２進カウンタＢＣ１及びＢＣ２が存在したままの状態で
カウント動作を再開し、誤ったカウント値を出力するお
それがあった。
タ回路には次のような問題があった。図８からも明らか
なように、カウンタリセット検知回路ＡＧＲ１ ３０１
が生成するカウンタリセット信号ＣＲＥＳＥＴは、カウ
ント信号Ａ〜Ｃのうち少なくともいずれか一つ（ここで
は、信号Ｃ）が論理「０」になると論理「０」になる。
このため、残りのカウント信号Ｂ及びＡがまだ論理
「０」になっていないにもかかわらずリセット状態が解
除されることになる。この結果、リセットされていない
２進カウンタＢＣ１及びＢＣ２が存在したままの状態で
カウント動作を再開し、誤ったカウント値を出力するお
それがあった。
【００１１】そこで、本発明は上記事情に鑑み、カウン
トが進んで所定値に到達し、あるいはオーバフローが発
生したときの自己リセットを確実に行い、カウント動作
を再開した場合に誤動作することを防ぐことが可能なカ
ウンタ回路を提供することを目的とする。
トが進んで所定値に到達し、あるいはオーバフローが発
生したときの自己リセットを確実に行い、カウント動作
を再開した場合に誤動作することを防ぐことが可能なカ
ウンタ回路を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明のカウンタ回路
は、クロックを入力され、このクロックのパルス数に対
応する第１のカウント信号を出力する第１のカウンタ
と、前記第１のカウンタが出力した第１のカウント信号
を入力され、この第１のカウント信号のパルス数に対応
する第２のカウント信号を出力する第２のカウンタと、
…、第ｎ−１のカウンタが出力した第ｎ−１のカウント
信号を入力され、この第ｎ−１のカウント信号のパルス
数に対応する第ｎのカウント信号を出力する第ｎのカウ
ンタと、前記第１、第２、…、第ｎのカウント信号を与
えられ、この第１、第２、…、第ｎのカウント信号から
構成される数が所定値に到達したとき、あるいはこの第
１、第２、…、第ｎのカウント信号の全てが第１の値に
なりオーバフローが発生したとき、第１の信号を出力す
る第１のカウンタリセット検知回路と、前記第１、第
２、…、第ｎのカウント信号を与えられ、全てが第２の
値になると第２の信号を出力する第２のカウンタリセッ
ト検知回路と、前記第１のカウンタリセット検知回路が
前記第１の信号を出力してから前記第２のカウンタリセ
ット検知回路が前記第２の信号を出力するまでの間、前
記第１、第２、…、第ｎのカウンタにカウンタリセット
信号を与えてリセットさせるカウンタリセット信号生成
回路とを備えることを特徴としている。
は、クロックを入力され、このクロックのパルス数に対
応する第１のカウント信号を出力する第１のカウンタ
と、前記第１のカウンタが出力した第１のカウント信号
を入力され、この第１のカウント信号のパルス数に対応
する第２のカウント信号を出力する第２のカウンタと、
…、第ｎ−１のカウンタが出力した第ｎ−１のカウント
信号を入力され、この第ｎ−１のカウント信号のパルス
数に対応する第ｎのカウント信号を出力する第ｎのカウ
ンタと、前記第１、第２、…、第ｎのカウント信号を与
えられ、この第１、第２、…、第ｎのカウント信号から
構成される数が所定値に到達したとき、あるいはこの第
１、第２、…、第ｎのカウント信号の全てが第１の値に
なりオーバフローが発生したとき、第１の信号を出力す
る第１のカウンタリセット検知回路と、前記第１、第
２、…、第ｎのカウント信号を与えられ、全てが第２の
値になると第２の信号を出力する第２のカウンタリセッ
ト検知回路と、前記第１のカウンタリセット検知回路が
前記第１の信号を出力してから前記第２のカウンタリセ
ット検知回路が前記第２の信号を出力するまでの間、前
記第１、第２、…、第ｎのカウンタにカウンタリセット
信号を与えてリセットさせるカウンタリセット信号生成
回路とを備えることを特徴としている。
【００１３】あるいは、本発明のカウンタ回路は、第
１、第２、…、第ｎのカウンタと、前記第１、第２、
…、第ｎのカウント信号を入力されるＡＮＤ回路を含む
第１のカウンタリセット検知回路と、前記第１、第２、
…、第ｎのカウント信号を入力されるＮＯＲ回路を含む
第２のカウンタリセット検知回路と、一方の入力端子に
前記第１のカウンタリセット検知回路が出力する第１の
信号を与えられ、他方の入力端子が第２のＯＲ回路の出
力端子に接続された第１のＯＲ回路と、一方の入力端子
に前記第２のカウンタリセット検知回路が出力する第２
の信号を与えられ、他方の入力端子が前記第１のＯＲ回
路の出力端子に接続された前記第２のＯＲ回路とを有
し、前記第１のＯＲ回路の出力端子から前記第１、第
２、…、第ｎのカウンタをリセットさせるカウンタリセ
ット信号を出力するカウンタリセット信号生成回路とを
備えている。
１、第２、…、第ｎのカウンタと、前記第１、第２、
…、第ｎのカウント信号を入力されるＡＮＤ回路を含む
第１のカウンタリセット検知回路と、前記第１、第２、
…、第ｎのカウント信号を入力されるＮＯＲ回路を含む
第２のカウンタリセット検知回路と、一方の入力端子に
前記第１のカウンタリセット検知回路が出力する第１の
信号を与えられ、他方の入力端子が第２のＯＲ回路の出
力端子に接続された第１のＯＲ回路と、一方の入力端子
に前記第２のカウンタリセット検知回路が出力する第２
の信号を与えられ、他方の入力端子が前記第１のＯＲ回
路の出力端子に接続された前記第２のＯＲ回路とを有
し、前記第１のＯＲ回路の出力端子から前記第１、第
２、…、第ｎのカウンタをリセットさせるカウンタリセ
ット信号を出力するカウンタリセット信号生成回路とを
備えている。
【００１４】ここで、前記カウンタリセット信号生成回
路は、第１の論理レベルを有する前記第１の信号がセッ
ト端子に入力されてから前記第１の論理レベルを有する
前記第２の信号がリセット端子に入力されるまでの間、
前記カウンタリセット信号を出力端子から出力するＲＳ
フリップフロップであってもよい。
路は、第１の論理レベルを有する前記第１の信号がセッ
ト端子に入力されてから前記第１の論理レベルを有する
前記第２の信号がリセット端子に入力されるまでの間、
前記カウンタリセット信号を出力端子から出力するＲＳ
フリップフロップであってもよい。
【００１５】本発明のカウンタ回路のリセット方法は、
クロックを入力され、このクロックのパルス数に対応す
る第１のカウント信号を出力する第１のカウンタと、前
記第１のカウンタが出力した第１のカウント信号を入力
され、この第１のカウント信号のパルス数に対応する第
２のカウント信号を出力する第２のカウンタと、…、第
ｎ−１のカウンタが出力した第ｎ−１のカウント信号を
入力され、この第ｎ−１のカウント信号のパルス数に対
応する第ｎのカウント信号を出力する第ｎのカウンタと
を有するカウンタ回路をリセットする方法であって、前
記第１、第２、…、第ｎのカウント信号で構成される値
が所定値に到達したとき、あるいは全てが第１の値にな
りオーバフローが発生したとき、前記第１、第２、…、
第ｎのカウンタにそれぞれカウンタリセット信号を与
え、前記第１、第２、…、第ｎのカウント信号の全てが
第２の値になりリセットが完了するまでの間、前記カウ
ンタリセット信号を継続して前記第１、第２、…、第ｎ
のカウンタにそれぞれ与えることを特徴としている。
クロックを入力され、このクロックのパルス数に対応す
る第１のカウント信号を出力する第１のカウンタと、前
記第１のカウンタが出力した第１のカウント信号を入力
され、この第１のカウント信号のパルス数に対応する第
２のカウント信号を出力する第２のカウンタと、…、第
ｎ−１のカウンタが出力した第ｎ−１のカウント信号を
入力され、この第ｎ−１のカウント信号のパルス数に対
応する第ｎのカウント信号を出力する第ｎのカウンタと
を有するカウンタ回路をリセットする方法であって、前
記第１、第２、…、第ｎのカウント信号で構成される値
が所定値に到達したとき、あるいは全てが第１の値にな
りオーバフローが発生したとき、前記第１、第２、…、
第ｎのカウンタにそれぞれカウンタリセット信号を与
え、前記第１、第２、…、第ｎのカウント信号の全てが
第２の値になりリセットが完了するまでの間、前記カウ
ンタリセット信号を継続して前記第１、第２、…、第ｎ
のカウンタにそれぞれ与えることを特徴としている。
【００１６】
【発明の実施の形態】以下、本発明のー実施の形態につ
いて図面を参照して説明する。本発明の第１の実施の形
態によるカウンタ回路は、図１に示されたような構成を
備え、２進カウンタＢＣ１〜ＢＣ３、カウンタリセット
検知回路ＡＧＲ０ １００及びＡＧＲ１ １０１、ＯＲ
回路ＯＲ１、カウンタリセット信号生成回路としてのＲ
ＳフリップフロップＲＳ１、インバータＩＮ１を有して
いる。図６に示された従来のカウンタ回路と比較し、２
進カウンタＢＣ１〜ＢＣ３からそれぞれ出力されたカウ
ント信号Ａ、Ｂ、Ｃを入力する二つのカウンタリセット
検知回路ＡＧＲ０ １００及びＡＧＲ１ １０１が設け
られ、カウンタリセット検知回路ＡＧＲ０ １００の出
力信号をリセット端子に入力され、カウンタリセット検
知回路ＡＧＲ１ １０１の出力信号をＯＲ回路ＯＲ１を
介してセット端子に入力され、出力信号をカウンタリセ
ット信号ＣＲＥＳＥＴとして出力するＲＳフリップフロ
ップＲＳ１が設けられている点が相違する。ここで、カ
ウンタリセット検知回路ＡＧＲ０ １００は、全ての信
号Ａ、Ｂ、Ｃが論理「０」になったことを検知して論理
「１」の信号を出力するものであり、逆にカウンタリセ
ット検知回路ＡＧＲ１ １０１は、全ての信号Ａ、Ｂ、
Ｃが論理「１」になると論理「１」の信号を出力する。
他の従来と同一の構成要素には、同一の番号を付して説
明を省略する。
いて図面を参照して説明する。本発明の第１の実施の形
態によるカウンタ回路は、図１に示されたような構成を
備え、２進カウンタＢＣ１〜ＢＣ３、カウンタリセット
検知回路ＡＧＲ０ １００及びＡＧＲ１ １０１、ＯＲ
回路ＯＲ１、カウンタリセット信号生成回路としてのＲ
ＳフリップフロップＲＳ１、インバータＩＮ１を有して
いる。図６に示された従来のカウンタ回路と比較し、２
進カウンタＢＣ１〜ＢＣ３からそれぞれ出力されたカウ
ント信号Ａ、Ｂ、Ｃを入力する二つのカウンタリセット
検知回路ＡＧＲ０ １００及びＡＧＲ１ １０１が設け
られ、カウンタリセット検知回路ＡＧＲ０ １００の出
力信号をリセット端子に入力され、カウンタリセット検
知回路ＡＧＲ１ １０１の出力信号をＯＲ回路ＯＲ１を
介してセット端子に入力され、出力信号をカウンタリセ
ット信号ＣＲＥＳＥＴとして出力するＲＳフリップフロ
ップＲＳ１が設けられている点が相違する。ここで、カ
ウンタリセット検知回路ＡＧＲ０ １００は、全ての信
号Ａ、Ｂ、Ｃが論理「０」になったことを検知して論理
「１」の信号を出力するものであり、逆にカウンタリセ
ット検知回路ＡＧＲ１ １０１は、全ての信号Ａ、Ｂ、
Ｃが論理「１」になると論理「１」の信号を出力する。
他の従来と同一の構成要素には、同一の番号を付して説
明を省略する。
【００１７】このような構成を備えた本実施の形態にお
ける動作について、各信号の波形を示した図２のタイム
チャートを用いて説明する。リセット信号ＲＥＳＥＴが
論理「１」から論理「０」になると、この信号がＯＲ回
路ＯＲ１の一方の入力端子に入力される。ＯＲ回路ＯＲ
１の他方の入力端子にはカウンタリセット検知回路ＡＧ
Ｒ１ １０１の出力信号が入力されるが、この時点では
論理「０」であるので、ＯＲ回路ＯＲ１からは論理
「０」の信号が出力されて、ＲＳフリップフロップＲＳ
１のセット端子Ｓに入力される。これにより、ＲＳフリ
ップフロップＲＳ１の出力端子Ｑから論理「０」の信号
が出力される。この信号は、配線抵抗Ｒ３、Ｒ２、Ｒ１
と容量Ｃ３、Ｃ２、Ｃ１により２進カウンタＢＣ３、Ｂ
Ｃ２、ＢＣ１のリセット端子Ｒに伝播遅延されて順に入
力されていき、リセット状態が解除される。さらに、ク
ロックφ及び／φが２進カウンタＢＣ１に入力され、カ
ウント信号Ａが出力される。この信号Ａが２進カウンタ
ＢＣ２に入力されてカウント信号Ｂが出力され、信号Ｂ
が２進カウンタＢＣ３に入力されてカウント信号Ｃが出
力される。
ける動作について、各信号の波形を示した図２のタイム
チャートを用いて説明する。リセット信号ＲＥＳＥＴが
論理「１」から論理「０」になると、この信号がＯＲ回
路ＯＲ１の一方の入力端子に入力される。ＯＲ回路ＯＲ
１の他方の入力端子にはカウンタリセット検知回路ＡＧ
Ｒ１ １０１の出力信号が入力されるが、この時点では
論理「０」であるので、ＯＲ回路ＯＲ１からは論理
「０」の信号が出力されて、ＲＳフリップフロップＲＳ
１のセット端子Ｓに入力される。これにより、ＲＳフリ
ップフロップＲＳ１の出力端子Ｑから論理「０」の信号
が出力される。この信号は、配線抵抗Ｒ３、Ｒ２、Ｒ１
と容量Ｃ３、Ｃ２、Ｃ１により２進カウンタＢＣ３、Ｂ
Ｃ２、ＢＣ１のリセット端子Ｒに伝播遅延されて順に入
力されていき、リセット状態が解除される。さらに、ク
ロックφ及び／φが２進カウンタＢＣ１に入力され、カ
ウント信号Ａが出力される。この信号Ａが２進カウンタ
ＢＣ２に入力されてカウント信号Ｂが出力され、信号Ｂ
が２進カウンタＢＣ３に入力されてカウント信号Ｃが出
力される。
【００１８】カウントが進み、時点ｔ１１において信号
Ａ、Ｂ、Ｃが全て論理「１」になると、カウンタリセッ
ト検知回路ＡＧＲ１ １０１がこのオーバフローを検知
し、論理「１」の信号を出力する。この信号は、ＯＲ回
路ＯＲ２を介してＲＳフリップフロップＲＳ１のセット
端子Ｓに入力され、ＲＳフリップフロップＲＳ１がセッ
トされて、時点ｔ１２において論理「１」のカウンタリ
セット信号ＣＲＥＳＥＴを出力する。このカウンタリセ
ット信号ＣＲＥＳＥＴは、配線抵抗Ｒ３、Ｒ２、Ｒ１と
容量Ｃ３、Ｃ２、Ｃ１により遅延され、順に２進カウン
タＢＣ３、ＢＣ２、ＢＣ１のリセット端子Ｒに入力され
る。これにより、先ず時点ｔ１３において２進カウンタ
ＢＣ３がリセットされてカウント信号Ｃが論理「０」に
なり、時点ｔ１４において２進カウンタＢＣ２がリセッ
トされてカウント信号Ｃが論理「０」になり、最後に時
点ｔ１５において２進カウンタＢＣ２がリセットされて
カウント信号Ｃが論理「０」になる。
Ａ、Ｂ、Ｃが全て論理「１」になると、カウンタリセッ
ト検知回路ＡＧＲ１ １０１がこのオーバフローを検知
し、論理「１」の信号を出力する。この信号は、ＯＲ回
路ＯＲ２を介してＲＳフリップフロップＲＳ１のセット
端子Ｓに入力され、ＲＳフリップフロップＲＳ１がセッ
トされて、時点ｔ１２において論理「１」のカウンタリ
セット信号ＣＲＥＳＥＴを出力する。このカウンタリセ
ット信号ＣＲＥＳＥＴは、配線抵抗Ｒ３、Ｒ２、Ｒ１と
容量Ｃ３、Ｃ２、Ｃ１により遅延され、順に２進カウン
タＢＣ３、ＢＣ２、ＢＣ１のリセット端子Ｒに入力され
る。これにより、先ず時点ｔ１３において２進カウンタ
ＢＣ３がリセットされてカウント信号Ｃが論理「０」に
なり、時点ｔ１４において２進カウンタＢＣ２がリセッ
トされてカウント信号Ｃが論理「０」になり、最後に時
点ｔ１５において２進カウンタＢＣ２がリセットされて
カウント信号Ｃが論理「０」になる。
【００１９】全てのカウント信号Ａ、Ｂ、Ｃが論理
「０」になると、このことをカウンタリセット検知回路
ＡＧＲ０ １００が検知し、論理「１」の信号を出力す
る。この信号がＲＳフリップフロップＲＳ１のリセット
端子Ｒに入力されてリセットされ、カウンタリセット信
号ＣＲＥＳＥＴ信号が時点ｔ１６において論理「０」に
立ち下がる。
「０」になると、このことをカウンタリセット検知回路
ＡＧＲ０ １００が検知し、論理「１」の信号を出力す
る。この信号がＲＳフリップフロップＲＳ１のリセット
端子Ｒに入力されてリセットされ、カウンタリセット信
号ＣＲＥＳＥＴ信号が時点ｔ１６において論理「０」に
立ち下がる。
【００２０】従来のカウンタ回路では、図８に示された
ように、時点ｔ１においてオーバフローが発生してから
カウント信号Ａ、Ｂ、Ｃのうち一つの信号Ｃが論理
「０」に立ち下がった時点ｔ３でカウンタリセット信号
ＣＲＥＳＥＴは論理「０」に変化してしまい、リセット
状態が解除される。この２進カウンタＢＣ１及びＢＣ２
がリセットされていない状態でカウント動作を再開し、
誤動作するおそれがあった。これに対し、本実施の形態
では、全てのカウント信号Ａ、Ｂ，Ｃが論理「１」にな
りオーバフローを起こしたことを検出した時点ｔ１２か
ら、全ての信号Ａ、Ｂ，Ｃが論理「０」になる時点ｔ１
５までの間、カウンタリセット信号ＣＲＥＳＥＴは論理
「１」を維持する。このため、全ての２進カウンタＢＣ
１〜ＢＣ３のリセットが完了するまではリセット状態が
解除されないので、カウント動作を再開した場合に誤動
作するおそれがなく、正常なカウント値を出力すること
ができる。
ように、時点ｔ１においてオーバフローが発生してから
カウント信号Ａ、Ｂ、Ｃのうち一つの信号Ｃが論理
「０」に立ち下がった時点ｔ３でカウンタリセット信号
ＣＲＥＳＥＴは論理「０」に変化してしまい、リセット
状態が解除される。この２進カウンタＢＣ１及びＢＣ２
がリセットされていない状態でカウント動作を再開し、
誤動作するおそれがあった。これに対し、本実施の形態
では、全てのカウント信号Ａ、Ｂ，Ｃが論理「１」にな
りオーバフローを起こしたことを検出した時点ｔ１２か
ら、全ての信号Ａ、Ｂ，Ｃが論理「０」になる時点ｔ１
５までの間、カウンタリセット信号ＣＲＥＳＥＴは論理
「１」を維持する。このため、全ての２進カウンタＢＣ
１〜ＢＣ３のリセットが完了するまではリセット状態が
解除されないので、カウント動作を再開した場合に誤動
作するおそれがなく、正常なカウント値を出力すること
ができる。
【００２１】上記第１の実施の形態によるカウンタ回路
は、オーバフローを検知した場合に自己リセットを行う
ものである。しかし、オーバフローに限らずカウント値
が所定値に到達したときに自己リセットを行う回路に
も、本発明を適用することができる。この場合のカウン
タ回路を、本発明の第２の実施の形態として以下に説明
する。
は、オーバフローを検知した場合に自己リセットを行う
ものである。しかし、オーバフローに限らずカウント値
が所定値に到達したときに自己リセットを行う回路に
も、本発明を適用することができる。この場合のカウン
タ回路を、本発明の第２の実施の形態として以下に説明
する。
【００２２】第２の実施の形態における回路構成は、図
３に示されるようである。図１に示された上記第１の実
施の形態における回路構成と比較し、カウンタリセット
検知回路ＡＧＲ１ １０１の替わりにカウンタリセット
検知回路ＡＧＲＸ １０２が用いられている点が相違す
る。このカウンタリセット検知回路ＡＧＲＸ １０２
は、２進カウンタＢＣ１〜ＢＣ３から出力されたカウン
ト信号Ａ、Ｂ、Ｃで構成される値が所定値に到達したと
き、このことを検知して論理「１」の信号を出力する。
３に示されるようである。図１に示された上記第１の実
施の形態における回路構成と比較し、カウンタリセット
検知回路ＡＧＲ１ １０１の替わりにカウンタリセット
検知回路ＡＧＲＸ １０２が用いられている点が相違す
る。このカウンタリセット検知回路ＡＧＲＸ １０２
は、２進カウンタＢＣ１〜ＢＣ３から出力されたカウン
ト信号Ａ、Ｂ、Ｃで構成される値が所定値に到達したと
き、このことを検知して論理「１」の信号を出力する。
【００２３】このようなカウンタリセット検知回路ＡＧ
ＦＸ１０２を備えた本実施の形態における各信号の波形
を、図４のタイムチャートに示す。ここでは、時点ｔ２
１においてカウント信号Ａ、Ｂ、Ｃで構成される値が
「１０１」に到達すると、カウンタリセット検知回路Ａ
ＧＲＸ １０２が論理「１」の信号を出力する。この信
号がＯＲ回路１を介してＲＳフリップフロップＲＳ１の
セット端子に入力されると、時点ｔ２２からカウンタリ
セット信号ＣＲＥＳＥＴのレベルが論理「１」に立ち上
がる。
ＦＸ１０２を備えた本実施の形態における各信号の波形
を、図４のタイムチャートに示す。ここでは、時点ｔ２
１においてカウント信号Ａ、Ｂ、Ｃで構成される値が
「１０１」に到達すると、カウンタリセット検知回路Ａ
ＧＲＸ １０２が論理「１」の信号を出力する。この信
号がＯＲ回路１を介してＲＳフリップフロップＲＳ１の
セット端子に入力されると、時点ｔ２２からカウンタリ
セット信号ＣＲＥＳＥＴのレベルが論理「１」に立ち上
がる。
【００２４】そして、カウンタリセット信号ＣＲＥＳＥ
Ｔが２進カウンタＢＣ３、ＢＣ２、ＢＣ１に順に入力さ
れ、カウント信号Ｃが時点ｔ２３において論理「０」に
なり、カウント信号Ａが時点ｔ２４において論理「０」
になり、全てのカウント信号Ａ〜Ｃが論理「０」にな
る。これにより、カウンタリセット検知回路ＡＧＲ０１
００が論理「１」の信号を出力する。この信号がＲＳフ
リップフロップＲＳ１のリセット端子に入力され、時点
ｔ２５においてＲＳフリップフロップＲＳ１から出力さ
れていたカウンタリセット信号ＣＲＥＳＥＴのレベルが
論理「０」に立ち下がる。
Ｔが２進カウンタＢＣ３、ＢＣ２、ＢＣ１に順に入力さ
れ、カウント信号Ｃが時点ｔ２３において論理「０」に
なり、カウント信号Ａが時点ｔ２４において論理「０」
になり、全てのカウント信号Ａ〜Ｃが論理「０」にな
る。これにより、カウンタリセット検知回路ＡＧＲ０１
００が論理「１」の信号を出力する。この信号がＲＳフ
リップフロップＲＳ１のリセット端子に入力され、時点
ｔ２５においてＲＳフリップフロップＲＳ１から出力さ
れていたカウンタリセット信号ＣＲＥＳＥＴのレベルが
論理「０」に立ち下がる。
【００２５】このように、カウント値が所定値に到達す
ると自己リセットを行う第２の実施の形態においても、
上記第１の実施の形態と同様な効果が得られる。即ち、
カウント信号Ａ、Ｂ，Ｃで構成されるカウント値が所定
値に到達したことを検出した時点ｔ２２から、全ての信
号Ａ、Ｂ，Ｃが論理「０」になる時点ｔ２４までの間、
カウンタリセット信号ＣＲＥＳＥＴが論理「１」を維持
する。これにより、全ての２進カウンタＢＣ１〜ＢＣ３
のリセットが完了するまでリセット状態が解除されない
ので、カウント動作を再開した場合に誤動作することが
なく、正常なカウント値を出力することが可能である。
ると自己リセットを行う第２の実施の形態においても、
上記第１の実施の形態と同様な効果が得られる。即ち、
カウント信号Ａ、Ｂ，Ｃで構成されるカウント値が所定
値に到達したことを検出した時点ｔ２２から、全ての信
号Ａ、Ｂ，Ｃが論理「０」になる時点ｔ２４までの間、
カウンタリセット信号ＣＲＥＳＥＴが論理「１」を維持
する。これにより、全ての２進カウンタＢＣ１〜ＢＣ３
のリセットが完了するまでリセット状態が解除されない
ので、カウント動作を再開した場合に誤動作することが
なく、正常なカウント値を出力することが可能である。
【００２６】本発明の第３の実施の形態によるカウンタ
回路の構成を図５に示す。本実施の形態は、上記第１の
実施の形態におけるカウンタリセット検知回路ＡＧＲ０
１００及びＡＧＲ１ １０１、ＲＳフリップフロップ
ＲＳ１を、それぞれ具体的な論理回路に置き換えたもの
に相当する。カウンタリセット検知回路ＡＧＲ０ １０
０はＮＯＲ回路ＮＲ３に、カウンタリセット検知回路Ａ
ＧＲ１ １０１はＡＮＤ回路ＡＮ１に置き換えている。
さらにＲＳフリップフロップＲＳ１は、ＯＲ回路ＯＲ２
の一方の入力端子にＮＯＲ回路ＮＲ３の出力端子を接続
し、他方の入力端子にＯＲ回路ＯＲ３の出力端子を接続
し、ＯＲ回路ＯＲ３の一方の入力端子にＯＲ回路ＯＲ１
の出力端子を接続し、他方の入力端子にＯＲ回路ＯＲ２
の出力端子を接続し、ＯＲ回路ＯＲ３の出力端子からカ
ウンタリセット信号ＣＲＥＳＥＴを出力する。他の要素
は上記第１の実施の形態と同様であり、また第１の実施
の形態と同様に動作するので説明を省略する。
回路の構成を図５に示す。本実施の形態は、上記第１の
実施の形態におけるカウンタリセット検知回路ＡＧＲ０
１００及びＡＧＲ１ １０１、ＲＳフリップフロップ
ＲＳ１を、それぞれ具体的な論理回路に置き換えたもの
に相当する。カウンタリセット検知回路ＡＧＲ０ １０
０はＮＯＲ回路ＮＲ３に、カウンタリセット検知回路Ａ
ＧＲ１ １０１はＡＮＤ回路ＡＮ１に置き換えている。
さらにＲＳフリップフロップＲＳ１は、ＯＲ回路ＯＲ２
の一方の入力端子にＮＯＲ回路ＮＲ３の出力端子を接続
し、他方の入力端子にＯＲ回路ＯＲ３の出力端子を接続
し、ＯＲ回路ＯＲ３の一方の入力端子にＯＲ回路ＯＲ１
の出力端子を接続し、他方の入力端子にＯＲ回路ＯＲ２
の出力端子を接続し、ＯＲ回路ＯＲ３の出力端子からカ
ウンタリセット信号ＣＲＥＳＥＴを出力する。他の要素
は上記第１の実施の形態と同様であり、また第１の実施
の形態と同様に動作するので説明を省略する。
【００２７】上記第１〜第３の実施の形態は、いずれも
３個の２進カウンタＢＣ１〜ＢＣ３を用いて３ビットの
カウント動作を行うものである。しかし、カウント値の
ビット数は３ビットに限らず２ビットあるいは４ビット
以上のものに対しても本発明を同様に適用することがで
きる。
３個の２進カウンタＢＣ１〜ＢＣ３を用いて３ビットの
カウント動作を行うものである。しかし、カウント値の
ビット数は３ビットに限らず２ビットあるいは４ビット
以上のものに対しても本発明を同様に適用することがで
きる。
【００２８】図６に、本発明の第４の実施の形態による
カウンタ回路の構成を示す。このカウンタ回路は、ｎ
（ｎは４以上の整数）ビットのカウント値を出力するも
ので、ｎ個の２進カウンタＢＣ１、ＢＣ２、…、ＢＣｎ
が設けられている。リセット信号ＲＥＳＥＴが論理
「０」になると、２進カウンタＢＣ１〜ＢＣｎのリセッ
トが解除され、クロックφ及び／φが２進カウンタＢＣ
１に入力されてカウント動作が開始される。
カウンタ回路の構成を示す。このカウンタ回路は、ｎ
（ｎは４以上の整数）ビットのカウント値を出力するも
ので、ｎ個の２進カウンタＢＣ１、ＢＣ２、…、ＢＣｎ
が設けられている。リセット信号ＲＥＳＥＴが論理
「０」になると、２進カウンタＢＣ１〜ＢＣｎのリセッ
トが解除され、クロックφ及び／φが２進カウンタＢＣ
１に入力されてカウント動作が開始される。
【００２９】２進カウンタＢＣ１〜ＢＣｎの出力信号が
全て論理「１」になると、カウンタリセット検知回路Ａ
ＧＲ１ ２０１から論理「１」の信号が出力されてＲＳ
フリップフロップ１がセットされ、論理「１」のカウン
タリセット信号ＣＲＥＳＥＴが出力される。このカウン
タリセット信号ＣＲＥＳＥＴは配線に寄生する遅延要素
ＤＣｎ、ＤＣｎ−１、…、ＤＣ１を介して順に２進カウ
ンタＢＣｎ、ＢＣｎ−１、…、ＢＣ１に入力され、順に
リセットされていく。全ての２進カウンタＢＣ１〜ＢＣ
ｎの出力が論理「０」になると、カウンタリセット検知
回路ＡＧＲ０２００から論理「１」の信号が出力されて
ＲＳフリップフロップＲＳ１のリセット端子Ｒに入力さ
れ、カウンタリセット信号ＣＲＥＳＥＴが論理「０」に
なり、リセット状態が解除される。
全て論理「１」になると、カウンタリセット検知回路Ａ
ＧＲ１ ２０１から論理「１」の信号が出力されてＲＳ
フリップフロップ１がセットされ、論理「１」のカウン
タリセット信号ＣＲＥＳＥＴが出力される。このカウン
タリセット信号ＣＲＥＳＥＴは配線に寄生する遅延要素
ＤＣｎ、ＤＣｎ−１、…、ＤＣ１を介して順に２進カウ
ンタＢＣｎ、ＢＣｎ−１、…、ＢＣ１に入力され、順に
リセットされていく。全ての２進カウンタＢＣ１〜ＢＣ
ｎの出力が論理「０」になると、カウンタリセット検知
回路ＡＧＲ０２００から論理「１」の信号が出力されて
ＲＳフリップフロップＲＳ１のリセット端子Ｒに入力さ
れ、カウンタリセット信号ＣＲＥＳＥＴが論理「０」に
なり、リセット状態が解除される。
【００３０】この第４の実施の形態においても、２進カ
ウンタＢＣ１〜ＢＣｎの全ての出力信号が論理「０」に
なるまではカウンタリセット信号ＣＲＥＳＥＴは論理
「０」にならず、リセットが解除されない。よって、全
ての２進カウンタＢＣ１〜ＢＣｎをリセットするために
必要な時間が確保され、確実にリセットを完了すること
ができるので、カウント動作を再開した場合にも誤動作
の発生を防止することができる。
ウンタＢＣ１〜ＢＣｎの全ての出力信号が論理「０」に
なるまではカウンタリセット信号ＣＲＥＳＥＴは論理
「０」にならず、リセットが解除されない。よって、全
ての２進カウンタＢＣ１〜ＢＣｎをリセットするために
必要な時間が確保され、確実にリセットを完了すること
ができるので、カウント動作を再開した場合にも誤動作
の発生を防止することができる。
【００３１】上述した実施の形態は一例であり、本発明
を限定するものではない。例えば、２進カウンタの内部
構成は図１、図３又は図５に示されたものに限らず様々
な変形が可能である。同様に、カウンタリセット検知回
路及びＲＳフリップフロップは、図５に示された構成に
限定されず変形が可能である。また、上記第２の実施の
形態ではカウント値が「１０１」に到達したとき自己リ
セットを行うように構成しているが、この値に限らず所
望の値において自己リセットを行うように設定してよ
い。
を限定するものではない。例えば、２進カウンタの内部
構成は図１、図３又は図５に示されたものに限らず様々
な変形が可能である。同様に、カウンタリセット検知回
路及びＲＳフリップフロップは、図５に示された構成に
限定されず変形が可能である。また、上記第２の実施の
形態ではカウント値が「１０１」に到達したとき自己リ
セットを行うように構成しているが、この値に限らず所
望の値において自己リセットを行うように設定してよ
い。
【００３２】
【発明の効果】以上説明したように、本発明のカウンタ
回路及びそのリセット方法によれば、カウント値が所定
値に到達したとき、あるいは全てのカウンタの出力が第
１の値になりオーバフローが発生したときからリセット
を開始し、全てのカウンタの出力が第２の値になるまで
のリセットに必要な期間にわたってカウンタリセット信
号をカウンタに与えるので、リセット解除後にカウント
動作を再開した場合において誤動作の発生を防止するこ
とができる。
回路及びそのリセット方法によれば、カウント値が所定
値に到達したとき、あるいは全てのカウンタの出力が第
１の値になりオーバフローが発生したときからリセット
を開始し、全てのカウンタの出力が第２の値になるまで
のリセットに必要な期間にわたってカウンタリセット信
号をカウンタに与えるので、リセット解除後にカウント
動作を再開した場合において誤動作の発生を防止するこ
とができる。
【図１】本発明の第１の実施の形態によるカウンタ回路
の構成を示した回路図。
の構成を示した回路図。
【図２】同カウンタ回路における各信号の波形を示した
タイムチャート。
タイムチャート。
【図３】本発明の第２の実施の形態によるカウンタ回路
の構成を示した回路図。
の構成を示した回路図。
【図４】同カウンタ回路における各信号の波形を示した
タイムチャート。
タイムチャート。
【図５】本発明の第３の実施の形態によるカウンタ回路
の構成を示した回路図。
の構成を示した回路図。
【図６】本発明の第４の実施の形態によるカウンタ回路
の構成を示した回路図。
の構成を示した回路図。
【図７】従来のカウンタ回路の構成を示した回路図。
【図８】同カウンタ回路における各信号の波形を示した
タイムチャート。
タイムチャート。
ＩＮ１〜ＩＮ６ インバータ ＮＲ１〜ＮＲ３ ＮＯＲ回路 ＯＲ１〜ＯＲ３ ＯＲ回路 ＢＣ１、ＢＣ２、…、ＢＣｎ ２進カウンタ ＡＧＲ０ １００、ＡＧＲ１ １０１、ＡＧＲＸ １０
２、ＡＧＲ０ ２００、ＡＧＲ１ ２０１ カウンタリ
セット検知回路 ＮＲ１〜ＮＲ３ ＮＯＲ回路 ＯＲ１〜ＯＲ３ ＯＲ回路 Ｒ１〜Ｒ３ 配線抵抗 Ｃ１〜Ｃ３ 配線容量 ＤＣ１〜ＤＣ３ 遅延要素 ＲＳ１ ＲＳフリップフロップ
２、ＡＧＲ０ ２００、ＡＧＲ１ ２０１ カウンタリ
セット検知回路 ＮＲ１〜ＮＲ３ ＮＯＲ回路 ＯＲ１〜ＯＲ３ ＯＲ回路 Ｒ１〜Ｒ３ 配線抵抗 Ｃ１〜Ｃ３ 配線容量 ＤＣ１〜ＤＣ３ 遅延要素 ＲＳ１ ＲＳフリップフロップ
Claims (4)
- 【請求項１】クロックを入力され、このクロックのパル
ス数に対応する第１のカウント信号を出力する第１のカ
ウンタと、前記第１のカウンタが出力した第１のカウン
ト信号を入力され、この第１のカウント信号のパルス数
に対応する第２のカウント信号を出力する第２のカウン
タと、…、第ｎ−１（ｎは２以上の整数）のカウンタが
出力した第ｎ−１のカウント信号を入力され、この第ｎ
−１のカウント信号のパルス数に対応する第ｎのカウン
ト信号を出力する第ｎのカウンタと、 前記第１、第２、…、第ｎのカウント信号を与えられ、
この第１、第２、…、第ｎのカウント信号から構成され
る数が所定値に到達したとき、あるいはこの第１、第
２、…、第ｎのカウント信号の全てが第１の値になりオ
ーバフローが発生したとき、第１の信号を出力する第１
のカウンタリセット検知回路と、 前記第１、第２、…、第ｎのカウント信号を与えられ、
全てが第２の値になると第２の信号を出力する第２のカ
ウンタリセット検知回路と、 前記第１のカウンタリセット検知回路が前記第１の信号
を出力してから前記第２のカウンタリセット検知回路が
前記第２の信号を出力するまでの間、前記第１、第２、
…、第ｎのカウンタにカウンタリセット信号を与えてリ
セットさせるカウンタリセット信号生成回路と、 を備えることを特徴とするカウンタ回路。 - 【請求項２】クロックを入力され、このクロックのパル
ス数に対応する第１のカウント信号を出力する第１のカ
ウンタと、前記第１のカウンタが出力した第１のカウン
ト信号を入力され、この第１のカウント信号のパルス数
に対応する第２のカウント信号を出力する第２のカウン
タと、…、第ｎ−１のカウンタが出力した第ｎ−１のカ
ウント信号を入力され、この第ｎ−１のカウント信号の
パルス数に対応する第ｎのカウント信号を出力する第ｎ
のカウンタと、 前記第１、第２、…、第ｎのカウント信号を入力される
ＡＮＤ回路を含む第１のカウンタリセット検知回路と、 前記第１、第２、…、第ｎのカウント信号を入力される
ＮＯＲ回路を含む第２のカウンタリセット検知回路と、 一方の入力端子に前記第１のカウンタリセット検知回路
が出力する第１の信号を与えられ、他方の入力端子が第
２のＯＲ回路の出力端子に接続された第１のＯＲ回路
と、一方の入力端子に前記第２のカウンタリセット検知
回路が出力する第２の信号を与えられ、他方の入力端子
が前記第１のＯＲ回路の出力端子に接続された前記第２
のＯＲ回路とを有し、前記第１のＯＲ回路の出力端子か
ら前記第１、第２、…、第ｎのカウンタをリセットさせ
るカウンタリセット信号を出力するカウンタリセット信
号生成回路と、 を備えることを特徴とするカウンタ回路。 - 【請求項３】前記カウンタリセット信号生成回路は、第
１の論理レベルを有する前記第１の信号がセット端子に
入力されてから前記第１の論理レベルを有する前記第２
の信号がリセット端子に入力されるまでの間、前記カウ
ンタリセット信号を出力端子から出力するＲＳフリップ
フロップであることを特徴とする請求項１又は２記載の
カウンタ回路。 - 【請求項４】クロックを入力され、このクロックのパル
ス数に対応する第１のカウント信号を出力する第１のカ
ウンタと、前記第１のカウンタが出力した第１のカウン
ト信号を入力され、この第１のカウント信号のパルス数
に対応する第２のカウント信号を出力する第２のカウン
タと、…、第ｎ−１のカウンタが出力した第ｎ−１のカ
ウント信号を入力され、この第ｎ−１のカウント信号の
パルス数に対応する第ｎのカウント信号を出力する第ｎ
のカウンタとを有するカウンタ回路をリセットする方法
において、 前記第１、第２、…、第ｎのカウント信号で構成される
値が所定値に到達すると、あるいはこの第１、第２、
…、第ｎのカウント信号の全てが第１の値になると、前
記第１、第２、…、第ｎのカウンタにそれぞれカウンタ
リセット信号を与え、前記第１、第２、…、第ｎのカウ
ント信号の全てが第２の値になりリセットが完了するま
での間、前記カウンタリセット信号を継続して前記第
１、第２、…、第ｎのカウンタにそれぞれ与えることを
特徴とするカウンタ回路のリセット方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288498A JPH11214984A (ja) | 1998-01-26 | 1998-01-26 | カウンタ回路及びカウンタ回路のリセット方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1288498A JPH11214984A (ja) | 1998-01-26 | 1998-01-26 | カウンタ回路及びカウンタ回路のリセット方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11214984A true JPH11214984A (ja) | 1999-08-06 |
Family
ID=11817841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1288498A Withdrawn JPH11214984A (ja) | 1998-01-26 | 1998-01-26 | カウンタ回路及びカウンタ回路のリセット方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11214984A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929843B1 (ko) | 2007-09-28 | 2009-12-04 | 주식회사 하이닉스반도체 | 오버플로우하지 않는 카운터 |
-
1998
- 1998-01-26 JP JP1288498A patent/JPH11214984A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100929843B1 (ko) | 2007-09-28 | 2009-12-04 | 주식회사 하이닉스반도체 | 오버플로우하지 않는 카운터 |
| US7738621B2 (en) | 2007-09-28 | 2010-06-15 | Hynix Semiconductor Inc. | Counter with overflow prevention capability |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050405 |