JPH11214666A - 増幅型光電変換素子及び増幅型固体撮像装置 - Google Patents

Abstract

(57)【要約】 【課題】 第２のゲート電極下にポテンシャルの尾根が
発生するのを有効に防止できる結果、第２のゲート電極
を有し、低電圧駆動により蓄積電荷を効率よく排出でき
る利点を生かしながら、画素構成の小型化及び高密度化
を図ることができる増幅型光電変換素子を提供する。 【解決手段】 第２のゲート電極３を第１のゲート電極
を囲む櫛形形状に形成し、これにより、第２のゲート電
極３に隣接するドレイン領域部６に印加される電位によ
り発生する電界のゲート電極３下に与える影響を小さく
して、第２のゲート電極３の一部領域下にポテンシャル
の尾根が発生しない領域を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、増幅型光電変換素
子及びこの増幅型光電変換素子がマトリクス状に配置さ
れた増幅型固体撮像装置に関し、より詳しくは、多画素
化及び小型化を図ることができる増幅型光電変換素子及
び増幅型固体撮像装置に関する。

【０００２】

【従来の技術】固体撮像装置としては、現在、電荷結合
素子（ＣＣＤ）型のものが主流であり、様々な分野に広
く利用されている。ＣＣＤ型固体撮像装置では、フォト
ダイオード又はＭＯＳダイオードで入射光を光電変換
し、蓄積された信号電荷をＣＣＤ転送チャネルを介して
高感度の電荷検出部へ導き、そこで電圧信号に変換する
構成をとっている。このため、ＣＣＤ型固体撮像装置
は、Ｓ／Ｎ比が高く、出力電圧も大きいという特徴を有
している。

【０００３】しかしながら、最近では、固体撮像装置の
小型化及び多画素化が要請されており、かかる要請に応
えるためには、画素サイズを小さくする必要がある。と
ころで、画素サイズを小さくすると、ＣＣＤの転送可能
な電荷量は次第に少なくなるため、ダイナミックレンジ
の低下が深刻な問題となる。また、ＣＣＤ型固体撮像装
置では、素子全体を数相のクロックで駆動するため多画
素になるほど消費電力が急激に大きくなるという問題も
ある。

【０００４】これらの問題に対処するため、最近では、
各画素で発生した信号電荷そのものを読み出さず、画素
内で信号電荷を増幅した後、走査回路により読み出す増
幅型固体撮像装置が提案されている。この構成によれ
ば、読み出しによる信号量の制限はなくなり、ダイナミ
ックレンジはＣＣＤ型固体撮像装置より有利となる。ま
た、駆動は信号読み出し画素を含む水平ラインと、垂直
ラインのみの駆動でよく、その電圧も低いため、消費電
力はＣＣＤ型固体撮像装置よりも少ない。

【０００５】ここで、画素内での増幅にはトランジスタ
を用いるのが一般的であり、トランジスタの種類により
ＳＩＴ型、バイポーラ型及びＭＯＳ型に分けられる。

【０００６】ところで、読み出しのための走査回路は、
通常ＭＯＳ型のトランジスタが構造が簡単で、かつ作製
が容易であるため、ＭＯＳ型が好ましく、画素内で信号
電荷の増幅を行うトランジスタもＭＯＳ型にすると、増
幅型固体撮像装置をモノリシックに作製できるため、装
置全体の構成上有利である。

【０００７】更に、ＭＯＳ型の増幅型固体撮像装置のな
かでは画素内に単一のＭＯＳトランジスタのみを含むも
のが画素密度を高める上で有利となる。

【０００８】このタイプの増幅型固体撮像装置として、
ＴＧＭＩＳ（Ｔｗｉｎ ＧａｔｅＭＯＳ Ｉｍａｇｅ
Ｓｅｎｓｏｒ）型のものがあり、その一例として、本願
出願人が特開平８−７８６５３号公報で先に提案したも
のがある。図１３は、このＴＧＭＩＳ型の増幅型固体撮
像装置の画素構造、つまり、増幅型光電変換素子を示
す。但し、同図（ａ）は平面図、同図（ｂ）は同図
（ａ）のＡ−Ａ’線断面図であり、以下にその構造を説
明する。

【０００９】Ｐ型の半導体基板１上には絶縁膜（図示せ
ず）を介して第１のゲート電極２及び第２のゲート電極
３が形成されている。第１のゲート電極２下の半導体基
板１の表面側にはＮ型（より詳しくは、Ｎ^-型）ウェル
層４が形成され、このＮ型ウェル層４内に第１のゲート
電極２をゲートとするＭＯＳ型トランジスタのソース５
及びドレイン６となるＮ⁺拡散層が形成されている。

【００１０】このような構成の増幅型光電変換素子にお
いて、第１のゲート電極２を貫いて入射した光ｈνは、
光電変換されて電子・正孔対を発生するが、電子はドレ
イン領域６に流出する。一方、正孔はＮ型ウェル層４の
中程に形成されるポテンシャルバリア及び第２のゲート
電極３下のポテンシャルバリアにより閉じ込められ、Ｎ
型ウェル層４の半導体／絶縁膜界面に蓄積されて信号電
荷となる。

【００１１】そして、蓄積された信号電荷量に応じてＮ
型ウェル層４のポテンシャルが変化するので、この変化
量をソース５の電位変化として読み出し、出力信号とす
る。

【００１２】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、同図（ｂ）
中に矢印で示す経路によりＰ型半導体基板１に流れるこ
とにより容易に達成される。即ち、信号電荷として蓄積
された正孔は、Ｎ型ウェル層４の表面からＰ型半導体基
板１に流れ込み、これで信号電荷のリセットが行われ
る。尚、本明細書では、一旦蓄積された信号電荷を排出
することをリセット動作と称する。

【００１３】次に、図１４（ａ）〜（ｃ）に基づき上記
増幅型光電変換素子の信号蓄積動作、信号読み出し動作
及びリセット動作を今少し具体的に説明する。ここで、
同図（ａ）〜（ｃ）の右側部分は、図１３（ｂ）のＢ−
Ｂ’線断面部、即ち、第１のゲート電極２下の深さ方向
ポテンシャル分布を示し、左側部分は図１３（ｂ）のＣ
−Ｃ’線断面部、即ち、第２のゲート電極３下の深さ方
向ポテンシャルを示している。

【００１４】まず、図１４（ａ）は信号電荷の蓄積時を
示す。第１のゲート電極２に低めの電圧ＶＧＡ（Ｌ）を
印加し、第２のゲート電極３に中程の電圧ＶＧＢ（Ｍ）
を印加する。第２のゲート電極３下には正孔に対して一
定値（半導体基板１がシリコンの場合は、〜０．５Ｖ：
以下ではシリコンの場合に限定して議論する。）以上の
ポテンシャルバリアΔφＢが形成され、Ｐ型半導体基板
１からＮ型ウェル層４表面への正孔の流入を防止する。

【００１５】さて、Ｎ型ウェル層４表面には光電変換に
より発生した正孔が信号電荷として蓄積され、同図
（ａ）の右側に示すように、Ｎ型ウェル層４表面のポテ
ンシャル分布を（１）から（２）へ引き上げる。Ｎ型ウ
ェル層４の表面ポテンシャルと第２のゲート電極３下の
表面ポテンシャルとの差ΔφＡＢが大きい（＞０．５
Ｖ）間は信号電荷は半導体基板１の表面に溜まるが、信
号電荷が蓄積されると、ポテンシャル分布が更に引き上
げられ、（３）で示す蓄積限界状態になる。

【００１６】更に、信号電荷が蓄積され、限界値（〜
０．５Ｖ）を超えると、（３）に示すように、信号電荷
は第２のゲート電極３下のポテンシャルバリアを超えて
半導体基板１へ流出する。これにより、過剰電荷をオー
バーフローでき、ブルーミング抑圧が可能となる。な
お、（２）の時のＮ型ウェル層４のポテンシャル深さを
ΔφＡ（Ｓｔｏ）とする。

【００１７】次に、図１４（ｂ）に基づき信号読み出し
動作について説明する。信号読み出し動作時には、第１
のゲート電極２に高めの電圧ＶＧＡ（Ｈ）が印加され、
これにより第１のゲート電極２下のポテンシャル分布は
さらに引き上げられ、信号がゼロのときには（４）で示
すポテンシャル分布、信号蓄積時には（５）で示すポテ
ンシャル分布となる。なお、（４）の場合のＮ型ウェル
層４のポテンシャル深さをΔφＡ（Ｄｅｔ）とする。こ
こで、ＶＧＡ（Ｈ）の値は、ΔφＡ（Ｄｅｔ）＞ΔφＡ
（Ｓｔｏ）となるように選定される。

【００１８】一方、第２のゲート電極３には高めの電圧
ＶＧＢ（Ｈ）が印加されることにより、第２のゲート電
極３下には、信号蓄積時（５）のＮ型ウェル層４の表面
ポテンシャルに比べΔφＡＢ（＞０．５Ｖ）のポテンシ
ャルバリアが形成され、Ｎ型ウェル層４の表面からＰ型
半導体基板１への信号蓄積電荷の流入を防止する。

【００１９】ＶＧＡ（Ｈ）の値を、ΔφＡ（Ｄｅｔ）＞
ΔφＡ（Ｓｔｏ）の条件を満たすように設定すると、以
下に示す理由により、選択された画素の信号読み出しの
みが行われる。即ち、図１３（ａ）に示すソース端子Ｖ
Ｓが複数の画素に共通接続されていても、特定のゲート
にＶＧＡ（Ｈ）が印加され、他のゲートにＶＧＡ（Ｌ）
が印加され、かつΔφＡ（Ｄｅｔ）＞ΔφＡ（Ｓｔｏ）
なる関係が成立する限り、検出されるソース電位はＶＧ
Ａ（Ｈ）がゲートに印加されたソース端子の値となるか
らである。

【００２０】次に、図１４（ｃ）に基づきリセット動作
について説明する。リセット動作時には、第１のゲート
電極２には高めの電圧、例えば、信号読み出し時と同じ
ＶＧＡ（Ｈ）を印加する。第２のゲート電極３には中程
の電圧、例えば、信号蓄積時と同じＶＧＢ（Ｍ）を印加
する。このとき、第２のゲート電極３下のポテンシャル
は、信号ゼロ時（（４）’参照）のＮ型ウェル層４の表
面ポテンシャルより十分低い値（−ΔφＡＢ）となる。

【００２１】このため、Ｎ型ウェル層４表面の信号電荷
（正孔）は全て、第２のゲート電極３下を通り、Ｐ型半
導体基板１に排出される。即ち、リセット動作が達成さ
れる。これにより、一度画像情報がクリアされ、次の画
像情報の蓄積動作へ移ることが可能となる。更に、この
リッセト動作を光積分期間の中程で行えば、それまでの
画像情報がクリアされるため、それ以降の情報のみ蓄積
する、いわゆるシャッタ動作をすることができる。

【００２２】

【発明が解決しようとする課題】しかしながら、本願出
願人が先に提案した上記のＴＧＭＩＳ型の増幅型光電変
換素子において、画素密度を高めるために、画素面積を
小さくしていくと、以下に述べる問題点が生じる。図１
５及び図１６に基づきこの問題点を説明する。但し、図
１５はＴＧＭＩＳ型の増幅型光電変換素子の断面構造を
示し、図１６は図１５のＢ−Ｂ’線断面部、即ち、第１
のゲート電極２下の深さ方向ポテンシャル分布（右側）
及びＣ−Ｃ’線断面部、即ち、第２のゲート電極３下の
深さ方向ポテンシャル（左側）を示す。

【００２３】上記構成のＴＧＭＩＳ型の増幅型光電変換
素子において、一層の高画素密度化及び小型化を図らん
とすれば、図１５に示す第２のゲート電極３の幅を小さ
くし、かつ出力信号を検出するソース５とドレイン６と
の間隔を小さくして行く必要があるが、そうすると、リ
セット動作において、蓄積電荷が排出される経路にソー
ス５とドレイン６に印加されている電位に起因して（よ
り詳しくは、これに起因する電界に起因して）、図１５
に示す３次元的なポテンシャルの尾根７が形成される。

【００２４】この結果、第１のゲート電極２下の表面ポ
テンシャルよりも第２のゲート電極３下の表面ポテンシ
ャルバリアを低くしても、図１６に示すように、第２の
ゲート電極３下のポテンシャル分布での表面と半導体基
板１との中程に上述のポテンシャルの尾根７が形成され
るため、蓄積電荷が半導体基板１へ完全に排出されない
リセット不良が生じる。このようなリセット不良が発生
すると、残像現象を引き起こすので、良好な画像情報を
得ることができる増幅型固体撮像装置を実現することが
できない。

【００２５】上記のような、ポテンシャルの尾根７が形
成されないためには、ソース５とドレイン６の電位を５
Ｖとした場合、第２のゲート電極３の幅を、例えば３．
５μｍ以上にする必要があるので、増幅型光電変換素子
の高画素密度化及び小型化を図ることが困難になる。

【００２６】図１７は、以下に示す条件の増幅型光電変
換素子でリセット動作時のポテンシャル分布のシュミレ
ーションを行った結果を示す。

【００２７】（条件） 基板濃度 ：１．０×１０¹⁵ｃｍ^-3 Ｎ層濃度 ：３．０Δ１０¹⁵ｃｍ^-3 第１ゲート電極幅 ：２．０μｍ 第２ゲート電極幅 ：１．５μｍ ドレイン電圧ＶＤ ：５．０Ｖ 第１ゲート電極電圧ＶＧＡ：５．０Ｖ 第２ゲート電極電圧ＶＧＢ：２．０Ｖ このシュミレーション結果からも第２のゲート電極３下
に、ポテンシャルの尾根７が形成され、画素部の小型化
に伴ってリセット不良の問題が生じることが判る。

【００２８】本発明は、このような現状に鑑みてなされ
たものであり、第２のゲート電極下にポテンシャルの尾
根が発生するのを有効に防止できる結果、第２のゲート
電極を有し、低電圧駆動により蓄積電荷を効率よく排出
できる利点を生かしながら、画素構成の小型化及び高画
素密度化を図ることができる増幅型光電変換素子及びこ
の増幅型光電変換素子をマトリクス状に備え、リセット
不良を完全になくせる結果、残存現象のない良好な画像
情報を得ることができる増幅型固体撮像装置を提供する
ことを目的とする。

【００２９】

【課題を解決するための手段】本発明の増幅型光電変換
素子は、半導体基体上に形成されたＭＯＳ型トランジス
タの第１のゲート領域で光電変換し、該第１のゲート領
域に蓄積された信号電荷による該ＭＯＳ型トランジスタ
のポテンシャル変化を低抵抗拡散層よりなるソース領域
及びドレイン領域によりセンサ出力とする増幅型光電変
換素子であって、該第１のゲート領域に隣接して第２の
ゲート領域が形成され、該第２のゲート領域を介して該
第１のゲート領域に蓄積された信号電荷を排出するよう
に構成された増幅型光電変換素子において、該第２のゲ
ート領域の形状が該第１のゲート領域を囲む形状に構成
されており、そのことにより上記目的が達成される。

【００３０】好ましくは、前記第１のゲート領域が平面
視正方形状をなし、前記第２のゲート領域が該第１のゲ
ート領域の３辺を囲む櫛形形状である構成とする。

【００３１】また、本発明の増幅型光電変換素子は、半
導体基体上に形成されたＭＯＳ型トランジスタの第１の
ゲート領域で光電変換し、該第１のゲート領域に蓄積さ
れた信号電荷による該ＭＯＳ型トランジスタのポテンシ
ャル変化を低抵抗拡散層よりなるソース領域及びドレイ
ン領域によりセンサ出力とする増幅型光電変換素子であ
って、該第１のゲート領域に隣接して第２のゲート領域
が形成され、該第２のゲート領域を介して該第１のゲー
ト領域に蓄積された信号電荷を排出するように構成され
た増幅型光電変換素子において、該第１のゲート領域下
のポテンシャル変動を検出するためのドレイン用Ｎ⁺拡
散層が該第１のゲート領域の少なくとも一部に隣接する
ように形成され、該第１のゲート領域の隣接部以外を該
第２のゲート領域が囲むように構成されており、そのこ
とにより上記目的が達成される。

【００３２】好ましくは、前記第２のゲート領域を隣接
する画素間で共有する構成とする。

【００３３】また、好ましくは、前記第１のゲート領域
の下に、第１導電型のウェル層が形成され、且つ該ウェ
ル層の表面部に第２導電型の半導体層が形成され、該半
導体層は少なくともリセット動作時に空乏化される構成
とする。

【００３４】また、本発明の増幅型固体撮像装置は、請
求項１〜請求項５記載の増幅型光電変換素子がマトリク
ス状に配置されて構成されており、そのことにより上記
目的が達成される。

【００３５】好ましくは、請求項６記載の増幅型固体撮
像装置であって、画素部が行ごとに水平ピッチの１／２
ずつずらして配置され、前記ドレイン及び前記第２のゲ
ート領域が２行単位でジグザグ状に配置されている構成
とする。

【００３６】以下に、本発明の作用を図１に基づき具体
的に説明する。

【００３７】図１（ａ）に示すように、第１のゲート領
域（第１のゲート電極）２に隣接する第２のゲート領域
（第２のゲート電極）３の形状を、第１のゲート領域２
を囲む形状、例えば、櫛形形状に形成すると、以下に示
す理由により上記のポテンシャルの尾根は発生しない。

【００３８】即ち、このような構成によれば、第２のゲ
ート電極３に隣接するドレイン領域部６に印加される電
位により発生する電界が第２のゲート電極３下へ影響す
る距離が一定となり、つまり、ドレイン領域部６から離
れた部分のゲート電極３下では電界による影響が小さく
なり、これは、実効的に第２のゲート領域長が大きくな
ったのと同じ効果をもたらす。このため、第２のゲート
領域３の一部領域下にポテンシャルの尾根が発生しない
領域が形成されることになるからである。よって、本発
明の構成によれば、リセットチャネルを確保することが
可能となるので、リセット不良の問題を確実に解消でき
る。

【００３９】この結果、本発明によれば、多画素化及び
高画素密度化を図ることができる増幅型固体撮像装置を
実現できるのみならず、同一の画素サイズで比較した場
合、従来例のＴＧＭＩＳ型の増幅型固体撮像装置よりも
第１のゲート電極のゲート長を長くできるので、その
分、出力信号を大きく取り出すことが可能になる。

【００４０】なお、本発明でいう半導体基板とは、図１
に示すようなＰ型半導体基板１及び基板厚みが厚く、そ
の表層部にウェル層が形成されたものの双方を含む概念
である。

【００４１】また、第１のゲート領域下のポテンシャル
変動を検出するためのドレイン用Ｎ⁺拡散層が第１のゲ
ート領域に隣接するように少なくとも一部に形成し、そ
の隣接部以外を第２のゲート領域で囲む構成によって
も、第２のゲート領域長が長くなったのと同等の効果を
もたらすため、ポテンシャルの尾根の発生を抑止してリ
セットチャネルを確保することが可能となるので、リセ
ット不良の問題を確実に解消できる。

【００４２】また、第１のゲート領域に隣接し、これを
囲むように形成された第２のゲート領域を、例えば、隣
接する画素間で共通化する構成によれば、ドレイン領域
に印加される電位による第２のゲート領域下のポテンシ
ャルヘの影響を更に実効的に低減できるので、第２のゲ
ート領域下に形成されるポテンシャルの尾根の発生を更
に一層効果的に抑止することが可能となる。

【００４３】加えて、この構成によれば、隣接する画素
間で第２のゲート領域部が共通化されていることによ
り、画素サイズの小型化を更に一層図ることができる。
或いは、同一の画素サイズで比較した場合、より以上に
第１のゲート長を長くすることができるので、出力信号
をより一層大きく取り出すことが可能になる。

【００４４】また、第１のゲート領域の下に、第１導電
型のウェル層が形成され、且つウェル層の表面部に第２
導電型の半導体層が形成され、半導体層は少なくともリ
セット動作時に空乏化される構成によれば、正電圧駆動
のみで動作できる増幅型光電変換素子を実現できる。

【００４５】また、本発明の増幅型固体撮像装置によれ
ば、リセット不良を完全になくせる結果、残存現象のな
い良好な画像情報を得ることができる増幅型固体撮像装
置を実現できる。

【００４６】更に、画素部が行ごとに水平ピッチの１／
２ずつずらして配置され、ドレイン及び第２のゲート領
域が２行単位でジグザグ状に配置されている構成の増幅
型固体撮像装置によれば、より一層の多画素化及び高画
素密度化が可能になる。

【００４７】

【発明の実施の形態】以下に本発明の実施の形態を図面
に基づき具体的に説明する。

【００４８】（増幅型光電変換素子の実施形態１）図１
及び図２は本発明増幅型光電変換素子の実施形態１を示
す。まず、図１（ａ）、（ｂ）に基づき本実施形態１の
増幅型光電変換素子の構成について説明する。但し、同
図（ａ）は増幅型光電変換素子の画素構成を示す平面
図、同図（ｂ）は同図（ａ）のＡ−Ａ’線断面図であ
る。

【００４９】Ｐ型半導体基板（基板濃度：１．０×１０
¹⁵／ｃｍ³）１上には、Ｎ型（より詳しくは、Ｎ^-型）半
導体ウェル層（ウェル濃度：３．０×１０¹⁵／ｃｍ³）
４が形成され、その上に、酸化膜からなる絶縁膜を介し
て第１のゲート領域となる第１のゲート電極（Ｎ⁺Ｐｏ
ｌｙ Ｓｉ：６０ｎｍ、酸化膜厚：８０ｎｍ）２が形成
されている。同図（ａ）に示すように、第１のゲート電
極２は平面視正方形状に形成されている。なお、以下で
は、Ｎ^-型半導体ウェル層４は単にＮ型ウェル層と称す
る。

【００５０】加えて、Ｐ型半導体基板１上のＮ型ウェル
層４に隣接する部分には、酸化膜からなる絶縁膜を介し
て第２のゲート領域となる第２のゲート電極（Ｎ⁺Ｐｏ
ｌｙＳｉ：４５０ｎｍ、酸化膜厚：８０ｎｍ）３が形成
されている。ここで、同図（ａ）に示すように、第２の
ゲート電極３は、第１のゲート電極２の３辺を囲むよう
に平面視櫛形形状に形成されている。

【００５１】また、Ｎ型ウェル層４内には、第１のゲー
ト電極２をゲートとするＭＯＳ型トランジスタのソース
５及びドレイン６となるＮ⁺拡散層が形成されている。

【００５２】次に、この増幅型光電変換素子の動作につ
いて説明する。第１のゲート電極２を貫いて入射した光
ｈνは、Ｎ型ウェル層４内の光電変換領域において、光
電変換され、電子・正孔対を発生する。電子はドレイン
領域６へ流出し、正孔はＮ型ウェル層４の中程に形成さ
れるポテンシャルバリア及び第２のゲート電極３下に形
成されるポテンシャルバリアにより閉じ込められ、第１
のゲート領域２の半導体／絶縁膜界面に蓄積されて信号
電荷となる。そして、蓄積された信号電荷量に応じてＮ
型ウェル層４のポテンシャルが変化する量を、ソース５
の電位変化として読み出し、出力信号とする。

【００５３】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、同図（ｂ）
中に矢印で示す経路により第２のゲート電極３下を通
り、Ｐ型半導体基板１に排出される。

【００５４】ここで、本実施形態１の増幅型光電変換素
子によれば、上記のポテンシャルの尾根は、第２のゲー
ト領域３の半導体表面とＰ型半導体基板１の中程との間
には形成されない。その理由は、第２のゲート電極３が
第１のゲート電極を囲む櫛形形状に形成されており、第
２のゲート電極３に隣接するドレイン領域部６に印加さ
れる電位により発生する電界が第２のゲート電極３下へ
影響する距離が一定となり、つまり、ドレイン領域部６
から離れた部分のゲート電極３下では電界による影響が
小さくなり、これは、実効的に第２のゲート領域長が大
きくなったのと同じ効果をもたらす。このため、第２の
ゲート領域３の一部領域下にポテンシャルの尾根が発生
しない領域が形成されることになるからである。よっ
て、本実施形態２の増幅型光電変換素子によれば、リセ
ットチャネルを確保することが可能となる。

【００５５】ここで、リセットチャネルは、２次元平面
上の第２のリセット領域の全領域に形成される必要はな
く、第１のゲート領域２に蓄積された信号電荷の全てを
Ｐ型半導体基板１に排出できる一部の領域に形成できさ
えすればよい。

【００５６】図２は、以下に示す条件の増幅型光電変換
素子でリセット動作時のポテンシャル分布のシュミレー
ションを行った結果を示す。

【００５７】（条件） 基板濃度 ：１．０×１０¹⁵ｃｍ^-3 Ｎ層濃度 ：３．０×１０¹⁵ｃｍ^-3 第１のゲート電極幅 ：１．０μｍ 第２のゲート電極幅 ：１．０μｍ ドレイン領域Ｘｊ ：０．３μｍ ドレイン電圧ＶＤ ：５．０Ｖ 第１ゲート電圧ＶＧＡ ：５．０Ｖ 第２ゲート電圧ＶＧＢ ：２．０Ｖ このシュミレーション結果によれば、第２のゲート電極
３下にポテンシャルの尾根は形成されず、第２のゲート
電極幅を１μｍまで縮小化しても動作可能であり、か
つ、リセット不良なく信号電荷をＰ型半導体基板１に排
出できることを確認できた。

【００５８】（増幅型固体撮像装置の実施形態１）図３
は、実施形態１の増幅型光電変換素子１０をマトリクス
状に配置した増幅型固体撮像装置の実施形態１を示す。
以下にその概略回路構成を説明する。

【００５９】図３に示すように、各増幅型光電変換素子
１０には、読み出しクロックライン１４、リセットクロ
ックライン１５及び信号線１６が接続されている。読み
出しクロックライン１４には、第１の垂直走査回路１２
からクロック信号が印加される。また、リセットクロッ
クライン１５には、第２の垂直走査回路１３からのクロ
ック信号が与えられる。信号線１６の一端には水平走査
回路１１が接続されている。

【００６０】このような、概略回路構成からなる増幅型
固体撮像装置によれば、上記作用を奏する増幅型光電変
換素子をマトリクス状に備えているので、リセット不良
による残像現象をなくすことができる。よって、良好な
画像情報を得ることが可能な増幅型固体撮像装置を実現
することができる。

【００６１】（増幅型光電変換素子の実施形態２）図４
及び図５は本発明増幅型光電変換素子の実施形態２を示
す。まず、図４（ａ）、（ｂ）に基づき本実施形態２の
増幅型光電変換素子の構成について説明する。但し、同
図（ａ）は増幅型光電変換素子の画素部の平面図、同図
（ｂ）は同図（ａ）のＡ−Ａ’線断面図である。

【００６２】Ｐ型半導体基板（基板濃度：１．０×１０
¹⁵／ｃｍ³）１上には、Ｎ型ウェル層（ウェル濃度：
３．０×１０¹⁵／ｃｍ³）４が形成され、その上に、酸
化膜からなる絶縁膜を介して第１のゲート領域となる第
１のゲート電極（Ｎ⁺ＰｏｌｙＳｉ：６０ｎｍ−、酸化
膜厚：８０ｎｍ）２が形成されている。

【００６３】Ｐ型半導体基板１上のＮ型ウェル層４に隣
接する部分には、酸化膜からなる絶縁膜を介して第２の
ゲート領域となる第２のゲート電極（Ｎ⁺Ｐｏｌｙ Ｓ
ｉ：４５０ｎｍ、酸化膜厚：８０ｎｍ）３が形成されて
いる。

【００６４】加えて、第１のゲート電極２下に蓄積され
る信号電荷量に応じたＮ型ウェル層４のポテンシャル変
化量を検出し、第１のゲート電極２をゲートとするＭＯ
Ｓ型トランジスタのドレイン領域６をＮ⁺拡散層により
第１のゲート電極２に隣接してＮ型チャネルを形成する
ように形成する。

【００６５】より具体的には、図４（ａ）に示すよう
に、本実施形態２の第１ゲート電極２は、縦方向に隣接
する画素間において、横方向に延びる部分を有してお
り、この横方向延出部間の小さな領域（実施形態１のド
レイン領域よりも小さな領域）、即ち一部の領域にＮ⁺
拡散層からなるドレイン領域６が形成されている。

【００６６】また、Ｎ型ウェル層４内には、ＭＯＳ型ト
ランジスタのソース５となるＮ⁺拡散層も併せて形成さ
れている。

【００６７】本実施形態２においても、同図（ａ）に示
すように、第１のゲート電極２は平面視正方形状に形成
されており、この第１のゲート電極２を囲むように、ド
レイン領域６を除く部分に全体として櫛形形状をなす第
２のゲート電極３が形成されている。

【００６８】次に、本実施形態２の増幅型光電変換素子
の動作について説明する。

【００６９】実施形態１同様に、第１のゲート電極２を
貫いて入射した光ｈνは、Ｎ型ウェル層４の光電変換領
域において光電変換されて電子・正孔対を発生する。電
子はドレイン領域６へ流出し、正孔はＮ型ウェル層４の
中程に形成されるポテンシャルバリア及び第２のゲート
電極３下に形成されるポテンシャルバリアにより閉じ込
められ、第１のゲート領域２の半導体／絶縁膜界面に蓄
積されて信号電荷となる。そして、この信号蓄積電荷量
に応じてＮ型ウェル層４のポテンシャルが変化する量
を、ソース５の電位変化として読み出し、出力信号とし
ている。

【００７０】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、信号電荷
は、図４（ｂ）中に矢印で示す経路により第２のゲート
電極３下を通り、Ｐ型半導体基板１に排出される。

【００７１】ここで、本実施形態２では、その形状によ
り、第２のゲート電極３が第１のゲート電極２を実施形
態１以上に多くの範囲にわたって囲むように構成されて
おり、隣接するドレィン領域部６に印加される電位によ
り発生する電界が第２のゲート電極３下へ影響する距離
が一定であり、つまり、ドレイン領域部６から離れた部
分のゲート電極３下では電界による影響が小さくなり、
実効的に第２のゲート領域長がさらに大きくなったのと
同じ効果をもたらすので、第２のゲート領域の一部領域
下に上記のポテンシャルの尾根が発生しない領域が形成
されることになる。

【００７２】よって、本実施形態２の構成によっても、
この領域にリセットチャネルを確保することができる。
なお、本実施形態２においても、リセットチャネルは一
部の領域に形成しさえすればよい。

【００７３】また、第１のゲート電極２下の信号蓄積電
荷量に応じたポテンシャルの変化量を検出するチャネル
も第１のゲート電極２下の一部に形成されればよく、ド
レイン領域６をストライプ状に形成する必要性はない。

【００７４】このことから、より多くの第１のゲート領
域２の周囲領域を第２のゲート領域３で囲むことによ
り、一層の第２のゲート領域３下に影響を及ぼすドレイ
ン領域６からの印加電位による電界をより効率よく抑止
することが可能となるので、第２のゲート領域３下部に
より一層確実にリセットチャネルを形成することが可能
となる。

【００７５】図５は、以下に示す条件の増幅型光電変換
素子でリセット動作時のポテンシャル分布のシュミレー
ションを行った結果を示す。

【００７６】（条件） 基板濃度 ：１．０×１０¹⁵ｃｍ^-3 Ｎ層濃度 ：３．０×１０¹⁵ｃｍ^-3 第１のゲート電極幅 ：１．０μｍ 第２のゲート電極幅 ：１．０μｍ ドレイン領域Ｘｊ ：０．３μｍ ドレイン電圧ＶＤ ：５．０Ｖ 第１ゲート電圧ＶＧＡ：５．０Ｖ 第２ゲート電圧ＶＧＢ：２．０Ｖ このシュミレーション結果からも、第２のゲート電極３
下にポテンシャルの尾根が形成されず、第２のゲート電
極幅を１μｍまで縮小化しても動作可能であり、かつ、
リセット不良なく動作させることが可能であることを確
認できた。

【００７７】以上の本実施形態２では、図４（ａ）中に
ハッチングの方向を違えて示すように、第２のゲート電
極３を（ｉ）ラインと、これに隣接する（ｉ＋１）ライ
ンとで別のレイヤーで構成、つまり、２層方式で構成し
ているが、図６に示すように同一レイヤーにより形成す
ることも可能である。なお、図６において、図４（ａ）
と対応する部分には同一の符号を付してある。

【００７８】（増幅型光電変換素子の実施形態３）図７
及び図８は本発明増幅型光電変換素子の実施形態３を示
す。まず、図７（ａ）、（ｂ）に基づき本実施形態２の
増幅型光電変換素子の構成について説明する。但し、同
図（ａ）は増幅型光電変換素子の画素部の平面図、同図
（ｂ）は同図（ａ）のＡ−Ａ’線断面図である。

【００７９】実施形態１同様、Ｐ型半導体基板（基板濃
度：１．０×１０¹⁵／ｃｍ³）１上には、Ｎ型ウェル層
（ウェル濃度：３．０×１０¹⁵／ｃｍ³）４が形成さ
れ、その上に、酸化膜からなる絶縁膜を介して第１のゲ
ート領域となる第１のゲート電極（Ｎ⁺Ｐｏｌｙ Ｓ
ｉ：６０ｎｍ、酸化膜厚：８０ｎｍ）２が形成されてい
る。

【００８０】また、Ｐ型半導体基板１上には、Ｎ型ウェ
ル層４に隣接して、酸化膜からなる絶縁膜を介して、第
２のゲート領域となる第２のゲート電極（ｎ⁺Ｐｏｌｙ
Ｓｉ：４５０ｎｍ、酸化膜厚：８０ｎｍ）３が、縦方
向に隣接する画素に共通に形成されている。即ち、この
方向に隣接する画素で第２のゲート電極を共有してい
る。

【００８１】加えて、Ｎ型ウェル層４内にはＭＯＳ型ト
ランジスタのソース５及びドレイン６となるＮ⁺拡散層
が形成されている。本実施形態３においても、平面視正
方形状をなす第１のゲート電極２は、第２のゲート電極
３によって囲まれている。

【００８２】次に、本実施形態３の増幅型光電変換素子
の動作について説明する。

【００８３】実施形態１同様、第１のゲート電極２を貫
いて入射した光ｈνは、Ｎ型ウェル層４の光電変換領域
において光電変換されて、電子・正孔対を発生する。電
子はドレイン領域６へ流出し、正孔はＮ型ウェル層４の
中程に形成されるポテンシャルバリア及び第２のゲート
電極３下に形成されるポテンシャルバリアにより閉じ込
められ、第１のゲート領域２の半導体／絶縁膜界面に蓄
積されて信号電荷となる。そして、上記同様に、蓄積さ
れた信号電荷量に応じてＮ型ウェル層４のポテンシャル
が変化する量を、ソース５の電位変化として読み出し、
出力信号としている。

【００８４】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、図７（ｂ）
中に矢印で示す経路により第２のゲート電極３下を通
り、Ｐ型半導体基板１に排出される。

【００８５】ここで、本実施形態３によっても、第２の
ゲート電極３が第１のゲート電極２を囲んでおり、上記
同様の理由により、第２のゲート領域３の一部領域下に
ポテンシャルの尾根が発生しない領域が形成されるの
で、リセットチャネルを確保することが可能となる。

【００８６】図８は、以下に示す条件の増幅型光電変換
素子でリセット動作時のポテンシャル分布のシュミレー
ションを行った結果を示す。

【００８７】（条件） 基板濃度 ：１．０×１０¹⁵ｃｍ^-3 Ｎ層濃度 ：３．０×１０¹⁵ｃｍ^-3 第１のゲート電極幅 ：１．０μｍ 第２のゲート電極幅 ：１．０μｍ ドレイン領域Ｘｊ ：０．３μｍ ドレイン電圧ＶＤ ：５．０Ｖ 第１ゲート電圧ＶＧＡ：５．０Ｖ 第２ゲート電圧ＶＧＢ：２．０Ｖ このシュミレーション結果からも第２のゲート電極３下
にポテンシャルの尾根が形成されず、第２のゲート電極
幅を１μｍまで縮小化することが可能であり、かつ、リ
セット不良なく動作させることが可能であることが確認
できた。

【００８８】加えて、本実施形態３では、第２のゲート
電極３を縦方向に隣接する画素で共通配置させているの
で、実施形態１、実施形態２以上に画素領域の縮小化及
び高密度化を容易に行える利点がある。

【００８９】なお、図９は本実施形態３の変形例を示
す。この変形例では、縦方向に隣接する画素で共有化し
た第２のゲート電極３と、このゲート電極３と横方向に
隣接するゲート電極３とを接続した構成をとっている。
この変形例によれば、第１のゲート電極２を囲む領域を
更に大きくできる利点がある。

【００９０】（増幅型固体撮像装置の実施形態２）図１
０は本発明増幅型固体撮像装置の実施形態２を示す。こ
の増幅型固体撮像装置は、図１０に示すように、各増幅
型光電変換素子を構成する第１のゲート電極２及び第２
のゲート電極３を共に縦方向に隣接する画素間で共通接
続し、且つ横方向に隣接する画素間で、これらを１／２
（半ピッチ）ずつシフトして配置させ、且つドレイン６
及び第２のゲート領域３が２行単位でジグザグ状に配置
される構成になっている。

【００９１】この構成によれば、同一面積の半導体基板
に対して、実施形態１〜実施形態３の増幅型光電変換素
子に比べてより多くの増幅型光電変換素子を配置できる
ので、より一層の高密度化が可能になる増幅型固体撮像
装置を実現できる利点がある。

【００９２】加えて、この構成によれば、上記従来の画
素を格子状に配列するものに比べて空間的な解像度を向
上できる利点もある。

【００９３】（増幅型光電変換素子の実施形態４）図１
１及び図１２は本発明増幅型光電変換素子の実施形態４
を示す。まず、図１１（ａ）、（ｂ）に基づき本実施形
態４の増幅型光電変換素子の構成について説明する。但
し、同図（ａ）は増幅型光電変換素子の画素部の平面
図、同図（ｂ）は同図（ａ）のＡ−Ａ’線断面図であ
る。

【００９４】上記各実施形態同様に、Ｐ型半導体基板
（基板濃度：１．０×１０¹⁵／ｃｍ³）１上には、Ｎ型
ウェル層（ウェル濃度：３．０×１０¹⁵／ｃｍ³）４が
形成され、その上に、酸化膜からなる絶縁膜を介して第
１のゲート領域となる第１のゲート電極（Ｎ⁺Ｐｏｌｙ
Ｓｉ：６０ｎｍ、酸化膜厚：８０ｎｍ）２が形成され
ている。

【００９５】また、Ｎ型ウェル層４の半導体基板１の表
面領域部には、Ｐ型半導体表面層（濃度：５．０×１０
¹⁶／ｃｍ³、Ｘｊ：０．５μｍ）８が形成され、その上
に、酸化膜からなる絶縁膜を介して第２のゲート領域と
なる第２のゲート電極（Ｎ⁺Ｐｏｌｙ Ｓｉ：４５０ｎ
ｍ、酸化膜厚：８０ｎｍ）３がＮ型ウェル層４に隣接し
て形成されている。

【００９６】同図（ａ）に示すように、本実施形態４に
おいても、第１のゲート領域２は平面視正方形状に形成
され、その３辺を囲むように、第２のゲート領域３が櫛
形形状に形成されている。

【００９７】加えて、Ｐ型半導体表面層８内には、第１
のゲート電極２をゲートとするＭＯＳ型トランジスタの
ソース５及びドレイン６用のＮ⁺拡散層が形成されてい
る。

【００９８】上記構造の増幅型光電変換素子の動作原理
は、本願出願人が、例えば、特開平８−７８６５３号公
報で先に提案したＴＧＭＩＳ型の増幅型光電変換素子と
同様であり、動作駆動電圧を正電圧駆動のみで動作させ
ることが可能となるように構成された増幅型光電変換素
子である。

【００９９】次に、本実施形態４の増幅型光電変換素子
の動作について説明する。実施形態１同様に第１のゲー
ト電極２を貫いて入射した光ｈνは、Ｎ型ウェル層４の
光電変換領域において光電変換されて電子・正孔対を発
生する。電子はドレイン領域６へ流出し、正孔はＮ型ウ
ェル層４の中程に形成されるポテンシャルバリア及び第
２のゲート電極３下に形成されるポテンシャルバリアに
より閉じ込められ、第１のゲート領域２の半導体中程に
形成されるポテンシャルポケットに蓄積されて信号電荷
となる。そして、この信号蓄積電荷量に応じてＮ型ウェ
ル層４のポテンシャルが変化する量を、同様にソース５
の電位変化として読み出し、出力信号とする。

【０１００】信号電荷の排出は、第２のゲート電極３下
のポテンシャルバリアを引き下げてやれば、同図（ｂ）
中に矢印で示す経路により第２のゲート電極３下を通
り、Ｐ型半導体基板１に排出される。

【０１０１】本実施形態４においても、上記同様の理由
により、第２のゲート領域３の半導体表面とＰ型半導体
基板１の中程にポテンシャルの尾根は発生しない。ま
た、本実施形態４においても、リセットチャネルは、２
次元平面上の第２のリセット領域３の全領域に形成する
必要はない。

【０１０２】本実施形態４においては、Ｐ型半導体表面
層８は、少なくとも信号電荷のリセット時には空乏化さ
れるようになっている。

【０１０３】図１２は、以下に示す条件の増幅型光電変
換素子でリセット動作時のポテンシャル分布のシュミレ
ーションを行った結果を示す。

【０１０４】（条件） 基板濃度 ：１．０×１０¹⁵ｃｍ^-3 Ｎ層濃度 ：３．０×１０¹⁵ｃｍ^-3 Ｐ層濃度 ：３．０×１０¹⁶ｃｍ^-3 第１のゲート電極幅 ：１．０μｍ 第２のゲート電極幅 ：１．０μｍ ドレイン領域Ｘｊ ：０．３μｍ ドレイン電圧ＶＤ ：５．０Ｖ 第１ゲート電圧ＶＧＡ：５．０Ｖ 第２ゲート電圧ＶＧＢ：２．０Ｖ このシュミレーション結果からも第２のゲート電極３下
にポテンシャルの尾根が形成されることなく、第２のゲ
ート電極幅を１μｍまで縮小化しても動作可能であり、
かつ、リセット不良なく動作させることが可能であるこ
とが確認できた。

【０１０５】

【発明の効果】以上の本発明増幅型光電変換素子によれ
ば、第２のゲート領域が第１のゲート領域によって囲ま
れているので、従来例で問題となっていたポテンシャル
の尾根が信号電荷を半導体基体に排出する経路に発生す
ることがない。よって、本発明増幅型光電変換素子によ
れば、信号電荷を半導体基体に確実にリセットできるの
で、この増幅型光電変換素子がマトリクス状に配置され
る増幅型固体撮像装置の高画素化及び高密度化を一層促
進することが可能になる結果、増幅型固体撮像装置の小
型化に大いに寄与できる。

【０１０６】また、本発明増幅型光電変換素子によれ
ば、同一の画素サイズで比較した場合、従来例のＴＧＭ
ＩＳ型の増幅型固体撮像装置よりも第１のゲート電極の
ゲート長を長くできるので、その分、出力信号を大きく
取り出すことが可能になる。

【０１０７】また、特に請求項４記載の増幅型光電変換
素子によれば、第１のゲート領域に隣接し、これを囲む
ように形成された第２のゲート領域を、隣接する画素間
で共通化する構成をとり、ドレイン領域に印加される電
位による第２のゲート領域下のポテンシャルヘの影響を
更に実効的に低減できるので、第２のゲート領域下に形
成されるポテンシャルの尾根の発生を更に一層効果的に
抑止することが可能となる。

【０１０８】加えて、この構成によれば、隣接する画素
間で第２のゲート領域部が共通化されていることによ
り、画素サイズの小型化を更に一層図ることができる。
或いは、同一の画素サイズで比較した場合、より以上に
第１のゲート長を長くすることができるので、出力信号
をより一層大きく取り出すことが可能になる。

【０１０９】また、特に請求項５記載の増幅型光電変換
素子によれば、第１のゲート領域の下に、第１導電型の
ウェル層が形成され、且つウェル層の表面部に第２導電
型の半導体層が形成され、半導体層は少なくともリセッ
ト動作時に空乏化される構成をとるので、正電圧駆動の
みで動作できる増幅型光電変換素子を実現できる。

【０１１０】また、本発明の増幅型固体撮像装置によれ
ば、リセット不良を完全になくせる結果、残存現象のな
い良好な画像情報を得ることができる増幅型固体撮像装
置を実現できる。

【０１１１】また、特に請求項７記載の増幅型固体撮像
装置によれば、画素部が行ごとに水平ピッチの１／２ず
つずらして配置され、ドレイン及び第２のゲート領域が
２行単位でジグザグ状に配置されている構成をとるの
で、より一層の多画素化及び高画素密度化が可能にな
る。

【図面の簡単な説明】

【図１】本発明増幅型光電変換素子の実施形態１を示
す、（ａ）は画素平面図、（ｂ）は（ａ）のＡ−Ａ’線
断面図。

【図２】実施形態１の増幅型光電変換素子におけるリセ
ット動作時のポテンシャル分布のシュミレーション結果
を示す断面図。

【図３】実施形態１の増幅型光電変換素子がマトリクス
状に配置された増幅型固体撮像装置の実施形態１を示す
回路図。

【図４】本発明増幅型光電変換素子の実施形態２を示
す、（ａ）は画素平面図、（ｂ）は（ａ）のＡ−Ａ’線
断面図。

【図５】実施形態２の増幅型光電変換素子におけるリセ
ット動作時のポテンシャル分布のシュミレーション結果
を示す断面図。

【図６】実施形態２の増幅型光電変換素子の変形例を示
す画素平面図。

【図７】本発明増幅型光電変換素子の実施形態３を示
す、（ａ）は画素平面図、（ｂ）は（ａ）のＡ−Ａ’線
断面図。

【図８】実施形態３の増幅型光電変換素子におけるリセ
ット動作時のポテンシャル分布のシュミレーション結果
を示す断面図。

【図９】実施形態３の増幅型光電変換素子の変形例を示
す断面図。

【図１０】増幅型固体撮像装置の実施形態２を示す画素
平面図。

【図１１】本発明増幅型光電変換素子の実施形態４を示
す、（ａ）は画素平面図、（ｂ）は（ａ）のＡ−Ａ’線
断面図。

【図１２】実施形態４の増幅型光電変換素子におけるリ
セット動作時のポテンシャル分布のシュミレーション結
果を示す断面図。

【図１３】本願出願人が先に提案したＴＧＭＩＳ型の増
幅型固体撮像装置を示す、（ａ）は画素平面図、（ｂ）
は（ａ）のＡ−Ａ’線断面図。

【図１４】図１３（ｂ）のＢ−Ｂ’線断面部及びＣ−
Ｃ’線断面部のポテンシャル分布を示す図であり、
（ａ）は信号蓄積動作を、（ｂ）は信号検出動作を、
（ｃ）はリセット動作をそれぞれ示す。

【図１５】ＴＧＭＩＳ型の増幅型固体撮像装置の問題点
を示す素子断面図。

【図１６】図１５のＢ−Ｂ’線断面部及びＣ−Ｃ’線断
面部の深さ方向ポテンシャルを示す図。

【図１７】図１５の増幅型固体撮像装置におけるリセッ
ト動作時のポテンシャル分布のシュミレーション結果を
示す断面図。

【符号の説明】

１ Ｐ型半導体基板 ２ 第１のゲート電極（第１のゲート領域） ３ 第２のゲート電極（第２のゲート領域） ４ Ｎ^-型半導体ウェル層 ５ ソース ６ ドレイン ７ ポテンシャルの尾根 ８ Ｐ型半導体表面層 １０ 増幅型光電変換素子 １１ 水平走査回路 １２ 第１の垂直走査回路 １３ 第２の垂直走査回路 １４ 読み出しクロックライン １５ リセットクロックライン １６ 信号線

Claims (7)

【特許請求の範囲】
1. 【請求項１】 半導体基体上に形成されたＭＯＳ型トラ
   ンジスタの第１のゲート領域で光電変換し、該第１のゲ
   ート領域に蓄積された信号電荷による該ＭＯＳ型トラン
   ジスタのポテンシャル変化を低抵抗拡散層よりなるソー
   ス領域及びドレイン領域によりセンサ出力とする増幅型
   光電変換素子であって、 該第１のゲート領域に隣接して第２のゲート領域が形成
   され、該第２のゲート領域を介して該第１のゲート領域
   に蓄積された信号電荷を排出するように構成された増幅
   型光電変換素子において、 該第２のゲート領域の形状が該第１のゲート領域を囲む
   形状に構成されている増幅型光電変換素子。
2. 【請求項２】 前記第１のゲート領域が平面視正方形状
   をなし、前記第２のゲート領域が該第１のゲート領域の
   ３辺を囲む櫛形形状である請求項１記載の増幅型光電変
   換素子。
3. 【請求項３】 半導体基体上に形成されたＭＯＳ型トラ
   ンジスタの第１のゲート領域で光電変換し、該第１のゲ
   ート領域に蓄積された信号電荷による該ＭＯＳ型トラン
   ジスタのポテンシャル変化を低抵抗拡散層よりなるソー
   ス領域及びドレイン領域によりセンサ出力とする増幅型
   光電変換素子であって、 該第１のゲート領域に隣接して第２のゲート領域が形成
   され、該第２のゲート領域を介して該第１のゲート領域
   に蓄積された信号電荷を排出するように構成された増幅
   型光電変換素子において、 該第１のゲート領域下のポテンシャル変動を検出するた
   めのドレイン用Ｎ⁺拡散層が該第１のゲート領域の少な
   くとも一部に隣接するように形成され、該第１のゲート
   領域の隣接部以外を該第２のゲート領域が囲むように構
   成された増幅型光電変換素子。
4. 【請求項４】 前記第２のゲート領域を隣接する画素間
   で共有する請求項１〜請求項３のいずれかに記載の増幅
   型光電変換素子。
5. 【請求項５】 前記第１のゲート領域の下に、第１導電
   型のウェル層が形成され、且つ該ウェル層の表面部に第
   ２導電型の半導体層が形成され、該半導体層は少なくと
   もリセット動作時に空乏化される請求項１〜請求項４の
   いずれかに記載の増幅型光電変換素子。
6. 【請求項６】 請求項１〜請求項５記載の増幅型光電変
   換素子がマトリクス状に配置されてなる増幅型固体撮像
   装置。
7. 【請求項７】 請求項６記載の増幅型固体撮像装置であ
   って、 画素部が行ごとに水平ピッチの１／２ずつずらして配置
   され、前記ドレイン及び前記第２のゲート領域が２行単
   位でジグザグ状に配置されている増幅型固体撮像装置。