JPH11214629A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11214629A JPH11214629A JP10012331A JP1233198A JPH11214629A JP H11214629 A JPH11214629 A JP H11214629A JP 10012331 A JP10012331 A JP 10012331A JP 1233198 A JP1233198 A JP 1233198A JP H11214629 A JPH11214629 A JP H11214629A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 239000000758 substrate Substances 0.000 claims description 18
- 239000011229 interlayer Substances 0.000 claims description 17
- 230000002265 prevention Effects 0.000 claims description 13
- 230000008859 change Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 5
- 230000004913 activation Effects 0.000 abstract description 27
- 238000010586 diagram Methods 0.000 description 11
- 102220588436 Keratin, type I cytoskeletal 18_S31A_mutation Human genes 0.000 description 6
- 102220621241 Proline-rich membrane anchor 1_S32A_mutation Human genes 0.000 description 6
- 239000010410 layer Substances 0.000 description 6
- 102220475340 DNA replication licensing factor MCM2_S41A_mutation Human genes 0.000 description 5
- 102220588433 Keratin, type I cytoskeletal 18_S42A_mutation Human genes 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 101100005766 Caenorhabditis elegans cdf-1 gene Proteins 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 101150095530 CDS1 gene Proteins 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Logic Circuits (AREA)
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Abstract
(57)【要約】
【課題】回路ブロック間を接続している複数の信号配線
に寄生的に付随する隣接信号配線間の実効的配線間容量
を、信号配線が活性化される際に低減して、信号配線の
活性化速度が高速な半導体集積回路を提供する。 【解決手段】入力信号ＩＮ１〜ＩＮ５を増幅するバッフ
ァ回路Ｂ１１〜Ｂ５１の各出力端子から配線される信号
配線Ｆ１〜Ｆ５と、信号配線Ｆ１〜Ｆ５に付随する配線
抵抗Ｒ１〜Ｒ５と、干渉防止回路Ｗ１〜Ｗ４をそれぞれ
構成するＮＡＮＤ１〜ＮＡＮＤ４の各出力に接続するシ
ールド配線Ｓ１〜Ｓ４とを備えており、干渉防止回路Ｗ
１〜Ｗ４により、活性化される信号配線とこの信号配線
を挟むシールド配線とを同相で変化させるため、信号配
線とシールド配線間の配線間容量が小さくなり、活性化
速度を向上することができる。
に寄生的に付随する隣接信号配線間の実効的配線間容量
を、信号配線が活性化される際に低減して、信号配線の
活性化速度が高速な半導体集積回路を提供する。 【解決手段】入力信号ＩＮ１〜ＩＮ５を増幅するバッフ
ァ回路Ｂ１１〜Ｂ５１の各出力端子から配線される信号
配線Ｆ１〜Ｆ５と、信号配線Ｆ１〜Ｆ５に付随する配線
抵抗Ｒ１〜Ｒ５と、干渉防止回路Ｗ１〜Ｗ４をそれぞれ
構成するＮＡＮＤ１〜ＮＡＮＤ４の各出力に接続するシ
ールド配線Ｓ１〜Ｓ４とを備えており、干渉防止回路Ｗ
１〜Ｗ４により、活性化される信号配線とこの信号配線
を挟むシールド配線とを同相で変化させるため、信号配
線とシールド配線間の配線間容量が小さくなり、活性化
速度を向上することができる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特に半導体集積回路を構成する配線間の寄生容量に
起因する遅延を低減した半導体集積回路に関する。
し、特に半導体集積回路を構成する配線間の寄生容量に
起因する遅延を低減した半導体集積回路に関する。
【０００２】
【従来の技術】半導体集積回路において、半導体集積回
路を構成する回路ブロック間を接続している種々の信号
配線（アルミニューム配線等）には、寄生的な負荷容量
が必ず付いてしまうが、この寄生容量が大きいと回路動
作スピードが遅くなり、半導体集積回路の回路特性を劣
化させてしまうという問題がある。
路を構成する回路ブロック間を接続している種々の信号
配線（アルミニューム配線等）には、寄生的な負荷容量
が必ず付いてしまうが、この寄生容量が大きいと回路動
作スピードが遅くなり、半導体集積回路の回路特性を劣
化させてしまうという問題がある。
【０００３】また、回路動作スピードが低下するのを防
止する為には、この寄生容量を十分に駆動できるように
駆動回路の出力トランジスタサイズを十分大きくする必
要があり、結果的にチップサイズが大きくなるばかり
か、生産歩留りを落とす原因となる。
止する為には、この寄生容量を十分に駆動できるように
駆動回路の出力トランジスタサイズを十分大きくする必
要があり、結果的にチップサイズが大きくなるばかり
か、生産歩留りを落とす原因となる。
【０００４】従来の半導体集積回路における配線遅延に
ついて図１０を参照して説明すると、バッファ回路Ｂ１
〜Ｂ５は、入力信号ＩＮ１〜ＩＮ５を受けて各負荷（図
示せず）と、レイアウト上平行して近接配置された信号
配線Ｆ１〜Ｆ５に付随する配線抵抗Ｒ１〜Ｒ５と、容量
Ｃｓ１２〜Ｃｓ４５及び容量Ｃｄｆ１〜Ｃｄｆ５を駆動
する。
ついて図１０を参照して説明すると、バッファ回路Ｂ１
〜Ｂ５は、入力信号ＩＮ１〜ＩＮ５を受けて各負荷（図
示せず）と、レイアウト上平行して近接配置された信号
配線Ｆ１〜Ｆ５に付随する配線抵抗Ｒ１〜Ｒ５と、容量
Ｃｓ１２〜Ｃｓ４５及び容量Ｃｄｆ１〜Ｃｄｆ５を駆動
する。
【０００５】ここで、容量Ｃｓ１２〜Ｃｓ４５は、信号
配線Ｆ１〜Ｆ５の各々隣接した配線間の配線間容量であ
り、信号配線Ｆ１〜Ｆ５の配線間隔が狭くなればなるほ
ど容量値が大きくなる。また、容量Ｃｄｆ１〜Ｃｄｆ５
は、各信号配線Ｆ１〜Ｆ５とそれぞれの下層配線又は半
導体基板との配線層間容量である。
配線Ｆ１〜Ｆ５の各々隣接した配線間の配線間容量であ
り、信号配線Ｆ１〜Ｆ５の配線間隔が狭くなればなるほ
ど容量値が大きくなる。また、容量Ｃｄｆ１〜Ｃｄｆ５
は、各信号配線Ｆ１〜Ｆ５とそれぞれの下層配線又は半
導体基板との配線層間容量である。
【０００６】バッファ回路Ｂ１〜Ｂ５の入力信号ＩＮ１
〜ＩＮ５は、デコード信号のように、ある任意の１本の
みが活性化する信号群となっており、例えば、信号ＩＮ
２が”Ｈ（ハイ）”レベルのときには信号ＩＮ１，ＩＮ
３，ＩＮ４，ＩＮ５が”Ｌ（ロウ）”レベルとなる信号
群である。
〜ＩＮ５は、デコード信号のように、ある任意の１本の
みが活性化する信号群となっており、例えば、信号ＩＮ
２が”Ｈ（ハイ）”レベルのときには信号ＩＮ１，ＩＮ
３，ＩＮ４，ＩＮ５が”Ｌ（ロウ）”レベルとなる信号
群である。
【０００７】したがって、信号ＩＮ１〜ＩＮ５のうち信
号ＩＮ２が“Ｈ”レベルとなった場合、信号配線Ｆ２の
みが“Ｈ”レベルとなり、信号配線Ｆ１，Ｆ３，Ｆ４，
Ｆ５は全て“Ｌ”レベルとなる。すなわち、信号配線Ｆ
２のみが選択された状態となっている（出力状態）。
号ＩＮ２が“Ｈ”レベルとなった場合、信号配線Ｆ２の
みが“Ｈ”レベルとなり、信号配線Ｆ１，Ｆ３，Ｆ４，
Ｆ５は全て“Ｌ”レベルとなる。すなわち、信号配線Ｆ
２のみが選択された状態となっている（出力状態）。
【０００８】この出力状態から、次に信号ＩＮ４が
“Ｈ”レベルとなった場合、信号配線Ｆ４のみが“Ｈ”
レベルとなり、信号配線Ｆ１，Ｆ２，Ｆ３，Ｆ５は全て
“Ｌ”レベルとなる。すなわち、信号配線Ｆ４のみが選
択された状態となる（出力状態）。
“Ｈ”レベルとなった場合、信号配線Ｆ４のみが“Ｈ”
レベルとなり、信号配線Ｆ１，Ｆ２，Ｆ３，Ｆ５は全て
“Ｌ”レベルとなる。すなわち、信号配線Ｆ４のみが選
択された状態となる（出力状態）。
【０００９】
【表１】
【００１０】各信号配線と出力状態との関係を示した表
１から、出力状態から出力状態に変化するとき、信
号配線Ｆ４は“Ｌ”レベルから“Ｈ”レベルへと活性化
していくが、レイアウト上隣接配置されている信号配線
Ｆ３，Ｆ５は“Ｌ”レベルに固定していることがわか
る。このため、配線間容量Ｃｓ３４，Ｃｓ４５の影響に
より、信号配線Ｆ４が非活性状態から活性化状態へ変化
する際の活性化速度は低下する。
１から、出力状態から出力状態に変化するとき、信
号配線Ｆ４は“Ｌ”レベルから“Ｈ”レベルへと活性化
していくが、レイアウト上隣接配置されている信号配線
Ｆ３，Ｆ５は“Ｌ”レベルに固定していることがわか
る。このため、配線間容量Ｃｓ３４，Ｃｓ４５の影響に
より、信号配線Ｆ４が非活性状態から活性化状態へ変化
する際の活性化速度は低下する。
【００１１】信号配線Ｆ４における活性化速度を時定数
τ１を用いて表すと、（１）式のようになる。
τ１を用いて表すと、（１）式のようになる。
【００１２】 τ１＝Ｒ４・（Ｃｓ３４＋Ｃｓ４５＋Ｃｄｆ４） ・・・（１） （１）式より、配線間容量Ｃｓ３４，Ｃｓ４５が大きく
なればなるほど、活性化速度は遅くなることがわかる。
なればなるほど、活性化速度は遅くなることがわかる。
【００１３】次に、第２の従来例を図１１を参照して説
明すると、各信号配線Ｆ１〜Ｆ５間にシールド配線Ｇ１
〜Ｇ４が配置されている点が図１０と異なっている。こ
のシールド配線Ｇ１〜Ｇ４は、全て接地電圧であるＧＮ
Ｄ電位に固定された配線となっている。
明すると、各信号配線Ｆ１〜Ｆ５間にシールド配線Ｇ１
〜Ｇ４が配置されている点が図１０と異なっている。こ
のシールド配線Ｇ１〜Ｇ４は、全て接地電圧であるＧＮ
Ｄ電位に固定された配線となっている。
【００１４】いま、表１に示すように出力状態から出
力状態に変化した場合、シールド配線Ｇ３，Ｇ４は、
信号配線Ｆ４の“Ｌ”レベルから“Ｈ”レベルへの電位
変化に伴う信号配線Ｆ３及びＦ５へのカップリングノイ
ズの影響を減らす効果がある。
力状態に変化した場合、シールド配線Ｇ３，Ｇ４は、
信号配線Ｆ４の“Ｌ”レベルから“Ｈ”レベルへの電位
変化に伴う信号配線Ｆ３及びＦ５へのカップリングノイ
ズの影響を減らす効果がある。
【００１５】しかし、信号配線Ｆ４が“Ｌ”レベルから
“Ｈ”レベルに変化するとき、シールド配線Ｇ３，Ｇ４
が“Ｌ”レベルに固定されているため、配線間容量ＣＧ
３４，ＣＧ４４の影響により活性化速度が低下してしま
う。この場合、信号配線Ｆ４の活性化速度を時定数τ２
を用いて表すと、（２）式のようになる。
“Ｈ”レベルに変化するとき、シールド配線Ｇ３，Ｇ４
が“Ｌ”レベルに固定されているため、配線間容量ＣＧ
３４，ＣＧ４４の影響により活性化速度が低下してしま
う。この場合、信号配線Ｆ４の活性化速度を時定数τ２
を用いて表すと、（２）式のようになる。
【００１６】 τ２＝Ｒ４・（ＣＧ３４＋ＣＧ４４＋Ｃｄｆ４） ・・・（２） （２）式より、配線間容量ＣＧ３４，ＣＧ４４が大きく
なればなるほど、活性化速度は遅くなることがわかる。
なればなるほど、活性化速度は遅くなることがわかる。
【００１７】次に、第３の従来例を図１２を参照して説
明すると、第２の従来例ではシールド配線Ｇ１〜Ｇ４が
ＧＮＤ電位に固定しているが、第３の実施例において
は、シールド配線Ｖ１〜Ｖ４は電源電圧Ｖｃｃに固定し
ている。この場合も第２の従来例と同様に、シールド配
線Ｖ３，Ｖ４は、信号配線Ｆ４の電位変化に伴う信号配
線Ｆ３及びＦ５へのカップリングノイズの影響を減らす
効果があるものの、配線間容量ＣＶ３４，ＣＶ４４の影
響により活性化速度が低下してしまう。
明すると、第２の従来例ではシールド配線Ｇ１〜Ｇ４が
ＧＮＤ電位に固定しているが、第３の実施例において
は、シールド配線Ｖ１〜Ｖ４は電源電圧Ｖｃｃに固定し
ている。この場合も第２の従来例と同様に、シールド配
線Ｖ３，Ｖ４は、信号配線Ｆ４の電位変化に伴う信号配
線Ｆ３及びＦ５へのカップリングノイズの影響を減らす
効果があるものの、配線間容量ＣＶ３４，ＣＶ４４の影
響により活性化速度が低下してしまう。
【００１８】次に図１３を参照して、配線間容量と半導
体集積回路の構造との関係について説明する。図１３
は、半導体基板１に形成された絶縁酸化膜２と信号配線
Ｆ３〜Ｆ５の模式的構造断面図である。
体集積回路の構造との関係について説明する。図１３
は、半導体基板１に形成された絶縁酸化膜２と信号配線
Ｆ３〜Ｆ５の模式的構造断面図である。
【００１９】図１３において、信号配線Ｆ３〜Ｆ５は、
アルミニューム配線等の金属配線で構成され、半導体基
板１上に堆積されている絶縁酸化膜２で配線間及び半導
体基板と電気的に分離されている。また、信号配線Ｆ３
〜Ｆ５の各々の配線間隔Ｓは、チップ集積度を高める上
で極力狭くする必要性があり、半導体基板１の主面から
信号配線Ｆ３〜Ｆ５までの配線層間隔ｄと同等、あるい
はそれより狭い間隔でレイアウトされることが一般的と
なっている。したがって、最近のプロセスの微細化に伴
って配線間隔Ｓが小さくなってきており、相対的に配線
間容量Ｃｓ３４，Ｃｓ４５は大きくなり、これら配線間
容量Ｃｓ３４，Ｃｓ４５が配線層間容量Ｃｄｆ４のおよ
そ３倍程度の容量値となる例もある。
アルミニューム配線等の金属配線で構成され、半導体基
板１上に堆積されている絶縁酸化膜２で配線間及び半導
体基板と電気的に分離されている。また、信号配線Ｆ３
〜Ｆ５の各々の配線間隔Ｓは、チップ集積度を高める上
で極力狭くする必要性があり、半導体基板１の主面から
信号配線Ｆ３〜Ｆ５までの配線層間隔ｄと同等、あるい
はそれより狭い間隔でレイアウトされることが一般的と
なっている。したがって、最近のプロセスの微細化に伴
って配線間隔Ｓが小さくなってきており、相対的に配線
間容量Ｃｓ３４，Ｃｓ４５は大きくなり、これら配線間
容量Ｃｓ３４，Ｃｓ４５が配線層間容量Ｃｄｆ４のおよ
そ３倍程度の容量値となる例もある。
【００２０】ここで、配線間容量Ｃｓ３４，Ｃｓ４５及
び配線層間容量Ｃｄｆ３，Ｃｄｆ４，Ｃｄｆ５の代表的
な代表的な値としては、各容量の名称をそれぞれの容量
値として、Ｃｓ３４，Ｃｓ４５＝０．３３ｐＦ、Ｃｄｆ
３，Ｃｄｆ４，Ｃｄｆ５＝０．７５ｐＦである。
び配線層間容量Ｃｄｆ３，Ｃｄｆ４，Ｃｄｆ５の代表的
な代表的な値としては、各容量の名称をそれぞれの容量
値として、Ｃｓ３４，Ｃｓ４５＝０．３３ｐＦ、Ｃｄｆ
３，Ｃｄｆ４，Ｃｄｆ５＝０．７５ｐＦである。
【００２１】
【発明が解決しようとする課題】上述した第１の従来例
は、複数の信号配線が平行に隣接して配列されているレ
イアウトの場合、ある任意の信号配線を活性化する活性
化速度は、隣接する他の信号配線との配線間容量に大き
く依存する。第１の従来例においては、ある任意の信号
配線が活性化する過程において、ある任意の信号配線と
隣接する他の信号配線との間には必ず電位差が生じる
為、配線間容量を削減することが困難である。しかも、
プロセスが微細化するにつれて配線間隔が極めて微少と
なり、配線間容量が大きくなることから、この配線間容
量による配線遅延の影響は深刻な問題となってきてい
る。
は、複数の信号配線が平行に隣接して配列されているレ
イアウトの場合、ある任意の信号配線を活性化する活性
化速度は、隣接する他の信号配線との配線間容量に大き
く依存する。第１の従来例においては、ある任意の信号
配線が活性化する過程において、ある任意の信号配線と
隣接する他の信号配線との間には必ず電位差が生じる
為、配線間容量を削減することが困難である。しかも、
プロセスが微細化するにつれて配線間隔が極めて微少と
なり、配線間容量が大きくなることから、この配線間容
量による配線遅延の影響は深刻な問題となってきてい
る。
【００２２】また、第２及び第３の従来例においても、
シールド配線の電位は固定であり、信号配線とこの信号
配線の両側に位置するシールド配線との間に電位差が発
生するため、配線間容量を削減することは困難である。
このため、信号配線とシールド配線との配線間容量によ
り、信号配線の活性化速度が低下するという問題があ
る。
シールド配線の電位は固定であり、信号配線とこの信号
配線の両側に位置するシールド配線との間に電位差が発
生するため、配線間容量を削減することは困難である。
このため、信号配線とシールド配線との配線間容量によ
り、信号配線の活性化速度が低下するという問題があ
る。
【００２３】このため本発明の目的は、半導体集積回路
を構成する回路ブロック間を接続している複数の信号配
線に寄生的に付随する隣接信号配線間の実効的配線間容
量を、信号配線が活性化される際に低減して、信号配線
の活性化速度が高速な半導体集積回路を提供することに
ある。
を構成する回路ブロック間を接続している複数の信号配
線に寄生的に付随する隣接信号配線間の実効的配線間容
量を、信号配線が活性化される際に低減して、信号配線
の活性化速度が高速な半導体集積回路を提供することに
ある。
【００２４】また本発明の他の目的は、信号配線を駆動
するのに面積が大きな駆動回路を用いずに信号配線の活
性化速度を改善するとともに、小面積の駆動回路で信号
配線を駆動することが可能な半導体集積回路を提供する
ことである。
するのに面積が大きな駆動回路を用いずに信号配線の活
性化速度を改善するとともに、小面積の駆動回路で信号
配線を駆動することが可能な半導体集積回路を提供する
ことである。
【００２５】
【課題を解決するための手段】そのため、本発明による
半導体集積回路は、複数の入力信号をそれぞれ伝達する
複数の信号配線と、前記各信号配線の間に配置された複
数のシールド配線と、前記各シールド配線に前記複数の
信号配線のうち隣接する信号配線の信号レベルが変化し
たときに、そのレベル変化と同相のレベル変化を行う出
力信号を供給して、前記シールド配線と前記隣接する信
号配線間の配線容量を少なくする干渉防止回路とを備え
ている。
半導体集積回路は、複数の入力信号をそれぞれ伝達する
複数の信号配線と、前記各信号配線の間に配置された複
数のシールド配線と、前記各シールド配線に前記複数の
信号配線のうち隣接する信号配線の信号レベルが変化し
たときに、そのレベル変化と同相のレベル変化を行う出
力信号を供給して、前記シールド配線と前記隣接する信
号配線間の配線容量を少なくする干渉防止回路とを備え
ている。
【００２６】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２７】図１は、本発明の半導体集積回路の実施の
形態を示す回路図であり、図１０と共通の構成要素には
共通の参照文字／数字を付してある。すなわち、入力信
号ＩＮ１〜ＩＮ５を増幅するバッファ回路Ｂ１１〜Ｂ５
１と、バッファ回路Ｂ１１〜Ｂ５１の出力から配線され
る信号配線Ｆ１〜Ｆ５と、信号配線Ｆ１〜Ｆ５に寄生的
に付随する配線抵抗Ｒ１〜Ｒ５と、下層配線又は半導体
基板との間の配線層間容量Ｃｄｆ１１〜Ｃｄｆ５１は、
図１０の従来例と同様である。
形態を示す回路図であり、図１０と共通の構成要素には
共通の参照文字／数字を付してある。すなわち、入力信
号ＩＮ１〜ＩＮ５を増幅するバッファ回路Ｂ１１〜Ｂ５
１と、バッファ回路Ｂ１１〜Ｂ５１の出力から配線され
る信号配線Ｆ１〜Ｆ５と、信号配線Ｆ１〜Ｆ５に寄生的
に付随する配線抵抗Ｒ１〜Ｒ５と、下層配線又は半導体
基板との間の配線層間容量Ｃｄｆ１１〜Ｃｄｆ５１は、
図１０の従来例と同様である。
【００２８】干渉防止回路Ｗ１〜Ｗ４は、それぞれ１個
の２ＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ４から構成さ
れ、これら２ＮＡＮＤゲートの各入力には、隣接するバ
ッファ回路の出力端とは論理的に反転関係にあるノード
ａ〜ｅが接続される。
の２ＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ４から構成さ
れ、これら２ＮＡＮＤゲートの各入力には、隣接するバ
ッファ回路の出力端とは論理的に反転関係にあるノード
ａ〜ｅが接続される。
【００２９】すなわち、ＮＡＮＤゲートＮＡＮＤ１の入
力端にはバッファ回路Ｂ１１のノードａとバッファ回路
Ｂ２１のノードｂとが接続し、同様にＮＡＮＤゲートＮ
ＡＮＤ２の入力端にはバッファ回路Ｂ２１のノードｂと
バッファ回路Ｂ３１のノードｃとが接続する。
力端にはバッファ回路Ｂ１１のノードａとバッファ回路
Ｂ２１のノードｂとが接続し、同様にＮＡＮＤゲートＮ
ＡＮＤ２の入力端にはバッファ回路Ｂ２１のノードｂと
バッファ回路Ｂ３１のノードｃとが接続する。
【００３０】また、ＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮ
Ｄ４の各出力にはシールド配線Ｓ１〜Ｓ４が接続され、
これらのシールド配線Ｓ１〜Ｓ４は信号配線Ｆ１〜Ｆ５
により挟まれるように隣接し、かつ信号配線Ｆ１〜Ｆ５
に平行して配置される。それぞれのシールド配線Ｓ１〜
Ｓ４には、配線抵抗Ｒｓ１〜Ｒｓ４と、配線層間容量Ｃ
ｄｓ１〜Ｃｄｓ４とが付随し、さらに、信号配線Ｆ１〜
Ｆ５とシールド配線Ｓ１〜Ｓ４間には、配線間容量Ｃｓ
１０１〜Ｃｓ１０８とが付随する。
Ｄ４の各出力にはシールド配線Ｓ１〜Ｓ４が接続され、
これらのシールド配線Ｓ１〜Ｓ４は信号配線Ｆ１〜Ｆ５
により挟まれるように隣接し、かつ信号配線Ｆ１〜Ｆ５
に平行して配置される。それぞれのシールド配線Ｓ１〜
Ｓ４には、配線抵抗Ｒｓ１〜Ｒｓ４と、配線層間容量Ｃ
ｄｓ１〜Ｃｄｓ４とが付随し、さらに、信号配線Ｆ１〜
Ｆ５とシールド配線Ｓ１〜Ｓ４間には、配線間容量Ｃｓ
１０１〜Ｃｓ１０８とが付随する。
【００３１】次に、本発明の半導体集積回路の動作につ
いて説明する。
いて説明する。
【００３２】ここで、バッファ回路Ｂ１１〜Ｂ５１の入
力信号ＩＮ１〜ＩＮ５は、デコード信号のように、ある
任意の１本のみが活性化する信号群となっており、例え
ば、信号ＩＮ２が“Ｈ”レベルのときには信号ＩＮ１，
ＩＮ３，ＩＮ４，ＩＮ５は全て“Ｌ”レベルとなる信号
群である。
力信号ＩＮ１〜ＩＮ５は、デコード信号のように、ある
任意の１本のみが活性化する信号群となっており、例え
ば、信号ＩＮ２が“Ｈ”レベルのときには信号ＩＮ１，
ＩＮ３，ＩＮ４，ＩＮ５は全て“Ｌ”レベルとなる信号
群である。
【００３３】いま、信号配線Ｆ１〜Ｆ５が表１のの状
態からの状態に変化すると、シールド配線Ｓ１〜Ｓ４
は表２のように変化する。
態からの状態に変化すると、シールド配線Ｓ１〜Ｓ４
は表２のように変化する。
【００３４】
【表２】
【００３５】表２を信号波形図として表すと図２のよう
になり、これより、信号配線Ｆ４の両側に配置されてい
るシールド配線Ｓ３，Ｓ４は、信号配線と同相で変化す
ることがわかる。したがって、このときの配線間容量Ｃ
ｓ１０６，Ｃｓ１０７はほとんどゼロと見なすことがで
き、信号配線Ｆ４の活性加速度は時定数τ３を用いて表
すと（３）式のようになる。
になり、これより、信号配線Ｆ４の両側に配置されてい
るシールド配線Ｓ３，Ｓ４は、信号配線と同相で変化す
ることがわかる。したがって、このときの配線間容量Ｃ
ｓ１０６，Ｃｓ１０７はほとんどゼロと見なすことがで
き、信号配線Ｆ４の活性加速度は時定数τ３を用いて表
すと（３）式のようになる。
【００３６】 τ３＝Ｒ４・Ｃｄｆ４’ ・・・（３） （３）式を（１）式及び（２）式と比較すると配線間容
量による遅延が無くなり、信号配線Ｆ４の活性化速度は
大幅に向上していることがわかる。
量による遅延が無くなり、信号配線Ｆ４の活性化速度は
大幅に向上していることがわかる。
【００３７】なお上記においては、信号配線Ｆ２が
“Ｈ”レベルから“Ｌ”レベルに変化し、信号配線Ｆ３
を１本挟んだ信号配線Ｆ４が“Ｌ”レベルから“Ｈ”レ
ベルに変化する場合について具体的に説明したが、変化
する信号配線が隣接する場合、一例として信号配線Ｆ３
が“Ｈ”レベルから“Ｌ”レベルに変化し、信号配線Ｆ
４が“Ｌ”レベルから“Ｈ”レベルに変化する場合につ
いて説明する。
“Ｈ”レベルから“Ｌ”レベルに変化し、信号配線Ｆ３
を１本挟んだ信号配線Ｆ４が“Ｌ”レベルから“Ｈ”レ
ベルに変化する場合について具体的に説明したが、変化
する信号配線が隣接する場合、一例として信号配線Ｆ３
が“Ｈ”レベルから“Ｌ”レベルに変化し、信号配線Ｆ
４が“Ｌ”レベルから“Ｈ”レベルに変化する場合につ
いて説明する。
【００３８】このときの信号配線Ｆ１〜Ｆ５の状態を表
３に、シールド配線Ｓ１〜Ｓ４の状態を表４に示す。
３に、シールド配線Ｓ１〜Ｓ４の状態を表４に示す。
【００３９】
【表３】
【００４０】
【表４】 表３，４から信号配線Ｆ４の変化に伴って、信号配線Ｆ
４の両側に位置するシールド配線Ｓ３，Ｓ４は図３のよ
うに変化する。この場合、信号配線Ｆ４の変化前に、信
号配線Ｆ４とシールド配線Ｓ３との間には電位差が発生
しているため、図２の場合と比較すると配線間容量Ｃｓ
１０６が余計についてしまうが、シールド配線Ｓ４は信
号配線Ｆ４に追従して変化するため、配線間容量Ｃｓ１
０７は実質的にゼロとなり、図１０に示す従来例に比較
して大幅に配線容量を減少することができる。
４の両側に位置するシールド配線Ｓ３，Ｓ４は図３のよ
うに変化する。この場合、信号配線Ｆ４の変化前に、信
号配線Ｆ４とシールド配線Ｓ３との間には電位差が発生
しているため、図２の場合と比較すると配線間容量Ｃｓ
１０６が余計についてしまうが、シールド配線Ｓ４は信
号配線Ｆ４に追従して変化するため、配線間容量Ｃｓ１
０７は実質的にゼロとなり、図１０に示す従来例に比較
して大幅に配線容量を減少することができる。
【００４１】さらに、表３の出力状態からに移る前
に、リセット信号により配線信号Ｆ１〜Ｆ５を全て
“Ｌ”レベルにしてから、の状態に対応する入力信号
ＩＮ１〜ＩＮ５を入力することにより、どの信号配線に
対してもその信号配線を挟むシールド配線は、挟んでい
る信号配線に同期して活性化するため、配線間容量を大
幅に減少することができる。この方法は、リセット信号
のための時間Ｔｒｅｓｅｔを必要とするものの、時間Ｔ
ｒｅｓｅｔよりも配線間容量による配線遅延が大幅に大
きいときは、全体として信号配線の活性化速度を向上す
ることができる。
に、リセット信号により配線信号Ｆ１〜Ｆ５を全て
“Ｌ”レベルにしてから、の状態に対応する入力信号
ＩＮ１〜ＩＮ５を入力することにより、どの信号配線に
対してもその信号配線を挟むシールド配線は、挟んでい
る信号配線に同期して活性化するため、配線間容量を大
幅に減少することができる。この方法は、リセット信号
のための時間Ｔｒｅｓｅｔを必要とするものの、時間Ｔ
ｒｅｓｅｔよりも配線間容量による配線遅延が大幅に大
きいときは、全体として信号配線の活性化速度を向上す
ることができる。
【００４２】次に、図１の回路に相当する模式的構造断
面図について、信号配線Ｆ１〜Ｆ５の各配線間隔Ｓが図
１３に示す配線間隔Ｓと同じとして、図４を用いて説明
する。
面図について、信号配線Ｆ１〜Ｆ５の各配線間隔Ｓが図
１３に示す配線間隔Ｓと同じとして、図４を用いて説明
する。
【００４３】図４の基本的構造は、シールド配線Ｓ３，
Ｓ４が信号配線Ｆ３，Ｆ４との間に配置されている以外
は図１３と変わらないが、配線間容量Ｃｓ１０５〜Ｃｓ
１０８は図１３に示す配線間容量Ｃｓ３４，Ｃｓ４５に
比して大幅に増加する。デバイスシミュレーションによ
って求めた各容量値は、各容量の名称をそれぞれの容量
値として、Ｃｓ１０５〜Ｃｓ１０８＝１．２１ｐＦ、Ｃ
ｄｆ３〜Ｃｄｆ５＝０．４４ｐＦである。
Ｓ４が信号配線Ｆ３，Ｆ４との間に配置されている以外
は図１３と変わらないが、配線間容量Ｃｓ１０５〜Ｃｓ
１０８は図１３に示す配線間容量Ｃｓ３４，Ｃｓ４５に
比して大幅に増加する。デバイスシミュレーションによ
って求めた各容量値は、各容量の名称をそれぞれの容量
値として、Ｃｓ１０５〜Ｃｓ１０８＝１．２１ｐＦ、Ｃ
ｄｆ３〜Ｃｄｆ５＝０．４４ｐＦである。
【００４４】配線間容量Ｃｓ１０５〜Ｃｓ１０８は、配
線間容量Ｃｓ３４，Ｃｓ４５に比べて３．７倍にも増加
する。これは、図１３で隣接する配線が信号配線Ｆ３，
Ｆ４又は信号配線Ｆ４，Ｆ５であるのに対し、図４では
隣接する配線が信号配線Ｆ３とシールド配線Ｓ３のよう
になり、隣接する配線間隔が大幅に減少したためであ
る。
線間容量Ｃｓ３４，Ｃｓ４５に比べて３．７倍にも増加
する。これは、図１３で隣接する配線が信号配線Ｆ３，
Ｆ４又は信号配線Ｆ４，Ｆ５であるのに対し、図４では
隣接する配線が信号配線Ｆ３とシールド配線Ｓ３のよう
になり、隣接する配線間隔が大幅に減少したためであ
る。
【００４５】すなわち、図１３の信号配線Ｆ３〜Ｆ５の
配線間隔は、信号配線間の相互干渉を防ぐために、設計
基準上許される最小寸法よりも広げざるを得ないが、図
４に示す信号配線Ｆ３〜Ｆ５とシールド配線Ｓ３，Ｓ４
との配線間隔は、設計基準上許容される最小寸法で良
い。この理由は後で説明するように、信号配線Ｆ３〜Ｆ
５同士の配線間隔を図１３と同じ値にしても、シールド
配線Ｓ３，Ｓ４により、信号配線Ｆ３〜Ｆ５の活性化速
度を大幅に向上できるためである。
配線間隔は、信号配線間の相互干渉を防ぐために、設計
基準上許される最小寸法よりも広げざるを得ないが、図
４に示す信号配線Ｆ３〜Ｆ５とシールド配線Ｓ３，Ｓ４
との配線間隔は、設計基準上許容される最小寸法で良
い。この理由は後で説明するように、信号配線Ｆ３〜Ｆ
５同士の配線間隔を図１３と同じ値にしても、シールド
配線Ｓ３，Ｓ４により、信号配線Ｆ３〜Ｆ５の活性化速
度を大幅に向上できるためである。
【００４６】また、配線層間容量Ｃｄｆ３１〜Ｃｄｆ５
１の値（０．４４ｐＦ）が図１３に示すＣｄｆ３〜Ｃｄ
ｆ５の値（０．７５ｐＦ）よりも小さくなるのは、図４
の信号配線Ｓ３，Ｓ４の配線幅が図１３に示す信号配線
の配線幅よりも小さくなるためである。
１の値（０．４４ｐＦ）が図１３に示すＣｄｆ３〜Ｃｄ
ｆ５の値（０．７５ｐＦ）よりも小さくなるのは、図４
の信号配線Ｓ３，Ｓ４の配線幅が図１３に示す信号配線
の配線幅よりも小さくなるためである。
【００４７】次に、デバイスシミュレーションによって
求めた各容量値及び抵抗値を用いて行った活性化速度の
シミュレーション結果について図５を参照して説明す
る。
求めた各容量値及び抵抗値を用いて行った活性化速度の
シミュレーション結果について図５を参照して説明す
る。
【００４８】ここで、図１のバッファ回路Ｂ１１〜Ｂ５
１とＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ４を合わせた
専有面積は、図１０に示すバッファ回路Ｂ１〜Ｂ５の各
専有面積とほぼ等しいように設定している。したがっ
て、図１のバッファ回路Ｂ１１〜Ｂ５１を構成するトラ
ンジスタの電流駆動能力は、図１０のバッファ回路Ｂ１
〜Ｂ５を構成するトランジスタの電流駆動能力の１／３
に設定されている。
１とＮＡＮＤゲートＮＡＮＤ１〜ＮＡＮＤ４を合わせた
専有面積は、図１０に示すバッファ回路Ｂ１〜Ｂ５の各
専有面積とほぼ等しいように設定している。したがっ
て、図１のバッファ回路Ｂ１１〜Ｂ５１を構成するトラ
ンジスタの電流駆動能力は、図１０のバッファ回路Ｂ１
〜Ｂ５を構成するトランジスタの電流駆動能力の１／３
に設定されている。
【００４９】図５から、図１０に示す従来例と比べて配
線間容量が大幅に増加している上に、バッファ回路を構
成するトランジスタの電流駆動能力が１／３に減少して
いるにも関わらず、図１に示す信号配線Ｆ４の活性化速
度は図１０に示す従来の信号配線よりも高速化している
ことがわかる。
線間容量が大幅に増加している上に、バッファ回路を構
成するトランジスタの電流駆動能力が１／３に減少して
いるにも関わらず、図１に示す信号配線Ｆ４の活性化速
度は図１０に示す従来の信号配線よりも高速化している
ことがわかる。
【００５０】今後、デバイス製造上の微細化がさらに進
んでいくにつれて各信号線の配線間隔が狭くなってい
き、それに伴い配線容量値全体に対する配線間容量値の
比率はどんどん高くなっていくと予想される。したがっ
て、今後ますます、配線間容量が半導体集積回路のアク
セス速度に大きな影響を与えることが予想され、その場
合本発明はさらに有効性を発揮する。
んでいくにつれて各信号線の配線間隔が狭くなってい
き、それに伴い配線容量値全体に対する配線間容量値の
比率はどんどん高くなっていくと予想される。したがっ
て、今後ますます、配線間容量が半導体集積回路のアク
セス速度に大きな影響を与えることが予想され、その場
合本発明はさらに有効性を発揮する。
【００５１】上記において、干渉防止回路Ｗ１〜Ｗ４は
ＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ４を用いて構成した
が、第２の実施例として図６に示すように干渉防止回路
Ｗ１１〜Ｗ４１をＮＯＲ回路の出力にインバータの入力
を接続して構成しても良いし、第３の実施例として図７
に示すように干渉防止回路Ｗ１２〜Ｗ４２をエクスクル
ーシブＯＲ回路を用いて構成しても良い。すなわち、干
渉防止回路Ｗ１１〜Ｗ４１，Ｗ１２〜Ｗ４２の回路動作
は、入力ＩＮ１〜ＩＮ５がデコード信号のように、ある
任意の１本のみが活性化する信号群となっている場合、
干渉防止回路Ｗ１〜Ｗ４と同一の動作を行う。
ＮＡＮＤ回路ＮＡＮＤ１〜ＮＡＮＤ４を用いて構成した
が、第２の実施例として図６に示すように干渉防止回路
Ｗ１１〜Ｗ４１をＮＯＲ回路の出力にインバータの入力
を接続して構成しても良いし、第３の実施例として図７
に示すように干渉防止回路Ｗ１２〜Ｗ４２をエクスクル
ーシブＯＲ回路を用いて構成しても良い。すなわち、干
渉防止回路Ｗ１１〜Ｗ４１，Ｗ１２〜Ｗ４２の回路動作
は、入力ＩＮ１〜ＩＮ５がデコード信号のように、ある
任意の１本のみが活性化する信号群となっている場合、
干渉防止回路Ｗ１〜Ｗ４と同一の動作を行う。
【００５２】さらに干渉防止回路の回路構成は、上記に
具体的に説明した回路に限らず、図２に示すように、選
択された信号配線が“Ｈ”レベルに変化したときに、こ
の選択された信号配線を挟んでいる両側のシールド配線
の少なくとも一方が、選択された信号配線と同期して
“Ｈ”レベルに変化するような回路構成であってもかま
わない。
具体的に説明した回路に限らず、図２に示すように、選
択された信号配線が“Ｈ”レベルに変化したときに、こ
の選択された信号配線を挟んでいる両側のシールド配線
の少なくとも一方が、選択された信号配線と同期して
“Ｈ”レベルに変化するような回路構成であってもかま
わない。
【００５３】次に、本発明の第２の実施の形態について
図８を参照して説明する。図８は、半導体基板１上に形
成された信号配線Ｆ３〜Ｆ５と、シールド配線Ｓ３１
Ａ，３１Ｂ及びシールド配線Ｓ４１Ａ，４１Ｂを含む模
式的構造断面図である。
図８を参照して説明する。図８は、半導体基板１上に形
成された信号配線Ｆ３〜Ｆ５と、シールド配線Ｓ３１
Ａ，３１Ｂ及びシールド配線Ｓ４１Ａ，４１Ｂを含む模
式的構造断面図である。
【００５４】信号配線Ｆ３〜Ｆ５及びシールド配線Ｓ３
１Ａ，Ｓ４１Ａは第１配線領域４に形成されており、シ
ールド配線Ｓ３１Ｂ，Ｓ４１Ｂは第２配線領域５に形成
されている。また、シールド配線Ｓ３１Ａ，Ｓ３１Ｂ及
びシールド配線Ｓ４１Ａ，Ｓ４１Ｂは、それぞれコンタ
クト３を介して導通している。コンタクト３の材質とし
てはアルミニューム等の金属でも良いし、導電性のポリ
シリコンであっても良い。
１Ａ，Ｓ４１Ａは第１配線領域４に形成されており、シ
ールド配線Ｓ３１Ｂ，Ｓ４１Ｂは第２配線領域５に形成
されている。また、シールド配線Ｓ３１Ａ，Ｓ３１Ｂ及
びシールド配線Ｓ４１Ａ，Ｓ４１Ｂは、それぞれコンタ
クト３を介して導通している。コンタクト３の材質とし
てはアルミニューム等の金属でも良いし、導電性のポリ
シリコンであっても良い。
【００５５】このような構造において、信号配線Ｆ３と
シールド配線Ｓ３１Ａとの間には配線間容量Ｃｓ２０５
が付随し、信号配線Ｆ３と半導体基板１との間には配線
層間容量Ｃｄｆ３２が付随する。同様に、Ｃｓ２０６〜
Ｃｓ２０８は、それぞれシールド配線Ｓ３１Ａ，Ｓ４１
Ａと、信号配線Ｆ３，Ｆ５間の配線間容量である。ま
た、信号配線Ｆ４と半導体基板１の間には配線層間容量
Ｃｄｆ４２が付随し、信号配線Ｆ５と半導体基板１の間
には配線層間容量Ｃｄｆ５２が付随する。
シールド配線Ｓ３１Ａとの間には配線間容量Ｃｓ２０５
が付随し、信号配線Ｆ３と半導体基板１との間には配線
層間容量Ｃｄｆ３２が付随する。同様に、Ｃｓ２０６〜
Ｃｓ２０８は、それぞれシールド配線Ｓ３１Ａ，Ｓ４１
Ａと、信号配線Ｆ３，Ｆ５間の配線間容量である。ま
た、信号配線Ｆ４と半導体基板１の間には配線層間容量
Ｃｄｆ４２が付随し、信号配線Ｆ５と半導体基板１の間
には配線層間容量Ｃｄｆ５２が付随する。
【００５６】信号配線Ｆ４は、シールド配線Ｓ３１Ａ，
Ｓ４１Ａにより側面がシールドされているだけでなく、
シールド配線Ｓ３１Ｂ，Ｓ４１Ｂにより縦方向にもシー
ルドされているので、図４に示す模式的構造よりも一層
シールド効果が高く、かつ配線層間容量Ｃｄｆ３２〜Ｃ
ｄｆ５２がスリット７１〜７３を介して半導体基板１と
の間に形成されているため、配線層間容量Ｃｄｆ３２〜
Ｃｄｆ５２が非常に小さくなるという特徴がある。この
ため、信号配線の活性化速度は、配線層間容量が支配的
であるのでより高速になる。
Ｓ４１Ａにより側面がシールドされているだけでなく、
シールド配線Ｓ３１Ｂ，Ｓ４１Ｂにより縦方向にもシー
ルドされているので、図４に示す模式的構造よりも一層
シールド効果が高く、かつ配線層間容量Ｃｄｆ３２〜Ｃ
ｄｆ５２がスリット７１〜７３を介して半導体基板１と
の間に形成されているため、配線層間容量Ｃｄｆ３２〜
Ｃｄｆ５２が非常に小さくなるという特徴がある。この
ため、信号配線の活性化速度は、配線層間容量が支配的
であるのでより高速になる。
【００５７】本構造では、シールド配線Ｓ３１Ａ，Ｓ４
１Ａの配線層間容量が大きくなり、信号配線Ｆ４，Ｆ５
の配線層間容量とアンバランスが生じてしまうが、バッ
ファ回路と干渉防止回路の出力トランジスタの駆動能力
を調整したり、信号配線とシールド配線の各配線抵抗の
比を調整することにより、活性化される信号配線の活性
化速度をより高速化することができる。
１Ａの配線層間容量が大きくなり、信号配線Ｆ４，Ｆ５
の配線層間容量とアンバランスが生じてしまうが、バッ
ファ回路と干渉防止回路の出力トランジスタの駆動能力
を調整したり、信号配線とシールド配線の各配線抵抗の
比を調整することにより、活性化される信号配線の活性
化速度をより高速化することができる。
【００５８】また、図９は本発明の第３の実施の形態を
示す模式的構造断面図であり、信号配線Ｆ３〜Ｆ５及び
シールド配線Ｓ３２Ａ，Ｓ４２Ａは第１配線領域４に形
成されており、シールド配線Ｓ４２Ｂは第２配線領域５
に、シールド配線Ｓ３２Ｂは第３配線領域６にそれぞれ
形成されている。また、シールド配線Ｓ３２Ａ，Ｓ３２
Ｂ及びシールド配線Ｓ４２Ａ，Ｓ４２Ｂは、それぞれコ
ンタクト３１，３２を介して導通している。
示す模式的構造断面図であり、信号配線Ｆ３〜Ｆ５及び
シールド配線Ｓ３２Ａ，Ｓ４２Ａは第１配線領域４に形
成されており、シールド配線Ｓ４２Ｂは第２配線領域５
に、シールド配線Ｓ３２Ｂは第３配線領域６にそれぞれ
形成されている。また、シールド配線Ｓ３２Ａ，Ｓ３２
Ｂ及びシールド配線Ｓ４２Ａ，Ｓ４２Ｂは、それぞれコ
ンタクト３１，３２を介して導通している。
【００５９】このような構造において、信号配線Ｆ３と
シールド配線Ｓ３２Ａとの間には配線間容量Ｃｓ３０５
が付随し同様に、容量Ｃｓ３０６〜Ｃｓ３０８は、それ
ぞれシールド配線Ｓ３２Ａ，Ｓ４２Ａと、信号配線Ｆ
４，Ｆ５間の配線間容量である。信号配線Ｆ４は、シー
ルド配線Ｓ３２Ａ，Ｓ４２Ａにより側面がシールドされ
ているだけでなく、シールド配線Ｓ３２Ｂ，Ｓ４２Ｂに
より縦方向には半導体基板１に対して完全にシールドさ
れているので、信号配線Ｆ４の配線層間容量は無視でき
るほど小さくなる。
シールド配線Ｓ３２Ａとの間には配線間容量Ｃｓ３０５
が付随し同様に、容量Ｃｓ３０６〜Ｃｓ３０８は、それ
ぞれシールド配線Ｓ３２Ａ，Ｓ４２Ａと、信号配線Ｆ
４，Ｆ５間の配線間容量である。信号配線Ｆ４は、シー
ルド配線Ｓ３２Ａ，Ｓ４２Ａにより側面がシールドされ
ているだけでなく、シールド配線Ｓ３２Ｂ，Ｓ４２Ｂに
より縦方向には半導体基板１に対して完全にシールドさ
れているので、信号配線Ｆ４の配線層間容量は無視でき
るほど小さくなる。
【００６０】このため、信号配線の活性化速度は、配線
層間容量が支配的であるのでより一層高速になる。
層間容量が支配的であるのでより一層高速になる。
【００６１】
【発明の効果】以上説明したように本発明の半導体集積
回路は、入力信号がデコード信号のように、ある任意の
１本のみが活性化する信号群の場合、活性化される信号
配線とこの信号配線を挟むシールド配線とが同相で変化
するため、活性化される信号配線とこの信号配線を挟む
シールド配線間の配線間容量が小さくなり、信号配線の
活性化速度を向上することができる。
回路は、入力信号がデコード信号のように、ある任意の
１本のみが活性化する信号群の場合、活性化される信号
配線とこの信号配線を挟むシールド配線とが同相で変化
するため、活性化される信号配線とこの信号配線を挟む
シールド配線間の配線間容量が小さくなり、信号配線の
活性化速度を向上することができる。
【００６２】さらに、シールド配線により、活性化速度
に支配的な要因である信号配線の配線層間容量を小さく
することができるので、信号配線の活性化速度をより高
速化できるという特徴がある。
に支配的な要因である信号配線の配線層間容量を小さく
することができるので、信号配線の活性化速度をより高
速化できるという特徴がある。
【００６３】また、信号配線を駆動するのに面積が大き
な駆動回路を用いずに信号配線の活性化速度を改善する
とともに、小面積の駆動回路で信号配線を駆動すること
が可能である。
な駆動回路を用いずに信号配線の活性化速度を改善する
とともに、小面積の駆動回路で信号配線を駆動すること
が可能である。
【図１】本発明の半導体集積回路の第１の実施の形態を
示す第１の回路図である。
示す第１の回路図である。
【図２】図１の半導体集積回路における動作を説明する
ための信号波形図である。
ための信号波形図である。
【図３】図１の半導体集積回路における図２と別の動作
を説明するための信号波形図である。
を説明するための信号波形図である。
【図４】本発明の半導体集積回路を示す第１の実施の形
態の模式的構造断面図である。
態の模式的構造断面図である。
【図５】本発明の半導体集積回路の回路動作を表すシミ
ュレーション結果の信号波形図である。
ュレーション結果の信号波形図である。
【図６】本発明の半導体集積回路の第２の実施例を示す
回路図である。
回路図である。
【図７】本発明の半導体集積回路の第３の実施例を示す
回路図である。
回路図である。
【図８】本発明の半導体集積回路の第２の実施の形態を
示す模式的構造断面図である。
示す模式的構造断面図である。
【図９】本発明の半導体集積回路の第３の実施の形態を
示す模式的構造断面図である。
示す模式的構造断面図である。
【図１０】第１の従来例の半導体集積回路を示す回路図
である。
である。
【図１１】第２の従来例の半導体集積回路を示す回路図
である。
である。
【図１２】第３の従来例の半導体集積回路を示す回路図
である。
である。
【図１３】第１の従来例の半導体集積回路を示す模式的
構造断面図である。
構造断面図である。
１ 半導体基板 ２ 絶縁酸化膜 ３，３１，３２ コンタクト ４ 第１配線層領域 ５ 第２配線層領域 ６ 第３配線層領域 ７１〜７３ スリット Ｂ１〜Ｂ５，Ｂ１１〜Ｂ５１ バッファ回路 Ｃｄｆ１〜Ｃｄｆ５，Ｃｄｆ１１〜Ｃｄｆ５１，Ｃｄｆ
３２〜Ｃｄｆ５２，Ｃｄｓ１〜Ｃｄｓ４，Ｃｄｓ３２，
Ｃｄｓ４２，Ｃｄｓ３３，Ｃｄｓ４３ 配線層間容量 Ｃｓ１２，Ｃｓ２３，Ｃｓ３４，Ｃｓ４５，Ｃｓ１０１
〜Ｃｓ１０８，Ｃｓ２０５〜Ｃｓ２０８，Ｃｓ３０５〜
Ｃｓ３０８，ＣＧ１１〜ＣＧ４５，ＣＶ１１〜ＣＶ４５
配線間容量 ｄ，ｄ’ 配線層間隔 Ｆ１〜Ｆ５ 信号配線 Ｒ１〜Ｒ５，Ｒｓ１〜Ｒｓ４ 配線抵抗 Ｓ 配線間隔 Ｓ１〜Ｓ４，Ｓ３１Ａ，Ｓ３１Ｂ，Ｓ３２Ａ，Ｓ３２
Ｂ，Ｓ４１Ａ，Ｓ４１ＢＳ４２Ａ，Ｓ４２Ｂ，Ｇ１〜Ｇ
４，Ｖ１〜Ｖ４ シールド配線 Ｗ１〜Ｗ４，Ｗ１１〜Ｗ４１，Ｗ１２〜Ｗ４２ 干渉
防止回路
３２〜Ｃｄｆ５２，Ｃｄｓ１〜Ｃｄｓ４，Ｃｄｓ３２，
Ｃｄｓ４２，Ｃｄｓ３３，Ｃｄｓ４３ 配線層間容量 Ｃｓ１２，Ｃｓ２３，Ｃｓ３４，Ｃｓ４５，Ｃｓ１０１
〜Ｃｓ１０８，Ｃｓ２０５〜Ｃｓ２０８，Ｃｓ３０５〜
Ｃｓ３０８，ＣＧ１１〜ＣＧ４５，ＣＶ１１〜ＣＶ４５
配線間容量 ｄ，ｄ’ 配線層間隔 Ｆ１〜Ｆ５ 信号配線 Ｒ１〜Ｒ５，Ｒｓ１〜Ｒｓ４ 配線抵抗 Ｓ 配線間隔 Ｓ１〜Ｓ４，Ｓ３１Ａ，Ｓ３１Ｂ，Ｓ３２Ａ，Ｓ３２
Ｂ，Ｓ４１Ａ，Ｓ４１ＢＳ４２Ａ，Ｓ４２Ｂ，Ｇ１〜Ｇ
４，Ｖ１〜Ｖ４ シールド配線 Ｗ１〜Ｗ４，Ｗ１１〜Ｗ４１，Ｗ１２〜Ｗ４２ 干渉
防止回路
Claims (8)
- 【請求項１】 複数の入力信号をそれぞれ伝達する複数
の信号配線と、 前記各信号配線の間に配置された複数のシールド配線
と、 前記各シールド配線に前記複数の信号配線のうち隣接す
る信号配線の信号レベルが変化したときに、そのレベル
変化と同相のレベル変化を行う出力信号を供給して、前
記シールド配線と前記隣接する信号配線間の配線容量を
少なくする干渉防止回路とを備える半導体集積回路。 - 【請求項２】 前記複数の入力信号が変化するときは、
ただ１つの入力信号のみが変化する信号であることを特
徴とする請求項１記載の半導体集積回路。 - 【請求項３】 前記干渉防止回路は、前記第１及び第２
の信号配線に各入力端子を接続し、前記シールド配線に
出力端子を接続するＮＡＮＤ回路から構成される請求項
１又は２記載の半導体集積回路。 - 【請求項４】 前記干渉防止回路は、前記第１及び第２
の信号配線に各入力端子を接続したＮＯＲ回路と、 このＮＯＲ回路の出力信号を前記シールド配線に反転出
力するインバータとから構成される請求項１又は２記載
の半導体集積回路。 - 【請求項５】 前記干渉防止回路は、前記第１及び第２
の信号配線に各入力端子を接続し、前記シールド配線に
出力端子を接続するエクスクルーシブＯＲ回路から構成
される請求項１又は２記載の半導体集積回路。 - 【請求項６】 前記入力信号が変化する直前に全ての前
記複数の入力信号がリセット信号により一定レベルにリ
セットされた後に、前記入力信号が変化するようにした
請求項１又は２記載の半導体集積回路。 - 【請求項７】 半導体基板主面上に絶縁膜を介して構成
された前記複数の信号配線と前記シールド配線のうちの
第１シールド配線とが、第１の配線領域に形成され、前
記第１シールド配線と対向する第２シールド配線が、前
記第１の配線領域と前記半導体基板主面との間に第１の
層間絶縁膜を介して構成された第２の配線領域に形成さ
れ、前記第１シールド配線と前記第２シールド配線と
が、前記第１の配線領域と前記第２の配線領域との間の
第２の層間絶縁膜に形成されたコンタクトを介して導通
している請求項１又は２記載の半導体集積回路。 - 【請求項８】 半導体基板主面上に絶縁膜を介して構成
された前記複数の信号配線と前記シールド配線の一部を
なす第１シールド配線とが、第１の配線領域に形成さ
れ、前記第１シールド配線と対向する第２シールド配線
が、前記第１の配線領域と前記半導体基板主面との間に
第１の層間絶縁膜を介して構成された第２の配線領域又
は前記第１の配線領域と前記半導体基板主面との間に第
２の層間絶縁膜を介して構成された第３の配線領域に形
成され、前記第１シールド配線とこれに対応する前記第
２シールド配線とが、前記第１の配線領域と前記第２の
配線領域又は前記第３の配線領域に構成された第３の層
間絶縁膜に形成されたコンタクトを介して導通し、隣接
する前記第２シールド配線と前記第３シールド配線とは
異なる配線領域に形成されている請求項１又は２記載の
半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01233198A JP3157765B2 (ja) | 1998-01-26 | 1998-01-26 | 半導体集積回路 |
| TW088100092A TW429681B (en) | 1998-01-26 | 1999-01-05 | Improvement of activation speed of signal wiring line in semiconductor integrated circuit |
| US09/229,018 US6285208B1 (en) | 1998-01-26 | 1999-01-12 | Activation speed of signal wiring line in semiconductor integrated circuit |
| CNB99101832XA CN1160855C (zh) | 1998-01-26 | 1999-01-26 | 信号线启动速度提高的半导体集成电路及其中提高信号线启动速度的方法 |
| KR1019990002359A KR19990068125A (ko) | 1998-01-26 | 1999-01-26 | 신호 배선의 활성화 속도를 증가시키는 반도체 집적회로 및 그 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01233198A JP3157765B2 (ja) | 1998-01-26 | 1998-01-26 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11214629A true JPH11214629A (ja) | 1999-08-06 |
| JP3157765B2 JP3157765B2 (ja) | 2001-04-16 |
Family
ID=11802335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01233198A Expired - Fee Related JP3157765B2 (ja) | 1998-01-26 | 1998-01-26 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6285208B1 (ja) |
| JP (1) | JP3157765B2 (ja) |
| KR (1) | KR19990068125A (ja) |
| CN (1) | CN1160855C (ja) |
| TW (1) | TW429681B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN109309478A (zh) * | 2017-07-27 | 2019-02-05 | 精工爱普生株式会社 | 振动器件、电子设备以及移动体 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3476403B2 (ja) * | 1999-11-24 | 2003-12-10 | Ｎｅｃエレクトロニクス株式会社 | 半導体回路、その遅延調整方法及びそのレイアウト方法 |
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| US6657460B2 (en) * | 2001-01-23 | 2003-12-02 | Primarion, Inc. | Spatially filtered data bus drivers and receivers and method of operating same |
| JP2003086684A (ja) * | 2001-09-12 | 2003-03-20 | Mitsubishi Electric Corp | 半導体装置 |
| JP3639241B2 (ja) * | 2001-10-11 | 2005-04-20 | 株式会社東芝 | 半導体装置 |
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| US6842042B2 (en) * | 2002-09-11 | 2005-01-11 | Lsi Logic Corporation | Global chip interconnect |
| JP2004178704A (ja) * | 2002-11-27 | 2004-06-24 | Renesas Technology Corp | 半導体回路装置 |
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| US7308662B2 (en) * | 2005-06-15 | 2007-12-11 | International Business Machines Corporation | Capacitance modeling |
| US10950277B1 (en) * | 2019-10-18 | 2021-03-16 | Micron Technology, Inc. | Signal line layouts including shields, and related methods, devices, and systems |
| KR102497114B1 (ko) * | 2020-03-31 | 2023-02-07 | 주식회사 에이올코리아 | 공기순환장치 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59212027A (ja) * | 1983-05-18 | 1984-11-30 | Toshiba Corp | 半導体集積回路の出力回路 |
| JPS62214714A (ja) * | 1986-03-15 | 1987-09-21 | Fujitsu Ltd | ノイズ対策回路を備えたｌｓｉ装置 |
| JPS6378394A (ja) | 1986-09-19 | 1988-04-08 | Fujitsu Ltd | プリチヤ−ジクロツク発生回路 |
| JPH04196226A (ja) | 1990-11-27 | 1992-07-16 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0582646A (ja) | 1991-09-20 | 1993-04-02 | Fujitsu Ltd | クロストークノイズ防止機能を備えた半導体回路 |
| JPH0590939A (ja) | 1991-09-30 | 1993-04-09 | Sanyo Electric Co Ltd | 半導体回路 |
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| JPH08306867A (ja) | 1995-05-11 | 1996-11-22 | Yamaha Corp | 半導体集積回路 |
| JPH09237870A (ja) | 1996-03-01 | 1997-09-09 | Hitachi Ltd | 信号線駆動装置 |
| JPH09307061A (ja) | 1996-05-16 | 1997-11-28 | Rohm Co Ltd | 集積回路装置 |
-
1998
- 1998-01-26 JP JP01233198A patent/JP3157765B2/ja not_active Expired - Fee Related
-
1999
- 1999-01-05 TW TW088100092A patent/TW429681B/zh not_active IP Right Cessation
- 1999-01-12 US US09/229,018 patent/US6285208B1/en not_active Expired - Lifetime
- 1999-01-26 CN CNB99101832XA patent/CN1160855C/zh not_active Expired - Fee Related
- 1999-01-26 KR KR1019990002359A patent/KR19990068125A/ko not_active Application Discontinuation
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| CN109309478A (zh) * | 2017-07-27 | 2019-02-05 | 精工爱普生株式会社 | 振动器件、电子设备以及移动体 |
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| CN109309478B (zh) * | 2017-07-27 | 2023-09-29 | 精工爱普生株式会社 | 振动器件、电子设备以及移动体 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW429681B (en) | 2001-04-11 |
| CN1226105A (zh) | 1999-08-18 |
| JP3157765B2 (ja) | 2001-04-16 |
| CN1160855C (zh) | 2004-08-04 |
| KR19990068125A (ko) | 1999-08-25 |
| US6285208B1 (en) | 2001-09-04 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010123 |
|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |