JPH11204532A - 半導体素子の配線形成方法 - Google Patents

半導体素子の配線形成方法

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JPH11204532A
JPH11204532A JP10296292A JP29629298A JPH11204532A JP H11204532 A JPH11204532 A JP H11204532A JP 10296292 A JP10296292 A JP 10296292A JP 29629298 A JP29629298 A JP 29629298A JP H11204532 A JPH11204532 A JP H11204532A
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ハ ジァエ−ヘー
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Abstract

(57)【要約】 【課題】本発明は、多層の感光膜構造を用いて配線パタ
ーンを形成するとき、乾式食刻法を用いて中間絶縁層を
除去させ、製造工程を単純化して生産性を向上し得る半
導体素子の配線形成方法を提供する。 【解決手段】基底層２１の上面に配線層２３を形成する
工程と、該配線層２３の上面に第１感光膜２５を形成す
る工程と、該第１感光膜２５の上面に絶縁層２７を形成
する工程と、該絶縁層２７の上面に第２感光膜パターン
２９ａを形成する工程と、前記第２感光膜パターンをマ
スクとして前記絶縁層２７及び第１感光膜２５を順次食
刻して、絶縁層パターン２７ａ及び第１感光膜パターン
２５ａを形成し、前記第２感光膜パターン２９ａを除去
する工程と、前記絶縁層パターン２７ａを乾式食刻法に
より除去する工程と、前記第１感光膜パターン２５ａを
マスクとして前記配線層２３を食刻して配線パターン２
３ａを形成し、前記第１感光膜パターン２５ａを除去す
る工程と、を順次行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体素子の配線
形成方法に係るもので、詳しくは多層の感光膜構造を用
いて配線パターンを形成するときに中間絶縁膜を除去す
る方法に関するものである。
【０００２】
【従来の技術】一般に、半導体素子の配線を形成するた
め用いる多層感光膜の形成技術は、０．２５μm 以下の
微細配線パターンを形成する際に用いられる技術であっ
て、特に、平坦化用の第１感光膜を厚く形成して下部層
の段差を排除させることにより、露光の工程を容易に
し、第２感光膜を薄く形成して露光工程時のマージン
（Margin）をより向上させる技術である。
【０００３】そして、このようパターン形な多層感光膜
形成技術を用いた従来の半導体素子の配線パターン形成
方法においては、図２（Ａ）〜（Ｄ）に示したように、
まず、基板１１上に配線層１３を形成し、該配線層１３
上に平坦化用の第１感光膜１５を形成してハードべイク
（Hard Bake,加熱乾燥処理）を実施する。次いで、図２
（Ｂ）に示したように、前記第１感光膜１５上に中間マ
スクの役割を遂行する絶縁層１７を形成し、該絶縁層１
７上に第２感光膜パターン１９ａを約０．４μm 以下の
薄い厚さで形成する。
【０００４】その後、図２（Ｃ）に示したように、前記
第２感光膜パターン１９ａをマスクにして、前記絶縁層
１７と第１感光膜１５とを乾式食刻し、絶縁層パターン
１７ａ及び第１感光膜パターン１５ａを形成した後、ハ
ードべイクを実施する。このとき、前記感光膜パターン
１９ａは、前記絶縁層１７及び第１感光膜１５の食刻工
程中に、それら絶縁層１７と第１感光膜１５と一緒に食
刻して除去される。
【０００５】また、前記ハードベイクは、前記第１感光
膜１５と配線層13との接着力を強化するために用いられ
る。次いで、図２（Ｄ）に示したように、ＢＯＥ（Buff
ered Oxide Etchant、酸化緩衝食刻液）を反応媒体に使
用した湿式食刻を施して前記絶縁層パターン１７ａを除
去した後、前記第１感光膜パターン１５ａをマスクにし
て前記配線層１３を食刻し、微細配線パターン１３ａを
形成した後、前記第１感光膜パターン１５ａを除去す
る。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の多層感光膜形成技術を用いた半導体素子の配
線パターン形成方法においては、中間絶縁層パターンを
除去する際に反応媒体としてＢＯＥを用いた湿式食刻を
施すため、別途のＢＯＥを収納しておく容器が必要とな
り、工程が煩雑となり非経済的であるという不都合な点
があった。
【０００７】また、中間絶縁層パターン１７ａを湿式食
刻法により食刻すると、第１感光膜パターン１５ａに浮
き現象（lifting ）が発生するので、該浮き現象を防止
するため、湿式食刻を施す前に別途にハードベイクを施
すようになって煩雑であるという不都合な点があった。
更に、湿式食刻法を用いて中間絶縁層パターン１７ａを
食刻すると、ＢＯＥを施す工程、洗浄処理工程及び乾燥
工程が必然的に包含され、工程が複雑になって生産性が
低下するという不都合な点があった。
【０００８】そこで、本発明は、このような従来の課題
に鑑みてなされたもので、多層の感光膜構造を用いて配
線パターンを形成するとき、乾式食刻法を用いて中間絶
縁層を除去させ、製造工程を単純化して生産性を向上し
得る半導体素子の配線形成方法を提供することを目的と
する。
【０００９】
【課題を解決するための手段】請求項１に係る発明は、
基底層の上面に配線層を形成する工程と、該配線層の上
面に第１感光膜を形成する工程と、該第１感光膜の上面
に絶縁層を形成する工程と、該絶縁層の上面に第２感光
膜パターンを形成する工程と、前記第２感光膜パターン
をマスクとして前記絶縁層及び第１感光膜を順次食刻し
て絶縁層パターン及び第１感光膜パターンを形成し、前
記第２感光膜パターンを除去する工程と、前記絶縁層パ
ターンを乾式食刻法により除去する工程と、前記第１感
光膜パターンをマスクとして前記配線層を食刻して配線
パターンを形成し、前記第１感光膜パターンを除去する
工程と、を含んで構成されることを特徴とする。
【００１０】請求項２に係る発明は、前記絶縁層は、酸
化物又は窒化物を用いることを特徴とする。請求項３に
かかる発明は、前記絶縁層は、フッ素を含むプラズマを
反応媒体に用いて食刻することを特徴とする。請求項４
に係る発明は、前記第１感光膜は、酸素を含むプラズマ
を反応媒体に用いて食刻することを特徴とする。
【００１１】請求項５に係る発明は、前記絶縁層パター
ンの食刻は、カーボンを含まないフッ素プラズマを反応
媒体に用いるか、又はＮ2 、ＳＯ2 のいずれかの気体を
含む混合フッ素プラズマを反応媒体に用いて実施するこ
とを特徴とする。請求項６に係る発明は、前記カーボン
を含まないフッ素プラズマを反応媒体に用いる場合は、
食刻装置のバイアスパワーを１００Ｗよりも低く設定す
ることを特徴とする。
【００１２】請求項７に係る発明は、前記第１感光膜
は、前記第２感光膜パターンより、厚く形成されること
を特徴とする。
【００１３】
【発明の効果】以上説明したように、本発明に係る半導
体素子の配線形成方法によれば、乾式食刻法を用いて中
間絶縁層を食刻するため、第１感光膜の浮き現象を防止
できる。また、湿式食刻の際に用いられる別途のハード
ベイク工程及びＢＯＥを収納する容器を必要としないた
め、半導体素子の配線工程が簡単になり、その結果、生
産性が向上する。
【００１４】請求項３の発明に係る半導体素子の配線形
成方法によれば、絶縁層パターンを除去するとき、カー
ボンを含まないフッ素プラズマを用いるため、側壁ポリ
マーの形成を防止できる。請求項４の発明に係る半導体
素子の配線形成方法によれば、酸素を含むプラズマを反
応媒体に用いて第１感光膜を食刻することにより、食刻
比を大きくして工程時間を短縮するので、所望のプロフ
ァイルのパターンを得ることができる。
【００１５】請求項５の発明に係る半導体素子の配線形
成方法によれば、絶縁層パターンを除去するとき、カー
ボンを含まないフッ素プラズマを用いるため、側壁ポリ
マーの形成を防止できる。また、乾式食刻装置を用いて
連続的に食刻工程を行うことができるため、工程を単純
化できる。
【００１６】請求項６に係る半導体素子の配線形成方法
によれば、前記カーボンを含まないフッ素プラズマを反
応媒体に用いる場合は、食刻装置のバイアスパワーを１
００Ｗよりも低く設定することにより、感光膜の側壁に
フッ素化合物が再蒸着するのを抑えるので、絶縁層パタ
ーンを除去する際に配線層の損傷を防止できる。
【００１７】
【発明の実施の形態】以下に本発明の実施の形態を図面
に基づいて説明する。本発明に係る半導体素子の配線形
成方法においては、図１（Ａ）〜( Ｄ) に示したよう
に、基底層２１の上面に配線層２３を形成する工程と、
該配線層２３の上面に第１感光膜２５を形成する工程
と、該第１感光膜２５の上面に絶縁層２７を形成する工
程と、該絶縁層２７の上面に第２感光膜パターン２９ａ
を形成する工程と、前記第２感光膜パターンをマスクと
して前記絶縁層２７及び第１感光膜２５を順次食刻し
て、絶縁層パターン２７ａ及び第１感光膜パターン２５
ａを形成し、前記第２感光膜パターン２９ａを除去する
工程と、前記絶縁層パターン２７ａを乾式食刻法により
除去する工程と、前記第１感光膜パターン２５ａをマス
クとして前記配線層２３を食刻して配線パターン２３ａ
を形成し、前記第１感光膜２５ａパターンを除去する工
程と、を順次行うようになっている。
【００１８】以下このような本発明に係る半導体素子の
配線形成方法を詳しく説明する。即ち、図１（Ａ）に示
したように、まず、基底層２１上に配線層２３を形成
し、該配線層２３上に平坦化のための第１感光膜２５を
形成する。ここで前記配線層２３はアルミニウムで形成
するのが好ましい。また、第１感光膜２５には、平坦性
を保持するため、流体性に優れた感光膜を使用する。
【００１９】次いで、図１（Ｂ）に示したように、前記
第１感光膜２５上に中間マスクの役割をする絶縁層２７
を低温で形成し、該絶縁層２７上に第２感光膜パターン
２９ａを形成する。ここで前記絶縁層２７は、酸化物又
は窒化物で形成するのが好ましい。また、前記第１感光
膜２５は前記第２感光膜パターン２９ａより厚く形成す
る。なお、第２感光膜パターン２９ａは、微細なパター
ンであるため、感度(sensitivity) ，解像度(resolutio
n)が優れた感光膜を使用する。
【００２０】その後、図１（Ｃ）に示したように、前記
第２感光膜パターン２９ａをマスクにして前記絶縁層２
７と第１感光膜２５とを乾式食刻し、絶縁層パターン２
７ａ及び第１感光膜パターン２５ａを形成する。ここで
前記絶縁層２７はフッ素を含むプラズマを反応媒体に用
いて食刻し、前記第１感光膜２５は酸素を含むプラズマ
を反応媒体に用いて食刻する。かつ、前記第２感光膜パ
ターン２９ａは、前記絶縁層２７及び第１感光膜２５の
食刻中に一緒に食刻して除去される。
【００２１】次いで、図１（Ｄ）に示したように、前記
絶縁層パターン２７ａを乾式食刻法により除去した後、
前記第１感光膜パターン２５ａをマスクにして前記配線
層23を食刻し、配線層パターン２３ａを形成して、前記
第１感光膜パターン２５ａを除去する。ここで、前記絶
縁層パターン２７ａは、カーボンを含まないフッ素プラ
ズマ又は、Ｎ2 、ＳＯ2 等の気体とフッ素プラズマを反
応媒体に用いて食刻し、前記カーボンを含まないフッ素
プラズマを反応媒体に用いて前記絶縁層パターンを食刻
するときは、食刻装置のバイアスパワーを１００Ｗより
も低く設定する。
【図面の簡単な説明】
【図１】 本発明に係る半導体素子の配線形成方法を上
から順に工程順に示した縦断面図
【図２】 従来の多層感光膜形成技術を用いた半導体素
子の配線パターン形成方法を上から順に工程順に示した
縦断面図
【符号の説明】
２１：基底層 ２３：配線層 ２３ａ：配線層パターン ２５：第１感光膜 ２５ａ：第１感光膜パターン ２７：絶縁層 ２７ａ：絶縁層パターン ２９ａ：第２感光膜パターン

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】基底層の上面に配線層を形成する工程と、 該配線層の上面に第１感光膜を形成する工程と、 該第１感光膜の上面に絶縁層を形成する工程と、 該絶縁層の上面に第２感光膜パターンを形成する工程
    と、 前記第２感光膜パターンをマスクとして前記絶縁層及び
    第１感光膜を順次食刻して絶縁層パターン及び第１感光
    膜パターンを形成し、前記第２感光膜パターンを除去す
    る工程と、 前記絶縁層パターンを乾式食刻法により除去する工程
    と、 前記第１感光膜パターンをマスクとして前記配線層を食
    刻して配線パターンを形成し、前記第１感光膜パターン
    を除去する工程と、 を含んで構成されることを特徴とする半導体素子の配線
    形成方法。
  2. 【請求項２】前記絶縁層は、酸化物又は窒化物を用いる
    ことを特徴とする請求項１記載の半導体素子の配線形成
    方法。
  3. 【請求項３】前記絶縁層は、フッ素を含むプラズマを反
    応媒体に用いて食刻することを特徴とする請求項１又は
    請求項２に記載の半導体素子の配線形成方法。
  4. 【請求項４】前記第１感光膜は、酸素を含むプラズマを
    反応媒体に用いて食刻することを特徴とする請求項１〜
    請求項３のいずれか１つに記載の半導体素子の配線形成
    方法。
  5. 【請求項５】前記絶縁層パターンの食刻は、カーボンを
    含まないフッ素プラズマを反応媒体に用いるか、又はＮ
    2 、ＳＯ2 のいずれかの気体を含む混合フッ素プラズマ
    を反応媒体に用いて実施することを特徴とする請求項１
    〜請求項４のいずれか１つに記載の半導体素子の配線形
    成方法。
  6. 【請求項６】前記カーボンを含まないフッ素プラズマを
    反応媒体に用いる場合は、食刻装置のバイアスパワーを
    １００Ｗよりも低く設定することを特徴とする請求項５
    記載の半導体素子の配線形成方法。
  7. 【請求項７】前記第１感光膜は、前記第２感光膜パター
    ンより、厚く形成されることを特徴とする請求項１〜請
    求項６のいずれか１つに記載の半導体素子の配線形成方
    法。
JP10296292A 1997-12-29 1998-10-19 半導体素子の配線形成方法 Pending JPH11204532A (ja)

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GB9827710D0 (en) 1999-02-10
GB2332776A (en) 1999-06-30
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