JPH0845912A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0845912A JPH0845912A JP6199639A JP19963994A JPH0845912A JP H0845912 A JPH0845912 A JP H0845912A JP 6199639 A JP6199639 A JP 6199639A JP 19963994 A JP19963994 A JP 19963994A JP H0845912 A JPH0845912 A JP H0845912A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 47
- 239000010410 layer Substances 0.000 claims abstract description 148
- 238000005530 etching Methods 0.000 claims abstract description 132
- 238000004380 ashing Methods 0.000 claims abstract description 95
- 239000000758 substrate Substances 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 41
- 239000002344 surface layer Substances 0.000 claims abstract description 38
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 37
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 37
- 239000010703 silicon Substances 0.000 claims abstract description 37
- 239000007789 gas Substances 0.000 claims description 62
- 238000012545 processing Methods 0.000 claims description 40
- 238000010438 heat treatment Methods 0.000 claims description 34
- 229910052731 fluorine Inorganic materials 0.000 claims description 12
- 239000011737 fluorine Substances 0.000 claims description 12
- 238000001816 cooling Methods 0.000 claims description 11
- 239000012808 vapor phase Substances 0.000 claims description 11
- 229910052760 oxygen Inorganic materials 0.000 claims description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 4
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 4
- 239000001301 oxygen Substances 0.000 claims description 4
- 238000001312 dry etching Methods 0.000 claims description 3
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 4
- 238000011282 treatment Methods 0.000 abstract description 29
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 229910052681 coesite Inorganic materials 0.000 abstract description 3
- 229910052906 cristobalite Inorganic materials 0.000 abstract description 3
- 239000000377 silicon dioxide Substances 0.000 abstract description 3
- 229910052682 stishovite Inorganic materials 0.000 abstract description 3
- 229910052905 tridymite Inorganic materials 0.000 abstract description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000000873 masking effect Effects 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 39
- 239000005380 borophosphosilicate glass Substances 0.000 description 28
- 238000001020 plasma etching Methods 0.000 description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 8
- 238000001035 drying Methods 0.000 description 8
- 238000012546 transfer Methods 0.000 description 8
- 239000012535 impurity Substances 0.000 description 7
- 238000004080 punching Methods 0.000 description 7
- 239000011229 interlayer Substances 0.000 description 6
- 230000007423 decrease Effects 0.000 description 5
- 238000001179 sorption measurement Methods 0.000 description 4
- 239000005388 borosilicate glass Substances 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 3
- 238000002474 experimental method Methods 0.000 description 3
- 239000002245 particle Substances 0.000 description 3
- 239000005360 phosphosilicate glass Substances 0.000 description 3
- 230000003247 decreasing effect Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000605 extraction Methods 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 230000007935 neutral effect Effects 0.000 description 2
- 229920003986 novolac Polymers 0.000 description 2
- 239000012071 phase Substances 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- PNEYBMLMFCGWSK-UHFFFAOYSA-N Alumina Chemical compound [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 description 1
- 238000004833 X-ray photoelectron spectroscopy Methods 0.000 description 1
- 238000005299 abrasion Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 230000008094 contradictory effect Effects 0.000 description 1
- 238000010494 dissociation reaction Methods 0.000 description 1
- 230000005593 dissociations Effects 0.000 description 1
- 229910001385 heavy metal Inorganic materials 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000002341 toxic gas Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31127—Etching organic layers
- H01L21/31133—Etching organic layers by chemical means
- H01L21/31138—Etching organic layers by chemical means by dry-etching
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Abstract
(57)【要約】
【目的】 絶縁膜を貫通して半導体基板表面に達するコ
ンタクト孔の形成を含む半導体装置の製造方法に関し、
コンタクト孔形成用の絶縁膜のパターニングを含み、工
程が簡略化された半導体装置の製造方法を提供すること
を目的とする。 【構成】 この方法は、シリコン基板上に絶縁膜を形成
する工程と、前記絶縁膜上にレジストパターンを形成す
るマスク工程と、前記レジストパターンをエッチングマ
スクとして絶縁膜をエッチングし、シリコン基板の表面
を露出するエッチ工程と、前記レジストパターンのアッ
シングと前記露出したシリコン基板の表面層のエッチン
グを同時に行なうアッシング／エッチング工程とを含
む。アッシング／エッチング工程を初め高温で後低温で
行なってもよい。
ンタクト孔の形成を含む半導体装置の製造方法に関し、
コンタクト孔形成用の絶縁膜のパターニングを含み、工
程が簡略化された半導体装置の製造方法を提供すること
を目的とする。 【構成】 この方法は、シリコン基板上に絶縁膜を形成
する工程と、前記絶縁膜上にレジストパターンを形成す
るマスク工程と、前記レジストパターンをエッチングマ
スクとして絶縁膜をエッチングし、シリコン基板の表面
を露出するエッチ工程と、前記レジストパターンのアッ
シングと前記露出したシリコン基板の表面層のエッチン
グを同時に行なうアッシング／エッチング工程とを含
む。アッシング／エッチング工程を初め高温で後低温で
行なってもよい。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に絶縁膜を貫通して半導体基板表面に達する
コンタクト孔の形成を含む半導体装置の製造方法に関す
る。
に関し、特に絶縁膜を貫通して半導体基板表面に達する
コンタクト孔の形成を含む半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】Ｓｉ等の半導体基板中にトランジスタや
抵抗等の素子領域を形成した後、半導体基板上に配線を
形成する場合、通常は、一旦半導体基板表面を絶縁膜で
覆い、絶縁膜中に素子領域の電極取出領域に達するコン
タクト孔を開孔し、配線層を形成する。
抵抗等の素子領域を形成した後、半導体基板上に配線を
形成する場合、通常は、一旦半導体基板表面を絶縁膜で
覆い、絶縁膜中に素子領域の電極取出領域に達するコン
タクト孔を開孔し、配線層を形成する。
【０００３】コンタクト孔の開孔は、通常絶縁膜上にレ
ジストパターンを形成し、このレジストパターンをエッ
チングマスクとして絶縁膜をエッチングすることによっ
て行なう。コンタクト孔の寸法を高精度のものとするた
めには、ＣＦ4 ＋ＣＨＦ3 ガス等のフロロカーボンガス
を用いたリアクティブイオンエッチング（ＲＩＥ）等の
異方性エッチングを用いることが多い。
ジストパターンを形成し、このレジストパターンをエッ
チングマスクとして絶縁膜をエッチングすることによっ
て行なう。コンタクト孔の寸法を高精度のものとするた
めには、ＣＦ4 ＋ＣＨＦ3 ガス等のフロロカーボンガス
を用いたリアクティブイオンエッチング（ＲＩＥ）等の
異方性エッチングを用いることが多い。
【０００４】コンタクト孔の開孔後、不要となったレジ
ストは酸素を含むプラズマのアッシング等によって除去
する。ドライエッチングとアッシングを組み合わせれ
ば、ドライプロセス同士となり、プロセスの整合性が良
い。
ストは酸素を含むプラズマのアッシング等によって除去
する。ドライエッチングとアッシングを組み合わせれ
ば、ドライプロセス同士となり、プロセスの整合性が良
い。
【０００５】ところで、コンタクト孔をドライエッチン
グで形成すると、露出した半導体基板表面には、プラズ
マの照射によって数ｎｍ程度の薄いダメージ層が発生す
る。このダメージ層上に配線層を接触させると、接触抵
抗の増加等が生じてしまう。ダメージ層は除去すること
が望ましい。
グで形成すると、露出した半導体基板表面には、プラズ
マの照射によって数ｎｍ程度の薄いダメージ層が発生す
る。このダメージ層上に配線層を接触させると、接触抵
抗の増加等が生じてしまう。ダメージ層は除去すること
が望ましい。
【０００６】そこで、アッシング工程前に半導体基板表
面のダメージ層を除去するライトエッチングが行なわれ
る。このライトエッチングは半導体のダメージ層を除去
するが、コンタクト孔の寸法を変化させないため、絶縁
膜はなるべくエッチしないことが望ましい。通常ライト
エッチングは、常温でＣＦ4 とＯ2 の混合ガスを用いた
プラズマダウンフローエッチングで行なわれる。レジス
ト表面は、その前の絶縁膜のＲＩＥによって弗素（Ｆ）
化しているため、このプラズマダウンフローエッチング
では除去されない。したがって、ダメージ層除去のエッ
チングとは別のアッシング工程が必要である。
面のダメージ層を除去するライトエッチングが行なわれ
る。このライトエッチングは半導体のダメージ層を除去
するが、コンタクト孔の寸法を変化させないため、絶縁
膜はなるべくエッチしないことが望ましい。通常ライト
エッチングは、常温でＣＦ4 とＯ2 の混合ガスを用いた
プラズマダウンフローエッチングで行なわれる。レジス
ト表面は、その前の絶縁膜のＲＩＥによって弗素（Ｆ）
化しているため、このプラズマダウンフローエッチング
では除去されない。したがって、ダメージ層除去のエッ
チングとは別のアッシング工程が必要である。
【０００７】
【発明が解決しようとする課題】以上説明したように、
半導体基板上の絶縁膜を、レジストパターンをエッチン
グマスクとし、弗素を用いたガスでエッチングしてコン
タクト孔を形成すると、半導体表面にダメージ層が形成
され、このダメージ層とレジストパターンとの除去は別
々の工程で行なわなければならなかった。
半導体基板上の絶縁膜を、レジストパターンをエッチン
グマスクとし、弗素を用いたガスでエッチングしてコン
タクト孔を形成すると、半導体表面にダメージ層が形成
され、このダメージ層とレジストパターンとの除去は別
々の工程で行なわなければならなかった。
【０００８】本発明の目的は、コンタクト孔形成用の絶
縁膜のパターニングを含み、工程が簡略化された半導体
装置の製造方法を提供することである。本発明の他の目
的は、絶縁膜にコンタクト孔を形成した後、半導体表面
のダメージ層を効率的に除去し、絶縁膜上のレジストパ
ターンも効率的に除去し、良好なコンタクトを実現する
ことのできる半導体装置の製造方法を提供することであ
る。
縁膜のパターニングを含み、工程が簡略化された半導体
装置の製造方法を提供することである。本発明の他の目
的は、絶縁膜にコンタクト孔を形成した後、半導体表面
のダメージ層を効率的に除去し、絶縁膜上のレジストパ
ターンも効率的に除去し、良好なコンタクトを実現する
ことのできる半導体装置の製造方法を提供することであ
る。
【０００９】
【課題を解決するための手段】本発明の一観点によれ
ば、シリコン基板上に絶縁膜を形成する工程と、前記絶
縁膜上にレジストパターンを形成するマスク工程と、前
記レジストパターンをエッチングマスクとして絶縁膜を
エッチングし、シリコン基板の表面を露出するエッチ工
程と、前記レジストパターンのアッシングと前記露出し
たシリコン基板の表面層のエッチングを同時に行なうア
ッシング／エッチング工程とを含む半導体装置の製造方
法が提供される。
ば、シリコン基板上に絶縁膜を形成する工程と、前記絶
縁膜上にレジストパターンを形成するマスク工程と、前
記レジストパターンをエッチングマスクとして絶縁膜を
エッチングし、シリコン基板の表面を露出するエッチ工
程と、前記レジストパターンのアッシングと前記露出し
たシリコン基板の表面層のエッチングを同時に行なうア
ッシング／エッチング工程とを含む半導体装置の製造方
法が提供される。
【００１０】本発明の他の観点によれば、シリコン基板
上に絶縁膜を形成する工程と、前記絶縁膜上にレジスト
膜を塗布し、露光現像してレジストパターンを形成する
工程と、前記レジストパターンをマスクとして絶縁膜を
エッチングし、コンタクト孔を形成する工程と、基板温
度を５０℃以上に加熱し、レジストパターンをアッシン
グする工程と、その後、基板温度を３０℃以下に冷却
し、レジストパターンのアッシングと前記コンタクト孔
底面のシリコン表面層のエッチングを同時に行なう工程
とを含む半導体装置の製造方法が提供される。
上に絶縁膜を形成する工程と、前記絶縁膜上にレジスト
膜を塗布し、露光現像してレジストパターンを形成する
工程と、前記レジストパターンをマスクとして絶縁膜を
エッチングし、コンタクト孔を形成する工程と、基板温
度を５０℃以上に加熱し、レジストパターンをアッシン
グする工程と、その後、基板温度を３０℃以下に冷却
し、レジストパターンのアッシングと前記コンタクト孔
底面のシリコン表面層のエッチングを同時に行なう工程
とを含む半導体装置の製造方法が提供される。
【００１１】
【作用】コンタクト孔形成に用いたレジストパターンの
アッシングと、シリコン基板表面のダメージ層のエッチ
ングを同時に行なうことにより、半導体装置の製造工程
が簡略化される。アッシングと同時にダメージ層を除去
するため、良好なコンタクトを得ることができる。
アッシングと、シリコン基板表面のダメージ層のエッチ
ングを同時に行なうことにより、半導体装置の製造工程
が簡略化される。アッシングと同時にダメージ層を除去
するため、良好なコンタクトを得ることができる。
【００１２】フロロカーボン等の弗素を含むガスを用い
てエッチ工程を行なうと、エッチ工程後のレジスト表面
は変質し、通常のアッシングでは除去できなくなる。し
かし、基板を４０℃以上に加熱し、酸素と弗素を含むガ
スでアッシング／エッチングを行なえば、変質したレジ
スト表面層も除去可能となる。たとえば、Ｏ 2 とＣＦ4
を含むガスを用いることができる。加熱温度は好ましく
は５０〜２００℃の範囲内で選ぶ。５０℃以上であれば
温度が上がるほど変質層除去に要する立ち上がり時間の
遅れが小さくなる。２００℃以上とすると、レジスト層
からの汚染が問題となる。
てエッチ工程を行なうと、エッチ工程後のレジスト表面
は変質し、通常のアッシングでは除去できなくなる。し
かし、基板を４０℃以上に加熱し、酸素と弗素を含むガ
スでアッシング／エッチングを行なえば、変質したレジ
スト表面層も除去可能となる。たとえば、Ｏ 2 とＣＦ4
を含むガスを用いることができる。加熱温度は好ましく
は５０〜２００℃の範囲内で選ぶ。５０℃以上であれば
温度が上がるほど変質層除去に要する立ち上がり時間の
遅れが小さくなる。２００℃以上とすると、レジスト層
からの汚染が問題となる。
【００１３】ＣＦ4 ＋Ｏ2 混合ガスを用いる場合、ＣＦ
4 流量の全流量に対する比を約１〜８体積％、好ましく
は約２．５〜５体積％とすると、レジストアッシングの
ＳｉＯ2 エッチングに対する選択比を高くすることがで
きる。
4 流量の全流量に対する比を約１〜８体積％、好ましく
は約２．５〜５体積％とすると、レジストアッシングの
ＳｉＯ2 エッチングに対する選択比を高くすることがで
きる。
【００１４】レジスト変質層を５０℃以上の温度で除去
すれば、アッシング／エッチング工程の他の期間はより
低温で処理することができる。温度を下げることによっ
てレジストアッシングのＳｉＯ2 エッチング等に対する
選択比を高くすることも可能となる。絶縁層が２種類以
上のエッチング特性の異なる層で形成されている場合、
Ｓｉと絶縁層のエッチングの選択比高くすることによ
り、パターン形状を良好に保つことができる。ガスの切
り換えを行なってエッチングの制御を容易にすることも
可能である。たとえば、Ｏ2 ＋Ｎ2 やＯ2 ＋Ｈ2 Ｏを用
いると、アッシングは行なってもエッチングは行なわな
い。
すれば、アッシング／エッチング工程の他の期間はより
低温で処理することができる。温度を下げることによっ
てレジストアッシングのＳｉＯ2 エッチング等に対する
選択比を高くすることも可能となる。絶縁層が２種類以
上のエッチング特性の異なる層で形成されている場合、
Ｓｉと絶縁層のエッチングの選択比高くすることによ
り、パターン形状を良好に保つことができる。ガスの切
り換えを行なってエッチングの制御を容易にすることも
可能である。たとえば、Ｏ2 ＋Ｎ2 やＯ2 ＋Ｈ2 Ｏを用
いると、アッシングは行なってもエッチングは行なわな
い。
【００１５】
【実施例】本発明の実施例の説明に先立ち、まず従来の
技術を概略的に説明する。図３Ａに示すように、Ｓｉ基
板５１の上にＳｉＯ2 絶縁膜５３を形成し、その上にレ
ジスト膜５４を塗布する。レジスト膜５４を現像・露光
し、コンタクト孔形成用の開孔５５を形成する。開孔５
５を有するレジスト膜５４をエッチングマスクとし、弗
素系ガス、たとえばＣＦ4 とＣＨＦ3 の混合ガスを用い
たリアクティブイオンエッチング（ＲＩＥ）により、絶
縁膜５３にコンタクト孔５６を形成する。コンタクト孔
５６が形成されると、Ｓｉ基板５１表面がプラズマの照
射を受けるため、表面にダメージ層５７が形成されてし
まう。このダメージ層を残したまま、コンタクトを形成
すると、コンタクトの電気的特性は劣化したものとなっ
てしまう。このダメージ層５７とレジスト膜５４を同時
に除去しようとして、たとえば以下の条件でドライ処理
を行なうものとする。
技術を概略的に説明する。図３Ａに示すように、Ｓｉ基
板５１の上にＳｉＯ2 絶縁膜５３を形成し、その上にレ
ジスト膜５４を塗布する。レジスト膜５４を現像・露光
し、コンタクト孔形成用の開孔５５を形成する。開孔５
５を有するレジスト膜５４をエッチングマスクとし、弗
素系ガス、たとえばＣＦ4 とＣＨＦ3 の混合ガスを用い
たリアクティブイオンエッチング（ＲＩＥ）により、絶
縁膜５３にコンタクト孔５６を形成する。コンタクト孔
５６が形成されると、Ｓｉ基板５１表面がプラズマの照
射を受けるため、表面にダメージ層５７が形成されてし
まう。このダメージ層を残したまま、コンタクトを形成
すると、コンタクトの電気的特性は劣化したものとなっ
てしまう。このダメージ層５７とレジスト膜５４を同時
に除去しようとして、たとえば以下の条件でドライ処理
を行なうものとする。
【００１６】 Ｏ２流量 ８００ｓｃｃｍ ＣＦ4 流量 ２００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．５ｋＷ ウエハ温度 ２５℃ Ｏ2 はレジスト膜５４のアッシングのために必要な成分
であり、ＣＦ4 はＳｉ基板５１のダメージ層５７除去の
ために必要な成分である。
であり、ＣＦ4 はＳｉ基板５１のダメージ層５７除去の
ために必要な成分である。
【００１７】図３Ｂは、このようなドライ処理を行なっ
た後のウエハ断面形状を概略的に示す。Ｓｉ基板５１表
面のダメージ層５７は除去されている。レジスト膜５４
は、開孔５５の側壁部分はアッシングされて除去されて
いるが、表面層５９がアッシングされずに残ってしま
う。レジスト膜表面層５９が残る理由は、絶縁膜５３の
ＲＩＥの際、表面が弗素化してしまうためと考えられ
る。レジスト膜５４の開孔５５側壁部はアッシングされ
ていることから、表面層５９がなければ上述のドライ処
理によってレジスト膜が除去できるが、弗素化した表面
層５９が存在するために、ダメージ層５７とレジスト膜
５４の同時除去が不可能となったものと考えられる。
た後のウエハ断面形状を概略的に示す。Ｓｉ基板５１表
面のダメージ層５７は除去されている。レジスト膜５４
は、開孔５５の側壁部分はアッシングされて除去されて
いるが、表面層５９がアッシングされずに残ってしま
う。レジスト膜表面層５９が残る理由は、絶縁膜５３の
ＲＩＥの際、表面が弗素化してしまうためと考えられ
る。レジスト膜５４の開孔５５側壁部はアッシングされ
ていることから、表面層５９がなければ上述のドライ処
理によってレジスト膜が除去できるが、弗素化した表面
層５９が存在するために、ダメージ層５７とレジスト膜
５４の同時除去が不可能となったものと考えられる。
【００１８】そこで、図４Ａ、４Ｂ、４Ｃに示すような
方法が採用される。図４Ａは、絶縁膜５３にコンタクト
孔５６を形成した状態を示し、図３Ａと同等の状態であ
る。
方法が採用される。図４Ａは、絶縁膜５３にコンタクト
孔５６を形成した状態を示し、図３Ａと同等の状態であ
る。
【００１９】図４Ｂは、レジスト膜５４のアッシングは
目的とせず、Ｓｉ基板５１表面のダメージ層５７除去の
みを目的とする工程を示す。たとえば、プラズマダウン
フロー装置を用い、 Ｏ2 流量 ６００ｓｃｃｍ ＣＦ4 流量 ４００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．５ｋＷ ウエハ温度 ２５℃ の条件でダメージ層５７のライトエッチングを行なう。
この条件は、図３Ｂで説明した処理条件と比べ、Ｏ2 流
量が減少し、ＣＦ4 流量が増大したものである。Ｏ2 流
量に対するＣＦ4 流量を大幅に増大させることにより、
レジスト膜５４はほとんどエッチングされなくなる。一
方、Ｓｉ基板５１表面のダメージ層５７は除去される。
目的とせず、Ｓｉ基板５１表面のダメージ層５７除去の
みを目的とする工程を示す。たとえば、プラズマダウン
フロー装置を用い、 Ｏ2 流量 ６００ｓｃｃｍ ＣＦ4 流量 ４００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．５ｋＷ ウエハ温度 ２５℃ の条件でダメージ層５７のライトエッチングを行なう。
この条件は、図３Ｂで説明した処理条件と比べ、Ｏ2 流
量が減少し、ＣＦ4 流量が増大したものである。Ｏ2 流
量に対するＣＦ4 流量を大幅に増大させることにより、
レジスト膜５４はほとんどエッチングされなくなる。一
方、Ｓｉ基板５１表面のダメージ層５７は除去される。
【００２０】図４Ｃは、ダメージ層除去後に行なうレジ
スト膜のアッシング工程を示す。たとえば、 Ｏ2 流量 １３５０ｓｃｃｍ Ｈ2 Ｏ流量 １５０ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．５ｋＷ ウエハ温度 ２００℃ の条件でアッシングを行なうことにより、レジスト膜５
４は除去される。このアッシング条件においては、Ｓｉ
基板５１も絶縁膜５３もエッチングされない。
スト膜のアッシング工程を示す。たとえば、 Ｏ2 流量 １３５０ｓｃｃｍ Ｈ2 Ｏ流量 １５０ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．５ｋＷ ウエハ温度 ２００℃ の条件でアッシングを行なうことにより、レジスト膜５
４は除去される。このアッシング条件においては、Ｓｉ
基板５１も絶縁膜５３もエッチングされない。
【００２１】このように、レジストパターン形成後、３
種類のドライ処理を行なえば、露出したＳｉ表面にダメ
ージ層が存在しないコンタクト孔を形成することができ
る。ところで、半導体装置製造コストの低減のために、
プロセス工程の短縮が求められている。コンタクト孔形
成のプロセス工程においても、工程数は少なければ少な
いほど良い。
種類のドライ処理を行なえば、露出したＳｉ表面にダメ
ージ層が存在しないコンタクト孔を形成することができ
る。ところで、半導体装置製造コストの低減のために、
プロセス工程の短縮が求められている。コンタクト孔形
成のプロセス工程においても、工程数は少なければ少な
いほど良い。
【００２２】本発明者は、Ｓｉ基板表面のダメージ層
と、レジストパターンのアッシングとを同時に行なうこ
とのできるドライ処理条件を見い出すため、種々の研
究、実験を行なった。その結果、ウエハ温度を上昇させ
て、一定条件のドライ処理を行なうことにより、表面が
弗素化したレジスト膜も、Ｓｉ基板表面のダメージ層も
除去できることが判明した。
と、レジストパターンのアッシングとを同時に行なうこ
とのできるドライ処理条件を見い出すため、種々の研
究、実験を行なった。その結果、ウエハ温度を上昇させ
て、一定条件のドライ処理を行なうことにより、表面が
弗素化したレジスト膜も、Ｓｉ基板表面のダメージ層も
除去できることが判明した。
【００２３】以下、本発明の基礎をなす実験結果を説明
する。なお、レジスト膜のアッシングとダメージ層のラ
イトエッチを同時に実行するためには、厚いレジスト膜
を高速で剥離でき、それと同時に約数ｎｍの薄いＳｉ表
面のダメージ層が除去できることが必要である。
する。なお、レジスト膜のアッシングとダメージ層のラ
イトエッチを同時に実行するためには、厚いレジスト膜
を高速で剥離でき、それと同時に約数ｎｍの薄いＳｉ表
面のダメージ層が除去できることが必要である。
【００２４】この際、コンタクト孔の寸法精度を保つた
めには、絶縁膜のエッチング速度ができるだけ低く、コ
ンタクト孔の拡がりが小さいことが望まれる。すなわ
ち、レジスト膜とＳｉのダメージ層が同時に除去できる
ことと共に、レジストに対するＳｉのエッチング選択比
およびレジストに対するＳｉＯ2 等の絶縁膜の選択比が
高いことが望まれる。
めには、絶縁膜のエッチング速度ができるだけ低く、コ
ンタクト孔の拡がりが小さいことが望まれる。すなわ
ち、レジスト膜とＳｉのダメージ層が同時に除去できる
ことと共に、レジストに対するＳｉのエッチング選択比
およびレジストに対するＳｉＯ2 等の絶縁膜の選択比が
高いことが望まれる。
【００２５】上述のように、レジスト膜は弗素を含むプ
ラズマに露出したか否かによってそのエッチング（アッ
シング）特性が変化してしまう。そこで、Ｓｉ基板表面
に厚さ約１μｍのＳｉＯ2 膜を形成し、その上にレジス
ト膜を塗布したサンプルと、さらにレジストパターンを
エッチングマスクとし、ＳｉＯ2 膜を平行平板型ＲＩＥ
装置を用いてＳｉＯ2 膜のエッチングを行なったサンプ
ルとを準備した。なお、ＲＩＥの条件は、以下の通りで
ある。
ラズマに露出したか否かによってそのエッチング（アッ
シング）特性が変化してしまう。そこで、Ｓｉ基板表面
に厚さ約１μｍのＳｉＯ2 膜を形成し、その上にレジス
ト膜を塗布したサンプルと、さらにレジストパターンを
エッチングマスクとし、ＳｉＯ2 膜を平行平板型ＲＩＥ
装置を用いてＳｉＯ2 膜のエッチングを行なったサンプ
ルとを準備した。なお、ＲＩＥの条件は、以下の通りで
ある。
【００２６】 ＣＦ4 流量 ５０ｓｃｃｍ ＣＨＦ3 流量 ５０ｓｃｃｍ 圧 力 ０．１ｔｏｒｒ μ波パワー １．０ｋＷ ウエハ温度 ２０℃ ＲＩＥ処理を行なったサンプルと、行なわなかったサン
プルの両者に対して、以下の条件でアッシングを行なっ
た。
プルの両者に対して、以下の条件でアッシングを行なっ
た。
【００２７】 Ｏ2 流量 ９５０ｓｃｃｍ ＣＦ4 流量 ５０ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 ２５，５０，８０，１００℃ 図５〜図８は、このドライ処理において、基板温度を２
５℃、５０℃、８０℃、１００℃に変化させた時のレジ
スト膜のアッシングの状況を示すグラフである。図中、
横軸は時間を秒で示し、縦軸はアッシング量をμｍで示
す。
５℃、５０℃、８０℃、１００℃に変化させた時のレジ
スト膜のアッシングの状況を示すグラフである。図中、
横軸は時間を秒で示し、縦軸はアッシング量をμｍで示
す。
【００２８】図５は、基板温度２５℃の場合の結果を示
す。曲線ｘは、ＲＩＥのプラズマ照射を行なっていない
サンプルの結果であり、レジスト膜は時間の経過と共に
アッシングされている。これに対し、曲線ｙはＲＩＥに
よるプラズマ照射を受けたレジスト膜の結果であり、ほ
とんど膜厚は減少しておらず、アッシングされないこと
を示している。図５のデータは、従来技術において弗素
化したレジスト膜表面がＯ2 とＣＦ4 との混合ガスによ
っては除去できないことに対応している。
す。曲線ｘは、ＲＩＥのプラズマ照射を行なっていない
サンプルの結果であり、レジスト膜は時間の経過と共に
アッシングされている。これに対し、曲線ｙはＲＩＥに
よるプラズマ照射を受けたレジスト膜の結果であり、ほ
とんど膜厚は減少しておらず、アッシングされないこと
を示している。図５のデータは、従来技術において弗素
化したレジスト膜表面がＯ2 とＣＦ4 との混合ガスによ
っては除去できないことに対応している。
【００２９】ところが、図６、図７、図８の結果におい
ては、プラズマ照射を受けていないサンプル（曲線ａ，
ｃ，ｅ）およびプラズマ照射を受けたサンプル（曲線
ｂ，ｄ，ｆ）が共にアッシングされている。
ては、プラズマ照射を受けていないサンプル（曲線ａ，
ｃ，ｅ）およびプラズマ照射を受けたサンプル（曲線
ｂ，ｄ，ｆ）が共にアッシングされている。
【００３０】図６は、基板温度を５０℃とした場合の実
験結果であり、プラズマ照射を受けたサンプルの特性ｂ
は、プラズマ照射を受けなかったサンプルの特性ａより
も１５秒程度遅れて立ち上がり、その後はほぼプラズマ
照射を受けなかったサンプルと同等程度のアッシング速
度でアッシングが進行している。
験結果であり、プラズマ照射を受けたサンプルの特性ｂ
は、プラズマ照射を受けなかったサンプルの特性ａより
も１５秒程度遅れて立ち上がり、その後はほぼプラズマ
照射を受けなかったサンプルと同等程度のアッシング速
度でアッシングが進行している。
【００３１】図７は、基板温度を８０℃とした場合の結
果を示している。プラズマ照射を受けなかったサンプル
ｃとプラズマ照射を受けたサンプルｄが共にアッシング
され、プラズマ照射を受けたサンプルｄの立ち上がりは
遅れているが、その遅れは基板温度５０℃の場合と比べ
ると非常に小さくなっている。
果を示している。プラズマ照射を受けなかったサンプル
ｃとプラズマ照射を受けたサンプルｄが共にアッシング
され、プラズマ照射を受けたサンプルｄの立ち上がりは
遅れているが、その遅れは基板温度５０℃の場合と比べ
ると非常に小さくなっている。
【００３２】図から読み取ると、遅れは約２〜３秒程度
であり、基板温度５０℃の場合の遅れ１５秒と比べる
と、約１／５以下である。プラズマ照射を受けたサンプ
ルのアッシングｄは、プラズマ照射を受けなかったサン
プルのアッシングｃよりも幾分遅いが、ほぼ同等のアッ
シング速度を示していることは図６と同様である。
であり、基板温度５０℃の場合の遅れ１５秒と比べる
と、約１／５以下である。プラズマ照射を受けたサンプ
ルのアッシングｄは、プラズマ照射を受けなかったサン
プルのアッシングｃよりも幾分遅いが、ほぼ同等のアッ
シング速度を示していることは図６と同様である。
【００３３】図８は、基板温度を１００℃とした場合の
結果を示している。プラズマ照射を受けなかったサンプ
ルｅの特性と、プラズマ照射を受けたサンプルｆの特性
はさらに近付いている。プラズマ照射を受けたサンプル
のアッシングｆの立ち上がりの遅れは、約１〜２秒程度
と推察される。
結果を示している。プラズマ照射を受けなかったサンプ
ルｅの特性と、プラズマ照射を受けたサンプルｆの特性
はさらに近付いている。プラズマ照射を受けたサンプル
のアッシングｆの立ち上がりの遅れは、約１〜２秒程度
と推察される。
【００３４】なお、上記においては、プラズマ照射を受
けたレジスト膜のアッシングが開始するまでの遅れを説
明したが、レジスト膜のアッシングが終了する時点は、
一定のアッシングが終了した時点である。レジスト膜の
膜厚が１．０μｍとした場合、プラズマ照射を受けたレ
ジスト膜のアッシングが終了する時点が、プラズマ照射
を受けなかったレジスト膜のアッシングが終了する時点
よりも遅れる時間は、図６の場合は１６〜１７秒程度、
図７の場合は約７秒程度、図８の場合は約６秒程度であ
る。
けたレジスト膜のアッシングが開始するまでの遅れを説
明したが、レジスト膜のアッシングが終了する時点は、
一定のアッシングが終了した時点である。レジスト膜の
膜厚が１．０μｍとした場合、プラズマ照射を受けたレ
ジスト膜のアッシングが終了する時点が、プラズマ照射
を受けなかったレジスト膜のアッシングが終了する時点
よりも遅れる時間は、図６の場合は１６〜１７秒程度、
図７の場合は約７秒程度、図８の場合は約６秒程度であ
る。
【００３５】図６〜図８の実験結果は、レジスト膜表面
の弗素化表面層が除去されると、その後のレジスト膜の
アッシングはプラズマ照射を受けなかったレジスト膜の
アッシングとほぼ同等に進行することを示している。
の弗素化表面層が除去されると、その後のレジスト膜の
アッシングはプラズマ照射を受けなかったレジスト膜の
アッシングとほぼ同等に進行することを示している。
【００３６】図６〜図８に示したように、基板温度を昇
温することにより、プラズマ照射を受けたレジスト膜も
アッシングできることが判明した。なお、室温（２５
℃）ではプラズマ照射を受けたレジスト膜はアッシング
されていないことに注意されたい。プラズマ照射を受け
たレジスト膜もアッシングするためには、少なくとも４
０℃程度の加熱が必要であろう。アッシング開始の時間
遅れを考慮すると、少なくとも５０℃程度以上に加熱す
ることが好ましい。
温することにより、プラズマ照射を受けたレジスト膜も
アッシングできることが判明した。なお、室温（２５
℃）ではプラズマ照射を受けたレジスト膜はアッシング
されていないことに注意されたい。プラズマ照射を受け
たレジスト膜もアッシングするためには、少なくとも４
０℃程度の加熱が必要であろう。アッシング開始の時間
遅れを考慮すると、少なくとも５０℃程度以上に加熱す
ることが好ましい。
【００３７】なお、水銀ランプのｇ線、ｉ線用のノボラ
ック用レジストを用いて効果を確認したが、レジスト層
表面の変質硬化層は主にＣＦx によることがＸＰＳ測定
により見い出された。このような表面層を形成するレジ
ストは、ノボラック系に限らず、他のレジストでも同様
であろう。たとえば、化学増幅型レジストにおいても同
様の現象が生じるものと考えられる。また、絶縁層のＲ
ＩＥは、弗素を含むガスであれば上述の表面硬化層を発
生させるものと考えられる。
ック用レジストを用いて効果を確認したが、レジスト層
表面の変質硬化層は主にＣＦx によることがＸＰＳ測定
により見い出された。このような表面層を形成するレジ
ストは、ノボラック系に限らず、他のレジストでも同様
であろう。たとえば、化学増幅型レジストにおいても同
様の現象が生じるものと考えられる。また、絶縁層のＲ
ＩＥは、弗素を含むガスであれば上述の表面硬化層を発
生させるものと考えられる。
【００３８】図６〜図７において、プラズマ照射を受け
たレジスト膜も基板温度を昇温することによってアッシ
ングできることが判明したが、この処理においてＳｉ基
板表面のダメージ層は除去でき、かつコンタクト孔の絶
縁膜はなるべくエッチングしないことが望まれる。
たレジスト膜も基板温度を昇温することによってアッシ
ングできることが判明したが、この処理においてＳｉ基
板表面のダメージ層は除去でき、かつコンタクト孔の絶
縁膜はなるべくエッチングしないことが望まれる。
【００３９】図９は、上述の処理条件において多結晶Ｓ
ｉとＳｉＯ2 とのエッチング速度を測定した結果を示
す。図中、横軸はウエハ温度を℃で示し、縦軸はエッチ
ング速度をｎｍ／ｍｉｎで示す。なお、サンプルはプラ
ズマ照射を受けていない。
ｉとＳｉＯ2 とのエッチング速度を測定した結果を示
す。図中、横軸はウエハ温度を℃で示し、縦軸はエッチ
ング速度をｎｍ／ｍｉｎで示す。なお、サンプルはプラ
ズマ照射を受けていない。
【００４０】多結晶Ｓｉのエッチング速度は、５０℃か
ら１００℃の温度範囲において、温度の上昇と共に徐々
に増加し、数ｎｍ／ｍｉｎから１０数ｎｍ／ｍｉｎ程度
の値を示している。Ｓｉ基板表面に形成されるダメージ
層の厚さは数ｎｍ程度であるため、ダメージ層の除去に
適当なエッチング速度と言える。
ら１００℃の温度範囲において、温度の上昇と共に徐々
に増加し、数ｎｍ／ｍｉｎから１０数ｎｍ／ｍｉｎ程度
の値を示している。Ｓｉ基板表面に形成されるダメージ
層の厚さは数ｎｍ程度であるため、ダメージ層の除去に
適当なエッチング速度と言える。
【００４１】ＳｉＯ2 のエッチング速度ｇは、５０℃〜
１００℃の温度範囲において同様に徐々に増加し、ほぼ
同等の値を示している。より厳密に見ると、比較的低温
の５０℃においては、ＳｉＯ2 のエッチング速度は多結
晶Ｓｉのエッチング速度よりも速いが、温度が上昇する
につれ、その差は減少している。
１００℃の温度範囲において同様に徐々に増加し、ほぼ
同等の値を示している。より厳密に見ると、比較的低温
の５０℃においては、ＳｉＯ2 のエッチング速度は多結
晶Ｓｉのエッチング速度よりも速いが、温度が上昇する
につれ、その差は減少している。
【００４２】図１０は、プラズマ照射を受けなかったレ
ジスト膜に対するアッシング速度の温度変化を示す。処
理条件は上述の条件と同じとし、処理時間を３０秒とし
て測定した。図中横軸はウエハ温度を℃で示し、縦軸は
アッシング速度をμｍ／ｍｉｎで示す。レジスト膜のア
ッシング速度ｉは、５０℃〜１００℃の温度範囲におい
て温度の上昇と共に徐々に増大している。この温度範囲
において、アッシング速度は毎分２μｍ以上あり、１μ
ｍ程度のレジスト膜であれば、３０秒で十分アッシング
できることを示している。
ジスト膜に対するアッシング速度の温度変化を示す。処
理条件は上述の条件と同じとし、処理時間を３０秒とし
て測定した。図中横軸はウエハ温度を℃で示し、縦軸は
アッシング速度をμｍ／ｍｉｎで示す。レジスト膜のア
ッシング速度ｉは、５０℃〜１００℃の温度範囲におい
て温度の上昇と共に徐々に増大している。この温度範囲
において、アッシング速度は毎分２μｍ以上あり、１μ
ｍ程度のレジスト膜であれば、３０秒で十分アッシング
できることを示している。
【００４３】図９、図１０の実験結果から、多結晶Ｓｉ
とＳｉＯ2 に対するレジスト膜のエッチング選択性を求
めた。図１１は、エッチング選択性を示すグラフであ
る。図中横軸はウエハ温度を℃で示し、縦軸は選択性を
エッチング（アッシング）速度比で示す。５０℃から１
００℃の温度範囲において、温度が上昇するとＳｉＯ2
に対する選択性ｊも多結晶Ｓｉに対する選択性ｋも共に
減少している。
とＳｉＯ2 に対するレジスト膜のエッチング選択性を求
めた。図１１は、エッチング選択性を示すグラフであ
る。図中横軸はウエハ温度を℃で示し、縦軸は選択性を
エッチング（アッシング）速度比で示す。５０℃から１
００℃の温度範囲において、温度が上昇するとＳｉＯ2
に対する選択性ｊも多結晶Ｓｉに対する選択性ｋも共に
減少している。
【００４４】なお、５０℃においては、多結晶Ｓｉのエ
ッチングに対するレジストのアッシングの選択性ｋがＳ
ｉＯ2 のエッチングに対するレジストの選択性ｊよりも
高いが、１００℃の温度においてはこの関係が反転して
いる。レジスト膜はアッシングし、ＳｉＯ2 はエッチン
グしないことが望ましいことを考えると、処理温度は低
い方が好ましい。
ッチングに対するレジストのアッシングの選択性ｋがＳ
ｉＯ2 のエッチングに対するレジストの選択性ｊよりも
高いが、１００℃の温度においてはこの関係が反転して
いる。レジスト膜はアッシングし、ＳｉＯ2 はエッチン
グしないことが望ましいことを考えると、処理温度は低
い方が好ましい。
【００４５】Ｓｉに対するレジストの選択性は、除去す
べき表面ダメージ層の厚さによって変化する。条件を適
切に選択することにより、必要な厚さのＳｉをエッチン
グし、その間に必要な厚さのレジストをアッシングでき
ることが判る。
べき表面ダメージ層の厚さによって変化する。条件を適
切に選択することにより、必要な厚さのＳｉをエッチン
グし、その間に必要な厚さのレジストをアッシングでき
ることが判る。
【００４６】ところで、以上の実験はＯ2 とＣＦ4 の混
合ガスにおけるＣＦ4 濃度を５体積％に設定した場合で
あった。ＣＦ4 濃度を変化させると、エッチング（アッ
シング）特性も変化する。
合ガスにおけるＣＦ4 濃度を５体積％に設定した場合で
あった。ＣＦ4 濃度を変化させると、エッチング（アッ
シング）特性も変化する。
【００４７】図１２は、Ｏ2 ＋ＣＦ4 混合ガスにおける
ＣＦ4 濃度を変化させた時の多結晶ＳｉとＳｉＯ2 のエ
ッチング速度の変化を示すグラフである。図中横軸はＣ
Ｆ4濃度を体積％で示し、縦軸はエッチング速度をｎｍ
／ｍｉｎで示す。なお、ガスの全流量は１０００ｓｃｃ
ｍとし、圧力は１ｔｏｒｒ、μ波パワーは１．４ｋＷ、
ウエハ温度は１００℃に設定した。
ＣＦ4 濃度を変化させた時の多結晶ＳｉとＳｉＯ2 のエ
ッチング速度の変化を示すグラフである。図中横軸はＣ
Ｆ4濃度を体積％で示し、縦軸はエッチング速度をｎｍ
／ｍｉｎで示す。なお、ガスの全流量は１０００ｓｃｃ
ｍとし、圧力は１ｔｏｒｒ、μ波パワーは１．４ｋＷ、
ウエハ温度は１００℃に設定した。
【００４８】ＣＦ4 濃度は、２．５体積％から１０体積
％まで変化させた。多結晶Ｓｉのエッチング速度ｍは、
ＣＦ4 濃度と共に増大し、約７ｎｍ／ｍｉｎから約２５
ｎｍ／ｍｉｎまで増加している。ＳｉＯ2 のエッチング
速度ｎは、ＣＦ4 濃度の増大と共に増加し、約５ｎｍ／
ｍｉｎから約３３ｎｍ／ｍｉｎ程度まで増加している。
％まで変化させた。多結晶Ｓｉのエッチング速度ｍは、
ＣＦ4 濃度と共に増大し、約７ｎｍ／ｍｉｎから約２５
ｎｍ／ｍｉｎまで増加している。ＳｉＯ2 のエッチング
速度ｎは、ＣＦ4 濃度の増大と共に増加し、約５ｎｍ／
ｍｉｎから約３３ｎｍ／ｍｉｎ程度まで増加している。
【００４９】図１３は、図１２と同様の条件において、
エッチングの選択性がＣＦ4 濃度によってどのように変
化するかを示すグラフである。ウエハ温度は１００℃で
ある。図中、横軸はＣＦ4 濃度を体積％で示し、縦軸は
選択性を示す。多結晶Ｓｉに対するレジストのエッチン
グ速度の選択性ｑは、ＣＦ4 濃度の増大と共に急激に減
少し、２．５体積％から１０体積％の領域において、約
３００から約１００弱まで減少している。同様、ＳｉＯ
2 に対するレジストのエッチング速度の選択性ｐは、Ｃ
Ｆ4 濃度の増大と共に急激に減少し、２．５体積％から
１０体積％へのＣＦ4 濃度の増大に従って、約３３０程
度から約１００程度まで減少している。
エッチングの選択性がＣＦ4 濃度によってどのように変
化するかを示すグラフである。ウエハ温度は１００℃で
ある。図中、横軸はＣＦ4 濃度を体積％で示し、縦軸は
選択性を示す。多結晶Ｓｉに対するレジストのエッチン
グ速度の選択性ｑは、ＣＦ4 濃度の増大と共に急激に減
少し、２．５体積％から１０体積％の領域において、約
３００から約１００弱まで減少している。同様、ＳｉＯ
2 に対するレジストのエッチング速度の選択性ｐは、Ｃ
Ｆ4 濃度の増大と共に急激に減少し、２．５体積％から
１０体積％へのＣＦ4 濃度の増大に従って、約３３０程
度から約１００程度まで減少している。
【００５０】アッシングすべきレジスト膜が通常、１μ
ｍ程度の厚さを有し、除去すべきＳｉ基板表面のダメー
ジ層が通常数ｎｍ程度の厚さを有することを考慮する
と、選択性が低すぎてはＳｉ表面を余分にエッチングし
てしまうことになる。たとえば、選択性１００は通常低
すぎる値となる。
ｍ程度の厚さを有し、除去すべきＳｉ基板表面のダメー
ジ層が通常数ｎｍ程度の厚さを有することを考慮する
と、選択性が低すぎてはＳｉ表面を余分にエッチングし
てしまうことになる。たとえば、選択性１００は通常低
すぎる値となる。
【００５１】選択性は約１５０以上あることが望まれ
る。特に、ＲＩＥ技術の進歩と共に、ダメージ層の深さ
は浅くなる可能性が強いため、選択性は高くできること
が望まれる。ただし、Ｓｉが全くエッチングできない
と、ダメージ層の除去ができなくなる。Ｏ2 ＋ＣＦ4 の
ガスを用いる場合、温度等の他のパラメータも考慮し、
ＣＦ4 濃度は約１〜８体積％の領域が好ましい。
る。特に、ＲＩＥ技術の進歩と共に、ダメージ層の深さ
は浅くなる可能性が強いため、選択性は高くできること
が望まれる。ただし、Ｓｉが全くエッチングできない
と、ダメージ層の除去ができなくなる。Ｏ2 ＋ＣＦ4 の
ガスを用いる場合、温度等の他のパラメータも考慮し、
ＣＦ4 濃度は約１〜８体積％の領域が好ましい。
【００５２】図１４は、Ｏ2 ＋ＣＦ4 混合ガスにおける
ＣＦ4 濃度を変化させた時の遅れ時間の変化を示すグラ
フである。ウエハ温度は１００℃である。横軸はＣＦ4
濃度を体積％で示し、縦軸は遅れ時間を秒で示す。遅れ
時間ｒはＣＦ4 濃度の増加と共に増加している。２．５
体積％から１０体積％の濃度領域において、遅れ時間は
約１秒から約１０秒まで変化している。遅れ時間は短い
方が好ましく、この観点からはＣＦ4 濃度は低い方が望
ましい。
ＣＦ4 濃度を変化させた時の遅れ時間の変化を示すグラ
フである。ウエハ温度は１００℃である。横軸はＣＦ4
濃度を体積％で示し、縦軸は遅れ時間を秒で示す。遅れ
時間ｒはＣＦ4 濃度の増加と共に増加している。２．５
体積％から１０体積％の濃度領域において、遅れ時間は
約１秒から約１０秒まで変化している。遅れ時間は短い
方が好ましく、この観点からはＣＦ4 濃度は低い方が望
ましい。
【００５３】図６〜図８および図１４の結果から、プラ
ズマ照射を受けたレジスト膜のエッチング開始の遅れを
小さくするためには、ウエハ温度は高い方が好ましく、
ＣＦ 4 濃度は低い方が望ましい。
ズマ照射を受けたレジスト膜のエッチング開始の遅れを
小さくするためには、ウエハ温度は高い方が好ましく、
ＣＦ 4 濃度は低い方が望ましい。
【００５４】図１１、図１３に示す選択性の結果から
は、高い選択性を得るためにはウエハ温度は低い方が好
ましく、ＣＦ4 濃度は低い方が望ましい。ところで、ウ
エハ温度は遅れ時間を短くするためには高い方が好まし
く、選択性を高くするためには、低い方が好ましいこと
となる。この結果は一見矛盾する条件のようであるが、
両条件を両立させる温度領域が存在する。たとえば、図
１１の特性の場合、基板温度が約５０℃から約１５０℃
の領域においてほぼ満足できる選択性が得られる。より
好ましい選択性を得るためには、基板温度は約５０℃か
ら約１００℃であることが望まれる。
は、高い選択性を得るためにはウエハ温度は低い方が好
ましく、ＣＦ4 濃度は低い方が望ましい。ところで、ウ
エハ温度は遅れ時間を短くするためには高い方が好まし
く、選択性を高くするためには、低い方が好ましいこと
となる。この結果は一見矛盾する条件のようであるが、
両条件を両立させる温度領域が存在する。たとえば、図
１１の特性の場合、基板温度が約５０℃から約１５０℃
の領域においてほぼ満足できる選択性が得られる。より
好ましい選択性を得るためには、基板温度は約５０℃か
ら約１００℃であることが望まれる。
【００５５】ところで、アッシング開始時間の遅れは、
一旦アッシングが開始した後では問題にならない。一方
選択性は、アッシングが開始してから終了するまでの全
工程に係わる因子である。
一旦アッシングが開始した後では問題にならない。一方
選択性は、アッシングが開始してから終了するまでの全
工程に係わる因子である。
【００５６】アッシング（ライトエッチング）を高温で
開始し、その後ウエハ温度を降温すれば、アッシング開
始時間を短くし、かつ選択性を高く保つことができる。
この場合、ウエハ温度の上限はさらに高くすることがで
きる。ただし、２００℃以上のウエハ温度は、レジスト
から半導体中への重金属汚染の危険性もあり、望ましく
ない場合が多い。また、一旦アッシングが開始すれば、
ウエハ温度を２５℃またはそれ以下に下げてもレジスト
膜のアッシングは進行する。
開始し、その後ウエハ温度を降温すれば、アッシング開
始時間を短くし、かつ選択性を高く保つことができる。
この場合、ウエハ温度の上限はさらに高くすることがで
きる。ただし、２００℃以上のウエハ温度は、レジスト
から半導体中への重金属汚染の危険性もあり、望ましく
ない場合が多い。また、一旦アッシングが開始すれば、
ウエハ温度を２５℃またはそれ以下に下げてもレジスト
膜のアッシングは進行する。
【００５７】以下、本発明の実施例を説明する。図１Ａ
を参照して、Ｓｉ基板１表面上に電極取出用の高不純物
濃度領域２を形成し、その上にＳｉＯ2 絶縁層３をＣＶ
Ｄ等によって堆積する。なお、絶縁層３堆積前に他の構
成要素、たとえばＭＯＳＦＥＴの絶縁ゲート、抵抗素子
の抵抗領域等を形成しても良い。絶縁層３の上に、レジ
ストパターン４を作成する。レジストパターン４は、コ
ンタクト孔に対応する位置に開孔５を有する。
を参照して、Ｓｉ基板１表面上に電極取出用の高不純物
濃度領域２を形成し、その上にＳｉＯ2 絶縁層３をＣＶ
Ｄ等によって堆積する。なお、絶縁層３堆積前に他の構
成要素、たとえばＭＯＳＦＥＴの絶縁ゲート、抵抗素子
の抵抗領域等を形成しても良い。絶縁層３の上に、レジ
ストパターン４を作成する。レジストパターン４は、コ
ンタクト孔に対応する位置に開孔５を有する。
【００５８】レジストパターン４を形成したＳｉ基板１
を、図２Ａに示す平行平板型ＲＩＥ装置に搬入し、絶縁
層３の異方性エッチングを行なう。なお、図２Ａにおい
て、チャンバ１１内には平行平板電極１４、１５が配置
され、チャンバ１１はバルブ１２を介して排気装置１３
によって真空排気できる。
を、図２Ａに示す平行平板型ＲＩＥ装置に搬入し、絶縁
層３の異方性エッチングを行なう。なお、図２Ａにおい
て、チャンバ１１内には平行平板電極１４、１５が配置
され、チャンバ１１はバルブ１２を介して排気装置１３
によって真空排気できる。
【００５９】上側の平板電極１５内にはガス配管１６に
接続したガス流路が形成され、電極下面にはパンチング
ボード１７が設けられている。配管１６から供給された
ガスは、バンチングボード１７から下側電極１４に向か
って供給される。
接続したガス流路が形成され、電極下面にはパンチング
ボード１７が設けられている。配管１６から供給された
ガスは、バンチングボード１７から下側電極１４に向か
って供給される。
【００６０】また、下側平板電極１４にはＲＦ電源１８
が接続されている。なお、ＲＦ電源１８は、上側電極１
５に接続してもよく、上下両電極に接続してもよい。下
側平板電極１４上に被加工物１９を載置し、配管１６か
らガスを供給し、排気装置１３によって内部を所定圧力
とし、ＲＦ電源１８からＲＦ電力を供給することによっ
てＲＩＥを行なうことができる。
が接続されている。なお、ＲＦ電源１８は、上側電極１
５に接続してもよく、上下両電極に接続してもよい。下
側平板電極１４上に被加工物１９を載置し、配管１６か
らガスを供給し、排気装置１３によって内部を所定圧力
とし、ＲＦ電源１８からＲＦ電力を供給することによっ
てＲＩＥを行なうことができる。
【００６１】なお、図１Ａに示す絶縁層３は厚さ１μｍ
とし、以下の条件でＲＩＥを行なう。 ＣＦ4 流量 ５０ｓｃｃｍ ＣＨＦ3 流量 ５０ｓｃｃｍ 圧 力 ０．１ｔｏｒｒ μ波パワー １．０ｋＷ ウエハ温度 ２０℃ オーバエッチ量 ３０％ このような条件で絶縁層３のＲＩＥを行なうことによ
り、コンタクト孔６が形成される。なお、コンタクト孔
６に露出されたＳｉ基板１表面は、プラズマに照射され
たことにより、ダメージ層７を発生している。
とし、以下の条件でＲＩＥを行なう。 ＣＦ4 流量 ５０ｓｃｃｍ ＣＨＦ3 流量 ５０ｓｃｃｍ 圧 力 ０．１ｔｏｒｒ μ波パワー １．０ｋＷ ウエハ温度 ２０℃ オーバエッチ量 ３０％ このような条件で絶縁層３のＲＩＥを行なうことによ
り、コンタクト孔６が形成される。なお、コンタクト孔
６に露出されたＳｉ基板１表面は、プラズマに照射され
たことにより、ダメージ層７を発生している。
【００６２】図１Ａに示すように、ＲＩＥ処理を行なっ
たウエハを、図２Ｂに示すプラズマダウンフロー装置に
搬入し、アッシングとエッチングの同時処理を行なう。
図２Ｂにおいて、チャンバ２１は、アルミナセラミック
製の窓２３を介してμ波導入室２４に接している。μ波
導波管２５を伝達されたμ波は、μ波導入室２４から窓
２３を介してチャンバ２１内に導入される。なお、チャ
ンバ２１は図２Ａのチャンバと同様、バルブを介して排
気装置に接続され、内部を所望の真空度に排気すること
ができる。
たウエハを、図２Ｂに示すプラズマダウンフロー装置に
搬入し、アッシングとエッチングの同時処理を行なう。
図２Ｂにおいて、チャンバ２１は、アルミナセラミック
製の窓２３を介してμ波導入室２４に接している。μ波
導波管２５を伝達されたμ波は、μ波導入室２４から窓
２３を介してチャンバ２１内に導入される。なお、チャ
ンバ２１は図２Ａのチャンバと同様、バルブを介して排
気装置に接続され、内部を所望の真空度に排気すること
ができる。
【００６３】窓２３の下方には、アルミニウム製のパン
チングボード２２が配置され、窓２３との間にプラズマ
発生室２６を形成する。プラズマ発生室２６は、ガス導
入管２７に接続されている。ガス導入管２７から反応ガ
スを導入し、μ波を導入することにより、プラズマ発生
室２６内にプラズマを発生させることができる。
チングボード２２が配置され、窓２３との間にプラズマ
発生室２６を形成する。プラズマ発生室２６は、ガス導
入管２７に接続されている。ガス導入管２７から反応ガ
スを導入し、μ波を導入することにより、プラズマ発生
室２６内にプラズマを発生させることができる。
【００６４】パンチングボード２２下方には、温調装置
を備えたサセプタ２８が配置されている。サセプタ２８
上に被処理物１９を載置する。ガス配管２７からガスを
導入し、チャンバ２１内を所望の圧力としてプラズマ発
生室２６にプラズマを発生させると、プラズマ中の荷電
粒子はパンチングボード２２によって上部空間に閉じ込
められ、中性活性粒子のみがパンチングボード２２を通
過して被処理物１９上に到達する。このようにして、主
に中性活性粒子によるドライ処理を行なうことができ
る。
を備えたサセプタ２８が配置されている。サセプタ２８
上に被処理物１９を載置する。ガス配管２７からガスを
導入し、チャンバ２１内を所望の圧力としてプラズマ発
生室２６にプラズマを発生させると、プラズマ中の荷電
粒子はパンチングボード２２によって上部空間に閉じ込
められ、中性活性粒子のみがパンチングボード２２を通
過して被処理物１９上に到達する。このようにして、主
に中性活性粒子によるドライ処理を行なうことができ
る。
【００６５】図１Ａに示すＳｉ基板１を、図２Ｂに示す
チャンバ２１内に導入し、サセプタ２８上に載置して以
下の条件でアッシング／ライトエッチングのドライ処理
を行なった。
チャンバ２１内に導入し、サセプタ２８上に載置して以
下の条件でアッシング／ライトエッチングのドライ処理
を行なった。
【００６６】 Ｏ2 流量 ９５０ｓｃｃｍ ＣＦ4 流量 ５０ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 ８０℃
【００６７】このプラズマダウンフロー処理により、Ｏ
* ラジカルとＦ* ラジカルによるドライ処理が進行す
る。なお、この条件において、ＣＦ4 濃度は５体積％で
あり、ウエハ温度は８０℃である。したがって、上述の
予備実験からレジスト層４表面の弗素化した表面層９も
アッシングでき、Ｓｉ基板１表面のダメージ層７もエッ
チングできることが判る。
* ラジカルとＦ* ラジカルによるドライ処理が進行す
る。なお、この条件において、ＣＦ4 濃度は５体積％で
あり、ウエハ温度は８０℃である。したがって、上述の
予備実験からレジスト層４表面の弗素化した表面層９も
アッシングでき、Ｓｉ基板１表面のダメージ層７もエッ
チングできることが判る。
【００６８】レジスト膜４が完全に剥離できた時、コン
タクト孔６底部におけるＳｉ基板表面の削れ量は約１０
ｎｍ以下であった。Ｓｉ基板１表面のダメージ層７は、
完全に除去されたものと考えられる。また、コンタクト
孔６側壁における絶縁膜のエッチ量は測定限界以下であ
った。すなわち、コンタクト孔６の寸法精度は十分保た
れたものと考えられる。このプラズマダウンフロー処理
後のウエハ断面形状を図１Ｂに概略的に示す。
タクト孔６底部におけるＳｉ基板表面の削れ量は約１０
ｎｍ以下であった。Ｓｉ基板１表面のダメージ層７は、
完全に除去されたものと考えられる。また、コンタクト
孔６側壁における絶縁膜のエッチ量は測定限界以下であ
った。すなわち、コンタクト孔６の寸法精度は十分保た
れたものと考えられる。このプラズマダウンフロー処理
後のウエハ断面形状を図１Ｂに概略的に示す。
【００６９】本実施例によれば、コンタクト孔形成用の
開孔を有するレジストパターン作成後、２工程のドライ
処理により、表面ダメージ層を除去したコンタクト孔を
作成することができる。
開孔を有するレジストパターン作成後、２工程のドライ
処理により、表面ダメージ層を除去したコンタクト孔を
作成することができる。
【００７０】以下、本発明の他の実施例を説明する。前
述の実施例同様、図１Ａに示すように、ＲＩＥにより絶
縁層３にコンタクト孔を形成する。その後、ウエハを図
２Ｂに示すプラズマダウンフロー処理装置に搬入し、以
下の条件でアッシング／ライトエッチングのドライ処理
を行なった。
述の実施例同様、図１Ａに示すように、ＲＩＥにより絶
縁層３にコンタクト孔を形成する。その後、ウエハを図
２Ｂに示すプラズマダウンフロー処理装置に搬入し、以
下の条件でアッシング／ライトエッチングのドライ処理
を行なった。
【００７１】 Ｏ2 流量 ９７５ｓｃｃｍ ＣＦ4 流量 ２５ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 １００℃
【００７２】すなわち、ＣＦ4 濃度を２．５体積％に減
少させ、ウエハ温度を１００℃に上昇させた。このドラ
イ処理において、レジスト膜剥離が完全に行なわれた時
点でサンプルを取り出すと、コンタクト孔６底部のＳｉ
層の削れ量は５ｎｍであった。また、絶縁膜の側壁の拡
がりは測定限界以下であった。このように、ウエハ温度
ないしＣＦ4 濃度を制御することにより、Ｓｉのエッチ
ング量を制御することができる。
少させ、ウエハ温度を１００℃に上昇させた。このドラ
イ処理において、レジスト膜剥離が完全に行なわれた時
点でサンプルを取り出すと、コンタクト孔６底部のＳｉ
層の削れ量は５ｎｍであった。また、絶縁膜の側壁の拡
がりは測定限界以下であった。このように、ウエハ温度
ないしＣＦ4 濃度を制御することにより、Ｓｉのエッチ
ング量を制御することができる。
【００７３】なお、前述の実施例同様、図１Ａに示すコ
ンタクト孔を形成したサンプルを図２Ｂに示すプラズマ
ダウンフロー処理装置に搬入し、Ｏ2 ＋ＳＦ6 混合ガス
のドライ処理、Ｏ2 ＋ＮＦ3 のドライ処理も行なった。
これらの場合にも、弗素系ガスの濃度を３体積％以下に
制御することで、アッシングと同時にコンタクト孔底部
のＳｉ基板表面を所定量エッチングすることができる。
ンタクト孔を形成したサンプルを図２Ｂに示すプラズマ
ダウンフロー処理装置に搬入し、Ｏ2 ＋ＳＦ6 混合ガス
のドライ処理、Ｏ2 ＋ＮＦ3 のドライ処理も行なった。
これらの場合にも、弗素系ガスの濃度を３体積％以下に
制御することで、アッシングと同時にコンタクト孔底部
のＳｉ基板表面を所定量エッチングすることができる。
【００７４】ただし、ＳＦ6 ガスを用いた場合には、解
離率が高いため、ＳＦ6 濃度を非常に低い領域で制御す
る必要がある。プロセスマージンが狭いため、正確な制
御が必要である。
離率が高いため、ＳＦ6 濃度を非常に低い領域で制御す
る必要がある。プロセスマージンが狭いため、正確な制
御が必要である。
【００７５】ＮＦ3 ガスを用いた場合には、ＮＦ3 濃度
はＳＦ6 と同様に非常に低い領域で制御する必要があ
る。また、ＮＦ3 は毒性ガスであり、排ガス処理が必要
である。これらの点を考慮すると、ＳＦ6 、ＮＦ3 を用
いる場合よりもＣＦ4 を用いる方が半導体製造技術とし
て好適である。
はＳＦ6 と同様に非常に低い領域で制御する必要があ
る。また、ＮＦ3 は毒性ガスであり、排ガス処理が必要
である。これらの点を考慮すると、ＳＦ6 、ＮＦ3 を用
いる場合よりもＣＦ4 を用いる方が半導体製造技術とし
て好適である。
【００７６】なお、以上説明した実施例においては、ウ
エハ温度を一定としたが、前述の通りウエハ温度をアッ
シング／ライトエッチング処理の初期において高く、そ
の後低く変化させることもできる。
エハ温度を一定としたが、前述の通りウエハ温度をアッ
シング／ライトエッチング処理の初期において高く、そ
の後低く変化させることもできる。
【００７７】層間絶縁膜としては、ＳｉＯ2 の他、Ｂが
ドープされたボロシリケートガラス（ＢＳＧ）、Ｐがド
ープされたホスホシリケートガラス（ＰＳＧ）、ＢとＰ
がドープされたボロホスホシリケートガラス（ＢＰＳ
Ｇ）等が用いられる。ＳｉＯ2とこれらの不純物をドー
プしたＢＳＧ、ＰＳＧ、ＢＰＳＧ等のエッチング速度は
必ずしも同じではない。以下、ＢＰＳＧを例にとって説
明する。
ドープされたボロシリケートガラス（ＢＳＧ）、Ｐがド
ープされたホスホシリケートガラス（ＰＳＧ）、ＢとＰ
がドープされたボロホスホシリケートガラス（ＢＰＳ
Ｇ）等が用いられる。ＳｉＯ2とこれらの不純物をドー
プしたＢＳＧ、ＰＳＧ、ＢＰＳＧ等のエッチング速度は
必ずしも同じではない。以下、ＢＰＳＧを例にとって説
明する。
【００７８】たとえば、Ｓｉ基板上にＳｉＯ2 ／ＢＰＳ
Ｇ／ＳｉＯ2 の３層の層間絶縁膜を堆積し、その上にホ
トレジストパターンを形成し、この層間絶縁膜にコンタ
クト孔を形成した後、基板温度８０℃、Ｏ2 ガス９５体
積％、ＣＦ4 ガス５体積％の条件でレジストパターンの
アッシングとＳｉ層のライトエッチングを同時に行な
い、レジストパターンのアッシングが完了してからオー
バアッシングを行なった場合、図１５Ａに示すような形
状が得られた。
Ｇ／ＳｉＯ2 の３層の層間絶縁膜を堆積し、その上にホ
トレジストパターンを形成し、この層間絶縁膜にコンタ
クト孔を形成した後、基板温度８０℃、Ｏ2 ガス９５体
積％、ＣＦ4 ガス５体積％の条件でレジストパターンの
アッシングとＳｉ層のライトエッチングを同時に行な
い、レジストパターンのアッシングが完了してからオー
バアッシングを行なった場合、図１５Ａに示すような形
状が得られた。
【００７９】図１５Ａにおいて、Ｓｉ基板１の上にＳｉ
Ｏ2 層３１、ＢＰＳＧ層３２、ＳｉＯ2 層３３が積層さ
れ、コンタクト孔６が形成されている。上述の条件にお
けるアッシング／ライトエッチングにおいては、ＢＰＳ
Ｇのエッチング速度がＳｉＯ 2 のエッチング速度に較べ
て大きいため、ＢＰＳＧ層３２の側面はＳｉＯ2 層３
１、３３の側面よりも引き込んだ形状となっている。
Ｏ2 層３１、ＢＰＳＧ層３２、ＳｉＯ2 層３３が積層さ
れ、コンタクト孔６が形成されている。上述の条件にお
けるアッシング／ライトエッチングにおいては、ＢＰＳ
Ｇのエッチング速度がＳｉＯ 2 のエッチング速度に較べ
て大きいため、ＢＰＳＧ層３２の側面はＳｉＯ2 層３
１、３３の側面よりも引き込んだ形状となっている。
【００８０】コンタクト孔の開口後、厚いレジストパタ
ーンのアッシングとＳｉ表面層のライトエッチングを長
時間行なう場合、ＳｉＯ2 層とＢＰＳＧ層のエッチング
量の差が問題となってしまう。また、コンタクト孔側面
の凹凸のみでなく、コンタクト孔自身が大きくなってし
まうことも問題である。Ｓｉのエッチング速度と較べ、
ＳｉＯ2 とＢＰＳＧのエッチング速度が低ければ低いほ
ど、このような問題は生じない。
ーンのアッシングとＳｉ表面層のライトエッチングを長
時間行なう場合、ＳｉＯ2 層とＢＰＳＧ層のエッチング
量の差が問題となってしまう。また、コンタクト孔側面
の凹凸のみでなく、コンタクト孔自身が大きくなってし
まうことも問題である。Ｓｉのエッチング速度と較べ、
ＳｉＯ2 とＢＰＳＧのエッチング速度が低ければ低いほ
ど、このような問題は生じない。
【００８１】そこで、ＳｉＯ2 に対するＳｉのエッチン
グ速度比、ＢＰＳＧに対するＳｉのエッチング速度比を
高くするために、その温度依存性を調べた。図１５Ｂ
は、ＢＰＳＧに対するＳｉのエッチング速度比およびＳ
ｉＯ2 に対するＳｉのエッチング速度比が温度に対して
どのような依存性を有するかを調べた結果を示すグラフ
である。エッチング条件は、Ｏ2 ガス流量９０ｓｃｃ
ｍ、ＣＦ 4 ガス流量１００ｓｃｃｍ、圧力１ｔｏｒｒ、
μ波パワー１．４ｋＷの条件下で行なった。図中、横軸
はウエハ温度を℃で示し、縦軸はエッチング速度比を示
す。縦軸、横軸共にメモリはリニアスケールである。
グ速度比、ＢＰＳＧに対するＳｉのエッチング速度比を
高くするために、その温度依存性を調べた。図１５Ｂ
は、ＢＰＳＧに対するＳｉのエッチング速度比およびＳ
ｉＯ2 に対するＳｉのエッチング速度比が温度に対して
どのような依存性を有するかを調べた結果を示すグラフ
である。エッチング条件は、Ｏ2 ガス流量９０ｓｃｃ
ｍ、ＣＦ 4 ガス流量１００ｓｃｃｍ、圧力１ｔｏｒｒ、
μ波パワー１．４ｋＷの条件下で行なった。図中、横軸
はウエハ温度を℃で示し、縦軸はエッチング速度比を示
す。縦軸、横軸共にメモリはリニアスケールである。
【００８２】曲線ｒは、ＳｉＯ2 に対する多結晶Ｓｉの
エッチング速度比を示し、曲線ｓはＢＰＳＧに対する多
結晶Ｓｉのエッチング速度比を示す。曲線ｒは、１００
℃においてほぼ１（エッチング速度が等しい）である
が、温度を低くすれば次第にエッチング速度比は上が
り、２０℃では約２．３となっいる。
エッチング速度比を示し、曲線ｓはＢＰＳＧに対する多
結晶Ｓｉのエッチング速度比を示す。曲線ｒは、１００
℃においてほぼ１（エッチング速度が等しい）である
が、温度を低くすれば次第にエッチング速度比は上が
り、２０℃では約２．３となっいる。
【００８３】曲線ｓは１００℃では約０．２であり、Ｓ
ｉのエッチング速度よりもＢＰＳＧのエッチング速度の
方が数倍高いことを示している。しかしながら、温度を
低くしていくと、エッチング速度比は次第に上昇し、２
０℃ではエッチング速度比は約１．５まで上昇してい
る。
ｉのエッチング速度よりもＢＰＳＧのエッチング速度の
方が数倍高いことを示している。しかしながら、温度を
低くしていくと、エッチング速度比は次第に上昇し、２
０℃ではエッチング速度比は約１．５まで上昇してい
る。
【００８４】これらの結果から、Ｓｉ表面層のライトエ
ッチングにおいては、温度が低ければ低いほどＳｉＯ2
やＢＰＳＧの層間絶縁膜のサイドエッチングが少なく、
Ｓｉ表面層をライトエッチングしてもコンタクト孔の形
状に影響が少ないことが判る。しかしながら、２０℃の
温度では、Ｆ化したレジスト表面層は除去できない。
ッチングにおいては、温度が低ければ低いほどＳｉＯ2
やＢＰＳＧの層間絶縁膜のサイドエッチングが少なく、
Ｓｉ表面層をライトエッチングしてもコンタクト孔の形
状に影響が少ないことが判る。しかしながら、２０℃の
温度では、Ｆ化したレジスト表面層は除去できない。
【００８５】レジスト層表面のＦ化層を除去するために
は、５０℃以上の温度で必要最低限のみレジスト層のア
ッシングを行ない、Ｓｉ表面層のライトエッチングには
３０℃以下の温度でレジスト除去と同時にＳｉ表面層の
ライトエッチングを行なうことが好ましい。このような
プロセスによれば、ＢＰＳＧ等の層間絶縁膜のエッチン
グレートは抑えられ、Ｓｉ表面層のダメージ層のみを除
去することが可能となる。
は、５０℃以上の温度で必要最低限のみレジスト層のア
ッシングを行ない、Ｓｉ表面層のライトエッチングには
３０℃以下の温度でレジスト除去と同時にＳｉ表面層の
ライトエッチングを行なうことが好ましい。このような
プロセスによれば、ＢＰＳＧ等の層間絶縁膜のエッチン
グレートは抑えられ、Ｓｉ表面層のダメージ層のみを除
去することが可能となる。
【００８６】図１６Ａに示すように、Ｓｉ基板１表面上
に、厚さ約５００ｎｍのＳｉＯ2 層３１と厚さ約５００
ｎｍのＢＰＳＧ層３２を堆積し、その上にレジスト層４
を塗布した。レジスト層４を選択露光し、高不純物濃度
領域２に対応する開孔５を形成した。開孔５を有するレ
ジスト層４をエッチングマスクとし、その下のＢＰＳＧ
層３２、ＳｉＯ2 層３１を図２Ａに示すような平行平板
型ＲＩＥ装置を用い、以下の条件でエッチングした。
に、厚さ約５００ｎｍのＳｉＯ2 層３１と厚さ約５００
ｎｍのＢＰＳＧ層３２を堆積し、その上にレジスト層４
を塗布した。レジスト層４を選択露光し、高不純物濃度
領域２に対応する開孔５を形成した。開孔５を有するレ
ジスト層４をエッチングマスクとし、その下のＢＰＳＧ
層３２、ＳｉＯ2 層３１を図２Ａに示すような平行平板
型ＲＩＥ装置を用い、以下の条件でエッチングした。
【００８７】 ＣＦ４流量 ５０ｓｃｃｍ ＣＨＦ３流量 ５０ｓｃｃｍ 圧力 ０．１ｔｏｒｒ μ波パワー １．０ｋＷ チラー温度 ２０℃ オーバエッチ量 ３０％ なお、Ｓｉ基板はチラー（冷却器）を備えたサセプタ上
に密着配置され、チラー温度に冷却されている。
に密着配置され、チラー温度に冷却されている。
【００８８】このようなエッチングにより、ＢＰＳＧ層
３２、ＳｉＯ2 層３１にコンタクト孔６を形成した。こ
の際、高不純物濃度領域２の表面には、エッチングによ
りダメージ層７が発生する。なお、図１６Ａの構成は、
絶縁層がＢＰＳＧ層３２とＳｉＯ2 層３１の積層で形成
されている点を除けば、図１Ａに示す構成と同等であ
る。
３２、ＳｉＯ2 層３１にコンタクト孔６を形成した。こ
の際、高不純物濃度領域２の表面には、エッチングによ
りダメージ層７が発生する。なお、図１６Ａの構成は、
絶縁層がＢＰＳＧ層３２とＳｉＯ2 層３１の積層で形成
されている点を除けば、図１Ａに示す構成と同等であ
る。
【００８９】図１６Ａに示すサンプルを、加熱／冷却
し、アッシング／ライトエッチングのドライ処理を行な
うため、図１７Ａ、１７Ｂに示すようなドライ処理装置
を用いた。
し、アッシング／ライトエッチングのドライ処理を行な
うため、図１７Ａ、１７Ｂに示すようなドライ処理装置
を用いた。
【００９０】図１７Ａは、ドライ処理装置の全体構成を
概略的に示す。カセット室４１、４２はそれぞれウエハ
カセットを収納することができる。カセット室４１、４
２は搬送室４３にゲートバルブを介して接続可能であ
る。搬送室４３内には、搬送アーム４４が備えられてい
る。
概略的に示す。カセット室４１、４２はそれぞれウエハ
カセットを収納することができる。カセット室４１、４
２は搬送室４３にゲートバルブを介して接続可能であ
る。搬送室４３内には、搬送アーム４４が備えられてい
る。
【００９１】また、搬送室４３にはさらに加熱室４５、
ダウンフロー処理室４７がゲートバルブを介して接続さ
れている。加熱室４５内には加熱ステージ４６が設けら
れ、その上にウエハを載置して加熱することができる。
また、ダウンフロー処理室４７は、図１７Ｂに示すよう
な構成を有する。
ダウンフロー処理室４７がゲートバルブを介して接続さ
れている。加熱室４５内には加熱ステージ４６が設けら
れ、その上にウエハを載置して加熱することができる。
また、ダウンフロー処理室４７は、図１７Ｂに示すよう
な構成を有する。
【００９２】図１７Ｂに示すダウンフロー処理装置は、
図２Ｂに示すダウンフロー処理装置とほぼ同等の構成を
有するが、温度調整付きサセプタ２８はチラーを備え、
被処理物を冷却することができる。また、サセプタ２８
はリフトピン３５を有し、被処理物１９を図に示すよう
に中空状態で保持することができる。リフトピン３５を
下げれば、被処理物１９はサセプタ２８に密着し、チラ
ーによって冷却することができる。その他の点は、図２
Ｂに示すダウンフロー処理装置と同等である。
図２Ｂに示すダウンフロー処理装置とほぼ同等の構成を
有するが、温度調整付きサセプタ２８はチラーを備え、
被処理物を冷却することができる。また、サセプタ２８
はリフトピン３５を有し、被処理物１９を図に示すよう
に中空状態で保持することができる。リフトピン３５を
下げれば、被処理物１９はサセプタ２８に密着し、チラ
ーによって冷却することができる。その他の点は、図２
Ｂに示すダウンフロー処理装置と同等である。
【００９３】すなわち、図１７に示す処理装置は、加熱
ステージ４６によって被処理物を加熱することができ、
被処理物をリフトピンで持ち上げた状態では被処理物を
加熱された状態のまま保持することができ、リフトピン
を下げれば被処理物をチラーによって任意の温度に冷却
することができる。
ステージ４６によって被処理物を加熱することができ、
被処理物をリフトピンで持ち上げた状態では被処理物を
加熱された状態のまま保持することができ、リフトピン
を下げれば被処理物をチラーによって任意の温度に冷却
することができる。
【００９４】図１６Ａに示すサンプルを、図１７Ｂに示
す加熱ステージ４６上に載置し、１００℃に加熱した。
その後、サンプルをダウンフロー処理室４７に移送し、
リフトピン３５を上げた状態でその上に載置した。すな
わち、サンプルは加熱された状態で気相処理を受けるこ
とができる。
す加熱ステージ４６上に載置し、１００℃に加熱した。
その後、サンプルをダウンフロー処理室４７に移送し、
リフトピン３５を上げた状態でその上に載置した。すな
わち、サンプルは加熱された状態で気相処理を受けるこ
とができる。
【００９５】このようなサンプルに対し、以下のような
条件でＦ化層９の除去処理を行なった。 Ｏ2 流量 ９５０ｓｃｃｍ ＣＦ4 流量 ５０ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 ８０℃ 処理時間 ６秒 リフトピン３５を上げたまま気相処理することにより、
ウエハとサセプタ２８の熱絶縁が取れるため、ウエハの
冷却はほとんどされず、上記のウエハ温度を保ってい
た。この状態において、レジスト層表面のＦ化層を除去
した。
条件でＦ化層９の除去処理を行なった。 Ｏ2 流量 ９５０ｓｃｃｍ ＣＦ4 流量 ５０ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 ８０℃ 処理時間 ６秒 リフトピン３５を上げたまま気相処理することにより、
ウエハとサセプタ２８の熱絶縁が取れるため、ウエハの
冷却はほとんどされず、上記のウエハ温度を保ってい
た。この状態において、レジスト層表面のＦ化層を除去
した。
【００９６】図１６Ｂは、レジスト層表面のＦ化層を除
去した状態のサンプルを示す。レジスト層４表面のＦ化
層９は除去されているが、高不純物濃度領域２表面のダ
メージ層７はわずかしか除去されておらず、ＢＰＳＧ層
３２、ＳｉＯ2 ３１もほとんど変化を受けてない。
去した状態のサンプルを示す。レジスト層４表面のＦ化
層９は除去されているが、高不純物濃度領域２表面のダ
メージ層７はわずかしか除去されておらず、ＢＰＳＧ層
３２、ＳｉＯ2 ３１もほとんど変化を受けてない。
【００９７】次に、リフトピン３５を下ろし、図１６Ｂ
に示す状態のサンプルに密着させ、チラーによって冷却
した。サセプタとウエハが熱接触し、ウエハ温度は次第
に冷却された。ウエハ温度が３０℃以下に冷却されるま
で待ち、以下の条件でさらにアッシング／ライトエッチ
ングのドライ処理を行なった。
に示す状態のサンプルに密着させ、チラーによって冷却
した。サセプタとウエハが熱接触し、ウエハ温度は次第
に冷却された。ウエハ温度が３０℃以下に冷却されるま
で待ち、以下の条件でさらにアッシング／ライトエッチ
ングのドライ処理を行なった。
【００９８】 Ｏ2 流量 ９００ｓｃｃｍ ＣＦ4 流量 １００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 ２５℃ 以上の条件により、気相処理を行ない、Ｓｉ基板１表面
のダメージ層を１０ｎｍ除去した条件において、サンプ
ルの形状を確認した。
のダメージ層を１０ｎｍ除去した条件において、サンプ
ルの形状を確認した。
【００９９】図１６Ｃは、アッシング／ライトエッチン
グ処理後のサンプル形状を概略的に示す。ＳｉＯ2 層３
１の後退は観察できず、ＢＰＳＧ層３２のホール径の拡
がりも約３０ｎｍであることが判った。ダメージ層は数
ｎｍの深さであるため、１００ｎｍを除去できる条件下
においては、ほぼ完全に除去されている。
グ処理後のサンプル形状を概略的に示す。ＳｉＯ2 層３
１の後退は観察できず、ＢＰＳＧ層３２のホール径の拡
がりも約３０ｎｍであることが判った。ダメージ層は数
ｎｍの深さであるため、１００ｎｍを除去できる条件下
においては、ほぼ完全に除去されている。
【０１００】上述の２段階処理をせず、Ｆ化層除去の気
相処理条件と同一条件でＳｉ表面層が約１０ｎｍ除去で
きる条件で気相処理を行なうと、ＢＰＳＧ層３２のホー
ル径の拡がりは６０ｎｍ程度となる。すなわち、処理を
２段階に分け、後半の処理を冷却した状態で行なうこと
により、ＢＰＳＧ層のホール径の拡がりは約半分に減少
することが判る。
相処理条件と同一条件でＳｉ表面層が約１０ｎｍ除去で
きる条件で気相処理を行なうと、ＢＰＳＧ層３２のホー
ル径の拡がりは６０ｎｍ程度となる。すなわち、処理を
２段階に分け、後半の処理を冷却した状態で行なうこと
により、ＢＰＳＧ層のホール径の拡がりは約半分に減少
することが判る。
【０１０１】なお、本実施例においては、サンプルを図
１７Ｂに示す加熱ステージ４６で加熱後、ダウンフロー
処理室４７で連続的に気相処理したが、２段階の処理を
別々のチャンバで行なうこともできる。ただし、別々の
チャンバで行なうより同一チャンバで行なう方がコスト
的、時間的に有利である。
１７Ｂに示す加熱ステージ４６で加熱後、ダウンフロー
処理室４７で連続的に気相処理したが、２段階の処理を
別々のチャンバで行なうこともできる。ただし、別々の
チャンバで行なうより同一チャンバで行なう方がコスト
的、時間的に有利である。
【０１０２】また、本実施例においては、加熱ステージ
上でウエハを加熱し、ウエハ温度を上昇させたが、搬送
アーム上で加熱することもできる。また、搬送室または
ダウンフロー処理室内に加熱ランプを設け、ランプ加熱
を行なうこともできる。
上でウエハを加熱し、ウエハ温度を上昇させたが、搬送
アーム上で加熱することもできる。また、搬送室または
ダウンフロー処理室内に加熱ランプを設け、ランプ加熱
を行なうこともできる。
【０１０３】また、サセプタ２８を静電吸着サセプタと
すれば、密着性が向上し、冷却されるまでの時間がより
短時間で済む。静電吸着サセプタを用いずに、上述の処
理を行なった場合、リフトピンを下ろしてから３０℃以
下に達するまでに２０秒以上の時間が必要であった。静
電吸着サセプタを用いれば、約１０秒で３０℃以下とす
ることができる。
すれば、密着性が向上し、冷却されるまでの時間がより
短時間で済む。静電吸着サセプタを用いずに、上述の処
理を行なった場合、リフトピンを下ろしてから３０℃以
下に達するまでに２０秒以上の時間が必要であった。静
電吸着サセプタを用いれば、約１０秒で３０℃以下とす
ることができる。
【０１０４】上述の実施例においては、Ｆ化層の除去と
レジスト層のアッシングおよびＳｉ表面層のライトエッ
チングに共にＯ2 ＋ＣＦ4 の混合ガスを用いた。この場
合、Ｆ化層除去工程においても、Ｓｉ表面層のエッチン
グは生じる。Ｓｉ表面層のエッチングを実質的に生じさ
せることなく、レジスト表面のＦ化層のみを除去する方
が好ましい場合もある。
レジスト層のアッシングおよびＳｉ表面層のライトエッ
チングに共にＯ2 ＋ＣＦ4 の混合ガスを用いた。この場
合、Ｆ化層除去工程においても、Ｓｉ表面層のエッチン
グは生じる。Ｓｉ表面層のエッチングを実質的に生じさ
せることなく、レジスト表面のＦ化層のみを除去する方
が好ましい場合もある。
【０１０５】以下、Ｆ化層除去にＯ2 ＋Ｈ2 Ｏ混合ガス
を用いた場合を説明する。前述の実施例同様のサンプル
を作成し、図１６Ａに示すコンタクト孔の形を以下の条
件で行なった。
を用いた場合を説明する。前述の実施例同様のサンプル
を作成し、図１６Ａに示すコンタクト孔の形を以下の条
件で行なった。
【０１０６】 ＣＦ4 流量 ５０ｓｃｃｍ ＣＨＦ3 流量 ５０ｓｃｃｍ 圧 力 ０．１ｔｏｒｒ μ波パワー １．０ｋＷ チラー温度 ２０℃ オーバエッチ量 ２５％ ここで、オーバエッチ量が２５％とした以外は、図１６
Ａ−１６Ｃを参照して説明した前の実施例と同一条件で
ある。
Ａ−１６Ｃを参照して説明した前の実施例と同一条件で
ある。
【０１０７】その後、前述の実施例同様、サンプルを図
１７に示す気相処理装置に搬入し、加熱ステージ４６で
１３０℃まで加熱した。このように加熱したウエハをリ
フトピンを上げた２８上に載置した。この状態で、以下
の条件の気相処理を行なった。
１７に示す気相処理装置に搬入し、加熱ステージ４６で
１３０℃まで加熱した。このように加熱したウエハをリ
フトピンを上げた２８上に載置した。この状態で、以下
の条件の気相処理を行なった。
【０１０８】 Ｏ2 流量 ９００ｓｃｃｍ Ｈ2 Ｏ流量 １００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 １００℃ 処理時間 ２０秒
【０１０９】このＦ化層除去処理は、ＣＦ4 ガスを用い
ず、代わりにＨ2 Ｏガスを用いているため、Ｓｉ表面層
のエッチングは生じない。また、ウエハ温度、処理時間
は前の実施例よりもそれぞれ増加している。リフトピン
を上げたまま処理することで、ウエハとサセプタとの熱
絶縁が取れるため、ウエハの冷却はほとんどされず、上
述のウエハ温度を保っている。この状態において、レジ
スト層表面のＦ化層を除去した。
ず、代わりにＨ2 Ｏガスを用いているため、Ｓｉ表面層
のエッチングは生じない。また、ウエハ温度、処理時間
は前の実施例よりもそれぞれ増加している。リフトピン
を上げたまま処理することで、ウエハとサセプタとの熱
絶縁が取れるため、ウエハの冷却はほとんどされず、上
述のウエハ温度を保っている。この状態において、レジ
スト層表面のＦ化層を除去した。
【０１１０】レジスト層表面のＦ化層を除去した後、リ
フトピンを下ろし、サセプタとウエハの熱接触を取り、
チラーで３０℃以下にウエハが冷却されるまで待った。
その後、以下の条件で処理を行なった。
フトピンを下ろし、サセプタとウエハの熱接触を取り、
チラーで３０℃以下にウエハが冷却されるまで待った。
その後、以下の条件で処理を行なった。
【０１１１】 Ｏ2 流量 ９００ｓｃｃｍ ＣＦ4 流量 １００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 ２０℃ ここで、ウエハ温度は前の実施例よりも５℃さらに低く
冷却されている。
冷却されている。
【０１１２】Ｓｉ表面のダメージ層を１０ｎｍ除去した
条件において、ＳｉＯ2 層３１の後退はほとんどなく、
ＢＰＳＧ層３２のホール径の拡がりは３０ｎｍであるこ
とが判った。
条件において、ＳｉＯ2 層３１の後退はほとんどなく、
ＢＰＳＧ層３２のホール径の拡がりは３０ｎｍであるこ
とが判った。
【０１１３】なお、ウエハ温度１００℃でレジスト層表
面のＦ化層除去を行なった場合、リフトピンを下ろして
３０℃以下にするためには、２５秒以下の時間が必要で
あった。同一の条件で静電吸着サセプタを用いた場合に
は、１５秒で３０℃以下となる。
面のＦ化層除去を行なった場合、リフトピンを下ろして
３０℃以下にするためには、２５秒以下の時間が必要で
あった。同一の条件で静電吸着サセプタを用いた場合に
は、１５秒で３０℃以下となる。
【０１１４】このように、本実施例によっても、前の実
施例とほぼ同様の結果を得ることができることが判る。
Ｓｉを実質的にエッチングせず、レジスト層表面のＦ化
層を除去することのできるガスは、Ｏ2 ＋Ｈ2 Ｏに限ら
ない。
施例とほぼ同様の結果を得ることができることが判る。
Ｓｉを実質的にエッチングせず、レジスト層表面のＦ化
層を除去することのできるガスは、Ｏ2 ＋Ｈ2 Ｏに限ら
ない。
【０１１５】レジスト層表面のＦ化層除去に、Ｏ2 ＋Ｈ
2 Ｏ混合ガスの代わりにＯ2 ＋Ｎ2混合ガスを用いた場
合を以下に説明する。レジスト層表面のＦ化層除去を以
下の条件で行なった。
2 Ｏ混合ガスの代わりにＯ2 ＋Ｎ2混合ガスを用いた場
合を以下に説明する。レジスト層表面のＦ化層除去を以
下の条件で行なった。
【０１１６】 Ｏ2 流量 ９００ｓｃｃｍ Ｎ2 流量 １００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 １００℃ 処理時間 ３０秒 ここで、前の実施例と比較すると、Ｈ2 Ｏの代わりにＮ
2 を用い、処理時間は２０秒から３０秒に増加した。
2 を用い、処理時間は２０秒から３０秒に増加した。
【０１１７】上述の条件でレジスト層表面のＦ化層を除
去した後、リフトピンを下ろし、サセプタとウエハの熱
接触を取り、チラーによって３０℃以下に冷却されるま
で待ち、前の実施例と同様の条件でその後のアッシング
／ライトエッチングを行なった。
去した後、リフトピンを下ろし、サセプタとウエハの熱
接触を取り、チラーによって３０℃以下に冷却されるま
で待ち、前の実施例と同様の条件でその後のアッシング
／ライトエッチングを行なった。
【０１１８】これらの処理の結果、得られたサンプル
は、Ｓｉ表面層を１０ｎｍ除去した条件において、Ｓｉ
Ｏ2 層３１の後退はほとんどなく、ＢＰＳＧ層３２のホ
ール径の拡がりは３０ｎｍであることが判った。
は、Ｓｉ表面層を１０ｎｍ除去した条件において、Ｓｉ
Ｏ2 層３１の後退はほとんどなく、ＢＰＳＧ層３２のホ
ール径の拡がりは３０ｎｍであることが判った。
【０１１９】このように、Ｓｉ表面層をほとんどエッチ
ングせずにレジスト層表面のＦ化層を除去するには、Ｏ
2 とＨ2 ＯまたはＮ2 の混合ガスを用いることができ
る。以上２つの実施例においては、ウエハを初め加熱
し、その後冷却して初めにレジスト層表面のＦ化層を除
去し、その後レジストのアッシングと共にＳｉ表面層の
除去を行なった。
ングせずにレジスト層表面のＦ化層を除去するには、Ｏ
2 とＨ2 ＯまたはＮ2 の混合ガスを用いることができ
る。以上２つの実施例においては、ウエハを初め加熱
し、その後冷却して初めにレジスト層表面のＦ化層を除
去し、その後レジストのアッシングと共にＳｉ表面層の
除去を行なった。
【０１２０】なお、Ｓｉ表面層の除去とレジスト表面の
Ｆ化層の除去は順序を入れ換えることも可能である。こ
のような場合は、リフトピンを設け、ヒータを備えたサ
セプタを用いることが便利である。
Ｆ化層の除去は順序を入れ換えることも可能である。こ
のような場合は、リフトピンを設け、ヒータを備えたサ
セプタを用いることが便利である。
【０１２１】まず、前述の２段階処理の実施例と同様の
サンプルを作成した。次に、Ｆ化層除去にＯ2 ＋Ｈ2 Ｏ
を用いた２段階処理の実施例と同様の条件で層間絶縁膜
にコンタクト孔を形成した。
サンプルを作成した。次に、Ｆ化層除去にＯ2 ＋Ｈ2 Ｏ
を用いた２段階処理の実施例と同様の条件で層間絶縁膜
にコンタクト孔を形成した。
【０１２２】コンタクト孔形成後、サンプルをリフトピ
ンを上げた状態の図１７のダウンフロー処理装置に搬入
し、最初に以下の条件でＳｉ表面層の除去を行なった。
なお、サセプタはヒータを備えたものとする。
ンを上げた状態の図１７のダウンフロー処理装置に搬入
し、最初に以下の条件でＳｉ表面層の除去を行なった。
なお、サセプタはヒータを備えたものとする。
【０１２３】 Ｏ2 流量 ９００ｓｃｃｍ ＣＦ4 流量 １００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 ２０℃ エッチング時間 ３０秒 この処理においては、ウエハ温度が２０℃に保たれてい
るため、Ｓｉ表面層の除去は行なえるが、レジスト層表
面のＦ化層の除去は行なえない。
るため、Ｓｉ表面層の除去は行なえるが、レジスト層表
面のＦ化層の除去は行なえない。
【０１２４】次に、リフトピンを下げ、ウエハをヒータ
で１８０℃まで加熱し、以下の条件でレジスト層除去ア
ッシング処理を行なった。 Ｏ2 流量 ９００ｓｃｃｍ Ｈ2 Ｏ流量 １００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 １８０℃ 処理時間 ３０秒 なお、このレジストアッシング工程で用いるガス（Ｏ2
＋Ｈ2 Ｏ）は、ＳｉもＳｉＯ2 もＢＰＳＧもエッチング
しない。
で１８０℃まで加熱し、以下の条件でレジスト層除去ア
ッシング処理を行なった。 Ｏ2 流量 ９００ｓｃｃｍ Ｈ2 Ｏ流量 １００ｓｃｃｍ 圧 力 １．０ｔｏｒｒ μ波パワー １．４ｋＷ ウエハ温度 １８０℃ 処理時間 ３０秒 なお、このレジストアッシング工程で用いるガス（Ｏ2
＋Ｈ2 Ｏ）は、ＳｉもＳｉＯ2 もＢＰＳＧもエッチング
しない。
【０１２５】以上説明した２段階処理によっては、シリ
コン表面層の除去と共に、レジスト層のアッシングを行
なうことができた。シリコンのダメージ層を１０ｎｍ除
去した条件において、ＳｉＯ2 層３１の後退はほんどな
く、ＢＰＳＧ層３２のホール径の拡がりは２０ｎｍであ
ることが判った。
コン表面層の除去と共に、レジスト層のアッシングを行
なうことができた。シリコンのダメージ層を１０ｎｍ除
去した条件において、ＳｉＯ2 層３１の後退はほんどな
く、ＢＰＳＧ層３２のホール径の拡がりは２０ｎｍであ
ることが判った。
【０１２６】この処理によっても、同一チャンバ内で温
度を変化させることにより、レジスト層のアッシングと
Ｓｉ表面層除去を行なうことができた。なお、本実施例
の場合は、チャンバ内に加熱用ランプを設け、リフトピ
ンで持ち上げたウエハを加熱することや、外部で加熱し
てリフトピン上に載置することも有効である。ウエハ温
度や気相処理条件を同一に保てばほぼ同様の結果が得ら
れるであろう。
度を変化させることにより、レジスト層のアッシングと
Ｓｉ表面層除去を行なうことができた。なお、本実施例
の場合は、チャンバ内に加熱用ランプを設け、リフトピ
ンで持ち上げたウエハを加熱することや、外部で加熱し
てリフトピン上に載置することも有効である。ウエハ温
度や気相処理条件を同一に保てばほぼ同様の結果が得ら
れるであろう。
【０１２７】また、Ｓｉ表面層の除去とアッシングを同
時に行なう気相処理において、Ｏ2＋ＣＦ4 混合ガスを
用いる場合を説明したが、Ｏ2 ＋ＳＦ6 やＯ2 ＋ＮＦ3
を用いることもできる。第１処理を高温で行ない、第２
処理を低温で行なうことも、第１処理を低温で行ない、
第２処理を高温で行なうことも可能である。
時に行なう気相処理において、Ｏ2＋ＣＦ4 混合ガスを
用いる場合を説明したが、Ｏ2 ＋ＳＦ6 やＯ2 ＋ＮＦ3
を用いることもできる。第１処理を高温で行ない、第２
処理を低温で行なうことも、第１処理を低温で行ない、
第２処理を高温で行なうことも可能である。
【０１２８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
本発明はこれらに制限されるものではない。例えば、種
々の変更、改良、組み合わせ等が可能なことは当業者に
自明であろう。
【０１２９】
【発明の効果】以上説明したように、本発明によれば、
コンタクト孔形成後、半導体表面のダメージ層とレジス
ト膜とを同一工程で除去することができる。このため、
半導体装置の製造工程が簡略化でき、製造コストを低減
することが可能となる。
コンタクト孔形成後、半導体表面のダメージ層とレジス
ト膜とを同一工程で除去することができる。このため、
半導体装置の製造工程が簡略化でき、製造コストを低減
することが可能となる。
【図１】本発明の実施例による半導体装置の製造方法を
説明するための概略断面図である。
説明するための概略断面図である。
【図２】本発明の実施例による製造方法を実施するため
に用いるプラズマ処理装置を示す概略断面図である。
に用いるプラズマ処理装置を示す概略断面図である。
【図３】従来の技術によるコンタクト孔形成工程を説明
するための概略断面図である。
するための概略断面図である。
【図４】従来の技術によるコンタクト孔形成工程を説明
するための概略断面図である。
するための概略断面図である。
【図５】アッシングの実験結果を示すグラフである。
【図６】アッシングの実験結果を示すグラフである。
【図７】アッシングの実験結果を示すグラフである。
【図８】アッシングの実験結果を示すグラフである。
【図９】アッシングにおける他の材料のエッチング速度
を示すグラフである。
を示すグラフである。
【図１０】アッシング速度の温度依存性を示すグラフで
ある。
ある。
【図１１】アッシング／エッチング選択性の温度依存性
を示すグラフである。
を示すグラフである。
【図１２】エッチング速度のＣＦ4 濃度依存性を示すグ
ラフである。
ラフである。
【図１３】選択性のＣＦ4 濃度依存性を示すグラフであ
る。
る。
【図１４】アッシング開始遅れ時間のＣＦ4 濃度依存性
を示すグラフである。
を示すグラフである。
【図１５】ＳｉＯ2 とＢＰＳＧに対するＳｉのエッチン
グ選択性を説明するための概略断面図およびグラフであ
る。
グ選択性を説明するための概略断面図およびグラフであ
る。
【図１６】本発明の他の実施例による半導体装置の製造
方法を説明するための概略断面図である。
方法を説明するための概略断面図である。
【図１７】本発明の実施例による製造方法を実施するた
めに用いる気相処理装置を示す概略平面および概略断面
図である。
めに用いる気相処理装置を示す概略平面および概略断面
図である。
【図１８】本発明の他の実施例による半導体装置の製造
方法を説明するための概略断面図である。
方法を説明するための概略断面図である。
１ Ｓｉ基板 ２ 高不純物濃度領域 ３ ＳｉＯ2 絶縁層 ４ レジストパターン ５ 開孔 ６ コンタクト孔 ７ ダメージ層 ９ 表面層 ２１ チャンバ ２２ パンチングボード ２３ 窓 ２４ μ波導入室 ２５ μ波導波管 ２６ プラズマ発生室 ２７ ガス導入口 ２８ 温度調整付サセプタ ３１ ＳｉＯ2 層 ３２ ＢＰＳＧ層 ３３ ＳｉＯ2 層 ３５ リフトピン ４１、４２ カセット室 ４３ 搬送室 ４４ 搬送アーム ４５ 加熱室 ４６ 加熱ステージ ４７ ダウンフロー処理室
Claims (31)
- 【請求項１】 シリコン基板上に絶縁膜を形成する工程
と、 前記絶縁膜上にレジストパターンを形成するマスク工程
と、 前記レジストパターンをエッチングマスクとして絶縁膜
をエッチングし、シリコン基板の表面を露出するエッチ
工程と、 前記レジストパターンのアッシングと前記露出したシリ
コン基板の表面層のエッチングを同時に行なうアッシン
グ／エッチング工程とを含む半導体装置の製造方法。 - 【請求項２】 前記エッチ工程は弗素を含むガスを用い
たドライエッチ工程を含む請求項１記載の半導体装置の
製造方法。 - 【請求項３】 前記弗素を含むガスはフロロカーボンを
含むガスである請求項２記載の半導体装置の製造方法。 - 【請求項４】 前記アッシング／エッチング工程は、酸
素と弗素を含むガスを用い、少なくとも初期にシリコン
基板を約４０℃以上に加熱して行なう請求項２または３
記載の半導体装置の製造方法。 - 【請求項５】 前記酸素と弗素を含むガスはＯ2 とＣＦ
4 を含むガスである請求項４記載の半導体装置の製造方
法。 - 【請求項６】 前記加熱は５０〜２００℃の範囲内の温
度へ加熱することを含む請求項４ないし５記載の半導体
装置の製造方法。 - 【請求項７】 前記加熱は５０〜１００℃の範囲内の温
度へ加熱することを含む請求項６記載の半導体装置の製
造方法。 - 【請求項８】 前記ＣＦ4 の流量のＣＦ4 ＋Ｏ2 の流量
に対する流量比は約１〜８体積％である請求項５〜７の
いずれかに記載の半導体装置の製造方法。 - 【請求項９】 前記流量比は約２．５〜５体積％である
請求項８記載の半導体装置の製造方法。 - 【請求項１０】 前記アッシング／エッチング工程は、
約５０℃以上の初期加熱後、シリコン基板の温度を低下
させる工程を含む請求項４〜９のいずれかに記載の半導
体装置の製造方法。 - 【請求項１１】 前記アッシング／エッチング工程は、
基板温度を約５０℃以上の温度で主としてレジストパタ
ーンの弗素化層をアッシングする工程と、その後、基板
温度を約３０℃以下に冷却してレジストパターンのアッ
シングと露出したシリコン基板表面層のエッチングを同
時に行なう工程とを含む請求項１０記載の半導体装置の
製造方法。 - 【請求項１２】 前記アッシング／エッチング工程を同
一処理室内で行なう請求項１１記載の半導体装置の製造
方法。 - 【請求項１３】 前記アッシング／エッチング工程は、
プラズマダウンフローで行なう請求項１〜１２のいずれ
かに記載の半導体装置の製造方法。 - 【請求項１４】 前記アッシング／エッチング工程は、
静電吸着サセプタを用いて行なう請求項１〜１３のいず
れかに記載の半導体装置の製造方法。 - 【請求項１５】 （ａ）シリコン基板上に絶縁膜を形成
する工程と、 （ｂ）前記絶縁膜上にレジスト膜を塗布し、露光現像し
てレジストパターンを形成する工程と、 （ｃ）前記レジストパターンをマスクとして絶縁膜をエ
ッチングし、コンタクト孔を形成する工程と、 （ｄ）基板温度を５０℃以上に加熱し、レジストパター
ンをアッシングする工程と、 （ｅ）その後、基板温度を３０℃以下に冷却し、レジス
トパターンのアッシングと前記コンタクト孔底面のシリ
コン表面層のエッチングを同時に行なう工程とを含む半
導体装置の製造方法。 - 【請求項１６】 前記工程（ｄ）と（ｅ）は共にＯ2 と
ＣＦ4 を含むガスを用いて行なう請求項１５記載の半導
体装置の製造方法。 - 【請求項１７】 前記工程（ｄ）は、全ガス流量に対す
るＣＦ4 のガス流量を５％以内にして行なう請求項１６
記載の半導体装置の製造方法。 - 【請求項１８】 前記工程（ｄ）は、Ｏ2 とＨ2 Ｏを含
むガス、またはＯ2とＮ2 を含むガスを用いて行なう請
求項１５記載の半導体装置の製造方法。 - 【請求項１９】 前記工程（ｄ）は、気相処理室外でシ
リコン基板を加熱し、その後気相処理室内にシリコン基
板を搬入して行なう請求項１５〜１８のいずれかに記載
の半導体装置の製造方法。 - 【請求項２０】 前記工程（ｄ）は、ランプ加熱により
シリコン基板を加熱して行なう請求項１５〜１８のいず
れかに記載の半導体装置の製造方法。 - 【請求項２１】 前記工程（ｄ）と工程（ｅ）は冷却ス
テージと被処理物を冷却ステージから持ち上げる持上手
段を有するサセプタを用い行ない、工程（ｄ）はシリコ
ン基板を持上手段によって持ち上げて行ない、工程
（ｅ）はシリコン基板を冷却ステージに熱接触させて行
なう請求項１５〜２０のいずれかに記載の半導体装置の
製造方法。 - 【請求項２２】 （ａ）シリコン基板上に絶縁膜を形成
する工程と、 （ｂ）前記絶縁膜上にレジスト膜を塗布し、露光現像し
てレジストパターンを形成する工程と、 （ｃ）前記レジストパターンをマスクとして絶縁膜をエ
ッチングし、コンタクト孔を形成する工程と、 （ｆ）シリコン基板温度を３０℃以下に保って、前記コ
ンタクト孔底面のシリコン表面層をエッチングするエッ
チング工程と、 （ｇ）その後、シリコン基板温度を５０℃以上に上げ、
レジストパターンのアッシングを行なう工程とを含む半
導体装置の製造方法。 - 【請求項２３】 前記工程（ｇ）はシリコン基板温度を
１５０℃以上に上げて行なう請求項２２記載の半導体装
置の製造方法。 - 【請求項２４】 前記工程（ｆ）と工程（ｇ）はと同一
処理室内で行なう請求項２２または２３記載の半導体装
置の製造方法。 - 【請求項２５】 前記工程（ｆ）は、Ｏ2 とＣＦ4 を含
むガスを用いて行ない、前記工程（ｇ）はＯ2 とＨ2 Ｏ
を含むガス、またはＯ2 とＮ2 を含むガスを用いて行な
う請求項２２〜２４のいずれかに記載の半導体装置の製
造方法。 - 【請求項２６】 前記工程（ｇ）は、ランプ加熱により
シリコン基板を加熱して行なう請求項２２〜２５のいず
れかに記載の半導体装置の製造方法。 - 【請求項２７】 前記工程（ｆ）と工程（ｇ）は冷却ス
テージと被処理物を冷却ステージから持ち上げる持上手
段を有するサセプタを用いて行ない、工程（ｆ）はシリ
コン基板を冷却ステージに熱接触させて行ない、工程
（ｇ）はシリコン基板を持上手段により持ち上げ、加熱
して行なう請求項２２〜２６のいずれかに記載の半導体
装置の製造方法。 - 【請求項２８】 前記工程（ｆ）と工程（ｇ）は、加熱
ステージと被処理物を加熱ステージから持ち上げる持上
手段を有するサセプタを用いて行ない、前記工程（ｆ）
はシリコン基板を持上手段によって持ち上げて行ない、
前記工程（ｇ）は持上手段を下ろし、加熱ステージとシ
リコン基板を熱接触させて行なう請求項２２〜２６のい
ずれかに記載の半導体装置の製造方法。 - 【請求項２９】 前記工程（ｄ）および工程（ｅ）、ま
たは工程（ｆ）および工程（ｇ）は、プラズマダウンフ
ローで行なう請求項１５〜２８のいずれかに記載の半導
体装置の製造方法。 - 【請求項３０】 前記工程（ｃ）は、フロロカーボンを
含むガスを用いて行なう請求項１５〜２９のいずれかに
記載の半導体装置の製造方法。 - 【請求項３１】 前記工程（ｄ）および工程（ｅ）、ま
たは工程（ｆ）および工程（ｇ）は、静電吸着サセプタ
を用いて行なう請求項１５〜２９のいずれかに記載の半
導体装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19963994A JP3529849B2 (ja) | 1994-05-23 | 1994-08-24 | 半導体装置の製造方法 |
| US08/410,515 US5681780A (en) | 1994-05-23 | 1995-03-24 | Manufacture of semiconductor device with ashing and etching |
| KR1019950006552A KR0170557B1 (ko) | 1994-05-23 | 1995-03-27 | 애싱과 에칭을 포함한 반도체장치의 제조방법 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10850894 | 1994-05-23 | ||
| JP6-108508 | 1994-05-23 | ||
| JP19963994A JP3529849B2 (ja) | 1994-05-23 | 1994-08-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0845912A true JPH0845912A (ja) | 1996-02-16 |
| JP3529849B2 JP3529849B2 (ja) | 2004-05-24 |
Family
ID=26448370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19963994A Expired - Lifetime JP3529849B2 (ja) | 1994-05-23 | 1994-08-24 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5681780A (ja) |
| JP (1) | JP3529849B2 (ja) |
| KR (1) | KR0170557B1 (ja) |
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| KR950034548A (ko) | 1995-12-28 |
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| Date | Code | Title | Description |
|---|---|---|---|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080305 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090305 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100305 Year of fee payment: 6 |
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| S531 | Written request for registration of change of domicile |
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| S533 | Written request for registration of change of name |
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