KR0170557B1 - 애싱과 에칭을 포함한 반도체장치의 제조방법 - Google Patents

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Abstract

반도체장치의 제조방법은 실리콘기판상에 절연막을 형성하는 단계, 절연막상에 레지스트패턴을 형성하는 단계, 레지스트패턴을 에칭마스크로 하여 절연막을 에칭하여 실리콘기판 표면을 노광하는 단계, 및 레지스트패턴의 애싱과 노광된 실리콘기판 표면에의 표면층의 에칭을 동시에 행하는 단계를 포함한다. 애싱/에칭단계는 먼저 고온 또는 약 40℃로 하고나서 저온으로 행할수도 있다.

Description

애싱과 에칭공정을 포함한 반도체장치의 제조방법
제1a도 및 제1b도는 본 발명의 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 개략단면도.
제2도 및 제3도는 본 발명의 실시예에 의한 제조방법을 실시하기 위하여 사용되는 플라즈마 다운-플로우(down-flow)장치의 개략단면도.
제4a도 및 제4b도는 종래의 기술에 의한 콘택트 홀(contact hole)형성공정을 설명하기 위한 개략단면도.
제5도 내지 제8도는 애싱의 실험결과를 나타낸 그래프.
제9도는 애싱중에 다른 재료의 애싱속도를 나타낸 그래프.
제10도는 애싱속도의 온도의존성을 나타낸 그래프.
제11도는 애싱 대 에칭의 선택비의 온도의존성을 나타낸 그래프.
제12도는 에칭속도의 CF4농도의존성을 나타낸 그래프.
제13도는 애싱 대 에칭의 선택비의 CF4농도의존성을 나타낸 그래프.
제14도는 애싱 개시 지연시간의 CF4농도의존성을 나타낸 그래프.
제15a도 및 제15b도는 SiO2와 BPSG에 대한 Si의 에칭비를 설명하기 위한 개략단면도 및 그래프.
제16a도 내지 제16c도는 본 발명의 다른 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 개략단면도.
제17a도 및 제17b도는 본 발명의 실시예에 의한 제조방법을 실시하기 위하여 사용되는 기상처리장치의 개략평면도 및 개략단면도.
제18a도 내지 제18c도는 본 발명의 또 다른 실시예에 의한 반도체장치의 제조방법을 설명하기 위한 개략단면도.
본 발명은 반도체장치의 제조방법에 관한 것으로서 , 특히 절연막을 관통하여 반도체기판 표면에 도달하는 콘택트 홀의 형성공정을 포함하는 반도체장치의 제조방법에 관한 것이다.
Si등의 반도체기판중에 트랜지스터와 레지스터등의 활성영역을 형성한 후, 반도체기판상에 배선을 형성하는 경우, 통상적으로는 반도체기판 표면을 절연막으로 피복하고, 절연막중에 활성영역의 전극접촉영역에 도달하는 콘택트 홀을 형성하여, 절연막상에 배선층을 형성한다.
콘택트 홀의 형성시, 통상적으로 절연막상에 레지스트패턴을 형성하고, 이 레지스트패턴을 에칭마스크로 하여 절연막을 에칭한다.
콘택트 홀의 치수를 고정도(高精度)로 하기 위하여는, CF4+CHF3가스 등의 플루오로카본 가스를 사용한 반응성이온에칭(RIE)등의 이방성에칭을 사용하는 것이 많다.
콘택트 홀의 형성후, 불필요한 레지스트를, 예를들면 산소함유 플라즈마로 애싱하여 제거한다. 드라이에칭과 애싱처리를 사용하는 경우에는, 이들 처리가 드라이처리이기 때문에 양호한 처리가 보장된다.
콘택트 홀을 드라이에칭으로 형성하면, 노출한 반도체기판 표면에는 플라즈마 노광에 의해 수 nm정도의 얇은 데미지(damage)층이 형성된다. 배선층이 데미지층을 접촉하는 경우, 접촉저항이 증가하거나 다른 저해효과가 발생할 수도 있다.
따라서, 애싱처리전에, 반도체기판 표면의 반도체 데미지층을 제거하는 광 에칭이 행해진다. 광 에칭이 데미지층을 제거하더라도, 콘택트 홀의 치수를 변화시키지 않기 위하여 절연막을 가능한 적게 에칭하는 것이 바람직하다. 일반적으로, 광 에칭은 CF4와 O2의 혼합 가스를 사용한 플라즈마 다운-플로우 에칭으로 행해진다. 레지스트 표면은 그 표면이 절연막의 RIE에 의해 불소화 되기 때문에, 이 플라즈마 다운-플로우 에칭으로 제거되지 않는다. 그러므로, 데미지층에 대한 애싱공정외에 에칭공정이 필요하다.
상술한 바와같이, 반도체기판상의 절연막을 불소함유가스로 에칭하고 레지스트패턴을 에칭마스크로 하여 콘택트 홀을 형성하면, 데미지층이 반도체표면에 형성된다. 데미지층과 레지스트패턴을 별개의 공정으로 제거하는 것이 필요하였다.
본 발명의 목적은 절연막을 패터닝하고 콘택트 홀을 형성하는 공정이 간단화 된 반도체장치의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 절연막에 콘택트 홀을 형성한 후에, 반도체표면의 데미지층과 절연막상의 레지스트패턴을 효을적으로 제거하여 양호한 접촉을 형성할 수 있는 반도체장치의 제조방법을 제거하는 데 있다.
본 발명의 한 양상에 의하면, 실리콘기판상에 절연막을 형성하는 단계, 절연막상에 레지스트패턴을 형성하는 단계, 레지스트패턴을 에칭마스크로 하여 절연막을 에칭한 후, 실리콘기판표면을 노광하는 단계, 및 레지스트패턴을 애싱하고, 동시에 노출한 실리콘기판의 표면층을 에칭하는 단계를 포함하는 반도체장치의 제조방법이 제공되어 있다.
본 발명의 다른 양상에 의하면, 실리콘기판상에 절연막을 형성하는 단계, 절연막상에 레지스트막을 도포하여 노광현상한 후 레지스트패턴을 형성하는 단계, 레지트패턴을 마스크로하여 절연막을 에칭한 후 콘택트 홀을 형성하는 단계, 기판온도를 50℃이상으로 상승시켜서 레지스트패턴을 부분적으로 애싱하는 단계 , 기판온도를 30℃이하로 낮춘후 레지스트패턴의 애싱과 콘택 트 홀의 저면의 실리콘 표면층의 에칭을 전부 동시에 행하는 단계를 포함하는 반도체장치의 제조방법이 제공되어 있다.
본 발명의 또 다른 양상에 의하면, 실리콘기판상에 절연막을 형성하는 단계, 절연막상에 레지스트막을 도포하여 노광 현상한 후 레지스트패턴을 형성하는 단계, 레지스트패턴을 마스크로하여 절연막을 에칭한 후, 콘택트 홀을 형성하는 단계 , 실리콘 기판온도를 30℃이하로 유지하면서 콘택트 홀의 저면의 실리콘 표면층을 에칭하는 단계, 및 그 후에 실리콘 기판온도를 50℃이상으로 상승시켜 레지스트패턴을 애싱하는 단계를 포함하는 반도체장치의 제조방법이 제공되어 있다.
플루오로카본 등의 불소함유가스를 사용하여 에칭공정을 한 후 레지스트의 표면은 변질되고, 변질된 표면층은 통상의 애싱으로 제거될 수가 없다.
그러나, 기판온도를 40℃이상으로 가열하고 산소 및 불소함유가스를 사용하여 애싱/에칭을 행하면, 변질된 레지스트표면층을 제거할 수가 있다.
반도체장치의 제조공정은 콘택트 홀의 형성에 사용된 레지스트패턴을 애싱하고, 동시에 실리콘 기판표면에 데미지층을 에칭함으로써 간단화 될 수가 있다. 애싱을 행 할때 데미지층을 동시에 제거하기 때문에 양호한 접촉을 얻을 수가 있다.
예를들면, O2와 CF4함유가스를 사용할 수도 있다. 온도는 바람직하게 50∼200℃의 범위내로 가열된다. 온도를 50℃이상으로 상승시키면, 변질된 층을 제거하는 애싱개시 지연시간은 작게된다. 온도를 200℃이상으로 상승시키는 경우에는, 레지스트층에 의한 오염이 문제가 된다.
CF4+O2의 혼합가스를 사용하는 경우, CF4유량 대 전체유량의 비를 약 1∼8체적%, 바람직하게는 약 2.5∼5체적%로 하면, 레지스트 애싱 대 SiO2에칭의 선택비를 상승시킬 수가 있다.
변질된 레지스트층을 50℃이상의 온도에서 제거한 후, 나머지 애싱/에칭공정을 보다 낮은 온도에서 행할 수가 있다. 또한, 레지스트 애싱 대 SiO2에칭의 선택비는 온도를 낮춤으로써 상승시킬 수도 있다.
절연막이 에칭특성이 다른 2개 이상의 층의 라미네이트인 경우, Si 대 절연막의 에칭비를 상승시켜서 양호한 패턴이 보장된다. 또한, 가스를 교환하여 에칭제어를 용이하게 하는 것도 가능하다. 예를들면, O2+N2또는 O2+H2O를 사용하면, 애싱을 행하더라도, 에칭은 행해지지 않는다.
실리콘 표면층은 30℃이하의 온도에서 선택적으로 에칭될 수가 있다. 실리콘 표면층을 에칭한 후, 기판온도를 50℃이상으로 상승시키면, 변질된 레지스트층과 레지스트층은 실리콘과 절연막에 대한 선택비를 향상시켜 선택적으로 에칭될 수가 있다.
본 발명의 실시예를 설명하기전에, 먼저 종래의 기술을 개략적으로 설명한다.
제4a도에 도시한 바와같이, Si기판 51상엔 SiO2막 53을 형성한다. 절연막 53상에 레지스트막 54를 도포하고 노광현상하여 콘택트 홀용의 개구 54를 형성한다.
개구 55를 갖는 레지스트막 54를 에칭마스크로 하여, 절연막 53중에 CF4+CHF3등의 불소함유가스를 사용한 반응성 이온에칭(RIE)에 의해 콘택트 홀 56을 형성한다.
콘택트 홀 56을 RIE에 의해 콘택트 홀 56을 형성하는 경우, Si기판 51의 표면을 플라즈마에 노광하여 표면 데미지층 57을 형성한다.
데미지층 57을 제거함이 없이 전기 접촉을 하는 경우, 전기 접촉특성이 저하된다.
데미지층 57과 레지스트막 54를 동시에 제거하고자 하여, 이하의 조건으로 드라이 처리를 행한다.
O2유량 : 800sccm
CF4유량 : 200 sccm
압력 : 1.0torr
마이크로파 전력 : 1.5kW
웨이퍼온도 : 25℃
O2는 레지스트층 54를 애싱하기 위하여 필요한 성분이고, CF4는 Si기판 51상의 데미지층 57을 제거하기 위하여 필요한 성분이다.
제4b도는 이러한 드라이처리를 행한 후의 웨이퍼의 개략 단면도이다. Si기판표면의 데미지층 57은 제거되어 있다.
개구 55의 측벽에의 레지스트막 54를 애싱으로 제거하였더라도, 레지스트막 54의 표면층 59는 애싱됨이 없이 잔류되었다.
레지스트막 54의 표면층 59가 잔류되는 이유는 절연막 54를 RIE로 처리할 때 레지스트막 54의 표면이 불소화되는 것으로 고려될 수가 있다. 개구 55의 측벽의 레지스트막을 애싱으로 제거하였기 때문에, 표면층 59가 없는 경우에, 레지스트막 54를 전부 제거할 수 있다.
그러나, 불소화된 표면층 59의 존재로 인해, 데미지층 57과 레지스트마스크 54를 동시에 제거할 수 없는 것으로 고려된다.
본 발명자는 Si기판표면의 데미지층을 제거하고, 동시에 레지스트패턴을 애싱할 수 있는 드라이 처리조건을 알기 위하여 각종의 연구, 실험을 행하였다. 그 결과, 웨이퍼의 온도를 상승시켜서 일정한 조건하에서 불소화된 표면층을 갖는 레지스트막과 Si기판표면의 데미지층을 제거할 수 있다는 것을 알았다.
이하, 본 발명의 기초로 한 실험결과를 설명한다. 레지스트막의 애싱 과 데미지층의 광에칭을 행하기 위하여, 두꺼운 레지스트막을 고속으로 제거하고, 동시에 Si표면의 수 nm정도의 얇은 데미지층을 제거하는 것이 필요하다.
콘택트 홀의 치수 정도(精度)를 유지하기 위하여는, 절연막의 에칭속도를 가능한 낮게 설정하여 콘택트 홀을 넓게 하는 것을 억제하는 것이 바람직하다. 즉, 레지스트막과 Si데미지층을 동시에 제거하고 레지스트막대 Si 및 레지스트막대 SiO2등의 절연막의 에칭선택비가 높은 것이 바람직하다.
상술한 바와같이, 레지스트막은 불소함유 플라즈마에 노출하였는지 여부에 따라 그 에칭(애싱)특성이 변화한다. 이점에서, Si기판표면에 두께 약 1㎛의 SiO2막을 형성하여 그위에 레지스트막을 도포한 샘플과, 레지스트패턴을 에칭마스크로 하여 평행한 평판형 RIE장치를 이용하여 SiO2막을 RIE처리를 행한 샘플을 준비하였다. RIE조건은 이하와 같다.
CF4유량 : 50sccm
CHF3유량 : 50sccm
압력 : 0.1torr
RF 전력 : 1.0kW
웨이퍼 온도 : 20℃
RIE처리를 행한 샘플과 RIE처리를 하지않은 샘플에 대하여 이하의 조건으로 애싱을 행하였다.
O2유량 : 950sccm
CF4유량 : 50sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼 온도 : 25, 50, 80, 100℃
제5도-제8도는 25, 50, 80 및 l00℃의 기판온도에서 상기 조건하에 드라이처리에 의한 레지스트막의 애싱을 설명하기 위한 그래프이다. 각 그래프에 있어서, 횡 좌표는 시간을 표시한 것이고, 종좌표는 애싱량을 ㎛로 표시한 것이다.
제5도의 그래프는 25℃의 기판온도에서의 실험결과를 나타낸 것이다. 선 X는 RIE의 플라즈마 노광없이 샘플의 실험결과를 나타낸 것이다. 레지스트막은 시간이 경과함에 따라 점차적으로 애싱된다.
선 Y는 RIE의 플라즈마 노광으로 샘플의 실험결과를 나타낸 것이다.
막 두께는 거의 얇게 되지않고, 이는 애싱 없음을 나타낸다. 제5도의 이 그래프의 데이타는 불소화 된 레지스트막 표면을 O2와 CF4의 혼합가스에 의해 제거할 수 없는 종래기술에 대응한다.
제6도-제8도의 그래프에 도시된 실험결과는 플라즈마 노광을 하지 않은 샘플(선 a, c, e)과 플라즈마 노광을 한 샘플(선 b, d, f)을 애싱할 수 있다는 것을 나타낸다.
제6도의 그래프는 50℃의 기판온도에서의 실험결과를 나타낸 것이다. 플라즈마 노광을 한 샘플의 특성 b는 플라즈마 노광을 하지않은 샘플의 특성보다 약 15초의 지연에 의해 늦게 나타난다.
제7도의 그래프는 80℃의 기판온도에서의 실험결과를 나타낸 것이다. 플라즈마 노광을 하지 않은 샘플 c와 플라즈마 노광을 한 샘플 d의 상승개시가 지연되더라도, 그 지연시간은 50℃의 기판온도에 비하여 매우 작다.
그래프에서 측정한 바와같이, 지연시간은 약 2∼3초 정도이고, 기판온도 50℃경우의 15초에 비하면 약 1/5이하이다.
플라즈마 노광을 한 샘플의 애싱속도 d가 플라즈마 노광을 하지 않은 샘플의 애싱속도 c보다도 약간 낮더라고, 애싱속도의 경향은 제6도에 도시된 것과 마찬가지이다.
제8도의 그래프는 기판온도 100℃로 한 경우의 실험결과를 나타낸 것이다. 플라즈마 노광을 하지 않은 샘플 e의 특성은 플라즈마 노광을 한 샘플 f의 특성처럼된다. 플라즈마 노광을 한 샘플의 애싱f의 상승개시와 지연시간은 약 1∼2초 정도로 추정된다.
플라즈마 노광을 한 레지스트막을 애싱하는 상승개시의 지연시간을 상기에 설명하였다. 소정의 두께를 애싱할 때 레지스트막의 애싱이 종료된다. 레지스트막의 두께가 1.0㎛로 한 경 우, 플라즈마 노광을 하지 않은 레지스트막의 캐싱의 종료에서 플라즈마 노광을 한 레지스트막의 애싱의 종료의 지연시간은 제6도에서는 약 16∼17초, 제7도에서는 약7초, 제8도에서는 약6초이다.
제6도-제8도에 도시된 실험결과는 레지스트막의 불소화 표면층이 제 거된 후, 애싱이 플라즈마 노광을 하지 않은 레지스트막과 같은 방식으로 진행한다는 것을 나타내고 있다.
제6도-제8도에서 알 수 있는 바와같이, 플라즈마 노광을 한 레지스트막은 기판온도를 상승시켜서 애싱될 수가 있다. 플라즈마 노광을 한 레지스트막은 실온(25℃)에서 애싱될 수가 없다. 플라즈마 노광을 한 레지스트막을 애싱하기 위하여는, 기판온도를 적어도 40℃ 이상으로 상승시키는 것이 필요하다. 애싱개시의 지연시간을 고려하는 경우에는 적어도 50℃이상으로 기판을 가열하는 것이 바람직하다.
수은램프의 g선과 i선용의 노보락 레지스트로 된 레지스트막의 표면의 변질 경화층을 학인하였다. 이러한 표면층은 주로 CFx에 의해 형성되는것 이 X-ray광전자분광학에 의해 발견되었다. 이러한 표면층을 형성하는 레지스트로는 노보락레지스트에 한정되지 않고, 화학증폭형 레지스트등의 다른 레지스트에 있어서도 이러한 표면층을 형성할 수가 있다. 불소함유가스에 의 한 절연막의 RIE가 경화표면층을 형성하는 것으로 고려된다.
제6도-제7도에 도시된 실험결과에 의하여, 플라즈마 노광을 한 레지스트막이 기판온도를 상승시켜서 애싱될 수 있다는 것이 판명되었다. 상기 처리조건이 Si기판표면의 데미지층을 제거할 수 있고 콘택트 홀의 측벽의 절연막을 가능한 많이 에칭하지 않는 것이 바람직하다.
제9도는 상기 처리조건하에 다결정 Si와 SiO2의 에칭속도의 측정결과를 나타낸 것이다. 횡좌표는 웨이퍼 온도를 ℃로 표시한 것이고, 종좌표는 에칭속도를 nm/min으로 표시한 것이다. 사용된 샘플은 플라즈마 노광을 하지 않았다.
온도의 상승에 따라, 다결정 Si의 에칭속도 h는 50℃∼100℃의 온도범위 내에서 점차적으로 증가하며, 수 nm/min에서 10 수nm/min정도를 나타낸다. 이 에칭속도는, 데미지층이 약 수 nm의 두께를 갖기 때문에, Si기판표면의 데미지층을 제거하는데 적합하다.
또한, SiO2의 에칭속도 g도 50℃∼100℃의 온도범위 내에서 점차적으로 증가하며, 일반적으로 다결정 Si와 같은 값을 갖는다. 보다 엄밀하게는, SiO2의 에칭속도는 비교적 저온인 50℃에 있어서는 다결정 Si의 에칭속도 보다도 빠르며, 에칭속도간의 차이는 온도 상승에 따라 작게된다.
제10도의 그래프는 웨이퍼 온도를 파라미터로 하여, 플라즈마 노광을 하지 않은 레지스트막의 애싱속도의 변화를 나타낸 것이다. 처리조건은 상기한 것과 같고, 처리시간은 30초이다. 횡좌표는 웨이퍼온도를 ℃로 표시한 것이고, 종좌표는 애싱속도를 ㎛/min으로 표시한 것이다. 온도가 상승하면, 레지스트막의 에칭속도 i는 50℃∼100℃의 온도범위 내에서 점차적으로 증가한다. 이 온도범위 내에서는, 애싱속도는 2㎛/min이상이고, 약 1㎛의 레지스트막은 30초에서 충분히 애싱될 수가 있다.
제9도 및 제10도에 도시된 실험결과에 의하여, 레지스트막대 다결정 실리콘과 SiO3의 에칭선택비를 계산하였다.
제11도는 에칭선택비를 나타낸 그래프이다. 횡좌표는 웨이퍼온도를 ℃로 표시한 것이고, 종좌표는 선택비를 에칭(애싱)속도비로 표시한 것이다. 온도가 상승하면, 레지스트막대 다결정 Si의 선택비 i 및 레지스트막대 다결정 Si의 선택비 k는 50℃ ∼100℃의 온도 범위내에서 감소한다.
레지스트 애싱 대 다결정 Si의 선택비 k는 50℃에서 레지스트 애싱 대 SiO2에칭의 선택비 보다도 높다. 이 관계는 온도 100℃의 경우에서 반전된다. 레지스트막을 애싱하고 SiO2를 에칭하지 않는 것이 바람직하지 않기 때문에, 처리온도가 낮은 것이 바람직하다. 레지스트막대 Si의 선택비는 제거될 표면 데미지층의 두께에 따라 변화한다. 적당한 조건을 설정하여 Si를 필요한 두께로 에칭하면, 레지스트막을 필요한 두께로 애싱할 수 있다는 것이 알 수 있다.
상술한 실험결과는 O2와 CF4의 혼합가스에서 CF4의 농도를 5 체적%로 설정한 경우에 얻어졌다. 에칭(애싱) 특성은 CF4농도에 따라 변화한다.
제12도는, O2와 CF4의 혼합가스에서의 CF4의 농도를 파라미터로 하여, 다결정 Si와 SiO2의 에칭속도의 변화를 나타낸 그래프이다.
횡좌표는 CF4의 농도를 체적%로 표시한 것이고 종좌표는 에칭속도를 nm/min으로 표시한 것이다. 실험은 가스 전체유량 1000sccm, 압력 1torr, 마이크로파( μ파) 전력 1.4kW, 웨이퍼 온도 100℃인 조건으로 행해졌다.
CF4농도를 2.5 체적%에서 10 체적%까지 변화시켰다. 다결정 Si의 에칭속도 m은 CF4농도의 증가에 따라 약 7nm/min에서 약 25nm까지 증가한다.
제13도는 CF4농도를 파라미터로 하여, 제12도와 같은 조건하에 에칭선택비의 변화를 나타낸 그래프이다. 웨이퍼온도는 100℃로 설정되었다. 횡좌표는 CF4농도를 체적%로 표시한 것 이고, 종좌표는 선택비를 표시한 것이다. 다결정 Si에 대한 레지스트의 선택비 9는 CF4농도의 증가에 따라 2.5 체적%∼10체적%의 범위내에서 약 300에서 약 100정도까지 갑자기 감소한다. 마찬가지로, SiO2에 대한 레지스트의 선택비 p는 CF4농도가 2.5 체적%에서 10 체적%까지 증가함에 따라, 약 330에서 약 100까지 갑자기 감소한다.
애싱될 레지스트막이 통상 약 l㎛의 두께를 갖고 제거될 Si기판표면이 통상 약 수 nm의 두께를 갖는 것으로 고려되는 경우에, 선택비가 매우 낮으면 Si표면은 여분으로 에칭된다. 예를들면, 선택비 100은 같은 조건하에서 매우 낮은 값이다.
선택비는 약 150 이상인 것이 바람직하다. RIE기술의 진보에 따라, 데미지층의 깊이는 얕은 가능성이 강하므로, 선택비가 높은 것이 기대된다. 그러나, Si가 전혀 에칭될 수 없으면, 데미지층은 제거될 수가 없다. O2+CF4의 혼합가스를 사용하는 경우, CF4농도는 온도 등의 다른 파라미터를 고려하여 약 1∼8 체적%의 범위인 것이 바람직하다.
제14도는 O2+CF4의 혼합가스에서의 CFF농도를 파라미터로 하여, 지연시간의 변화를 나타낸 그래프이다. 웨이퍼온도는 100℃로 설정되었다. 횡좌표는 CF4농도를 체적%로 표시한 것이고, 종좌표는 지연시간을 sec로 표시한 것이다. 지연시간 r은 농도의 증가에 따라 증가한다. 2.5 체적%∼10체적%의 범위내에서, 지연시간은 약 1초에서 약 10초까지 변화한다. 지연시간은 짧은것이 바람직하다. 이점에서, CF4농도는 낮은것이 바람직하다.
제6도-제8도 및 제14도에 도시된 실험결과에 의하여, 플라즈마 노광을 하여 레지스트막을 애싱하는 에칭개시의 지연을 감소시키기 위하여는, 웨이퍼온도가 높고 CF4농도가 낮은것이 바람직하다.
제11도 및 제13도에 도시된 선택비의 실험결과에 의하여, 고선택비를 얻기 위하여는, 웨이퍼온도가 낮고 CF4농도가 낮은것이 바람직하다.
지연시간을 단축하기 위하여는, 웨이퍼온도가 높은것이 바람직하지만, 선택비를 높히기 위하여는, 웨이퍼온도가 낮은것이 바람직하다.
이들 조건이 역으로 되더라도, 양 조건을 충족시키는 온도범위가 존재한다. 예를들면, 제11도에 도시된 특성의 경우, 측정결과를 외삽(外揷)할때 실용적인 사용에 거의 충분한 선택비는 약 50℃∼약 150℃의 기판온도 범위내에서 얻어질 수가 있다. 보다 충분한 선택비를 얻기 위하여는 약 50℃∼약110℃의 범위, 더 바람직하게는 약 50℃∼약 100℃의 범위내 인것이 바람직하다. 애싱개시 시간의 지연은 애싱이 일단 개시한 후에는 문제되지 않는다. 그러나, 선택비는 애싱개시에서 종료하기까지의 전 공정에 관계하는 인자이다.
애싱(광에칭)이 고온으로 개시하고, 그후에 웨이퍼온도를 감소시키면, 애싱개시 시간의 지연을 단축시킬 수가 있고 선택비를 높게 유지할 수가 있다. 이경우에, 웨이퍼온도의 상한은 높게 설정될 수가 있다. 그러나, 200℃이상의 웨이퍼온도에서는, 레지스트중의 증금속이 반도체를 오염시킬 수가 있고 이러한 고온은 바람직하지 않은 경우가 많다. 레지스트막의 애싱이 일단 개시된 후에는, 웨이퍼온도가 25℃ 이하로 낮추어도 계속된다.
이제, 본 발명의 실시예를 설명한다.
제1a도를 참조하여, Si 기판 1 표면상에 이온주입등에 의해 고불순물농도 영역 2를 형성하고, 그 영역 2에 전극을 접촉한다. Si 기판 1 표면상에 화학기상성장(CVD) 등에 의해 SiO2절연막 3을 퇴적한다. 절연막 3을 퇴적하기 전에, MOSFET의 절연게이트와 저항소자용의 저항영역등의 다른 구성요소를 형성할 수도 있다. 절연막 3상에는 통상의 포토리소그래피에 의해 레지스트패턴 4를 형성한다. 레지스트패턴 4는 이후 형성될 콘택트 홀에 대응하는 위치에 개구 5를 갖는다.
레지스트패턴 4를 형성한 Si기판 1을 제2도에 도시된 평행한 평판형 RIE장치로 운반되어 절연막 3을 이방성으로 에칭한다. 평행한 평판전극 14f와 15는 가스 배출기 13에 의해 밸브 12를 통하여 배기될 수 있는 기밀실 11내에 배치된다.
상측의 평판전극 15내에는 가스배관 16에 접속된 가스류통로가 형성된다. 전극 15의 하면에는 펀치(punch)된 금속판 17이 설치되어 있다. 배관 16에서 공급된 가스는 하측전극 14쪽으로 펀치된 판 17을 통하여 흐르게 된다. 상측전극 15는 접지되어 있다.
하측평판 전극 14는 RF전원 18에 접속되어 있다. RF전원 18은 상측전극 또는 상측과 하측전극에 접속될 수도 있다. 피가공물 19를 하측 평판전극 14상에 배치하고, 가스를 배관 16을 통하여 공급하고, 기밀실 11의 내부를 배출기 13에 의해 소정의 압력으로 설정하며, RF전력을 RF전원 18에서 공급하여 RIE를 개시한다.
제1a도에 도시된 절연막 3의 두께를 1㎛로 하여, 이하의 조건으로 RIE를 행한다.
CF4유량 : 50sccm
CHF3유량 : 50sccm
압력 : 0.1torr
RF 전력 : 1.0kW
웨이퍼 온도 : 20℃
과도에칭량 : 30%
상기 조건하에 절연막 3의 RIE에 의해 콘택트 홀 6을 형성한다.
콘택트 홀 6에 노출된 Si기판 1표면은 RIE플라즈마 노광에 의해 데미지층으로 형성된다.
제1a도에 도시된 RIE처리를 행한 웨이퍼를 제3도에 도시된 플라즈마 다운-플로우 장치에 운반하여 애싱과 에칭을 행한다.
제 3도에 있어서, 챔버(chamber)21은 알루미나 세라믹제의 창 23을 통하여 마이크로파 도입실 24에 접한다. 마이크로파 도파관 25에 전달된 마이크로파는 마이크로파 도입실 24와 창 23을 경유하여 챔버 21내에 도입된다. 제3도에 도시된 챔버와 마찬가지로, 챔버 21은 밸브를 통하여 배출기에접속되므로, 챔버의 내,부를 소망의 진공도(vaccum degree)로 배기할 수가 있다.
창 23 아래에 펀치된 알루미늄판 22가 배치되어, 창 23과 판 22사이에 플라즈마 발생실 26을 형성한다. 플라즈마 발생실 26은 가스 도입관 27에 접속된다. 가스도입관 27을 경유하여 처리가스를 도입하고, 마이크로파를 공급하여, 플라즈마 발생실 26내에 플라즈마를 발생시킨다.
펀치판 22아래에는 온도제어기 29를 구비한 서셉터(susceptor)28이 배치되어 있다. 서셉터 28상에 피처리물 19를 배치한다. 온도제어기 29는 히터 와 칠러(chiller), 또는 소망의 온도에서 열전달 매체를 흐르게 하는 온도제어장치등으로 구성된다.
가스배관 27을 통하여 가스를 도입하고, 챔버 21의 내부를 소망의 압력으로 하여 플라즈마 발생실 26에 플라즈마를 발생시키면, 플라즈마중의 하전입자는 펀치된 판 22에 의하여 상부공간에 감금되고, 중성 활성입자를 포함하는 중성 입자만이 펀치된 판 22를 통과하여 피처리물 19상으로 전달된다. 이와같이하여, 주로 중성 활성입자를 사용하여 드라이처리를 행한다.
제1a도에 도시된 Si기판을 제3도에 도시된 챔버 21내에 도입하여, 서셉터 28상에 배치하였다. 이하의 조건하에 애싱/광에칭의 드라이처리를 행하였다.
O2유량 : 950sccm
CF4유량 : 50sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼 온도 : 80℃
이 플라즈마 다운-플로우처리에 의해, O*라디칼과 F*라디칼을 사용하여 드라이처리가 진행한다. 이 조건하에, CF4농도는 5 체적%이고 웨이퍼온도는 80℃이다. 그러므로, 상술한 실험결과에서 레지스트막 4의 표면에 불소화 표면층 9를 애싱할 수 있을 뿐만 아니라, Si기판 1의 표면에 데미지층 7을 에칭할 수 있다는 것이 알 수 있다.
레지스트막 4가 완전히 박리되었을 때, 콘택트 홀 6의 하면에서의 Si기판 표면의 에칭량은 약 10nm이하였다. Si기판 1 표면의 데미지층 7은 완전히 제거된 것으로 고려된다. 콘택트 홀의 측벽에서의 절연막의 에칭량은 측정한계 이하였다. 콘택트 홀 6의 패턴정도(精度)는 충분히 유지된 것으로 고려된다. 플라즈마 다운-플로우처리후의 웨이퍼의 단면형상을 제1b도에 개략적으로 도시하였다.
본 실시예에 의하면, 콘택트 홀 용의 개구를 갖는 레지스트패턴을 형성한 후, 2공정의 드라이처리에 의해 표면 데미지층을 제거한 콘택트 홀을 형성할 수가 있다.
이하, 본 발명의 다른 실시예를 설명한다. 전술한 실시예와 마찬가지로, 제1a도에 도시된 바와같이 RIE에 의해 절연막 3에 콘택트 홀을 형성하였다. 그후, 웨이퍼를 제3도에 도시한 플라즈마 다운-플로우 장치에 운반하여 이하의 조건하에 애싱/광에칭의 드라이처리를 행하였다.
O2유량 : 975 sccm
CF4유량 : 25sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼 온도 : 100℃
CF4농도를 2.5 체적%로 감소시키고 웨이퍼온도를 100℃로 상승시켰다. 드라이처리에 의해 레지스트막이 완전히 박리되었을때, 샘플을 취하여 콘택트 홀 6의 하면에의 Si층의 에칭량을 측정하였다. 에칭량은 5mm이었다. 콘택트 홀의 측벽에서의 절연막의 에칭량은 측정한계 이하였다. 그러므로, 웨이퍼온도 또는 CF4농도를 변화시켜서 Si에칭량을 제어할 수가 있다.
전술한 실시예와 마찬가지로, 제1a도에 도시된 바와같이 콘택트 홀을 갖는 샘플을 제3도에 도시된 플라즈마 다운-플로우장치에 운반하여, O2+SF6의 혼합가스에 의한 드라이처리외에 O2+NF3의 혼합가스에 의한 드라이처리를 행하였다. 이들 경우에서도, 콘택트 홀의 하면의 Si기판표면은 불소함유가스의 농도를 3 체적%로 제어함으로써, 애싱이 완료되는때와 동시에 소정량으로 에칭될 수가 있다.
SF6의 해리율이 높으므로, SF6의 농도를 매우 작은 농도 범위내에서 제어하는 것이 요구된다. 처리 마진(margine)이 좁기 때문에 정확한 제어가 필요하다.
또한, NF3의 농도도 SF6과 마찬가치로 극히 저농도 범위로 제어되는 것이 필요하다. NF3는 독성가스이므로, 폐기가스처리가 필요하게 된다. 이들 점을 고려하면, 반도체 제조를 위해 CF4가 SF6과 NF3보다도 적합하다.
상술한 실시예에 있어서는, 웨이퍼온도를 일정하게 하였다. 전술한 바와같이, 웨이퍼온도를 애싱/광에칭처리의 초기단계에 있어서 높게 설정하고 나서, 낮게 설정할 수도 있다.
층간 절연막의 재료로서 SiO2외에 B가 도프된 보호실리케이트글라스(BSG), P가 도프된 포스포실리케이트 글라스(PSG), 및 B와 P가 도프된 보호포스포실리케이트 글라스(BPSG)를 사용할 수도 있다.
이들 불순물을 도프한 BSG, PSG, 및 BPSG등의 에칭속도는 반드시 SiO3와 같을 필요는 없다.
이하, BPSG를 예로하여 설명한다.
제15a도를 참조하여, Si기판의 표면상에 SiO2층 31, BPSG층 32, 및 SiO2층 33와 라미네이트가 형성되어 있고, 이 라미네이트에 콘택트 홀 6이 형성되어 있다.
Si기판상에 퇴적된 SiO2/BPSG/SiO2의 3층의 층간절연막상에 포토레지스트패턴을 형성하여, 층간절연막에 콘택트 홀 6을 형성하였다.
기판온도 80℃, O2가스 농도 95체적%, CF4가스 농도 5 체적%의 조건하에, 레지스트패턴의 애싱을 완료한 후, 과도애싱을 행하였다.
상기 조건에서의 애싱/광에칭처리에 있어서는, BPSG의 에칭속도가 SiO2의 에칭속도보다도 빠르다. 그러므로, BPSG층 32의 측벽은 제15a도에 도시된 바와같이, SiO2층 31과 33의 측벽보다도 더 함몰된 형상으로 되어있다.
콘택트 홀을 형성한 후, 두꺼운 레지스트패턴의 애싱과 Si표면층의 광에칭을 장시간동안 행하면, SiO2와 BPSG층의 에칭량의 차가 실용상 문제가 된다. 이는 콘택트 홀의 측벽을 요철형상으로 하게 할뿐만 아니라 콘택트 홀을 넓게 하는 문제로 된다. 이러한 문제는 SiO2와 BPSG의 에칭속도가 Si보다도 낮게되면 해결된다.
SiO2에 대한 Si의 에칭속도비, BPSG에 대한 Si의 에칭속도비를 높게하기 위하여, 그 온도 의존성을 조사하였다.
제15b도는 SiO2에 대한 Si의 에칭속도비와 BPSG에 대한 Si의 에칭속도비의 온도의존성의 측정결과를 나타낸 그래프이다. 에칭은 O2가스 유량 90sccm, CF4가스 유량 100sccm, 압력 1torr, 마이프로파 전력 1.4kW의 조건으로 행해졌다. 횡좌표는 웨이퍼온도를 ℃로 표시한 것이고, 종좌표는 선택비(에칭속도비)를 표시한 것이다. 횡좌표와 종좌표 모두는 선형스케일(linear scale)이다.
곡선 r은 SiO2에 대한 다결정 Si의 에칭속도비를 나타내며, 곡선 S는 BPSG에 대한 다결정 Si의 에칭속도비를 나타낸다. 곡선 r은 100℃에 있어서 값 1(동일한 에칭속도)을 취한다. 온도가 낮아짐에 따라, 에칭속도비는 점차 상승하여 20℃에 있어서 약 2.3의 값을 취한다.
곡선 s는 100℃에 있어서 약 0.2의 값을 취하여, Si의 에칭속도보다도 BPSG의 에칭속도가 수배 높다는 것을 나타낸다. 온도가 낮아짐에 따라, 에칭속도비는 점차 상승하여 20℃에 있어서 약 1.5의 값을 취한다.
측정결과로 부터 온도가 낮아질수록, SiO2와 BPSG등의 층간 절연막의 사이드에칭(side-dtching)이 작게되고, Si표면층을 광에칭하여도 콘택트 홀의 형상에 영향이 작게되는 것임을 알 수 있다. 그러나, 20℃에 있어서는, 불소화 레지스트표면층은 제거될 수가 없다.
레지스트층 표면에 불소화층을 제거하기 위하여는, 레지스트층을 50℃이상의 온도에서 최소 필요두께로 애싱한 후, 30℃이하의 온도에서 레지스트층의 애싱과 Si표면층의 광에칭을 동시에 행하는 것이 바람직하다. 이처리에 의하면, BPSG등의 층간 절연막의 에칭속도를 억제할 수가 있고, Si표면의 데미지층을 제거할 수가 있다.
제16a도를 참조하여, Si기판 1 표면상에 약 500nm두께의 SiO2층 31과 약 500nm 두께의 BPSG층 32를 퇴적하여 BPSG층 32상에 레지스트층 4를 도포하였다. 레지스트층 4를 선택적으로 노광하여, 고 불순물 농도 영역 2에 대응하는 영역에 개구 5를 형성하였다. 개구 5를 갖는 레지스트층 4를 에칭마스크로 하여, 제2도에 도시된 평행한 평판 RIE장치를 사용하여서 이하의 조건으로 하부 BPSG층 32와 SiO2층 31을 에칭하였다.
CF4유량 : 50sccm
CHF3유량 : 50sccm
압력 : 0.1torr
RF 전력 : 1.0 kW
칠러 온도 : 20℃
과도 에칭향 : 30%
Si기판은 칠러(냉각기)를 구비한 서셉터상에 밀착 배치되어, 칠러온도로 냉각된다.
상기 조건으로한 에칭처리에 의해, BPSG층 32와 SiO2층 31에 콘택트 홀 6을 형성하였다. 데미지층 7을 플라즈마 노광에 의해 고불순물 농도 영역 2의 표면에 형성하였다. 제16a도에 도시된 구조는 절연층이 BPSG층 32와 SiO2층 31의 라미네이트인 것이외는 제1a도의 구조와 동일하다.
제17a도와 제17b도에 도시된 드라이에칭 장치를 사용하여, 제16a도에 도시된 샘플을 가열, 냉각하여 애싱/광에칭의 드라이처리를 행하였다.
제17a도는 드라이에칭 장치의 전체구조를 개략적으로 도시한 것이다. 게이트 밸브를 통하여 운반실 43에 접속가능한 카세트실 41과 42내에 웨이퍼 카세트를 수납할 수가 있다. 운반실 43내에는 운반아암 44가 설치되어 있다.
운반실은 게이트 밸브를 통하여 가열실 45와 다운-플로우 처리실 47에 접속할 수가 있다. 가열실 45내에는 가열 스테이지 46이 설치되어 있어, 가열 스테이지 46상에 웨이퍼를 배치하여 가열한다. 다운-플로우 처리실 47은 제17b도에 도시된 바와같은 구조를 갖는다.
제17b도에 도시된 다운-플로우 처리장치는 제3도에 도시된 다운-플로우 처리장치와 거의 같은 구조를 갖는다.
그러나, 제17b도에 도시된 다운-플로우 처리장치는 칠러를 구비한 온도제어 서셉서 28을 구비하고 있으므로, 피처리물 19를 냉각할 수가 있다.
또한 서셉터 28은 리프트 핀(lift pin)35를 가져 피처리물 19를 제17b도에 도시된 중공상태로 보지할 수가 있다. 리프트핀 35를 아래쪽으로 이동시키면, 피처리물 19는 서셉터 28에 밀착하게 되어, 칠러에 의해 냉각된다. 그밖의 구조는 제3도에 도시된 다운-플로우 처리장치와 마찬가지이다.
제17도에 도시된 처리장치는 가열 스테이지 46에 의해 피처리물을 가열할 수가 있고, 피처리물을 리프트핀에 의해 위로 보지시켜 가열된 사태로 피처리물을 유지할 수가 있으며, 피처리물을 리프트핀에 의해 아래쪽으로 이동시켜서 칠러에 의하여 소망의 온도로 냉각할 수가 있다.
제16a도에 도시된 샘플을 제17b도에 도시된 가열 스테이지 46상에 배치하여 100℃로 가열한다. 그후에, 샘플을 다운-플로우 처리장치 47로 운반하여 상승된 리프트핀 35에 배치하였다. 가열된 상태의 샘플을 기상처리를 할 수가 있다.
이 샘플의 불소화층 9를 이하의 조건으로 제거하였다.
O2유량 : 950sccm
CF4유량 : 50sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼 온도 : 80℃
처리시간 : 6초
기상처리중에, 리프트핀 35를 위쪽으로 유지하여 웨이퍼와 서셉터 28사이에 열전열을 하게 하였다. 그 결과, 웨이퍼는 거의 냉각되지 않았고 80℃의 온도에서 유지되었다. 이상태에서, 레지스트막 표면의 불소화층을 제거하였다.
제16b도는 레지스트막 표면의 불소화층 9를 제거한 샘플을 도시한 것이다. 레지스트층 7의 표면의 불소화층 9를 제거하였더라도 고불순물농도 영역 2의 표면의 데미지층 7은 약간만이 제거되었고, BPSG층 32와 SiO2층은 거의 영향을 받지 않았다.
다음에, 리프트핀 35를 아래쪽으로 이동하여 제16b도에 도시된 샘플을 서셉터에 밀착시켜 칠러에 의해 냉각하였다. 서셉터와 웨이퍼 사이의 열접촉으로 인하여, 웨이퍼 온도를 점차적으로 낮추었다.
웨이퍼온도가 30℃ 이하로 내려갈때까지 기다려, 이하의 조건으로 애싱/광에칭의 드라이처리를 더 행하였다.
O3유량 : 900sccm
CF4유량 : 100sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼 온도 : 25℃
상기 조건하에 기상처리를 행하였다. Si기판 1표면의 데미지층을 10nm만큼 제거하였을때, 샘플의 형상을 확인하였다.
제16c도는 애싱/광에칭 공정을 한 후에 샘플의 형상을 개략적으로 도시한 것이다. 측벽에서의 SiO2층 31의 후퇴는 관찰되지 않았고, BPSG층 32의 넓혀진 홀 직경이 약 30nm임을 알았다. 데미지층이 약수 nm의 두께를 갖기 때문에, 데미지층을 10nm만큼 제거할 수 있는 조건하에 거의 완전히 제거되었다.
상술한 2단계 처리를 하지않고, 불소화층을 제거하는 기상처리조건과 동일한 조건과 데미지층을 10nm만큼 제거할 수 있는 조건으로 기상처리를 행한 경우에도, BPSG층 32의 넓혀진 홀 직경은 약 60nm이었다. 처리를 2단계로 분리하고 후자의 단계를 냉각상태에서 행함으로써, BPSG층 32의 넓혀진 홀 직경은 약 1/2로 감소된다.
이 실시예에 있어서는, 샘플을 제17a도에 도시된 가열 스테이지 46에서 가열한 후, 다운-플로우처리 장치 47에서 2단계 사이에 연속적으로 기상처리를 행하였다. 2단계의 처리를 별개의 챔버내에서 행할 수도 있다. 그러나, 2개의 다른 챔버를 사용하는 것 보다도 동일한 챔버를 사용하는 것이 비용과 시간면에서 유리하다.
이 실시예에 있어서는, 웨이퍼를 가열 스테이지에서 가열하여 웨이퍼 온도를 상승시켰다. 웨이퍼를 운반실내의 운반아암에서 가열할 수도 있고, 또는 운반실이나 다운-플로우 처리 장치내에 구비된 가열 램프로 가열할 수도 있다.
서셉터 28은 정전흡착 서셉터일 수도 있다. 이 경우에, 웨이퍼와 서셉터 사이의 밀착상태가 개선되고 웨이퍼를 냉각하는 데 보다 짧은시간이 소요된다. 리프트핀을 아래쪽으로 이동시킨 후에는 웨이퍼를 30℃이하로 냉각하는데 약 20초 소요되지만, 정전흡착 서셉터를 사용함으로써 웨이퍼를 30℃이하로 냉각하는데 약 10초 소요된다.
상기 실시예에 있어서는, 불소화층의 제거와 레지스트층과 Si표면층의 애싱/광에칭을 위해 O2+CF4의 혼합가스를 사용하였다. 이 경우에, Si표면층은 불소화층 제거공정으로도 에칭된다. 어떤 경우에 있어 Si표면층을 실 제 에칭하는 일이 없이 레지스트표면의 불소화층만을 제거하는 것이 바람직하다.
이하, 불소화층 제거에 O2+H2O의 혼합가스를 사용한 경우를 설명한다. 상술한 실시예와 같은 샘플을 형성하여 제16a도에 도시된 콘택트 홀을 이하의 조건으로 형성하였다.
CF4유량 : 50sccm
CHF3유량 : 50sccm
압력 : 0.1torr
RF 전력 : 1.0kW
칠러온도 : 20℃
과도에칭량 : 25%
상기 조건은 과도에칭량이 25%인 것 이외는 제16a도-제16c도에 의해 설명한 실시예와 동일하다.
전술한 실시예와 마찬가지로, 샘플을 제17a도와 제17b도에 도시된 기상처리 장치로 운반하여 가열스테이지 46에서 130℃로 가열하였다. 가열된 웨이퍼를 상승된 리프트핀에 배치하였다. 이상태에서, 기상처리를 이하의 조건으로 행하였다.
O2유량 : 90sccm
H2O 유량 : 100sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼 온도 : 100℃
처리시간 : 20초
이 불소화층 제거처리는 CF4가스 대신에 H2O가스를 사용하므로, Si 표면층을 에칭할 수가 없었다. 웨이퍼온도와 처리시간은 전술한 실시예 보다도 더 증가되었다. 이 처리중, 리프트핀을 위쪽으로 유지하여 웨이퍼와 서셉터 사이의 열전열을 하게 하였다. 그러므로, 웨이퍼는 거의 냉각되지 않았고 100℃의 웨이퍼 온도를 취하였다.
이상태에서, 레지스트층 표면의 불소화층을 제거하였다.
레지스트층 표면의 불소화층을 제거한 후, 리프트핀을 아래쪽으로 이동시켜 웨이퍼와 서셉터 사이의 열전열을 못하게 하였고, 웨이퍼가 30℃ 이하로 냉각될 때까지 처리를 중지하였다. 그후, 웨이퍼를 이하의 조건으로 처리하였다.
O2유량 : 900sccm
CF4유량 : 100sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼 온도 : 20℃
웨이퍼온도를 전술한 실시예보다 더 5℃ 정도 낮게 설정하였다.
Si 표면의 데미지층을 10nm만큼 제거하였을때, 콘택트 홀의 측벽의 SiO2층 31의 후퇴가 거의 관찰되지 않았고 BPSG층 32의 넓혀진 홀 직경이 30nm이었음을 알았다.
100℃로 가열된 웨이퍼의 레지스트층 표면의 불소화층을 제거하여 리프트핀을 아래쪽으로 이동시킨 후에 웨이퍼를 30℃ 이하로 냉각하는데는 25초 이하 소요된다. 정전흡착 서셉터를 사용하여 동일한 조건을 적용한 경우에는, 웨이퍼를 30℃ 이하로 냉각하는데 15초 소요된다.
이 실시예는 전술한 실시예의 이점과 거의 같음을 알 수 있다.
Si를 실제 에칭하지 않고 레지스트층 표면의 불소화층을 제거할 수 있는 가스로는 O2+H2O에만 한정되지 않는다.
이하, 레지스트층 표면의 불소화층을 제거하기 위해 O2+H2O의 혼합가스 대신에 O3+N2를 사용한 경우를 설명한다. 레지스트층 표면의 불소화층을 이하의 조건으로 제거하였다.
O2유량 : 900sccm
N2유량 : 100sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼온도 : 100℃
처리시간 : 30초
전술한 실시예와 비교하여, H2O 대신에 N2를 사용하였고 처리시간을 20초∼30초까지 연장시켰다.
레지스트층 표면의 불소화층을 상기조건으로 제거한 후, 리프트핀을 아래쪽으로 이동시켜 웨이퍼와 서셉터 사이의 열전열을 못하게 하였고, 웨이퍼를 칠러에 의해 30℃ 이하로 냉각시킬때까지 처리를 중지하였으며, 이하의 애싱/광에칭을 전술한 실시예와 동일한 조건으로 행하였다.
이 들 처리의 결과로부터 샘플의 Si 표면층이 10nm만큼 제거되었고, 콘택트 홀의 측벽에서의 SiO2층 31의 후퇴가 거의 관찰되지 않았으며, BPSG층 32의 넓혀진 홀 직경이 30nm이었음을 알았다.
상술한 바와같이, Si 표면층을 실제 에칭하는 일이 없이 레지스트층 표면의 불소화층을 제거하기 위하여 O2+H2O 또는 O2+N3혼합가스를 사용할 수도 있다.
상기 두가지 실시예들에 있어서는, 웨이퍼를 먼저 가열하고 나서 냉각하여 레지스트층 표면의 불소화층을 먼저 제거한 후, 레지스트층을 애싱하면서 Si 표면층을 제거하였다.
Si 표면층과 불소화 표면층의 제거순서는 교환될 수도 있다. 이 경우에, 히터가 구비된 서셉터와 리프트핀을 사용하는 것이 편리하다.
2단계 처리 실시예에 의해 사용된 샘플과 같은 샘플을 형성하였다. 그 다음에, 불소화층을 제거하기 위해 O2+H2O를 사용한 2단계 처리 실시예와 같은 조건으로 층간 절연막에 콘택트 홀을 형성하였다.
콘택트홀을 형성한 후, 샘플을 제17a도와 제17b도에 도시된 다운-플로우 처리장치로 운반하여 상승된 리프트핀에 배치하였다. Si표면층을 먼저 이하의 조건으로 제거하였다. 여기에서, 서셉터는 히터를 구비한 것으로 한다.
O2유량 : 900sccm
CF4유량 : 100sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼 온도 : 20℃
에칭시간 : 30초
이 처리에 있어서는, 웨이퍼온도가 20℃로 유지되므로, Si 표면층이 제거되었더라도, 레지스트층 표면의 불소화층은 제거될 수가 없었다.
다음에, 리프트핀을 아래쪽으로 이동시키고, 웨이퍼를 히터로 180℃까지 가열하여, 레지스트층을 제거하기 위한 애싱처리를 이하의 조건으로 행하였다.
O3유량 : 900sccm
H2O 유량 : 100sccm
압력 : 1.0torr
마이크로파 전력 : 1.4kW
웨이퍼온도 : 180℃
입력시간 : 30초
이 레지스트 애싱처리로 사용된 가스 O2+H2O는 Si도, SiO2도, BPSG도 에칭하지 않는다.
이상 설명한 2단계 처리는 실리콘 표면층을 제거할 수 있었고 레지스트층을 애싱할 수 있었다. Si데미지층을 l0nm만큼 제거하였을때, 콘택트홀의 측벽에서의 SiO2층의 후퇴가 거의 관찰되지 않았고 BPSG층 32의 넓혀진 홀 직경은 20nm이었음을 알았다.
또한, 이 거리에 의하여도, 단일 챔버의 내부의 온도를 변화시킴으로써, 레지스트층을 애싱하여 Si표면층을 제거하는 것이 가능하였다. 이실시예의 경우에서는, 챔버내에 가열용 램프를 설치하여 리프트핀으로 상승된 웨이퍼를 가열하거나 리프트핀 상에 챔버 외부에서 가열된 웨이퍼를 배치하는 것도 가능하다. 이 경우에서도, 동일한 웨이퍼온도와 기상처리조건을 사용하면 거의 동일한 결과가 얻어지는 것으로 여겨진다.
상기 실시예들에 있어서는, Si 표면층의 에칭과 불소화층의 애싱을 동시에 행하는 기상처리에 있어서 O2+CF4혼합가스를 사용한다.
O2+SF6및 O2+NF3등의 다른 가스를 사용할 수도 있다. 제1처리와 제2처리를 각각 고온과 저온으로 행할 수도 있고 또는 그 역으로 행할 수도 있다.
이상 설명한 바와같이, 반도체 표면의 데미지층과 레지스트막 모두를 단일공정 또는 연속공정으로 제거할 수가 있다.
본 발명은 바람직한 실시예들과 관련하여 설명하였지만, 본 발명은 상기 실시예들에만 한정되지 않는다. 각종의 변경, 개량, 조합등이 첨부된 청구범위의 범위에서 벗어남이 없이 가능하다는 것은 당업자에게 명백한 것이다.

Claims (21)

  1. 실리콘기판상에 절연막을 형성하는 단계, 상기 절연막상에 레지스트패턴을 형성하는 단계, 상기 레지스트패턴을 에칭마스크로하여 플루오로카본 함유가스로 상기 절연막을 에칭하여서 상기 실리콘 기판 표면을 노광시키는 단계, 상기 레지스트패턴을 애싱하고, 상기 노광된 실리콘 기판 표면에서 표면층을 에칭하는 애싱 및 에칭처리를 동시에 행하되, 적어도 애싱 및 에칭처리초기에 약 40℃이상으로 상기 실리콘기판을 가열하면서 O2및 CF4함유가스로 단일 다운-플로우 처리실내에서 애싱 및 에칭처리를 행하는 단계로 구성되는 반도체장치의 제조방법.
  2. 제1항에 있어서, 상기 가열이 상기 실리콘기판을 50∼200℃의 범위내의 온도에서 가열하는 것을 포함하는 반도체장치의 제조방법.
  3. 제2항에 있어서, 상기 가열이 상기 실리콘기판을 50∼100℃의 범위내의 온도에서 가열하는 것을 포함하는 반도체장치의 제조방법.
  4. 제1항에 있어서, 상기 CF4+O2의 유량에 대한 CF4의 유량의 유량비가 약 1∼8 체적%인 반도체장치의 제조방법.
  5. 제4항에 있어서, 상기 유량비가 약 2.5∼5 체적%인 반도체장치의 제조방법.
  6. 제1항에 있어서, 상기 애싱과 에칭처리가 상기 가열후, 상기 실리콘기판의 온도를 낮추는 공정을 포함하는 반도체장치의 제조방법.
  7. 제6항에 있어서, 상기 애싱과 에칭처리가 약 50℃이상의 기판온도에서 주로 상기 레지스트패턴의 불소화층을 애싱하는 공정과, 상기 불소화층을 애싱한 후 상기 기판온도를 약 30℃이하로 낮추어서 상기 레지스트패턴의 애싱과 상기 노광된 실리콘기판 표면에서 상기 표면층의 에칭을 동시에 행하는 공정을 포함하는 반도체장치의 제조방법.
  8. 제1항에 있어서, 상기 애싱과 에칭처리가 정천흡착 서셉터를 사용하여 행해지는 반도체장치의 제조방법.
  9. (a) 실리콘기판상에 절연막을 형성하는 단계, (b) 상기 절연막상에 레지스트막을 도포하고, 노광현상하여 레지스트패턴을 형성하는 단계, (c) 상기 레지스트패턴을 마스크로하여 상기 절연막을 플루오로카본 함유가스로 에칭하여 콘택트홀을 형성하는 단계, (d) 기판온도를 50℃이상으로 상승시켜 상기 레지스트패턴을 단일 다운-플로우 처리실내에서 O2및 CF4함유가스로 애싱하는 단계, (e) 그후, 상기 기판온도를 상기 처리실내에서 30℃이하로 저하시켜 O2및 CF4함유가스로 상기 레지스트패턴의 애싱과 상기 콘택트홀의 하면의 실리콘 표면층의 에칭을 동시에 행하는 단계로 구성되는 반도체장치의 제조방법.
  10. 제9항에 있어서, 상기 단계(d)가 전체 가스에 대한 CF4의 유량비를 5 체적%이하로 설정하여 행해지는 반도체장치의 제조방법.
  11. 제9항에 있어서, 상기단계(d)가 상기 다운-플로우처리실 외부에서 상기 실리콘기판을 가열하고, 그후 상기 실리콘기판을 상기 상기 다운-플로우처리실로 운반함으로써 행해지는 반도체장치의 제조방법.
  12. 제9항에 있어서, 상기 단계(d)가 상기 실리콘기판을 램프로 가열함으로써 행해지는 반도체 장치의 제조방법.
  13. 제9항에 있어서, 상기 단계(d)와 (e)가 냉각스테이지와 피처리물을 상기 냉각스테이지에서 상승시키는 리프트수단을 갖는 서셉터를 사용하여 행해지되, 상기 단계(d)가 상기 리프트수단에 의해 상기 실리콘기판을 상승시켜서 행해지며, 상기 단계 (e)가 상기 실리콘기판을 상기 냉각 스테이지와 열접촉하여 행해지는 반도체 장치의 제조방법.
  14. (a) 실리콘기판상에 절연막을 형성하는 단계, (b) 상기 절연막상에 레지스트막을 도포하고 노광현상하여 레지스트패턴을 형성하는 단계, (c) 상기 레지스트패턴을 마스크로하여 상기 절연막을 에칭하여서 콘택트홀을 형성하는 단계, (d) 실리콘기판 온도를 30℃이하로 유지하면서 상기 콘택트홀의 하면의 실리콘 표면층을 다운-플로우처리실내에서 O2및 CF4함유가스로 에칭하는 단계, (e) 그후, 상기 실리콘기판을 50℃이상으로 상승시켜 상기 레지스트패턴을 동일한 처리실내에서 애싱하는 단계로 구성되는 반도체장치의 제조방법.
  15. 제14항에 있어서, 상기 단계(e)가 상기 실리콘기판 온도를 150℃이상으로 상승시켜 행해지는 반도체장치의 제조방법.
  16. 제14항에 있어서, 상기단계(e)가 O2와 H2O 함유가스 또는 O2와 N2함유 가스를 사용하여 행해지는 반도체장치의 제조방법.
  17. 제14항에 있어서, 상기 단계(e)가 상기 실리콘기판을 램프로 가열하여 행해지는 반도체장치의 제조방법.
  18. 제14항에 있어서, 상기 단계(d)와 (e)가 냉각스테이지와, 피처리물을 이 냉각 스테이지에서 상승시키는 리프트 수단을 갖는 서셉터를 사용하여 행해지되, 상기 단계(d)가 상기 실리콘기판을 상기 냉각스테이지와 열 접촉하여 행해지며, 상기 단계(e)가 상기 리프트 수단에 의해 상기 실리콘기판을 상승시켜 가열함으로써 행해지는 반도체장치의 제조방법.
  19. 제14항에 있어서, 상기 단계(d)와 (e)가 가열 스테이지와, 피처리물을 이 가열 스테이지에서 상승시키는 리프트 수단을 갖는 서셉터를 사용하여 행해지되, 상기 단계(d)가 상기 실리콘기판을 상기 리프트 수단으로 상승시켜 행해지며, 상기 단계(e)가 상기 리프트 수단에 의해 상기 실리콘기판을 하강시켜서 상기 가열 스테이지와 열접촉시킴으로써 행해지는 반도체장치의 제조방법.
  20. 제14항에 있어서, 상기 단계(d)와 (e)가 정전흡착 서셉터를 사용하여 행해지는 반도체장치의 제조방법.
  21. 제9항에 있어서, 상기 단계(d)와 (e)가 정전흡착 서셉터를 사용하여 행해지는 반도체장치의 제조방법.
KR1019950006552A 1994-05-23 1995-03-27 애싱과 에칭을 포함한 반도체장치의 제조방법 KR0170557B1 (ko)

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