JPH1117169A - 半導体装置 - Google Patents

半導体装置

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JPH1117169A
JPH1117169A JP9185854A JP18585497A JPH1117169A JP H1117169 A JPH1117169 A JP H1117169A JP 9185854 A JP9185854 A JP 9185854A JP 18585497 A JP18585497 A JP 18585497A JP H1117169 A JPH1117169 A JP H1117169A
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Abstract

(57)【要約】 【課題】 高い信頼性と高い電界効果移動度とを同時に
実現しうる新しい構造の半導体装置を提供する。 【解決手段】 単結晶シリコン基板上に形成された絶縁
ゲイト型トランジスタにおいて、チャネル形成領域１０
２の端部にピニング領域１０５、１０６を形成する。こ
のピニング領域１０５、１０６はドレイン側からの空乏
層の広がりを抑止し、短チャネル効果を防止する。ま
た、同時に衝突電離で発生した少数キャリアを外部へ引
き出すための経路としても機能し、キャリア注入誘起型
の降伏現象を防止する。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本明細書で開示する発明は、
単結晶シリコン基板を利用して形成された半導体装置、
特に絶縁ゲイト型電界効果トランジスタ（ＭＯＳＦＥＴ
またはＩＧＦＥＴと呼ばれる）の構成に関する。
【０００２】特に、チャネル長およびチャネル幅が１μ
ｍ以下（代表的には30〜500 nm）の微細素子を作製する
場合において効果を発揮する技術である。
【０００３】また、本願発明はＭＯＳＦＥＴを集積化し
て構成されたＩＣ、ＶＬＳＩ、ＵＬＳＩなどの様々な半
導体集積化回路に応用することが可能である。
【０００４】
【従来の技術】近年、ＶＬＳＩなどの集積化回路は益々
微細化の一途を辿る傾向にあり、ＭＯＳＦＥＴのチャネ
ル長（Ｌ）も0.2 μｍ以下、さらには 0.1μｍ以下とい
ったディープサブミクロン領域の加工寸法が要求される
様になってきている。
【０００５】また、同様にゲイト幅（Ｗ）も0.2 μｍ以
下の加工寸法が求められ、Ｌ：Ｗ＝１：１というデバイ
スサイズが提唱されてきている。
【０００６】しかしながら、半導体装置の微細化を妨げ
る要因として短チャネル効果という現象が知られてい
る。短チャネル効果とは、チャネル長が短くなるにつれ
て引き起こされるソース／ドレイン間耐圧の低下、しき
い値電圧の低下などの諸問題である。なお、短チャネル
効果に関しては「サブミクロンデバイスＩ；小柳光正
他，pp88〜138 ，丸善株式会社，1987」で詳しく説明さ
れている。
【０００７】同参考書によれば、耐圧低下の原因の一つ
としてパンチスルー現象が最もよく知られている。この
現象は、チャネル長が短くなることでドレイン側空乏層
の電位的な影響がソース側に及び、ソース側の拡散電位
が下げられる（ドレイン誘起障壁低下現象）ことでゲイ
ト電圧によるキャリアの制御が困難な状況になる現象で
ある。
【０００８】この様子を簡略化して図３に示す。図３に
おいて３０１は単結晶シリコン基板、３０２はソース領
域、３０３はチャネル形成領域、３０４はドレイン領
域、３０５はフィールド酸化膜（素子分離絶縁膜）、３
０６はゲイト絶縁膜、３０７はゲイト電極である。ま
た、３０８示される点線は動作時に形成される空乏層を
表している。
【０００９】通常ならば、ゲイト電極３０７の直下に形
成されるチャネルの下には均一な深さの空乏層が形成さ
れる。ところが、チャネル長（Ｌ）が極端に短くなると
図３の矢印に示す様にドレイン側から伸びてきた空乏層
（ドレイン側空乏層と呼ぶ）とソース側の空乏層が接す
る様になる。
【００１０】その結果、ドレイン電圧によってソース近
傍の電位障壁が引き下げられ、ゲイト電圧に電圧を印加
しない状態でも勝手に電流が流れてしまう様になる。こ
れがパンチスルーであり、ソース／ドレイン間耐圧の低
下の原因となる。
【００１１】また、ソース／ドレイン間耐圧の低下の原
因として注入キャリアの衝突電離という現象もある。以
下にＮチャネル型のＭＯＳＦＥＴを例に説明する。
【００１２】強い電界に引っ張られてドレイン近傍で高
エネルギー状態となった電子（多数キャリア）はシリコ
ン格子と衝突して多量の電子−正孔対を発生する。この
時発生した正孔（少数キャリア）はドレイン電界によっ
て押し戻されてチャネル下の空乏層または基板を介して
ソース端子または基板端子へと流れ込む。この正孔がキ
ャリア注入誘起型の降伏現象を引き起こすのである。
【００１３】メカニズムとしては二つあるが、一つは基
板端子に流れ込む正孔電流によってソース−基板−ドレ
インがそれぞれエミッタ−ベース−コレクタとなって寄
生バイポーラトランジスタを導通させることによる。
【００１４】また、もう一つは空乏層またはソース近傍
の基板に流入した正孔によってソース側の拡散電位が下
げられ、電位障壁が低下することによる。
【００１５】以上の様な短チャネル効果に対して様々な
対策がなされているが、最も一般的に行なわれている対
策はチャネルドープである。チャネルドープとは、チャ
ネル形成領域全体に浅くＰ（リン）、Ｂ（ボロン）とい
った不純物元素を微量に添加し、短チャネル効果を抑制
する技術である（特開平4-206971号公報、特開平4-2863
39号公報等）。
【００１６】しかしながら、チャネルドープ技術はＭＯ
ＳＦＥＴの電界効果移動度（以下、モビリティと呼ぶ）
に重大な制約を与えるという欠点を持っている。即ち、
意図的に添加された不純物元素によってキャリアの移動
が阻害され、モビリティが低下してしまうのである。
【００１７】例えば、従来の標準的なＭＯＳＦＥＴのモ
ビリティが、Ｎチャネル型ＭＯＳＦＥＴで300cm2/Vs 、
Ｐチャネル型ＭＯＳＦＥＴで70cm2/Vsしか得られないと
いう報告もある（Symposium on Technology Digest of
Technical Papers，D.T.Grider et.al. ，pp.47 ，1997
参照）。
【００１８】
【発明が解決しようとする課題】本願発明は上記問題点
を鑑みて成されたものであり、高い信頼性と高い電界効
果移動度とを同時に実現しうる全く新しい構造の半導体
装置を提供することを課題とする。
【００１９】
【課題を解決するための手段】本明細書で開示する発明
の構成は、単結晶半導体を利用して形成されたソース領
域、ドレイン領域およびチャネル形成領域と、前記ソー
ス領域、ドレイン領域およびチャネル形成領域を囲むフ
ィールド酸化膜と、前記チャネル形成領域上に形成され
たゲイト絶縁膜およびゲイト電極と、を構成の少なくと
も一部に含む半導体装置であって、前記チャネル形成領
域の内、前記フィールド酸化膜と接する端部のみに対し
て当該チャネル形成領域のエネルギーバンドをシフトさ
せてなる不純物領域が意図的、且つ、局部的に設けら
れ、当該不純物領域によって前記ドレイン領域から前記
ソース領域に向かって広がる空乏層が抑止されることを
特徴とする。
【００２０】また、他の発明の構成は、単結晶半導体を
利用して形成されたソース領域、ドレイン領域およびチ
ャネル形成領域と、前記ソース領域、ドレイン領域およ
びチャネル形成領域を囲むフィールド酸化膜と、前記チ
ャネル形成領域上に形成されたゲイト絶縁膜およびゲイ
ト電極と、を構成の少なくとも一部に含む半導体装置で
あって、前記チャネル形成領域の内、前記フィールド酸
化膜と接する端部のみに対して当該チャネル形成領域の
エネルギーバンドをシフトさせてなる不純物領域が意図
的、且つ、局部的に設けられ、前記不純物領域によって
前記ドレイン領域から前記ソース領域に向かって広がる
空乏層が抑止されると共に、当該不純物領域によって前
記ドレイン領域近傍における衝突電離で発生した少数キ
ャリアが前記チャネル形成領域の外部へと引き出される
ことを特徴とする。
【００２１】また、他の発明の構成は、単結晶半導体を
利用して形成されたソース領域、ドレイン領域およびチ
ャネル形成領域と、前記ソース領域、ドレイン領域およ
びチャネル形成領域を囲むフィールド酸化膜と、前記チ
ャネル形成領域上に形成されたゲイト絶縁膜およびゲイ
ト電極と、を構成の少なくとも一部に含む半導体装置で
あって、前記チャネル形成領域の内、前記フィールド酸
化膜と接する端部のみに対して当該チャネル形成領域の
エネルギーバンドをシフトさせてなる不純物領域が意図
的、且つ、局部的に設けられ、当該不純物領域は前記ソ
ース領域および／または前記ドレイン領域の内部にも到
達していることを特徴とする。
【００２２】本願発明の主旨は、チャネル形成領域の端
部（フィールド酸化膜と接する側の端部を指し、ソース
／ドレイン領域と接する端部とは区別する）に対して意
図的に不純物領域を形成し、その不純物領域によってド
レイン側からソース側に広がる空乏層を抑止するもので
ある。
【００２３】なお、本発明者らは空乏層を抑止する効果
があたかも空乏層をピン止めする様に捉えられることか
ら、「抑止」という意味で「ピニング」という言葉を定
義している。そして、本明細書で開示する発明を利用し
たＦＥＴをピニングＦＥＴと呼び、従来のＭＯＳＦＥＴ
と明確に区別している。
【００２４】また、他の発明の構成は、単結晶半導体を
利用して形成されたソース領域、ドレイン領域およびチ
ャネル形成領域と、前記ソース領域、ドレイン領域およ
びチャネル形成領域を囲むフィールド酸化膜と、前記チ
ャネル形成領域上に形成されたゲイト絶縁膜およびゲイ
ト電極と、を構成の少なくとも一部に含む半導体装置で
あって、前記チャネル形成領域の内、中央部および前記
フィールド酸化膜と接する端部のみに対して当該チャネ
ル形成領域のエネルギーバンドをシフトさせてなる不純
物領域が意図的、且つ、局部的に設けられ、前記端部の
みに設けられた不純物領域によって前記ドレイン領域か
ら前記ソース領域に向かって広がる空乏層が抑止され、
前記中央部のみに設けられた不純物領域によってしきい
値電圧の制御が行われることを特徴とする。
【００２５】また、他の発明の構成は、単結晶半導体を
利用して形成されたソース領域、ドレイン領域およびチ
ャネル形成領域と、前記ソース領域、ドレイン領域およ
びチャネル形成領域を囲むフィールド酸化膜と、前記チ
ャネル形成領域上に形成されたゲイト絶縁膜およびゲイ
ト電極と、を構成の少なくとも一部に含む半導体装置で
あって、前記チャネル形成領域の内、中央部および前記
フィールド酸化膜と接する端部のみに対して当該チャネ
ル形成領域のエネルギーバンドをシフトさせてなる不純
物領域が意図的、且つ、局部的に設けられ、前記端部の
みに設けられた不純物領域によって前記ドレイン領域か
ら前記ソース領域に向かって広がる空乏層が抑止される
と共に、当該不純物領域によって前記ドレイン領域近傍
における衝突電離で発生した少数キャリアが前記チャネ
ル形成領域の外部へと引き出され、前記中央部のみに設
けられた不純物領域によってしきい値電圧の制御が行わ
れることを特徴とする。
【００２６】以上の構成によって、本願発明の課題であ
る高いモビリティと高い信頼性とを同時に得られる半導
体装置が実現される。本願発明のピニングＦＥＴに関す
る詳細は以下に示す実施例でもって説明する。
【００２７】
【実施例】
〔実施例１〕まず、本願発明によるＮチャネル型ピニン
グＦＥＴの活性領域（ソース領域、チャネル形成領域お
よびドレイン領域をまとめてこう呼ぶことにする）の構
成について図１を用いて説明する。なお、図１（Ａ）は
上面図、図１（Ｂ）は上面図をＡ−Ａ’で切断した断面
図、図１（Ｃ）は上面図をＢ−Ｂ’で切断した断面図で
ある。
【００２８】図１（Ａ）において、１０１はソース領
域、１０２はチャネル形成領域、１０３はドレイン領域
である。そして、これらの領域を囲む様にしてフィール
ド酸化膜１０４が形成され、他の素子との分離が施され
ている。
【００２９】なお、ここでは符号を付けないが活性領域
の上にはゲイト絶縁膜が形成されている。また、実際に
はその上にゲイト電極、層間絶縁膜等が積層されていく
のだが、図面を簡略化するため、ここでの記載は省略す
る。
【００３０】そして、１０５、１０６で示される領域が
本願発明の半導体装置において最大の特徴となる空乏層
をピニングするための領域（以下、ピニング領域と呼
ぶ）である。このピニング領域１０５、１０６はチャネ
ル形成領域のエネルギーバンドをシフトさせる不純物元
素を添加することによって形成できる。従って、エネル
ギーバンドをシフトさせてなる領域と呼ぶこともでき
る。
【００３１】ここでエネルギーバンドをシフトさせる不
純物元素について図９に示す様な概念図で説明する。エ
ネルギーバンドをシフトさせるとは、図９において点線
で示されるエネルギー状態であったチャネル形成領域
を、実線で示されるエネルギー状態に変化させることを
意味する。
【００３２】図９はチャネル形成領域に対してソース／
ドレイン領域とは逆の導電型を呈する不純物元素を添加
した場合である。この場合、添加領域のエネルギーギャ
ップ（Ｅｇ）には変化がなく、全体的にエネルギー状態
が上側へシフトする（見かけ上フェルミレベルＥｆが下
側に下がる）。
【００３３】従って、不純物を添加しない（アンドープ
の）チャネル形成領域と不純物領域との間にはΔＥに相
当するエネルギー差が生まれる。このエネルギー的（電
位的）な障壁の高さは不純物元素の添加濃度によって変
化する。
【００３４】この様に、本願発明ではピニング領域の形
成にあたって、チャネル形成領域のエネルギーバンドを
シフトさせて障壁を作りだしうる不純物元素を利用す
る。
【００３５】本実施例の場合、ソース／ドレイン領域は
Ｎ型導電性を有しているので、ピニング領域１０５、１
０６には逆導電型を呈する不純物元素を添加する。即
ち、１３族から選ばれた元素、代表的にはＢ（ボロン）
またはＩｎ（インジウム）を添加することによりＰ型不
純物領域とする。
【００３６】また、ピニング領域１０５、１０６の形成
深さは、チャネル下に形成される最大空乏層幅よりも深
く、望ましくはドレイン領域１０３の接合深さよりも十
分に深くする。
【００３７】なお、ピニング領域１０５、１０６に添加
する不純物の濃度は、基本的にはピニング領域１０５、
１０６がチャネル形成領域に対して十分に高い電位障壁
となる様に調節する。典型的には 1×1018〜 1×1020at
oms/cm3 とすれば良い。
【００３８】図１（Ａ）において、ピニング領域１０
５、１０６はその端でソース領域１０１およびドレイン
領域１０３にまで到達する（重畳する）様にして形成さ
れている。後述するが、ソース領域１０１の内部にまで
到達する様に形成することは本願発明の重要な構成の一
つである。ただし、ドレイン領域１０３とは特に重畳し
なくてもピニング効果を得ることはできる。
【００３９】なお、図１（Ａ）においてソース領域１０
１とドレイン領域１０３の間の距離をチャネル長（Ｌ）
と定義する。本願発明はこの長さが２μｍ以下、典型的
には30〜500 nm（さらに好ましくは50〜200 nm）である
場合に有効である。また、このチャネル長に沿った方向
をチャネル長方向と呼ぶことにする。
【００４０】また、ピニング領域１０５と１０６の間の
距離をチャネル幅（Ｗ）と定義する（厳密には実効チャ
ネル幅）。本願発明はこの幅が30〜500 nm（典型的には
50〜200 nm）である場合に有効である。また、このチャ
ネル幅に沿った方向をチャネル幅方向と呼ぶことにす
る。
【００４１】本願発明ではオン電流（ＴＦＴがオン状態
にある時に流れる電流）の確保とピニング領域の形成の
困難性を考慮してチャネル幅の下限を30nmと考える。ま
た、チャネル幅が500nm を超えるとピニング効果を得る
ことが困難となる。
【００４２】なお、チャネル幅に対してチャネル形成領
域の深さが十分に深い場合、ピニング効果が小さくなる
様にも感じるが、実際にトランジスタ動作に寄与する多
数キャリアはチャネル形成領域の極表面近傍のみを移動
するため、チャネル幅が500nm以下であっても十分なピ
ニング効果を得ることが可能である。
【００４３】この様に、本願発明の半導体装置は特にチ
ャネル長およびチャネル幅が極めて小さい半導体装置に
適用することを念頭に置いているので、チャネル形成領
域１０２も極めて小さなサイズになる。
【００４４】そのため、ピニング領域１０５、１０６の
形成も極めて微細なイオン注入技術が必要となる。即
ち、エキシマレーザー、電子ビームまたは集束イオンビ
ームを用いた微細露光技術によって10〜300 nm（好まし
くは50〜100 nm）幅程度のピニング領域を形成しなけれ
ばならない。
【００４５】次に、図１（Ａ）に示した上面図をＡ−
Ａ’で切断した断面図を図１（Ｂ）に示す。なお、図１
（Ｂ）において、図１（Ａ）で説明した部分については
同一の符号を用いて説明することにする。
【００４６】図１（Ｂ）において、１０７は単結晶シリ
コン基板であり、本実施例では高抵抗のＰ型シリコン基
板を用いている。なお、単結晶シリコン基板１０７とし
ては、通常のＣＺ法、ＦＺ法またはその他の作製方法で
形成された全ての単結晶シリコン基板を用いることがで
きる。ただし、キャリアの移動度を高めるためには、ド
ーパント量（不純物元素の添加濃度）の少ない高抵抗シ
リコン基板を用いることが好ましい。
【００４７】そして、フィールド酸化膜１０４に重なる
様にしてピニング領域１０５、１０６が形成されてい
る。また、チャネル形成領域１０２の上にはゲイト絶縁
膜１０８が熱酸化法により形成されている。
【００４８】次に、図１（Ａ）をＢ−Ｂ’で切断した断
面図を図１（Ｃ）に示す。図１（Ｃ）に示す様に、ソー
ス領域１０１およびドレイン領域１０３はＰ（リン）ま
たはＡｓ（砒素）イオンの注入によりウェル構造で形成
される。
【００４９】また、Ｂ−Ｂ’での切断面では見えないが
ピニング領域１０５（または１０６）の位置関係を点線
で示す。図１（Ｃ）に示す様に、ピニング領域１０５、
１０６はソース領域１０１からドレイン領域１０３にか
けて形成される。
【００５０】本願発明のＮチャネル型ピニングＦＥＴ
は、以上に示した様な構造の半導体装置である。次に、
ピニング領域１０５、１０６の果たす役割と、それによ
って得られる効果について説明する。
【００５１】まず、第１の効果について説明する。本願
発明の最も大きな目的は、ドレイン側からソース側に向
かって広がる空乏層を抑止（ピニング）し、ドレイン電
圧によるソース側の電位障壁の低下を防止することにあ
る。そして、空乏層の広がりを抑止することでしきい値
電圧の低下やパンチスルーによる耐圧の低下を十分に防
ぐことが可能となる。
【００５２】図１において、チャネル形成領域１０２に
人為的、且つ、局部的に形成されたピニング領域１０５
と１０６は、ドレイン側から広がる空乏層に対してスト
ッパーとして働き、空乏層の広がりを効果的に抑止す
る。
【００５３】従って、空乏層の広がりによってソース側
の拡散電位が引き下げられることもなくなり、パンチス
ルー現象が防止される。また、空乏層の広がりによる空
乏層電荷の増加が抑制されるので、しきい値電圧の低下
も避けられる。
【００５４】以上の様に、ピニング領域１０５、１０６
を形成することで、微細化に際して非常に重大な問題で
あった短チャネル効果を抑止または防止することが可能
となる。この効果は本願発明の半導体装置の最も重要な
効果である。
【００５５】なお、上述の効果を得るためにはピニング
領域１０５、１０６を少なくともチャネル形成領域１０
２とドレイン領域１０３との接合部付近に設けておけば
良い。ただし、後述する第４の効果（ピニング領域によ
る少数キャリアの引き出し効果）を得るためには図１
（Ａ）に示す様な配置が最も好ましい。
【００５６】次に第２の効果について説明する。一般的
なＭＯＳＦＥＴではｎ+ 型ポリシリコンでゲイト電極を
形成するが、Ｎチャネル型ＭＯＳＦＥＴではチャネル形
成領域（Ｐ型シリコン基板）との仕事関数差が大きいた
めしきい値電圧が小さくなる（ノーマリオン動作とな
る）。そのため、従来例で示したチャネルドープは短チ
ャネル効果を防止するだけでなく、しきい値電圧の制御
をも兼ねている。
【００５７】しかしながら、本願発明のＮチャネル型ピ
ニングＦＥＴの場合、ピニング領域１０５、１０６によ
って実効的なチャネル幅を非常に狭くすることでしきい
値電圧を増加させて適切なしきい値電圧を得ることがで
きる。
【００５８】ここで図１に示した構造の半導体装置が動
作した際に、チャネル形成領域１０２とピニング領域１
０５、１０６とがエネルギー的（電位的）にどの様な状
態となっているかを図４を用いて説明する。
【００５９】図１に示す構造を有する半導体装置が動作
した場合、チャネル形成領域１０２に反転層が形成され
ると、チャネル形成領域１０２の近傍は図４に示す様な
深い谷の様な形状のエネルギー状態となる。
【００６０】この時、図４において、４０１、４０２で
示される領域がピニング領域１０５、１０６に相当し、
４０３で示される領域が実効的なチャネル形成領域１０
２に相当する。なお、谷の底部となる領域４０３は反転
層が形成されることで電子にとってエネルギー的に低い
状態となる。そのため、ソース領域から流入したキャリ
アは優先的に領域４０３を移動することになる。
【００６１】この様に、ピニング領域１０５、１０６は
エネルギー的に高い障壁を形成するため、その部分はし
きい値電圧が増加する。その結果、全体として観測され
るしきい値電圧も増加するのである。
【００６２】この様な狭チャネル化によるしきい値電圧
の増加は、狭チャネル効果として一般的に知られてい
る。本願発明の特徴であるピニング領域は、意図的に狭
チャネル効果を発生させ、ピニング領域の濃度やその形
状で狭チャネル効果の強弱を制御することが可能であ
る。
【００６３】従って、ピニング領域の形状やサイズの設
計を最適化することでチャネル幅（Ｗ）の調節を行い、
短チャネル効果と狭チャネル効果のバランスでしきい値
電圧の制御を行うことも可能である。
【００６４】なお、チャネル形成領域を構成する単結晶
シリコン層の導電型とゲイト電極の材質との組み合わせ
によって仕事関数差をできるだけ小さくする（しきい値
電圧は増加する）ことは有効である。その様にすること
で、しきい値電圧の制御をさらに正確且つ容易に行うこ
とが可能である。
【００６５】次に、第３の効果について説明する。本実
施例に示したＮチャネル型ピニングＦＥＴでは、チャネ
ル形成領域１０２が真性または実質的に真性な領域で構
成され、その領域を多数キャリア（電子）が移動すると
いう利点がある。
【００６６】ここで真性な領域とはＮ型やＰ型を付与す
る不純物元素および炭素、窒素、酸素といった不純物元
素を意図的に添加しない領域を呼ぶ。例えば、高度な精
製技術でＩ型シリコン基板（真性シリコン基板）を作製
し、それを用いた場合に真性なチャネル形成領域を得ら
れる。
【００６７】また、実質的に真性な領域とは、逆導電型
不純物の添加により意図的に導電型を相殺させた領域、
またはしきい値電圧の制御が可能な範囲において一導電
型を有する領域を指す。
【００６８】例えば、ドーパント濃度（リン、砒素、ボ
ロン、インジウム、アンチモン等）が 5×1017atoms/cm
3 以下であり、含有する炭素、窒素、酸素の濃度が 2×
1018atoms/cm3 以下である様なシリコン基板は実質的に
真性であるといって差し支えない。そういった意味で、
一般的に半導体回路に用いられる単結晶シリコン基板は
プロセス過程で意図的に不純物を添加しない限り全て実
質的に真性である。
【００６９】キャリアの移動する領域が真性または実質
的に真性である場合、不純物散乱による移動度の低下は
極めて小さくなる。これはチャネルドープを用いずに短
チャネル効果を抑制または防止するという本願発明の大
きな長所である。
【００７０】なぜならば、従来のＩＣではチャネルドー
プによってチャネル形成領域全面に不純物が添加され
る。そのため、不純物散乱が激しく、単結晶を用いなが
らもモビリティ（電界効果移動度）が小さいことが問題
となる。
【００７１】ところが、本願発明のピニングＦＥＴはチ
ャネル形成領域に対して局部的にピニング領域を設け、
それによって短チャネル効果の防止としきい値電圧の制
御とを実現する。そのため、キャリアが移動する領域は
極めて不純物の少ない真性または実質的に真性な領域と
なり、高いモビリティを得ることが可能となる。
【００７２】次に、第４の効果について説明する。本願
発明のピニング領域は短チャネル効果の防止、しきい値
電圧の制御といった機能を有することを既に述べたが、
その他に衝突電離によるソース／ドレイン間耐圧の低下
を防止する上で非常に重要な役割を果たしている。
【００７３】従来例で説明した様に、衝突電離によって
生成した少数キャリア（本実施例の場合は正孔）は寄生
バイポーラトランジスタを導通させたり、ソース近傍に
蓄積してソース側の拡散電位を下げたりするなど、キャ
リア注入誘起型の降伏現象の原因となる。
【００７４】しかしながら、図１に示した様な構造のＮ
チャネル型ピニングＦＥＴの場合、衝突電離によって発
生した正孔はピニング領域１０５、１０６を流れ、その
ままソース領域１０１に到達する。そこで、ピニング領
域１０５、１０６に外部端子を接続して正孔を引き出せ
ば正孔の蓄積を防ぐことができる。
【００７５】この様に、本願発明のピニング領域は衝突
電離によって発生した少数キャリア（正孔）を多数キャ
リア（電子）とは逆の方向に流し、そのまま外部へ引き
出すためのパスとしても機能する。
【００７６】なお、本実施例の場合、ピニング領域１０
５、１０６はＰ型の導電性を有するため、正孔は移動で
きるが電子が移動することはない。即ち、多数キャリア
である電子はチャネル形成領域１０２を流れる。
【００７７】この第４の効果によって衝突電離によるキ
ャリア注入誘起型の降伏現象を防ぐことが可能であるた
め、第１の効果（パンチスルーによる耐圧の低下防止）
との相乗効果で、非常に高い耐圧を有する信頼性の高い
半導体装置を実現できる。
【００７８】以上の様に、本実施例に示したＮチャネル
型ピニングＦＥＴは、非常に高い信頼性と高い電界効果
移動度とを同時に実現できる。
【００７９】なお、本願発明の特徴であるピニング領域
は絶縁ゲイト型の電界効果トランジスタのチャネル形成
領域に対して形成するものであり、基本的にトランジス
タ構造に限定される技術ではない。
【００８０】従って、本願発明は本実施例に示した構造
に限定されるものではなく、あらゆる構造の絶縁ゲイト
型電界効果トランジスタに対して適用することができ
る。
【００８１】〔実施例２〕本実施例では、本願発明によ
るＰチャネル型ピニングＦＥＴの活性領域の構成につい
て図２を用いて説明する。実施例１で用いた図１と同様
に、図２（Ａ）は上面図、図２（Ｂ）は上面図をＡ−
Ａ’で切断した断面図、図２（Ｃ）は上面図をＢ−Ｂ’
で切断した断面図である。
【００８２】なお、基本的な構造はＮチャネル型ピニン
グＦＥＴもＰチャネル型ピニングＦＥＴも同様であるの
で、相違点のみ詳細に説明を行い、実施例１で十分に説
明した内容に関しては省略する。
【００８３】図２（Ａ）において、２０１はソース領
域、２０２はチャネル形成領域、２０３はドレイン領
域、２０４はフィールド酸化膜である。そして、２０
５、２０６で示される領域がピニング領域であるが、本
実施例の場合、ピニング領域２０５、２０６はＮ型導電
性を呈する不純物元素を添加する。即ち、１５族から選
ばれた元素、代表的にはリンまたは砒素の添加により形
成する。場合によってはＳｂ（アンチモン）を利用して
も良い。
【００８４】この場合、ピニング領域２０５、２０６に
添加する不純物の濃度は、実施例１と同様に調節を行え
ばよく、典型的には 1×1018〜 1×1020atoms/cm3 とす
れば良い。ただし、後述するが添加濃度を低く抑えるこ
とでしきい値電圧の制御を容易にすることもできる。
【００８５】ところで、本実施例に示すＰチャネル型ピ
ニングＦＥＴと実施例１に示したＮチャネル型ピニング
ＦＥＴとの明確な差は、ピニング領域２０５と２０６と
の間に設けられた逆導電型の不純物領域２０７の存在で
ある。
【００８６】この不純物領域２０７はボロンまたはイン
ジウムの添加により形成されるＰ型導電性を有する領域
である。本実施例の場合、この不純物領域２０７がしき
い値電圧の制御用に用いられている点に特徴がある。こ
の事については後述する。
【００８７】また、図２（Ａ）に示す様にＰチャネル型
ピニングＦＥＴのチャネル長およびチャネル幅は、Ｎチ
ャネル型ピニングＦＥＴと同様に設計すれば良い。従っ
て、ピニング領域２０５、２０６およびしきい値電圧制
御用の不純物領域２０７の形成も極めて微細なイオン注
入技術で行う。
【００８８】次に、図２（Ａ）に示した上面図をＡ−
Ａ’で切断した断面図を図２（Ｂ）に示す。図２（Ｂ）
において、２０８は単結晶シリコン基板であり、本実施
例では高抵抗のＮ型シリコン基板を用いている。高抵抗
のものを用いる理由は、移動度を高めるためであること
は言うまでもない。
【００８９】そして、フィールド酸化膜２０４に重なる
様にしてピニング領域２０５、２０６が形成され、その
間に不純物領域２０７が形成されている。さらにその上
にはゲイト絶縁膜２０９が熱酸化法により形成されてい
る。
【００９０】次に、図２（Ａ）をＢ−Ｂ’で切断した断
面図を図２（Ｃ）に示す。図２（Ｃ）に示す様に、ソー
ス領域２０１およびドレイン領域２０３はボロンまたは
インジウムイオンの注入によりウェル構造で形成され
る。
【００９１】また、Ｂ−Ｂ’での切断面ではしきい値電
圧制御のための不純物領域２０７が図２（Ｃ）の様に見
える。本実施例の場合、ソース領域２０１からドレイン
領域２０３にかけて形成されているが、この構造に限定
されるものではない。
【００９２】本願発明のＰチャネル型ピニングＦＥＴ
は、以上に示した様な構造の半導体装置である。次に、
ピニング領域２０５、２０６および不純物領域２０７の
果たす役割と、それによって得られる効果について説明
する。
【００９３】第１の効果は実施例１で説明した様なドレ
イン側から広がる空乏層の抑止効果である。これにより
パンチスルー現象やしきい値電圧の低下といった短チャ
ネル効果を効果的に抑制または防止することができる。
【００９４】しかし、第２の効果は実施例１とは異なる
ので以下に詳細な説明を行う。本実施例の場合も、実施
例１と同様にピニング領域２０５、２０６の不純物濃度
や形状を適宜変更することで狭チャネル効果を意図的に
制御することができる。
【００９５】ところが、通常のＩＣの様にゲイト電極を
ｎ+ 型ポリシリコンゲイトとした場合、チャネル形成領
域（Ｎ型シリコン基板を用いた場合、弱いＮ型である）
との仕事関数差が小さいため、しきい値電圧は負の方向
に大きくなる。即ち、しきい値電圧の絶対値が増加する
ことを意味する。
【００９６】これに対して狭チャネル効果もしきい値電
圧を増加させる方向に働くので、結果的にしきい値電圧
の絶対値はかなり大きくなってしまう。そのため、本実
施例ではしきい値電圧を小さくする目的で不純物領域２
０７を形成している。
【００９７】ただし不純物領域２０７はソース／ドレイ
ン領域と同じ導電型（この場合、Ｐ型）であるのでソー
ス／ドレイン領域を繋ぐとトランジスタとならない。そ
こで本実施例の場合、不純物領域２０７に導入する不純
物濃度を低くして極弱いＰ型或いは実質的に真性に近い
状態とし、チャネル形成領域２０２に比較して小さいゲ
イト電圧で導通する様に調節する。
【００９８】即ち、不純物領域２０７を意図的に小さい
しきい値電圧でキャリア（正孔）がソース／ドレイン間
を移動できる様なパスとして活用する。この様にするこ
とで、全体的に観測されるしきい値電圧を小さくするこ
とが可能であり、且つ、ノーマリオフ動作が実現され
る。
【００９９】なお、実施例１の場合と同様にゲイト電極
とチャネル形成領域との間の仕事関数差を調節すること
は有効である。本実施例の場合、仕事関数差をできるだ
け大きくしてしきい値電圧を正の方向にずらすことが好
ましい。
【０１００】また、ピニング領域２０５、２０６を弱い
Ｎ型（Ｎ- 型）とすることで、ピニング効果を保つと同
時にしきい値電圧が負の方向へ増加するのを抑制するこ
とも効果的である。
【０１０１】次に、第３の効果であるが、実施例１と同
様にチャネル形成領域２０２は真性または実質的に真性
であるので高い移動度を実現することができる。
【０１０２】さらに、本実施例の場合、ピニング領域２
０５、２０６に添加する不純物元素としてリンを用いれ
ば、リンによる金属元素のゲッタリング効果を付与する
ことができる。こうすることで、チャネル形成領域２０
２の内部に残留する金属元素をピニング領域２０５、２
０６にゲッタリングして、チャネル形成領域２０２にお
ける不純物散乱を極限まで低減することが可能である。
【０１０３】また、本実施例の場合も多数キャリアであ
る正孔はチャネル形成領域２０２、不純物領域２０７を
流れ、ピニング領域２０５、２０６では流れない。
【０１０４】また、第４の効果である少数キャリアの排
出効果は実施例１と同様に得られる。通常のＰチャネル
型ＭＯＳＦＥＴでは多数キャリアである正孔のイオン化
率が電子のイオン化率の1/1000程度と小さいため、衝突
電離の発生確率は非常に小さい。従って、キャリア注入
誘起型の降伏現象はさほど問題とならない。
【０１０５】しかし、本願発明のＰチャネル型ピニング
ＦＥＴはチャネル形成領域が真性または実質的に真性で
あるため、非常にキャリア（正孔）の移動度が大きい。
即ち、ドレイン近傍ではかなり高いエネルギー状態とな
ると予想される。
【０１０６】従って、キャリア注入誘起型の降伏現象を
防止できるという効果は、高い信頼性を実現する上でも
非常に有効な効果であると言える。
【０１０７】以上の様に、本実施例のＰチャネル型ピニ
ングＦＥＴは高い信頼性と高いモビリティとを同時に実
現する半導体装置となる。また、実施例１と同様に本実
施例の構造に限定されず、他の構造のＭＯＳＦＥＴに対
しても適用できる。
【０１０８】〔実施例３〕実施例１、２では単結晶シリ
コン基板上にピニングＦＥＴを形成する場合の例につい
て説明した。この場合、活性領域（ソース領域、チャネ
ル形成領域、ドレイン領域）は弱いＮ型またはＰ型の単
結晶シリコンで形成される。
【０１０９】しかし、本願発明に利用することのできる
半導体は単結晶シリコンに限定されるものではない。即
ち、本願発明であるピニングＦＥＴにおいて、活性層領
域の少なくとも一部を化合物半導体、或いは化合物半導
体と単結晶シリコンとの積層構造とすることも可能であ
る。
【０１１０】例えば、化合物半導体としてはガリウム砒
素（ＧａＡｓ）、インジウムリン（ＩｎＰ）またはシリ
コンゲルマニウム（Ｓｉx Ｇｅ1-x ：ただし、ｘは0.5
〜9.5 ）などを用いても良い。
【０１１１】特に、Ｓｉx Ｇｅ1-x で示される化合物半
導体をチャネル形成領域として利用する場合、単結晶シ
リコンよりも高いキャリア移動度が得られる。即ち、こ
の効果に本願発明の効果を組み合わせることで、さらに
高いモビリティを有する半導体装置を実現することが可
能である。
【０１１２】〔実施例４〕本実施例では、Ｐ型単結晶シ
リコン基板上に作製したＮチャネル方ピニングＦＥＴと
Ｐチャネル型ピニングＦＥＴとを相補的に組み合わせた
ＣＭＯＳ半導体装置の例について説明する。
【０１１３】本実施例のＣＭＯＳ半導体装置の構造を図
５に示す。図５（Ａ）はＣＭＯＳ半導体装置をチャネル
長方向に切断した断面図であり、図５（Ｂ）はＣＭＯＳ
半導体装置の上面図である。なお、図５（Ａ）は図５
（Ｂ）をＡ−Ａ’で切断した断面図に相当する。
【０１１４】図５（Ａ）において、５０１は単結晶シリ
コン基板である。単結晶シリコン基板５０１には約 1×
1015atoms/cm3 程度のドーパント（ボロンまたは砒素）
が添加され、弱いＰ型を示す。ここではこの導電型をＰ
--で表す。
【０１１５】なお、本明細書中では導電型の強弱を上付
のプラス記号やマイナス記号で表すことにする。例え
ば、Ｎ型導電性の強さにはＮ++＞Ｎ+ ＞Ｎ- ＞Ｎ--の関
係がある。また、Ｐ型導電性の強さにはＰ++＞Ｐ+ ＞Ｐ
- ＞Ｐ--の関係がある。
【０１１６】そして、Ｐ型シリコン基板５０１の表面付
近にはＮチャネル形ピニングＦＥＴのソース領域５０
２、ドレイン領域５０３がＮ+ ウェルで形成される。こ
のソース領域５０２、ドレイン領域５０３はできるだけ
浅い接合深さとすることが短チャネル効果を抑制する上
で有効である。
【０１１７】また、５０４はリン（または砒素またはア
ンチモン）を添加して形成されるＮ--ウェル（またはＮ
- ）である。そして、その内部にＰチャネル型ピニング
ＦＥＴのソース領域５０５、ドレイン領域５０６がＰ+
ウェルで形成される。
【０１１８】これらの異なる導電性を呈するソース／ド
レイン領域は、フィールド酸化膜５０７で絶縁分離され
る。また、５０８、５０９はゲイト絶縁膜、５１０、５
１１はそれぞれＮチャネル型ピニングＦＥＴおよびＰチ
ャネル型ピニングＦＥＴのゲイト電極である。
【０１１９】なお、Ｐチャネル型ピニングＦＥＴのチャ
ネル形成領域（ゲイト電極直下）には局部的にしきい値
制御用の不純物領域５１２が形成される。本実施例で
は、実施例１に説明した様な理由から不純物領域５１２
を実質的に真性、或いは極弱いＰ型とする。
【０１２０】また、ゲイト電極５１０、５１１は層間絶
縁膜５１３で覆われ、その上にソース電極５１４、５１
５および共通ドレイン電極５１６が形成される。
【０１２１】なお、本実施例のＣＭＯＳ半導体装置には
ソース電極５１４、５１５の配置に関して特徴がある。
その事について図５（Ｂ）を用いて説明する。
【０１２２】ただし、図５（Ｂ）において、既に図５
（Ａ）で説明した箇所については図５（Ａ）と同一の符
号を付けるのみとし、説明は省略する。また、ソース電
極５１４、５１５およびドレイン電極５１６は図面を見
やすくするために点線で示すことにする。
【０１２３】図５（Ａ）では図示されなかったが、図５
（Ｂ）に示す様に、チャネル形成領域の両端にはピニン
グ領域５１７〜５２０が形成されている。ただし、Ｎチ
ャネル型ピニングＦＥＴのピニング領域５１７、５１８
はＰ+ 領域（またはＰ++領域）で構成される。また、Ｐ
チャネル型ピニングＦＥＴのピニング領域５１９、５２
０はＮ+ 領域（またはＮ- 領域）で構成される。
【０１２４】ところで、前述の様に、本願発明において
はピニング領域５１７〜５２０が少数キャリアの排出用
パスとして機能する。そこで、ソース電極５１４とピニ
ング領域５１７、５１８（およびソース電極５１５とピ
ニング領域５１９、５２０）とが電気的に接続する様な
構造とすることで、少数キャリアの蓄積を効果的に防ぐ
ことが可能である。
【０１２５】この様な構造とすると、ソース電極５１
４、５１５とピニング領域５１７〜５２０とが同電位と
なる。通常の場合、ソース電極５１４、５１５は接地さ
れているので少数キャリアは容易に引き出されていく。
勿論、接地しない場合も同様の効果が得られる様な電位
に設定しておけば良い。
【０１２６】以上の構成は、コンタクトホール５２１、
５２２を図５（Ｂ）に示す様な配置で形成すれば良い。
即ち、Ｎチャネル型ピニングＦＥＴ（図面左側）の場
合、ソース電極５１４がコンタクトホール内でソース領
域５０２に接すると同時にピニング領域５１７、５１８
と接する様な構造とすれば良い。
【０１２７】勿論、Ｐチャネル型ピニングＦＥＴでも同
様である。ただし、Ｐチャネル型ピニングＦＥＴでは多
数キャリアが正孔であるので衝突電離によるソース−ド
レイン間耐圧の劣化現象は発生しにくい。そのため、Ｐ
チャネル型ピニングＦＥＴの場合、必ずしも少数キャリ
アの引き出しを行わなくても構わない。
【０１２８】以上の様に、実施例１および実施例２に示
したＮチャネル型ピニングＦＥＴおよびＰチャネル型ピ
ニングＦＥＴを相補的に組み合わせることで本実施例に
示した様なＣＭＯＳ半導体装置を作製することができ
る。
【０１２９】勿論、本願発明を適用しうるＣＭＯＳ半導
体装置の構造は本実施例の構造に限定されるものではな
い。通常利用されるＬＤＤ構造やサリサイド構造等の付
加構造は実施者が適宜加えれば良い。
【０１３０】〔実施例５〕本実施例では、ピニング領域
から少数キャリアを引き出すにあたって、実施例３とは
異なる構造とした場合の例について説明する。
【０１３１】まず、図６（Ａ）に示す構造の場合、ピニ
ング領域６０１、６０２がソース領域６０３内で内側に
食い込んだ様な形状となっている。この様な構造とする
ことでコンタクトホール６０４内に露出するピニング領
域の面積を増やし、ソース電極（図示せず）との接触面
積を稼ぐことで正孔の引き出しを高効率化できる。
【０１３２】また、図６（Ａ）に示した構造の場合、ソ
ース電極とドレイン電極の位置関係が決定されている場
合にしか用いることができない。即ち、アクティブマト
リクス型表示装置の画素トランジスタの様に定期的にソ
ース／ドレイン領域が入れ替わる場合には適さない。
【０１３３】その様な場合には図６（Ｂ）に示す様な構
造とすると良い。図６（Ｂ）ではソース領域（またはド
レイン領域）６０５においてピニング領域６０６、６０
７が図示しないソース電極（またはドレイン電極）と電
気的に接続する。また、ドレイン領域（またはソース領
域）６０８ではピニング領域６０９、６１０が図示しな
いドレイン電極（またはソース電極）と電気的に接続す
る。
【０１３４】この時、ピニング領域６０６（または６０
７）とピニング領域６０９（または６１０）とが電気的
に接続しているとトランジスタの意味を成さなくなるの
で、ゲイト電極６１１の下で分断しておく。なお、この
図６（Ｂ）の構造に図６（Ａ）の様な構成を加えること
も有効である。
【０１３５】勿論、本実施例は一例にすぎず、この構造
に限定する必要はない。即ち、ピニング領域を流れる少
数キャリアを効果的に引き出すことのできる構成であれ
ば、ピニング領域の形状やソース電極用コンタクトホー
ルの配置などは実施者の自由に設計することができる。
【０１３６】〔実施例６〕本実施例は、実施例２に示し
たＰチャネル型ピニングＦＥＴにおけるしきい値電圧制
御用の不純物領域の他の構成例である。なお、図７
（Ａ）、（Ｂ）、（Ｃ）を用いて説明するが、基本構造
は図２で詳細に説明したので必要箇所のみに符号を付し
て説明する。
【０１３７】図７（Ａ）はしきい値制御用の不純物領域
７０１を、ソース領域７０２およびドレイン領域７０３
と切り離した構造である。この場合、７０４の領域がチ
ャネル形成領域となる。ただし、不純物領域７０１内に
も多数キャリアである正孔が誘起されてホール伝導に寄
与するので、実質的にチャネル形成領域と同じ機能を果
たしていると言える。
【０１３８】また、図７（Ｂ）はしきい値制御用の不純
物領域７０５とソース領域７０６とを一体化し、ドレイ
ン領域７０７とのみ切り離した構造である。この場合、
７０８の領域がチャネル形成領域となる。
【０１３９】また、図７（Ｃ）はしきい値制御用の不純
物領域７０９をソース領域７１０と切り離し、ドレイン
領域７１１と一体化した構造である。この場合、７１２
の領域がチャネル形成領域となる。
【０１４０】以上の構造は、いずれもソース／ドレイン
間のリーク電流（またはオフ電流）を極力小さくするた
めの構成である。即ち、しきい値制御のための不純物領
域がソース領域またはドレイン領域または双方と分離さ
れているので、チャネル形成領域が反転しない限りソー
ス−ドレイン間のキャリア移動は起こらない。
【０１４１】また、実施例２ではソース−ドレイン間の
短絡を防ぐためにしきい値制御のための不純物領域に含
まれる不純物濃度を低く抑えることが必要だった。しか
しながら、本実施例の構造では添加濃度を増やしても問
題が生じない。
【０１４２】従って、不純物領域７０１、７０５、７０
９に添加しうる不純物元素（ボロンまたはインジウム）
の濃度の自由度が広がり、プロセスマージンに余裕が生
まれる。即ち、しきい値電圧の調整が非常に容易なもの
となる。
【０１４３】〔実施例７〕本願発明は、埋め込みチャネ
ル型のＦＥＴに対して適用することも可能である。埋め
込みチャネル型ＦＥＴはチャネル形成領域の内部をキャ
リアが移動することになるので表面散乱によるキャリア
移動度の低下がなく、表面チャネル型ＦＥＴに比べて高
いモビリティを得ることができる。しかし一方で埋め込
みチャネル型ＦＥＴはパンチスルーに弱く、耐圧特性が
低いという欠点がある。
【０１４４】しかしながら、本願発明の構成を適用して
埋め込みチャネル型ピニングＦＥＴとすれば、高いモビ
リティを維持したままパンチスルーによるソース−ドレ
イン間耐圧の低下を抑止することが可能である。
【０１４５】〔実施例８〕本願発明は従来のＩＣ技術全
般に適用することが可能である。即ち、現在市場に流通
している全ての半導体装置（ＭＯＳＦＥＴを部品として
含む製品）に適用しうる。なお、本明細書中において
「半導体装置」とは、単体素子だけでなく、複数の単体
素子で構成された集積化回路およびその様な集積化回路
を搭載した電気光学装置（応用製品）をも範疇に含むも
のとする。
【０１４６】例えば、ワンチップ上に集積化されたＲＩ
ＳＣプロセッサ、ＡＳＩＣプロセッサ等のマイクロプロ
セッサに適用しうる。また、Ｄ／Ａコンバータ等の信号
処理回路から携帯機器（携帯電話、ＰＨＳ、モバイルコ
ンピュータ）用の高周波回路に至るまで、半導体を利用
する全ての集積化回路に適用しうる。
【０１４７】図８に示すのは、マイクロプロセッサの一
例である。マイクロプロセッサは典型的にはＣＰＵコア
８０１、ＲＡＭ８０２、クロックコントローラ８０３、
キャッシュメモリー８０４、キャッシュコントローラ８
０５、シリアルインターフェース８０６、Ｉ／Ｏポート
８０７等から構成される。
【０１４８】勿論、図８に示すマイクロプロセッサは簡
略化した一例であり、実際のマイクロプロセッサはその
用途によって多種多様な回路設計が行われる。
【０１４９】しかし、どの様な機能を有するマイクロプ
ロセッサであっても中枢として機能するのはＩＣ（Inte
grated Circuit）８０８である。ＩＣ８０８は半導体チ
ップ８０９上に形成された集積化回路をセラミック等で
保護した機能回路である。
【０１５０】そして、その半導体チップ８０９上に形成
された集積化回路を構成するのが本願発明のピニングＦ
ＥＴ８１０（Ｎチャネル型）、８１１（Ｐチャネル型）
である。なお、基本的な回路はＣＭＯＳを最小単位とし
て構成されることが多い。
【０１５１】また、本実施例に示したマイクロプロセッ
サは様々な電気光学装置に搭載されて中枢回路として機
能する。代表的な電気光学装置としてはパーソナルコン
ピュータ、携帯型情報端末機器、その他あらゆる家電製
品が挙げられる。
【０１５２】
【発明の効果】本願発明によりチャネル長およびチャネ
ル幅が極めて小さい微細な半導体装置においても短チャ
ネル効果による悪影響を抑制または防止することができ
る。即ち、パンチスルーによるソース−ドレイン間耐圧
の低下としきい値電圧の低下とを同時に解決することが
できる。
【０１５３】さらに、上記効果はチャネル形成領域（キ
ャリアの移動する領域）に余計な不純物を含ませること
なく得ることができるので、キャリアの移動度を損なう
ことがない。その結果、単結晶シリコンの高い移動度が
そのまま反映されて極めて高いモビリティを有する半導
体装置が実現される。
【０１５４】また、チャネル形成領域に形成したピニン
グ領域を少数キャリアの引き出し配線として活用するこ
とで、衝突電離によりソース−ドレイン間耐圧の低下を
解決することができる。
【０１５５】以上の相乗効果によって、極めて高いモビ
リティと高い信頼性とを同時に実現する半導体装置が得
られる。
【０１５６】本願発明を利用した半導体装置は、今現在
市場に流通している全ての半導体装置（応用製品も含め
て）と置き換えが可能であり、全ての半導体装置の高性
能化、高信頼性化を実現しうる。
【図面の簡単な説明】
【図１】 ピニングＦＥＴの概略を説明するための
図。
【図２】 ピニングＦＥＴの概略を説明するための
図。
【図３】 短チャネル効果を説明するための図。
【図４】 チャネル形成領域のエネルギー状態を示す
図。
【図５】 ＣＭＯＳ半導体装置の構造を示す図。
【図６】 ピニング領域の形状を示す図。
【図７】 しきい値制御のための不純物領域の形状を
示す図。
【図８】 半導体装置の応用例を説明するための図。
【図９】 チャネル形成領域のエネルギー状態を示す
図。
【符号の説明】
１０１ ソース領域 １０２ チャネル形成領域 １０３ ドレイン領域 １０４ フィールド酸化膜 １０５、１０６ ピニング領域 １０７ Ｐ型単結晶シリコン基板 １０８ ゲイト絶縁膜 ２０７ しきい値制御のための不純物領域 ２０８ Ｎ型単結晶シリコン基板

Claims (18)

    【特許請求の範囲】
  1. 【請求項１】単結晶半導体を利用して形成されたソース
    領域、ドレイン領域およびチャネル形成領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
    を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
    する端部のみに対して当該チャネル形成領域のエネルギ
    ーバンドをシフトさせてなる不純物領域が意図的、且
    つ、局部的に設けられ、 当該不純物領域によって前記ドレイン領域から前記ソー
    ス領域に向かって広がる空乏層が抑止されることを特徴
    とする半導体装置。
  2. 【請求項２】単結晶半導体を利用して形成されたソース
    領域、ドレイン領域およびチャネル形成領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
    を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
    する端部のみに対して当該チャネル形成領域のエネルギ
    ーバンドをシフトさせてなる不純物領域が意図的、且
    つ、局部的に設けられ、 前記不純物領域によって前記ドレイン領域から前記ソー
    ス領域に向かって広がる空乏層が抑止されると共に、当
    該不純物領域によって前記ドレイン領域近傍における衝
    突電離で発生した少数キャリアが前記チャネル形成領域
    の外部へと引き出されることを特徴とする半導体装置。
  3. 【請求項３】単結晶半導体を利用して形成されたソース
    領域、ドレイン領域およびチャネル形成領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
    を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、前記フィールド酸化膜と接
    する端部のみに対して当該チャネル形成領域のエネルギ
    ーバンドをシフトさせてなる不純物領域が意図的、且
    つ、局部的に設けられ、 当該不純物領域は前記ソース領域および／または前記ド
    レイン領域の内部にも到達していることを特徴とする半
    導体装置。
  4. 【請求項４】請求項１乃至請求項３において、前記不純
    物領域には前記ソース領域または前記ドレイン領域の導
    電型とは逆の導電型を呈する不純物元素が添加されてい
    ることを特徴とする半導体装置。
  5. 【請求項５】請求項１乃至請求項３において、前記ソー
    ス領域および前記ドレイン領域には１５族から選ばれた
    元素が添加され、前記不純物領域には１３族から選ばれ
    た元素が添加されていることを特徴とする半導体装置。
  6. 【請求項６】請求項５において、前記１５族から選ばれ
    た元素とはリンまたは砒素またはアンチモンであり、前
    記１３族から選ばれた元素とはボロンまたはインジウム
    であることを特徴とする半導体装置。
  7. 【請求項７】請求項１乃至請求項３において、前記チャ
    ネル形成領域は多数キャリアの移動経路となり、前記不
    純物領域は少数キャリアの移動経路となることを特徴と
    する半導体装置。
  8. 【請求項８】請求項１乃至請求項３において、前記チャ
    ネル形成領域は真性または実質的に真性な領域であるこ
    とを特徴とする半導体装置。
  9. 【請求項９】請求項１乃至請求項３において、前記チャ
    ネル形成領域の長さ（チャネル長）は30〜500 nmであ
    り、且つ、当該チャネル形成領域の幅（チャネル幅）は
    30〜500 nmであることを特徴とする半導体装置。
  10. 【請求項１０】単結晶半導体を利用して形成されたソー
    ス領域、ドレイン領域およびチャネル形成領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
    を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、中央部および前記フィール
    ド酸化膜と接する端部のみに対して当該チャネル形成領
    域のエネルギーバンドをシフトさせてなる不純物領域が
    意図的、且つ、局部的に設けられ、 前記端部のみに設けられた不純物領域によって前記ドレ
    イン領域から前記ソース領域に向かって広がる空乏層が
    抑止され、 前記中央部のみに設けられた不純物領域によってしきい
    値電圧の制御が行われることを特徴とする半導体装置。
  11. 【請求項１１】単結晶半導体を利用して形成されたソー
    ス領域、ドレイン領域およびチャネル形成領域と、 前記ソース領域、ドレイン領域およびチャネル形成領域
    を囲むフィールド酸化膜と、 前記チャネル形成領域上に形成されたゲイト絶縁膜およ
    びゲイト電極と、 を構成の少なくとも一部に含む半導体装置であって、 前記チャネル形成領域の内、中央部および前記フィール
    ド酸化膜と接する端部のみに対して当該チャネル形成領
    域のエネルギーバンドをシフトさせてなる不純物領域が
    意図的、且つ、局部的に設けられ、 前記端部のみに設けられた不純物領域によって前記ドレ
    イン領域から前記ソース領域に向かって広がる空乏層が
    抑止されると共に、当該不純物領域によって前記ドレイ
    ン領域近傍における衝突電離で発生した少数キャリアが
    前記チャネル形成領域の外部へと引き出され、 前記中央部のみに設けられた不純物領域によってしきい
    値電圧の制御が行われることを特徴とする半導体装置。
  12. 【請求項１２】請求項１０または請求項１１において、
    前記端部のみに設けられた不純物領域には前記ソース領
    域または前記ドレイン領域の導電型とは逆の導電型を呈
    する不純物元素が添加され、前記中央部のみに設けられ
    た不純物領域には前記ソース領域または前記ドレイン領
    域の導電型と同一の導電型を呈する不純物元素が添加さ
    れていることを特徴とする半導体装置。
  13. 【請求項１３】請求項１０乃至請求項１１において、前
    記ソース領域および前記ドレイン領域並びに前記中央部
    のみに設けられた不純物領域には１３族から選ばれた元
    素が添加され、前記端部のみに設けられた不純物領域に
    は１５族から選ばれた元素が添加されていることを特徴
    とする半導体装置。
  14. 【請求項１４】請求項１３において、前記１５族から選
    ばれた元素とはリンまたは砒素またはアンチモンであ
    り、前記１３族から選ばれた元素とはボロンまたはイン
    ジウムであることを特徴とする半導体装置。
  15. 【請求項１５】請求項１０または請求項１１において、
    前記チャネル形成領域および前記中央部に設けられた不
    純物領域は多数キャリアの移動経路となり、前記端部の
    みに設けられた不純物領域は少数キャリアの移動経路と
    なることを特徴とする半導体装置。
  16. 【請求項１６】請求項１０または請求項１１において、
    前記チャネル形成領域は真性または実質的に真性な領域
    であることを特徴とする半導体装置。
  17. 【請求項１７】請求項１０または請求項１１において、
    前記チャネル形成領域の長さ（チャネル長）は30〜500
    nmであり、且つ、当該チャネル形成領域の幅（チャネル
    幅）は30〜500 nmであることを特徴とする半導体装置。
  18. 【請求項１８】請求項１０または請求項１１において、
    前記中央部のみに設けられた不純物領域は、ソース／ド
    レイン間に形成される電界方向に対して概略平行の線状
    領域であることを特徴とする半導体装置。
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1085574A2 (en) * 1999-09-17 2001-03-21 Sony Corporation Semiconductor device and method of producing the same
EP1233453A3 (en) * 2001-02-19 2005-03-23 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having anti-fuse, method of fabricating, and method of writing data in the same
JP2006523962A (ja) * 2003-04-16 2006-10-19 レイセオン・カンパニー 修正されたｃｍｏｓプロセスにより製造された放射線硬化トランジスタ
US7535053B2 (en) 1997-11-18 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
JP2011134784A (ja) * 2009-12-22 2011-07-07 Brookman Technology Inc 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2016056282A1 (ja) * 2014-10-10 2016-04-14 ソニー株式会社 画素回路および撮像装置
KR20200007711A (ko) * 2018-07-13 2020-01-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고성능 mosfet

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6590230B1 (en) 1996-10-15 2003-07-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP4017706B2 (ja) * 1997-07-14 2007-12-05 株式会社半導体エネルギー研究所 半導体装置
US20030165888A1 (en) * 2001-07-18 2003-09-04 Brown Bob D. Oligonucleotide probes and primers comprising universal bases for diagnostic purposes
JP4236722B2 (ja) 1998-02-05 2009-03-11 株式会社半導体エネルギー研究所 半導体装置の作製方法
EP1003222A1 (en) * 1998-11-19 2000-05-24 STMicroelectronics S.r.l. Improved field-effect transistor and corresponding manufacturing method
JP2001068564A (ja) * 1999-08-30 2001-03-16 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2001203347A (ja) 2000-01-18 2001-07-27 Mitsubishi Electric Corp 半導体装置およびその製造方法
US6724037B2 (en) 2000-07-21 2004-04-20 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and semiconductor device
US6566705B1 (en) 2001-12-20 2003-05-20 Intersil Americas, Inc. Enhanced EPROM structures with accentuated hot electron generation regions
US6921690B2 (en) * 2001-12-20 2005-07-26 Intersil Americas Inc. Method of fabricating enhanced EPROM structures with accentuated hot electron generation regions
US6621116B2 (en) * 2001-12-20 2003-09-16 Michael David Church Enhanced EPROM structures with accentuated hot electron generation regions
US7141841B2 (en) * 2003-07-03 2006-11-28 Micron Technology, Inc. Image sensor having a transistor for allowing increased dynamic range
US7880202B2 (en) * 2006-11-27 2011-02-01 Infineon Technologies Ag Modulated-Vt transistor
JP5367651B2 (ja) * 2010-06-28 2013-12-11 日立オートモティブシステムズ株式会社 電流制御用半導体素子、およびそれを用いた制御装置
JP5897910B2 (ja) 2011-01-20 2016-04-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US8742481B2 (en) 2011-08-16 2014-06-03 Micron Technology, Inc. Apparatuses and methods comprising a channel region having different minority carrier lifetimes
US9406771B1 (en) * 2015-09-15 2016-08-02 United Microelectronics Corp. Semiconductor structure and manufacturing method thereof
CN107968123B (zh) * 2017-11-29 2019-04-16 中国电子科技集团公司第十三研究所 一种增强型场效应晶体管

Family Cites Families (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4454524A (en) 1978-03-06 1984-06-12 Ncr Corporation Device having implantation for controlling gate parasitic action
US5859443A (en) 1980-06-30 1999-01-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US4549336A (en) 1981-12-28 1985-10-29 Mostek Corporation Method of making MOS read only memory by specified double implantation
US5350940A (en) 1984-02-02 1994-09-27 Fastran, Inc. Enhanced mobility metal oxide semiconductor devices
US4697198A (en) 1984-08-22 1987-09-29 Hitachi, Ltd. MOSFET which reduces the short-channel effect
DE3542482A1 (de) 1985-11-30 1987-06-04 Licentia Gmbh Modulationsdotierter feldeffekttransistor
WO1988003328A1 (en) 1986-10-27 1988-05-05 Hughes Aircraft Company Striped-channel transistor and method of forming the same
US4999682A (en) 1987-08-14 1991-03-12 Regents Of The University Of Minnesota Electronic and optoelectronic laser devices utilizing light hole properties
US4959697A (en) 1988-07-20 1990-09-25 Vtc Incorporated Short channel junction field effect transistor
JP2507567B2 (ja) 1988-11-25 1996-06-12 三菱電機株式会社 絶縁体基板上の半導体層に形成されたｍｏｓ型電界効果トランジスタ
JP3194941B2 (ja) 1990-03-19 2001-08-06 富士通株式会社 半導体装置
US5272365A (en) 1990-03-29 1993-12-21 Kabushiki Kaisha Toshiba Silicon transistor device with silicon-germanium electron gas hetero structure channel
US5210437A (en) * 1990-04-20 1993-05-11 Kabushiki Kaisha Toshiba MOS device having a well layer for controlling threshold voltage
US5196367A (en) 1991-05-08 1993-03-23 Industrial Technology Research Institute Modified field isolation process with no channel-stop implant encroachment
JPH0555566A (ja) * 1991-08-28 1993-03-05 Nec Corp 半導体装置
TW222345B (en) 1992-02-25 1994-04-11 Semicondustor Energy Res Co Ltd Semiconductor and its manufacturing method
JP3301116B2 (ja) 1992-07-20 2002-07-15 ソニー株式会社 半導体装置及びその製造方法
US5461250A (en) 1992-08-10 1995-10-24 International Business Machines Corporation SiGe thin film or SOI MOSFET and method for making the same
JP3456242B2 (ja) * 1993-01-07 2003-10-14 セイコーエプソン株式会社 半導体装置及びその製造方法
US5324960A (en) 1993-01-19 1994-06-28 Motorola, Inc. Dual-transistor structure and method of formation
JP2848757B2 (ja) 1993-03-19 1999-01-20 シャープ株式会社 電界効果トランジスタおよびその製造方法
KR960008735B1 (en) 1993-04-29 1996-06-29 Samsung Electronics Co Ltd Mos transistor and the manufacturing method thereof
US5426325A (en) 1993-08-04 1995-06-20 Siliconix Incorporated Metal crossover in high voltage IC with graduated doping control
US5792679A (en) 1993-08-30 1998-08-11 Sharp Microelectronics Technology, Inc. Method for forming silicon-germanium/Si/silicon dioxide heterostructure using germanium implant
US5831294A (en) 1993-09-30 1998-11-03 Sony Corporation Quantum box structure and carrier conductivity modulating device
JP3635683B2 (ja) 1993-10-28 2005-04-06 ソニー株式会社 電界効果トランジスタ
JPH07226446A (ja) * 1994-02-12 1995-08-22 Toshiba Corp 半導体装置及びその製造方法
US5516711A (en) 1994-12-16 1996-05-14 Mosel Vitelic, Inc. Method for forming LDD CMOS with oblique implantation
US5478763A (en) 1995-01-19 1995-12-26 United Microelectronics Corporation High performance field effect transistor and method of manufacture thereof
KR0161398B1 (ko) 1995-03-13 1998-12-01 김광호 고내압 트랜지스터 및 그 제조방법
US5532175A (en) 1995-04-17 1996-07-02 Motorola, Inc. Method of adjusting a threshold voltage for a semiconductor device fabricated on a semiconductor on insulator substrate
US5661059A (en) 1995-04-18 1997-08-26 Advanced Micro Devices Boron penetration to suppress short channel effect in P-channel device
US5619053A (en) 1995-05-31 1997-04-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor device having an SOI structure
US5674788A (en) 1995-06-06 1997-10-07 Advanced Micro Devices, Inc. Method of forming high pressure silicon oxynitride gate dielectrics
US5670389A (en) 1996-01-11 1997-09-23 Motorola, Inc. Semiconductor-on-insulator device having a laterally-graded channel region and method of making
US5698884A (en) 1996-02-07 1997-12-16 Thunderbird Technologies, Inc. Short channel fermi-threshold field effect transistors including drain field termination region and methods of fabricating same
JP3522441B2 (ja) 1996-03-12 2004-04-26 株式会社半導体エネルギー研究所 半導体装置
US5786618A (en) 1996-03-21 1998-07-28 United Microelectronics, Corp. ROM memory cell with non-uniform threshold voltage
US5702967A (en) * 1996-07-22 1997-12-30 Vanguard International Semiconductor Corporation Method of fabricating a deep submicron MOSFET device using a recessed, narrow polysilicon gate structure
TW304278B (en) * 1996-09-17 1997-05-01 Nat Science Council The source-drain distributed implantation method

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7535053B2 (en) 1997-11-18 2009-05-19 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile memory and electronic apparatus
EP1085574A2 (en) * 1999-09-17 2001-03-21 Sony Corporation Semiconductor device and method of producing the same
EP1085574A3 (en) * 1999-09-17 2004-09-15 Sony Corporation Semiconductor device and method of producing the same
EP1233453A3 (en) * 2001-02-19 2005-03-23 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having anti-fuse, method of fabricating, and method of writing data in the same
JP2006523962A (ja) * 2003-04-16 2006-10-19 レイセオン・カンパニー 修正されたｃｍｏｓプロセスにより製造された放射線硬化トランジスタ
JP2011134784A (ja) * 2009-12-22 2011-07-07 Brookman Technology Inc 絶縁ゲート型半導体素子及び絶縁ゲート型半導体集積回路
US8969867B2 (en) 2012-01-18 2015-03-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US9614100B2 (en) 2012-01-18 2017-04-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US10483402B2 (en) 2012-01-18 2019-11-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
WO2016056282A1 (ja) * 2014-10-10 2016-04-14 ソニー株式会社 画素回路および撮像装置
US10020332B2 (en) 2014-10-10 2018-07-10 Sony Semiconductor Solutions Corporation Pixel circuit and imaging apparatus
KR20200007711A (ko) * 2018-07-13 2020-01-22 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 고성능 mosfet
US11031395B2 (en) 2018-07-13 2021-06-08 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming high performance MOSFETs having varying channel structures
US11532622B2 (en) 2018-07-13 2022-12-20 Taiwan Semiconductor Manufacturing Co., Ltd. High performance MOSFETs having different device characteristics
US11855090B2 (en) 2018-07-13 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. High performance MOSFETs having varying channel structures

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