KR20200007711A - 고성능 mosfet - Google Patents

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데츠 오토우
칭-웨이 차이
지운-지아 후앙
콴-룬 쳉
치-싱 수
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

본 개시는 튜닝 가능한 성능을 갖는 게이트-올-어라운드(gate-all-around) 나노-시트 FET의 형성 방법을 개시한다. 이 방법은 기판 위에 상이한 폭을 갖는 제1 및 제2 수직 구조물을 배열하는 단계를 포함하며, 제1 및 제2 수직 구조물은, 교번하는 제1 및 제2 나노-시트 층을 갖는 다층 나노-시트 스택을 포함하는 최상부 부분을 갖는다. 이 방법은 또한 제1 및 제2 수직 구조물의 최상부 부분 위에서 희생 게이트 구조물을 배열하는 단계; 절연 층이 희생 게이트 구조물의 측벽을 둘러싸도록 제1 및 제2 수직 구조물 위에 절연 층을 퇴적하는 단계; 희생 게이트 구조물을 에칭하여 제1 및 제2 수직 구조물로부터 각각의 다층 나노-시트 스택을 노출하는 단계; 각각의 노출된 다층 나노-시트 스택으로부터 제2 나노-시트 층을 제거하여 부유된 제1 나노-시트 층을 형성하는 단계; 및 금속 게이트 구조물을 형성하여 부유된(suspended) 제1 나노-시트 층을 둘러싸는 단계를 포함한다.

Description

고성능 MOSFET{HIGH PERFORMANCE MOSFET}
본 발명은 고성능 MOSFET에 관한 것이다.
모바일 애플리케이션(예컨대, 모바일 컴퓨팅, 스마트폰, 태블릿, 스마트 기어 등)에 사용하는 집적회로(ICs)는 엄격한 전력 및 성능 요건을 가질 수 있다. 예컨대, p-타입 및 n-타입 전계-효과 트랜지스터(FETs)가 칩의 논리 및 정적 액세스 메모리(SRAM) 내에서 균형잡힌 스위칭 성능(예컨대, 유사한 턴 온 및 오프 특징)을 보일 것으로 기대된다. 그러나 FET 스케일링으로 인해, p-타입 및 n-타입 FET은 성능 불일치를 일으킬 수 도 있다. 예컨대, NFET은 PFET보다, 이들의 각각의 제조에 사용되는 상이한 물질, 상이한 격자 배향 또는 이들 각각의 채널 영역에 적용되는 상이한 변형 조정 조건으로 인해, "더 빠르게" 될 수 있다.
본 개시의 양상은, 수반하는 도면과 읽을 때 다음의 상세한 설명으로부터 가장 잘 이해될 것이다. 업계의 공통적인 실무에 따라, 여러 특성부가 실제 축적대로 도시되지는 않음을 주목해야 한다. 사실, 여러 특성부의 치수는 명료한 논의를 위해 임의로 증가 또는 감소할 수 도 있다.
도 1은, 일부 실시예에 따른, 게이트-올-어라운드(gate-all-around) 나노-시트 FET을 제조하기 위한 방법의 흐름도이다.
도 2 내지 도 13은, 일부 실시예에 따른, 상이한 제조 단계에서의 게이트-올-어라운드 나노-시트 FET 구조물의 등각 투영도이다.
도 14는, 일부 실시예에 따른, 게이트-올-어라운드 나노-시트 FET의 횡단면도이다.
도 15는, 일부 실시예에 따른, 상이한 나노-시트 층 폭을 갖는 2개의 게이트-올-어라운드 나노-시트 FET의 횡단면도이다.
도 16은, 일부 실시예에 따른, 게이트-올-어라운드 나노-시트 FET 및 핀FET을 갖는 하이브리드 구조물의 횡단면도이다.
도 17은, 일부 실시예에 따른, 감소한 개수의 나노-시트 층을 갖는 게이트-올-어라운드 나노-시트 FET의 등각 투영도이다.
도 18은, 일부 실시예에 따른, 상이한 개수의 나노-시트 층을 갖는 2개의 게이트-올-어라운드 나노-시트 FET의 횡단면도이다.
다음의 개시는, 제공한 요지의 상이한 특성부를 구현하기 위해, 많은 상이한 실시예 또는 예를 제공한다. 구성요소와 배치의 특정한 예가 본 개시를 간략화하기 위해 이하에서 기재될 것이다. 물론, 이들은 단지 예이며 제한하고자 하는 것은 아니다. 예컨대, 다음의 상세한 설명에서 제2 특성부 위에서의 제1 특성부의 형성은, 제1 및 제2 특성부가 직접 접촉하여 형성되는 실시예를 포함할 수 도 있으며, 또한 제1 특성부와 제2 특성부 사이에 있는 추가 특성부가 형성될 수 도 있어서 제1 및 제2 특성부가 직접 접촉하지 않게 되는 실시예를 포함할 수 도 있다.
또한, "밑", "아래", "더 낮은", "위", "상부" 등과 같은 공간적으로 상대적인 용어는 본 명세서에서는 용이한 기재를 위해 사용될 수 도 있어서, 도면에 예시한 다른 요소(들)나 특성부(들)에 대한 하나의 요소나 특성부의 관계를 기재할 수 도 있다. 이러한 공간적으로 상대적인 용어는 도면에 도시한 배향 외에 사용 또는 동작 중인 디바이스의 상이한 배향을 포함하고자 한다. 장치는 달리 배향될 수 도 있으며(90도 회전되게 또는 다른 배향으로), 본 명세서에서 사용된 공간적으로 상대적인 기술자(descriptor)는 마찬가지로 대응하여 해석될 수 도 있다.
본 명세서에서 사용된 용어, "공칭"은 구성요소나 공정 동작용 특징이나 파라미터의 원하는 또는 타겟 값을 지칭하며, 이 값은 그 위 및/또는 아래의 값의 범위와 함께, 제품이나 공정의 설계 단계 동안 설정된다. 값의 범위는 통상 제조 공정에서의 약간의 변경이나 공차로 인한 것이다.
본 명세서에서 사용된 용어, "실질적으로"는, 대상 반도체 디바이스와 관련되는 특정 기술 노드를 기초로 하여 변할 수 있는 주어진 양의 값을 나타낸다. 이 특정 기술 노드를 기초로 하여, 용어, "실질적으로"는 예컨대 값의 ±5% 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용된 용어, "약(about)"은, 대상 반도체 디바이스와 관련되는 특정 기술 노드를 기초로 하여 변할 수 있는 주어진 양의 값을 나타낸다. 이 특정 기술 노드를 기초로 하여, 용어, "약"은 예컨대 값의 10-30%(예컨대, 값의 ±10%, ±20% 또는 ±30%) 내에서 변하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용된 용어, "수직"은 기판의 표면에 공칭적으로 수직을 의미한다.
본 명세서에서 사용된 용어, "절연 층"은 전기 절연체로서 기능하는 층(예컨대, 유전체 층)을 지칭한다.
모바일 애플리케이션(예컨대, 모바일 컴퓨팅, 스마트폰, 태블릿, 스마트 기어 등)에 사용하는 집적회로(ICs)는 엄격한 전력 및 성능 요건을 가질 수 있다. 예컨대, p-타입 및 n-타입 전계-효과 트랜지스터(FETs)가 칩의 논리 및 정적 액세스 메모리(SRAM) 내에서 균형잡힌 스위칭 성능(예컨대, 턴 온 및 오프 특징)을 보일 것으로 기대된다. 그러나 FET 스케일링으로 인해, p-타입 FET(PFET) 및 n-타입 FET(NFET)은 성능 불일치를 일으킬 수 도 있다. 예컨대, NFET은 PFET보다, (i) 이들의 각각의 제조 공정에 사용되는 상이한 물질, (ii) 상이한 격자 배향, (iii) FET의 채널 영역에 적용되는 상이한 변형 조정 조건, 또는 이들의 조합으로 인해, "더 약하게" 될 수 있다. 또한, 이중-게이트 또는 삼중-게이트 핀FET은, 게이트 전극이 채널 영역의 제어를 손실할 때 짧은 채널 효과를 겪을 수 있다. 예컨대, 이중-게이트 또는 삼중-게이트 핀FET에서 공격적인 크기 조정은, 결국 DIBL(Drain Induced Barrier Lowering) - 예컨대, 드레인 전압으로 인한 채널에 대한 게이트 제어의 손실 - 을 야기할 수 도 있다.
본 명세서에서 기재한 실시예는, 튜닝 가능한/조정 가능한 성능을 갖는 상이한 타입의 게이트-올-어라운드(GAA) 나노-시트 FET을 제공하는 제조 방법과 구조물에 관한 것이다. 예컨대, n-타입 및 p-타입 튜닝 가능한 GAA 나노-시트 FET 모두- 또한 "NSFs"로 지칭됨 - 는 제1 및 제2 나노-시트 층의 교번하는 쌍을 갖는 다층 나노-시트 스택으로부터 유래할 수 있다. 예를 들어 및 비제한적으로, 다층 나노-시트 스택에서, 제1 및 제2 나노-시트 층은 각각 에피택셜 성장 실리콘-게르마늄(SiGe) 및 실리콘(Si) 나노-시트 층을 포함할 수 있다. 일부 실시예에서, n-타입 NSF는 Si 나노-시트 층을 갖는 채널 영역을 특성으로 가지며, p-타입 NSF는 SiGe 나노-시트 층을 갖는 채널 영역을 특성으로 갖는다. 각각의 NSF에서, 나노-시트 층의 치수와 개수는 NSF의 제조 공정의 초기 단계 동안 제어될 수 있어서 상이한 타입의 GAA 나노-시트 FET을 생산할 수 있다. 또한, 나노-시트 층의 치수와 개수는 결과적인 GAA 나노-시트 FET의 전기 성능을 맞추는데 사용될 수 있다. 예컨대, 결과적인 나노-시트 GAA FET은 개선된 게이트 제어(예컨대, 저 DIBL), 조정 가능한 구동 전류 및 전력 소비를 보일 수 있다. 또한, 본 명세서에서 기재한 실시예를 사용함으로써, 핀FET 및 상이한 타입의 GAA 나노-시트 FET을 갖는 하이브리드 디바이스가 동일 기판 상에 형성될 수 있다.
도 1은 일부 실시예에 따른 제조 방법(100)의 흐름도이다. 제조 방법(100)은 일부 실시예에 따른 GAA 나노-시트 FET의 형성을 기재한다. 다른 제조 동작이 방법(100)의 여러 동작 사이에서 실행될 수 도 있으며, 단지 명료성을 위해 생략될 수 도 있다. 본 개시는 이 동작 기재로 제한되지 않는다. 오히려, 다른 동작이 본 개시의 사상과 범위 내에 있다. 추가 동작이 실행될 수 도 있음을 인지해야 한다. 게다가, 모든 동작이 본 명세서에서 제공된 개시를 실행하는데 필요하지는 않을 수 도 있다. 또한, 동작 중 일부는 동시에 또는 도 1에 도시한 것과 상이한 순서로 실행될 수 도 있다. 일부 실시예에서, 하나 이상의 다른 동작이 앞서 기재한 동작에 추가하여 또는 그 대신에 실행될 수 도 있다. 예시용으로, 제조 방법(100)은 도 2 내지 도 18에 도시한 실시예를 참조하여 기재된다.
방법(100)은 동작(105)으로 시작하여 기판 위의 다층 나노-시트 스택이 형성된다. 일부 실시예에 따라, 다층 나노-시트 스택은, 서로의 위에 수직으로 성장하는 제1 및 제2 나노-시트 층의 교번하는 쌍을 포함한다. 도 2 내지 도 8은, 동작(105)의 제조 단계를 기재하는데 사용될 수 있는 부분적으로 제조된 구조물의 등각 투영도이다. 예컨대, 도 2는, 일부 실시예에 따른, 기판(200)의 일부분의 등각 투영도이다. 예를 들어 및 비제한적으로, 기판(200)은 대형 반도체 웨이퍼 또는 예컨대 실리콘-온-절연체와 같은 반도체-온-절연체(SOI) 웨이퍼(미도시)의 최상부 반도체 층일 수 있다. 또한, 기판(200)은, 그 최상부 표면(200t)이 (100) 결정 평면(예컨대, x-y 평면)에 평행한 결정 실리콘을 포함할 수 있다. 일부 실시예에서, 기판(200)은 예컨대 (i) 게르마늄(Ge); (ii) 탄화 실리콘(SiC), 비화 갈륨(GaAs), 인화 갈륨(GaP), 인화 인듐(InP), 비화 인듐(InAs) 및/또는 안티몬화 인듐(InSb)을 포함하는 화합물 반도체; (iii) 실리콘 게르마늄(SiGe), 갈륨 비소 인(GaAsP), 알루미늄 인듐 비소(AlInAs), 알루미늄 갈륨 비소(AlGaAs), 갈륨 인듐 비소(GaInAs), 갈륨 인듐 인(GaInP) 및/또는 갈륨 인듐 비소 인(GaInAsP)을 포함하는 합금 반도체; 또는 (iv) 이들의 조합과 같은 다른 기본 반도체를 포함할 수 있다.
예시용으로, 방법(100)의 기판(200)은, 그 최상부 평면(200t)이 (100) 결정 평면에 평행한 결정 실리콘의 환경에서 기재될 것이다. 본 명세서의 개시를 기초로 하여, 다른 물질은, 앞서 논의된 바와 같이, 사용될 수 있다. 이들 물질은 본 개시의 사상과 범위 내에 있다.
일부 실시예에서, 다층 나노-시트 스택 제조는, 도 3에 도시된 바와 같이, 기판(200) 위의 단단한 마스크 층(300)의 퇴적과 패터닝으로 시작한다. 결국, 도 3에 도시한 기판(200)의 최상부 표면(200t)과 같은 기판(200)의 선택된 구역이 노출될 수 있다. 앞서 논의한 바와 같이, 기판(200)의 최상부 표면(200t)은 (100) 결정 평면(예컨대, x-y 평면)에 평행하다. 예를 들어 및 비제한적으로, 단단한 마스크 층(300)은 실리콘 질화물(Si3N4, 이후 "SiN"), 실리콘 탄소 질화물(SiCN), 실리콘 산화물(SiO2), 임의의 다른 적절한 물질 또는 이들의 임의의 조합을 포함할 수 있다. 단단한 마스크 층(300)은, 기판(200)의 최상부 표면(200t)이 다수의 위치에서 노출될 수 있도록 패터닝될 수 있다. 후속한 이방성 건식 에칭 공정이 노출된 기판(200)을 에칭할 수 있어서 도 4에 도시된 바와 같은 하나 이상의 오목 영역(400)을 형성할 수 있다. 오목 영역(400)의 (예컨대, z-방향으로의) 깊이는 건식 에칭 공정으로 제어될 수 있다. 일부 실시예에서, 오목 영역(400)에 유사한 하나보다 많은 오목 영역이 단단한 마스크 층(300)의 패터닝 설계에 따라 기판(200)에 형성될 수 있다. 오목 영역(400)은 바닥 수평 표면(405)과 하나 이상의 수직 표면(410)(예컨대, 수직 측벽)을 갖는다. 일부 실시예에 따라, 수평 표면(405)은 (100) 결정 평면(예컨대, x-y 평면)에 평행하며, 수직 표면(410)은 (100) 결정 평면(예컨대, y-z 평면)에 평행하다. 예를 들어 및 비제한적으로, 오목 영역(400)의 면적(예컨대, 수평 표면(405)의 면적)은 약 500 x 0.1㎛2(예컨대, 각각 x-방향 및 y-방향)일 수 있으며, 수직 z-방향으로의 깊이가 약 100nm와 약 200nm 사이일 수 있다. 그러나 앞서 언급한 치수는 제한적이지 않으며 오목 영역(400)은 앞서 언급한 치수보다 작거나 클 수 있다.
다음으로, 제1 및 제2 나노-시트 층의 교번하는 쌍이 오목 영역(400)에서 성장할 수 있어서, 오목 영역(400)을 채울 다층 나노-시트 스택을 형성할 수 있다. 일부 실시예에서, 제1 및 제2 나노-시트 층은 시드 표면으로서 노출된 수평 표면(405)(예컨대, x-y 평면)을 사용하여 오목 영역(400)에서 에피택셜 방식으로 성장할 수 있다. 앞서 논의한 바와 같이, 노출된 수평 표면(405)은 기판(200)의 최상부 표면에 평행하며, 그에 따라 동일한 결정학적 배향(예컨대, (100) 결정 평면, x-y 평면에 평행)을 공유한다. 결국, 노출된 수평 표면(405) 상에 형성되는 에피택셜 층은, 이들이 기판(200)의 (도 2에 도시한) 최상부 표면(200t) 상에서 성장하였을지라도 동일한 결정학적 배향을 가질 것이다. 나노-시트 층은, 단단한 마스크 층(300)으로 덮인 기판(200)의 구역 상에서 성장하지 않을 수 도 있다. 그러므로 일부 실시예에서, 나노-시트 층의 성장은 오목 영역(400)의 노출된 표면으로 국한된다. 일부 실시예에서, 오목 영역(400)의 수직 표면(410)은 단단한 마스크 층으로 덮일 수 있어서 나노-시트 층 성장을 방지할 수 있다. 일부 실시예에서, 나노-시트 층의 에피택셜 성장은 (110) 결정 평면(예컨대, 수직 표면(410))과 대조적으로 (100) 결정 평면 상에서 (예컨대, 노출된 수평 표면(405) 상에서) 유리할 수 있다.
일부 실시예에서, 제1 및 제2 나노-시트 층은 각각 SiGe 및 Si를 포함한다. 대안적으로, 제1 나노-시트 층은 GaAs, InP, GaP, GaN 등과 같은 III-V 화합물 반도체를 포함할 수 있다. 예시용으로, 방법(100)의 나노-시트 다층 스택은 교번하는 SiGe 및 Si 나노-시트 에피택셜 층의 환경에서 기재될 것이다. 본 명세서에서의 개시를 기초로 하여, 다른 물질이, 앞서 논의한 바와 같이, 사용될 수 있다. 이들 물질은 본 개시의 사상과 범위 내에 있다.
예를 들어 및 비제한적으로, SiGe 및 Si 나노-시트 층의 성장에 사용될 수 있는 선구체 가스는 실란(SiH4), 디실란(Si2H6), 게르만(GeH4), 디게르만(Ge2H6), 디클로로실란(SiH2Cl2), 임의의 다른 적절한 가스 또는 이들의 조합을 포함한다. 일부 실시예에 따라, 도 5는 오목 영역(400)에서의 다층 나노-시트 스택(500)의 형성 후 기판(200)의 등각 투영도이다. 예를 들어 및 비제한적으로, 다층 나노-시트 스택(500)은 SiGe 나노-시트 층(505)(바닥 층)과 Si 나노-시트 층(510)(상부 층)의 교번하는 쌍을 포함할 수 있다. SiGe 나노-시트 층(505)은 약 10%에서부터 약 50%의 Ge(예컨대, 15%, 20%, 30%, 40% 등)를 포함할 수 있다. SiGe 나노-시트 층에서의 Ge의 존재는 SiGe 나노-시트 층의 고유 응력을 증가시켜 p-타입 NSF에 대한 전공 이동도를 개선한다. 10% 미만의 Ge 농도 제한된 전공 이동도 이점을 제공할 수 있으며, 50%보다 높은 Ge 농도는 SiGe 나노-시트 층에서의 스택 결점(fault) 및 결함(defect)을 초래할 수 있다. SiGe 나노-시트 스택에서의 결함은 p-타입 NSF 성능에 해로울 수 있으며, 이는 이들 결함이 채널 저항을 증가시킬 수 있기 때문이다. 일부 실시예에서, 도 5에 도시된 바와 같이, 다층 나노-시트 스택의 최상부 층은 Si 나노-시트 층(510)이며, 바닥 층은 SiGe 나노-시트 층(505)이다.
일부 실시예에서, Si 나노-시트 층(510)의 두께는 하나 걸러 하나의 SiGe 나노-시트 층(505) 사이의 피치(또는 이격 거리)를 제어할 수 있으며, 유사하게 SiGe 나노-시트 층(505)의 두께는 하나 걸러 하나의 Si 나노-시트 층(510) 사이의 피치(또는 이격 거리)를 제어할 수 있다. 예컨대, 도 5의 섹션(515)의 확대도인 도 6을 참조하면, Si 나노-시트 층(510)의 두께(510t)는 SiGe 나노-시트 층(505)에 대한 피치(505p)를 규정하는데 사용될 수 있다. 유사한 타입의 나노-시트 층의 피치가 규정되는 곳이 이 이 제조 단계에서이다. 또한, 나노-시트 층(예컨대, SiGe 또는 Si) 각각은 동일한 또는 상이한 두께를 가질 수 있다. 일부 실시예에서, 각각의 SiGe 나노-시트 층(505)과 Si 나노-시트 층(510)의 두께의 범위는 약 5nm에서부터 약 20nm까지 (예컨대, 5nm에서부터 10nm까지, 10nm에서부터 15nm까지, 5nm에서부터 15nm까지, 10nm에서부터 20nm까지 등) 일 수 있다. SiGe 및 Si 나노-시트 층은 개별적으로 성장하므로, SiGe 나노-시트 층(505)과 Si 나노-시트 층(510)은 서로 동일하거나 상이한 두께를 가질 수 있다. 또한, SiGe 나노-시트 층은 서로 동일하거나 상이한 두께를 가질 수 있으며, 유사하게 Si 나노-시트 층은 서로 동일하거나 상이한 두께를 가질 수 있다.
일부 실시예에서, 다층 나노-시트 스택(500)은 최대 약 10 내지 12개의 총 나노-시트 층(예컨대 SiGe/Si 나노-시트 층의 약 5 내지 6개의 쌍)을 포함할 수 있다. 그러나 추가 또는 더 적은 나노-시트 층이 결과적인 NSF의 설계에 따라서 가능하다. 일부 실시예에서, 도 4에 도시한 오목 영역(400)의 깊이는 더 많은 또는 더 적은 수의 SiGe 및 Si 나노-시트 층을 수용하도록 조정될 수 있다. 일부 실시예에서, 다층 나노-시트 스택(500)의 (수직 z-방향으로의) 높이의 범위는 약 100nm와 약 200nm 사이(예컨대, 100nm와 150nm 사이, 140nm와 180nm 사이, 160nm와 200nm 사이 등)일 수 있다. 또한, 다층 나노-시트 스택(500)의 높이는 오목 여역(400)의 깊이와 같을 수 있어서, 다층 나노-시트 스택(500)의 최상부 표면은 기판(200)의 오목하지 않은 구역의 최상부 표면과 실질적으로 동일 평면이 된다. 그러나 이것은 제한은 아니며 더 짧거나 긴 다층 나노-시트 스택(500)이 가능하다. 또한, 각각의 나노-시트 층과 다층 나노-시트 스택에 대한 앞서 언급한 두께는 제한적이지 않다.
다층 나노-시트 스택(500)의 형성 후, (도 5에 도시하지 않은) 단단한 마스크 층(300)이 제거된다(예컨대, 습식 세정으로 벗겨진다). 도 5에 도시된 바와 같이, 산화물(520)과 캡 층(525)이 후속하여 기판(200)의 오목하지 않은 구역과 다층 나노-시트 스택(500) 위에서 성장할 수 있다. 일부 실시예에서, 산화물(520)은 SiO2 층을 포함하며, 캡 층(525)은 SiN과 같은 질화물 층을 포함한다.
도 1을 참조하면, 방법(100)은 동작(110)으로 계속되어, 도 5에 도시된 다층 나노-시트 스택(500)의 선택 부분을 에칭함으로써 수직 구조물을 형성한다. 예컨대, 도 7을 참조하면, 포토레지스트 층은 캡 층(525) 위에서 스핀-코팅될 수 있으며 후속하여 패터닝될 수 있어서 패터닝된 포토레지스트 구조물(700)을 형성할 수 있다. 일부 실시예에서, 포토레지스트 구조물(700)은 도 7에 도시된 바와 같이 y-축 또는 <110> 방향을 따라 배향된다. 패터닝된 포토레지스트 구조물(700)은 후속한 에칭 공정에서 에칭 마스크로서 사용될 수 있다. 에칭 공정 동안, 패터닝된 포토레지스트 구조물(700)에 의해 차단되지 않는 다층 나노-시트 스택(500)의 부분은 제거되어, y-축 또는 <110> 방향을 따라 배향되는 다층 나노-시트 스택을 갖는 수직 구조물을 형성할 것이다. 일부 실시예에서, <110> 방향으로의 수직 구조물의 배향은 의도적이며, 따라서 결과적인 나노-시트 FET의 채널 영역은 <110> 방향을 따라 형성된다. 이점이 의미하는 점은, 결과적인 NSF의 전류 흐름이 <110> 방향을 따를 것이라는 점이다. <110> 방향을 따른 전류 방향은 NFET의 전자 이동도에 유리하다.
유사하게, 기판(200) 위의 포토레지스트 구조물(700)은 기판 물질로 만든 핀의 형성에 사용될 수 있다. 단일-물질 핀(이후 "핀")은 기판(200) 상에 이중 게이트 또는 삼중-게이트 핀FET을 형성하는데 사용될 수 있다.
그에 따라, 패터닝된 포토레지스트 구조물(700)의 폭(700w)이 수직 구조물의 폭을 규정할 수 있으며, 이러한 수직 구조물의 폭은 후속하여 나노-시트 FET에서의 채널 영역의 폭을 규정한다. 일부 실시예에 따라, FET에서의 채널 영역의 폭은 채널 영역을 통해 흐르는 전류의 양을 결정할 수 있다. 예컨대, 넓은 채널 영역이 좁은 채널 영역보다 더 높은 전류 밀도로 운반할 수 있다. 그러나 좁은 채널 영역은 더 넓은 채널 영역보다 더 양호한 게이트 제어를 제공할 수 도 있다. 그러므로 다층 나노-시트 스택을 갖는 각각의 수직 구조물의 폭은 채널 영역에 대한 게이트 제어와 전류 밀도 사이의 균형을 제공하도록 조정될 수 있다. 또한, 각각의 패턴 포토레지스트 구조물(700)의 폭(700w)을 제어함으로써, 상이한 폭을 갖는 수직 구조물이 기판(200) 위에서 형성될 수 있다. 다시 말해, 나노-시트 FET은 기판 상의 임의의 원하는 위치에서 상이한 나노-시트 층 폭으로 만들어질 수 있다.
도 8은 앞서 기재한 에칭 공정 후의 결과적인 구조물; 예컨대 핀(805)과 다층 나노-시트 스택(500)을 가진 수직 구조물(810)을 도시한다. 앞서 논의한 바와 같이, 핀(805)은 기판 물질 - 예컨대 Si 또는 (i) Ge; (ii) 실리콘 탄화물, GaAs, GaP, InP, InAs 및/또는 InSb를 포함하는 화합물 반도체; (iii) SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP 및/또는 GaInAs를 포함하는 합금 반도체; 또는 (iv) 이들의 조합과 같은 다른 기본 반도체 - 로 만든다.
일부 실시예에서, 핀(805)의 폭(805w)의 범위는 약 4nm에서부터 약 15nm까지(예컨대, 4nm에서부터 10nm까지, 8nm에서부터 12nm까지, 10nm에서부터 15nm까지 등)이며, 다층 나노-시트 스택(500)을 갖는 수직 구조물(810)의 폭(810w)의 범위는 약 4nm에서부터 약 50nm까지(예컨대, 4nm에서부터 10nm까지, 8nm에서부터 15nm까지, 10nm에서부터 25nm까지, 15nm에서부터 30nm까지, 20nm에서부터 50nm까지 등) 이다. 후속하여, 다층 나노-시트 스택(500)을 갖는 수직 구조물(810)은 핀(805)보다 더 넓도록 형성될 수 있다.
도 8의 구성은 본 명세서에서 "하이브리드" 구성으로 지칭되며, 여기서 다층 나노-시트 스택을 갖는 수직 구조물이 기판(200) 상의 핀과 동시에 형성된다. 일부 실시예에 따라, 나노-시트 FET은 다층 나노-시트 수직 구조물(810) 상에 형성될 것이며, 핀FET이 핀(805) 상에 형성될 것이다. 앞서 논의된 바와 같이, 기판(200) 상의 수직 구조물(810)과 핀(805)의 상이한 배치, 즉 예컨대 다층 나노-시트 수직 구조물(805), Si 핀(805)의 어레이 또는 이들의 조합이 가능하다. 결국, 나노-시트 FET과 핀FET의 조합이 기판(200)에 걸쳐서 가능하다.
또한, 다층 나노-시트 수직 구조물(810)은 상이한 폭(810w)으로 형성될 수 있다. 그러므로 나노-시트 폭(예컨대, 채널 폭)의 범위를 갖는 나노-시트 FET의 형성이 기판(200) 상에서 가능하다.
일부 실시예에서, 핀(805)의 높이(805h)는 수직 구조물(810)의 높이(810h)와 같거나 그와 상이하다. 예컨대, 805h는 810h보다 길거나 짧을 수 있다. 일부 실시예에서, 810h의 범위는 약 100nm에서부터 약 200nm까지(예컨대, 100nm 내지 150nm, 140nm 내지 180nm, 160nm 내지 200nm 등) 일 수 있다.
도 1을 참조하면, 방법(100)은 동작(115)으로 계속하여 다층 나노-시트 스택(500)을 갖는 수직 구조물(810) 위에 희생 게이트 구조물을 형성한다. 일부 실시예에서, 희생 게이트 구조물은, 동작(115)에 따라, 또한 핀(805) 상에 동시에 형성될 수 있다. 예시용으로, 동작(115)은 다층 나노-시트 스택(500)을 갖는 수직 구조물(810) 상에 형성되는 희생 게이트 구조물에 대해 기재될 것이다. 본 명세서의 개시를 기초로 하여, 동작(115)은, 앞서 논의된 바와 같이, 다층 나노-시트 스택(500)을 갖는 수직 구조물(810)과 핀(805) 상에 희생 게이트 구조물을 형성하는데 사용될 수 있다.
도 9는, 다층 나노-시트 스택을 각각 그 내부에 갖는 2개의 수직 구조물(810) 위에 형성되는 희생 게이트 구조물(900)의 등각 투영도이다. 희생 게이트 구조물(900)은 (예컨대, 수직 구조물(810)의 길이에 수직인) x-축을 따라 형성된다. 일부 실시예에서, 도 9는 도 8과 비교하여 추후의 "제조 단계"에 있으며, 그에 따라 도 9는 라이너(905), 절연 층(910), 게이트 스페이서(915), 캡 층(920) 및 산화물 층(925)과 같은 추가 구조물 요소를 포함한다.
일부 실시예에서, 희생 게이트 구조물(900)은 희생 게이트 전극(930)과 희생 게이트 유전체(935)를 포함한다. 예를 들어 및 비제한적으로, 희생 게이트 유전체(935)는 희생 게이트 전극(930)에 앞서 퇴적되며, 희생 구조물(810)과 희생 게이트 전극(930) 사이에 삽입된다. 일부 실시예에 따라, 희생 게이트 유전체(935)는 SiO2 또는 실리콘-산질화물(SiON)을 포함하며, 후속한 게이트 구조물 교체 동작에서 고-유전상수(고-k) 유전체로 교체될 수 있다. 또한, 희생 게이트 전극(930)은 다결정 실리콘(폴리실리콘)을 포함할 수 있으며, 후속한 게이트 구조물 교체 동작에서 금속 게이트 전극 스택으로 교체될 수 있다. 예를 들어 및 비제한적으로, 희생 게이트 유전체(935)와 희생 게이트 전극(930)은 블랭킷 층으로서 퇴적될 수 있으며 포토리소그라피 및 에칭 동작으로 패터닝될 수 있어서 다층 수직 구조물(810)과 절연 층(910) 위에서 희생 게이트 전극(900)을 형성할 수 있다.
(예컨대, 희생 게이트 구조물(900)과 같은) 추가 희생 게이트 구조물이 희생 게이트 구조물(900)에 평행하며 y-축을 따라 수직 구조물(810)의 돌출부에 수직으로 형성될 수 있음을 주목해야 한다. 그러므로 도 9는 서로 평행하며 수직 구조물(810) 상에 있는 추가 희생 게이트 구조물(900)을 포함할 수 있다.
일부 실시예에서, 절연 층(910)은, SiO2, SiN, SiON, 불소-도핑 실리케이트 유리(FSG), 저-k(예컨대, 약 3.9 미만의 k-값을 갖는) 유전체 물질 및/또는 적절한 충전 속성을 갖는 다른 적절한 유전체 물질을 포함하는 얕은 트렌치 절연(STI)과 같은 절연 구조물일 수 있다. 라이너(905)는 SiN과 같은 질화물일 수 있다.
게이트 스페이서(915)(또는 스페이서(915))는, 수직 구조물(810) 상의 소스/드레인 접합의 형성을 위해 이온 주입 동작에서 정렬 마스크로서 기능할 수 있다. 예를 들어 및 비제한적으로, 페이서(915)는, 에칭백 공정으로 에칭될 수 있는 블랭킷 막으로서 퇴적될 수 있어서, 희생 게이트 구조물(900)의 측벽 상에 스페이서(915)를 형성할 수 있다. 일부 실시예에서, 에칭백 공정은, (예컨대, y-z 또는 x-z 평면 상의) 수직 표면과 비교하여 (예컨대, x-y 평면 상의) 수평 표면 상의 스페이서 물질을 더 빨리 제거하는 이방성 에칭이다. 스페이서 물질이 블랭킷 퇴적되므로, 이 물질은 노출된 표면 수직 구조물(810)을 덮을 수 있다. 측벽 풀백(pull back) 공정은 수직 구조물의 측벽 표면으로부터 스페이서 물질을 제거할 수 있다.
일부 실시예에서, 스페이서(915)는 SiO2, SiON, SiCN, 실리콘 산탄화물(SiOC) 또는 SiN과 같은 유전체 물질을 포함할 수 있다. 일부 실시예에서, 스페이서(915)의 두께의 범위는 약 2nm에서부터 약 5nm까지일 수 있다. 스페이서(915)는 동일하거나 상이한 물질을 포함하는 하나 이상의 층의 스택일 수 있다. 일부 실시예에 따라, 스페이서(915)는 금속 게이트 교체 공정 동안 제거되지 않으며, 희생 게이트 구조물(900)을 교체할 금속 게이트 구조물에 대한 구조물 요소로서 기능할 수 있다.
도 10을 참조하면, 소스/드레인(S/D) 에피택셜 스택(1000)은 수직 구조물(810) 각각 상에서 희생 게이트 구조물(900)에 인접하여 성장할 수 있다. 일부 실시예에서, 에피택셜 스택(1000)은 p-타입 NSF에 적절한 붕소-도핑된 SiGe 스택일 수 있거나 n-타입 NSF에 적절한 인-도핑 Si 층일 수 있다. 예시용으로, 에피택셜 스택(1000)은 n-타입 NSF를 위한 인(P)-도핑된 Si 층의 환경에서 기재될 것이다. 본 명세서에서의 개시를 기초로 하여, p-타입 NSF를 위한 붕소(B)-도핑된 실리콘(SiGe) 스택이 또한 성장할 수 있다. 이들 S/D 에피택셜 스택은 본 개시의 사상과 범위 내에 있다. 또한, n-타입 및 p-타입 NSF가 단일 기판 상에 형성될 수 있으므로, B-도핑된 SiGe 스택과 P-도핑된 Si 층은 기판(200)에 걸쳐서 원하는 수직 구조물(810) 상에서 성장할 수 있다.
일부 실시예에서, P-도핑된(n-타입) Si S/D 층은 실란(SiH4) 선구체를 사용하여 에피택셜 방식으로 성장할 수 있다. 인 불순물이 성장 동안 Si 에피택셜 방식으로 성장한 층 내에 도입될 수 있다. 일부 실시예에서, 인 농도의 범위는 약 1021원자/cm3에서부터 약 8x1021원자/cm3까지일 수 있다. 앞서 언급한 도핑 농도 범위는 제한적이지 않으며, 다른 도핑 농도 범위가 본 개시의 사상과 범위 내에 있음을 주목해야 한다.
일부 실시예에서, B-도핑된(p-타입) SiGe S/D는, 연속하여 성장하는 (도 10에 도시되지 않은) 2개 이상의 에피택셜 층을 포함할 수 있으며 상이한 게르마늄(Ge) 원자% 및 상이한 B 불순물 농도 특성을 가질 수 있는 에피택셜 스택일 수 있다. 예를 들어 및 비제한적으로, 제1 에피택셜 층은, 0에서부터 약 40%의 범위인 Ge원자%와, 약 5x1019원자/cm3에서부터 약 1x1021원자/cm3까지의 범위인 B 불순물 농도를 가질 수 있다. 제2 에피택셜 층은, 약 20%에서부터 약 80%의 범위인 Ge원자%와, 약 3x1020원자/cm3에서부터 약 5x1021원자/cm3까지의 범위인 B 불순물 농도를 가질 수 있다. 마지막으로, 제3 에피택셜 층은 제1 에피택셜 층과 유사한 Ge원자%와 B 불순물 농도(예컨대 Ge의 경우 0 내지 약 40%와 B 불순물의 경우 약 5x1019원자/cm3 내지 약 1x1021원자/cm3)를 가질 수 있는 캡 층일 수 있다. 이들 층의 두께는 디바이스 성능 요건에 따라 변할 수 있다. 예컨대, 제1 에피택셜 층은 약 10nm에서부터 약 20nm까지의 범위인 두께를 가질 수 있고, 제2 에피택셜 층은 약 30nm에서부터 약 60nm까지의 범위의 두께를 가질 수 있으며, 제3 에피택셜 층(캡 층)은 0에서부터 약 10nm까지의 범위의 두께를 가질 수 있다. 앞서 언급한 두께와 도핑 농도는 제한적이지 않으며 다른 두께와 도핑 농도가 본 개시의 사상과 범위 내에 있음을 주목해야 한다.
에피택셜 스택 형성 후, 보호 질화물 층(1005)이 에피택셜 스택(1000), 절연 층(910) 및 스페이서(915) 위에 퇴적될 수 있다. 일부 실시예에서, 보호 질화물 층(1005)은 약 3nm에서부터 약 5nm까지의 범위인 두께를 가질 수 있다. 예를 들어 및 비제한적으로, 보호 질화물 층(1005)은 원자 층 퇴적(ALD), 플라스마-향상된 ALD(PEALD), 화학 증기 퇴적(CVD), 플라스마-향상된 CVD(PECVD) 또는 임의의 다른 적절한 퇴적 방법에 의해 퇴적될 수 있다. 예컨대, 보호 질화물 층(1005)은 약 500℃에서 ALD 공정으로 퇴적될 수 있다. 일부 실시예에 따라, 보호 질화물 층(1005)은 S/D 에피택셜 스택(1000) 상의 (도 10에 도시하지 않은) 접촉 개구의 형성 동안 후속한 에칭 공정에 대해 에칭 정지 층(ESL)으로서 기능할 수 있다.
도 1 및 도 10을 참조하면, 방법(100)은 동작(120)으로 계속되어 수직 구조물(810) 위에 절연 층(1010)을 형성하여 희생 게이트 구조물(900)을 둘러싼다. 일부 실시예에서, 절연 층(1010)은, CVD, 물리 증기 퇴적(PVD), 열적 성장 공정 또는 임의의 다른 적절한 퇴적 방법으로 퇴적될 수 있는 SiO2, SiOC, SiON, 실리콘 산탄질화물(SiOCN) 또는 SiCN을 포함하는 중간층 유전체(ILD)이다. 일부 실시예에서, 비소(as)-퇴적된 절연 층(1010)이 희생 게이트 구조물(900) 위에 있을 수 있다. 화학 기계식 연마(CMP) 공정이 희생 게이트 구조물(900)의 최상부로부터 절연 물질을 연마할 수 있어서(예컨대, 제거 및 평탄화할 수 있어서), 절연 층(1010)의 최상부 표면과 희생 게이트 구조물(900)의 최상부 표면은 실질적으로 동일 평면이 된다. 일부 실시예에 따라, 도 10은 앞서 언급한 CMP 공정 후 절연 층(1010)을 도시한다. 절연 층(1010)은 인접한 희생 게이트 구조물(900) 사이에서 연장할 수 있으며 이것이 둘러싸는 구조물 요소 - 예컨대, 게이트 구조물에 인접하게 형성될 희생 게이트 구조물(900), S/D 에피택셜 스택(1000) 및 S/D 금속 접촉 - 에 전기 절연을 제공할 수 있음을 주목해야 한다. 일부 실시예에서, (도 10에 도시하지 않은) 부가적인 캡 층 또는 단단한 마스크 층이 절연 층(1010) 상에서 성장할 수 있어서, 절연 층(1010)이 게이트 교체 공정 동안(예컨대, 희생 게이트 유전체(935) 에칭 동안) 에칭되는 것을 방지할 수 있다.
도 1의 동작(125)에서, (도 10에서 도시한) 희생 게이트 구조물(900)이 제거될 수 있어서 도 11에 도시한 절연 층(1010)에 개구(1015)를 형성할 수 있다. 일부 실시예에서, 동작(120)은 이중 습식 에칭 공정을 포함할 수 있으며, 이 공정 동안, 희생 게이트 전극(930)과 희생 게이트 유전체(935)가 순차적으로 제거된다. 예를 들어 및 비제한적으로, 희생 게이트 구조물(900)은, 희생 게이트 전극(930)의 폴리실리콘 물질에 대해 선택적이도록 설계되는 제1 습식 에칭 공정으로 제거될 수 있다. 예컨대, 제1 습식 화학법의 선택도는 약 1000:1보다 클 수 있어서(예컨대, 10000:1), 게이트 스페이서(915), 희생 게이트 유전체(935) 및 절연 층(1010)은 제1 습식 에칭 공정에 의해 제거되지 않는다. 희생 게이트 유전체(935)가 수직 구조물(810)과 희생 게이트 전극(930) 사이에 삽입되므로, 희생 게이트 유전체(935)는 수직 구조물(810)의 SiGe/Si 나노-시트 층(505/510)이 제1 습식 에칭 공정 동안 에칭되는 것을 방지할 수 있다. 도 11을 또한 참조하면, 후속한 제2 습식 에칭 공정이 게이트 스페이서(915), 절연 층(1010) 및 수직 구조물(810)을 에칭하지 않고 희생 게이트 유전체(935)를 제거할 수 있다. 예를 들어 및 비제한적으로, 제2 습식 에칭 화학법은 각각 희생 게이트 유전체(935)에 대해 선택적일 수 있어서, 게이트 스페이서(915) 및 다층 나노-시트 스택의 제1, 제2 나노-시트 층과 같은 둘러싸는 물질과, 절연 층(1010)은 제거되지 않는다. 제2 에칭 화학법이 절연 층(1010)을 에칭할 수 있는 경우에, 캡 층 또는 단단한 마스크가 앞서 논의한 바와 같이 동작(120) 후 절연 층(1010) 위에 형성될 수 있어서, 절연 층(1010)을 제2 습식 에칭 공정으로부터 보호할 수 있다. 일부 실시예에서, 동작(125)과 희생 게이트 구조물(900)의 제거 후, 수직 구조물(810)의 SiGe 및 Si 나노-시트 층은 개구(1015) 내부에서 노출되는 반면, 개구(1015) 외부의 수직 구조물(810)의 SiGe 및 Si 나노-시트 층은 S/D 에피택셜 스택(1000), 보호 질화물 층(1005) 및 절연 층(1010)에 의해 덮인다.
방법(100)의 동작(130)에서, SiGe 나노-시트 층(505)은 개구(1015)로부터 제거될 수 있어서, n-타입 NSF가 그 위에 형성될 수 있다. 일부 실시예에서, S/D 에피택셜 스택(1000)이 (예컨대, P-도핑된 Si 층 대신) B-도핑된 SiGe 스택이라면, Si 나노-시트 층은 SiGe 나노-시트 층(505) 대신 개구(1015)로부터 제거될 수 있어서, p-타입 NSF를 형성할 수 있다. 다시 말해, 동작(130)에서, 적절한 타입의 S/D 에피택셜 스택(1000)(예컨대, SiGe 또는 P-도핑된 Si)이 수직 구조물(810) 상에서 성장했다고 가정하면, Si나 SiGe 중 어느 하나의 나노-시트 층이 개구(1015)로부터 제거될 수 있다. 또한, 기판(200) 상의 일부 위치에서, Si 나노-시트 층(510)은 제거될 수 있어서 n-타입 NSF를 형성할 수 있는 반면, 기판(200) 상의 다른 위치에서, SiGe 나노-시트 층(505)은 제거될 수 있어서 p-타입 NSF를 형성할 수 있다. 예를 들어 및 비제한적으로, n-타입 및 p-타입 NSF는 순차적으로 형성될 수 있다. 예컨대, p-타입 NSF용인 수직 구조물(810)은 단단한 마스크, 포토레지스트 또는 희생 게이트 구조물(900)로 덮일 수 있는 반면, SiGe 나노-시트 층은 n-타입 NSF용 수직 구조물(810)로부터 제거된다.
예시용으로, 동작(130)은 SiGe 나노-시트 층(505)이 수직 구조물(810)로부터 제거되어 n-타입 NSF를 형성하는 것으로 기재될 것이다. 본 명세서의 개시를 기초로 하여, Si 나노-시트 층(510)은, 앞서 논의된 바와 같이, 대안적으로 제거될 수 있어서 p-타입 NSF를 형성할 수 있다. 그러므로 개구로부터 Si 나노-시트 층(510)의 제거는 본 개시의 사상과 범위 내에 있다.
예를 들어 및 비제한적으로, 개구(1015)로부터 SiGe 나노-시트 층(505)의 제거는, SiGe에 대하여 선택적인 건식 에칭 공정의 사용으로 달성될 수 있다. 예를 들어, 할로겐-원료 화학법은, Ge에 대해 높고 Si에 대해 낮은 에칭 선택도를 보일 수 있다. 그러므로 할로겐 가스는 Si보다 더 빨리 Ge를 에칭할 수 있다. 또한, 할로겐 가스는 Si보다 더 빨리 SiGe를 에칭할 수 있다. 일부 실시예에서, 할로겐-원료 화학법은 불소-원료 및/또는 염소-원료 가스를 포함한다. 대안적으로, SiGe에 대해 높은 선택도를 갖는 습식 에칭 화학법이 사용될 수 도 있다. 예를 들어 및 비제한적으로, 습식 에칭 화학법은 황산(H2SO4)과 과산화수소(H2O2)의 혼합물(SPM)이나 H2O2 및 물과의 암모니아 수산화물의 혼합물(APM)을 포함할 수 도 있다. 동작(130)의 결과로, Si 나노-시트 층(510)이 부유(suspend)되며 스페이서(915) 사이에서 개구(1015)에서 분리된다.
동작(130)의 건식 또는 습식 에칭 공정이 수직 구조물(810)의 Si 나노-시트 층(510)(및 그러므로 일반적으로 임의의 Si 물질)을 에칭하지 않도록 설계되므로, 기판(200)의 다른 위치에서 형성되었을 수 도 있는 (도 8에 도시된) 핀(805)은 동작(130)의 건식 또는 습식 에칭 공정에 의해 영향을 받지 않는다.
일부 실시예에서, 금속 게이트 구조물이 도 12에 도시된 노출된 Si 나노-시트 층(510) 위에서 개구(1015)에 형성될 수 있다. 도 12는, z-축 주위에 45°만큼 회전하는 도 11에 도시한 구조물의 등각 투영도이다. 예컨대, 도 13을 참조하면, (i) (도 13에 미도시된) 경계 층, (ii) (예컨대, 3.9보다 큰 k-값을 갖는) 고-k 유전체(1305), 및 (iii) 금속 게이트 전극 스택(1310)을 포함하는 금속 게이트 구조물(1300)이 도 12의 개구(1015)에 형성된다. 예시용으로, 도 13은 반도체 구조물의 선택된 부분을 포함하며, (미도시된) 다른 부분은 포함될 수 도 있다. 예컨대, 경계 층, 및 금속 게이트 전극 스택(1310)의 하나 이상의 층이 포함될 수 도 있다.
일부 실시예에서, 고-k 유전체(1305)는 하프늄 산화물(HfO2), 하프늄 실리케이트-원료 물질 또는 3.9보다 큰 k-값을 갖는 다른 적절한 유전체 - 화학량론 SiO2의 유전체 상수이며 기준으로서 사용됨 - 일 수 있다. 또한, 게이트 전극 스택(1310)은 게이트 유전체 위 캡 층, 하나 이상의 금속 층, 일함수 금속(WFM) 스택 및 금속 충전 층을 포함할 수 있다. 게이트 전극 스택에서 금속 층의 개수와 타입은 핀FET의 역치 전압 요건에 의존할 수 있다. 게이트 전극 스택에서의 예시적인 금속 층은 탄탈륨 질화물(TaN) 바닥 층과 하나 이상의 티타늄 질화물(TiN) 층을 포함할 수 있다. 일부 실시예에서, WFM 스택은 티타늄/알루미늄(Ti/Al) 이중 층 또는 티타늄-알루미늄(Ti-Al) 합금을 포함할 수 있다. WFM 스택은 금속 게이트 전극 스택(1310)의 일함수를 미세-튜닝할 수 있으며 결과적인 핀FET의 역치 전압에 영향을 미칠 수 있다. 하나 이상의 TiN 층의 두께와 개수는, WFM 스택과 조합하여, 핀FET의 역치 전압을 설정할 수 있다. 일부 실시예에서, 금속 충전 층은 TiN 장벽 층과 텅스텐(W) 금속 스택을 포함할 수 있다. 고-k 유전체(1305)와 게이트 전극 스택(1310)은 앞서 기재된 물질 조합으로 제한되지 않는다. 그러므로 추가 물질이 사용될 수 있으며 본 개시의 사상과 범위 내에 있다.
일부 실시예에 따라, 경계 층이 고-k 유전체(1305)의 퇴적 동안 자연스럽게 형성되는 산화물이다. 경계 층과 고-k 유전체(1305)가 (도 12에 도시된) 개구(1015) 내에서 제2 Si 나노-시트 층(510)의 노출된 표면 상에 바로 형성된다. 금속 게이트 전극 스택(1310)은 개구(1015)에서 고-k 유전체(1305) 위에서 후속하여 퇴적될 수 있어서, n-타입 나노-시트 FET나 나노-시트 NFET의 형성을 완료할 수 있다. 도 14는 도 13의 선(1315)을 따른 게이트 스페이서(915) 사이의 수직 구조물(810)의 횡단면도이다. 일부 실시예에 따라, 도 14는, 적어도 고-K 유전체(1305)와 금속 게이트 전극 스택(1310)에 의해 둘러싸이는 복수의 Si 나노-시트 층을 갖는 GAA 나노-시트 NFET 구조물의 횡단면도이다. GAA 나노-시트 NFET이 턴 온될 때, 전류가, 앞서 논의한 바와 같이, (예컨대, y-축을 따른) <110> 방향으로 및 (100) 결정 평면(예컨대, x-y 평면)에 평행하게 흐른다.
도 14에서, 수직 구조물(810)에서의 Si 나노-시트 층(510)이, 도 8에 도시한 수직 구조물(810)의 폭(810w)에 실질적으로 동일한 폭(510w)과 두께(510t)를 갖는 것으로 도시되어 있다. 앞서 논의된 바와 같이, Si 나노-시트 층(510)의 폭(510w)이 도 7에 도시된 바와 같이 패터닝된 포토레지스트 구조물(700)의 폭(700w)에 의해 제어될 수 있다. 패터닝된 포토레지스트 구조물(700)의 폭(700w)을 조정함으로써, Si 나노-시트 층(510)의 폭(510w)이 조절될 수 있다. 결국, 상이한 폭을 갖는 복수의 수직 구조물이 기판(200)에 걸쳐서 형성될 수 있다. 예컨대, 일부 실시예에 따라, 상이한 폭(510w1 및 510w2)을 갖는 수직 구조물(810)이 도 15에 도시된 바와 같이 기판(200) 상에 형성될 수 있다. 도 15의 예에서, 510w1은 510w2보다 크다. 앞서 논의된 바와 같이, 수직 구조물(810) 상에서 만들어지며 상이한 폭(510w1 및 510w2)을 갖는 나노-시트 층(Si 또는 SiGe)을 특성으로 갖는 나노-시트 FET이 상이한 구동 전류 성능과 DIBL 거동을 가질 수 있다. 그러므로 일부 실시예에 따라, 이들의 나노-시트 층의 폭을 제어함으로써 기판의 원하는 구역에 나노-시트 FET을 개별적으로 튜닝하는 것이 가능하다.
또한, 및 도 14와 도 15를 참조하면, Si 나노-시트 층(510)의 두께(510t)는, 도 6에서 논의된 바와 같이, Si 나노-시트 층의 성장 동안 제어될 수 있다. 추가로 및 도 14와 도 15를 참조하면, Si 나노-시트 층(510)의 피치(510p)는, 도 6에서 논의된 바와 같이, SiGe 나노-시트 층(505)의 두께에 의해 제어될 수 있다.
앞선 내용을 기초로 하여, 상이한 치수를 갖는 Si 나노-시트 층(510)을 갖는 수직 구조물(810)은 기판(200)에 걸쳐서 형성될 수 있다. 유사하게, 상이한 치수를 갖는 SiGe 나노-시트 층(505)을 갖는 수직 구조물(810)이 일부 실시예에 따라 기판(200)에 걸쳐서 형성될 수 있다.
일부 실시예에 따라, 도 16은, 핀(805)이 수직 구조물(810)에 인접하게 형성되는 하이브리드 구조물을 도시한다. 그에 따라, 게이트 전극 스택(1310)이 수직 구조물(810) 상에 나노-시트 GAA NFET을 및 핀(805) 상에 n-타입 핀FET을 형성하는 구조물 사이에서 공유될 수 있다. 앞서 논의된 바와 같이, Si 나노-시트 층(510)의 폭(510w)이 핀(805)의 폭(805w)보다 클 수 있다. 일부 실시예에 따라, 수직 구조물(810) 상에 형성되는 나노-시트 GAA NFET은 핀(805) 상에 형성된 n-타입 핀FET과 비교하여 그 채널 영역에 대한 게이트 제어를 개선하였다. 유사하게, GAA 나노-시트 NFET과 PFET이 p-타입 및 n-타입 핀FET에 인접하게 형성될 수 있다. 또한, 기판(200)의 특정 구역은 나노-시트 GAA NFET 또는 PFET, p-타입 및 n-타입 핀FET 또는 이들의 조합을 배타적으로 갖도록 구성될 수 있다.
도 13을 참조하면, 질화물 캡 층(1320)이 금속 게이트 전극 스택(1310) 위에 형성될 수 있다. 일부 실시예에서, 소스/드레인 접촉 형성이 따르며, 여기서 접촉은 절연 층(1010)을 통해 수직으로 진행하는 (도 13에 미도시된) S/D 에피택셜 스택(1000) 상에 형성된다.
도 1의 방법(100)은 부가적 동작(140)을 또한 포함할 수 있으며, 이 동작에서, 금속 게이트 구조물(1300)의 금속 게이트 전극 스택(1310)의 일부분이 수직 구조물(810)의 Si 나노-시트 층(510)의 절반까지 제거하도록 제거되거나 오목하게 된다. 예를 들어 및 비제한적으로, 1 내지 3개의 Si 나노-시트 층(510)은 부가적 동작(140) 동안 제거될 수 있어서, 6개의 Si 나노-시트 층의 특성을 갖는 나노-시트 NFET을 형성할 수 있다. 일부 실시예에 따라, 게이트 전극 스택(1310)의 일부분 및 대응하는 개수의 Si 나노-시트 층(510)을 제거하는 것(예컨대, "절단하는 것")이 GAA 나노-시트 NFET의 전력 소비를 감소시킬 수 있다. 부가적인 동작(140)은 기판(200)에 걸쳐서 하나 이상의 GAA 나노-시트 NFET 상에 선택적으로 실행될 수 있어서, GAA 나노-시트 NFET의 구동 전류 및 전력 소비를 조절할 수 있다. 그에 따라, 동작(140)은 일부 실시예에 따라 GAA 나노-시트 PFET에 적용될 수 있다.
예를 들어 및 비제한적으로, 도 17은, 방법(100)의 부가적인 동작(140) 후 y-z 평면을 따른 도 13의 횡단면도이다. 앞서 논의된 바와 같이, 금속 게이트 구조물(1300)의 일부분은 제거되거나 오목하게 되어, Si 나노-시트 층(510)의 절반까지가 수직 구조물의 최상부로부터 제거된다. 일부 실시예에서, 기판(200)은 변경된 게이트 전극 구조물(1300)을 갖는 복수의 GAA NSF를 특성으로 가질 수 도 있다. 부가적인 동작(140) 후, (예컨대, 질화물 층(1320)에 유사한) 질화물 층이, 도 17에 미도시된, 변경된 금속 게이트 구조물(1300) 위에서 성장할 수 있다.
도 18은, 본 개시의 다른 실시예에 따른 구조물의 횡단면도이며, 이 구조물에서, 2개의 GAA 나노-시트 NFET의 단면이 상이한 수직 구조물(810 및 810') 상에 도시된다. 수직 구조물(810 및 810')은 상이한 각각의 Si 나노-시트 층 폭(예컨대, 510w1 및 510w2)과, 상이한 개수의 Si 나노-시트 층(510)을 동작(140)의 결과로서 갖는다. 도 18의 예에서, 510w1은 510w2보다 넓다. 그러나 이것은 제한적이지 않으며, 510w1은 510w2와 같거나 그보다 좁은 폭을 가질 수 있다. 또한, Si 나노-시트 층(510t1 및 510t2)의 두께는 동일하거나 상이할 수 있다. 예컨대, 510t1≥510t2 또는 510t1≤510t2이다. 일부 실시예에서, 수직 구조물(810') 상의 GAA 나노-시트 NFET은 수직 구조물(810) 상의 GAA 나노-시트 NFET보다 더 낮은 구동 전류 성능을 갖는 저-전력 NSF일 수 있다. 또한, 810 및 810'는 기판(200)의 동일한 또는 상이한 구역 상에 위치할 수 있다. 예컨대, 수직 구조물(810 및 810')은 서로 옆에 위치하지 않을 수 도 있다.
일부 실시예에서, 방법(100)의 동작(140)은, 희생 게이트 구조물(900)의 교체 후 및 S/D 에피택셜 스택(1000) 상의 S/D 접촉의 형성 전에 실행된다.
본 명세서에서 기재된 실시예는, 튜닝 가능한 성능(예컨대, 튜닝 가능한 구동 전류 및 전력 소비)를 갖는 GAA 나노-시트 NFET과 PFET의 형성을 기재하는 방법에 관한 것이다. 일부 실시예에서, 튜닝 가능한 n-타입 및/또는 p-타입 NSF의 채널 영역이 서로의 위에 스택된 제1 및 제2 나노-시트 층의 교번하는 쌍을 특성으로 갖는 수직 구조물로부터 형성될 수 있다. 예를 들어 및 비제한적으로, GAA 나노-시트 NFET은 Si 나노-시트 층을 포함할 수 있으며, 나노-시트 GAA PFET은 SiGe 나노-시트 층을 포함할 수 있다. 일부 실시예에서, 각각의 GAA NSF에서의 나노-시트 층의 개수, 폭, 두께 및 피치는 제조 공정의 초기 단계 동안 제어될 수 있으며, 결과적인 GAA NSF의 전기 특징과 성능을 맞추는데 사용될 수 있다. 선택적인 처리로 인해, 핀FET과 GAA NSF를 갖는 하이브리드 구조물이 동일한 기판 상에서 동시에 형성될 수 있다. 또한, 상이한 나노-시트 폭, 개수, 두께 및 전기 특징을 갖는 GAA NSF는 일부 실시예에 따라 동일한 기판 상에 형성될 수 있다. 결과적인 GAA 나노-시트 FET은 핀FET과 비교하여 개선된 DIBL 거동을 보일 수 있다.
일부 실시예에서, 반도체 구조물은 기판 위에 핀과 수직 구조물을 포함한다. 또한, 수직 구조물은 교번하는 제1 및 제2 나노-시트 층을 갖는 제1 부분과 제2 나노-시트 층을 갖는 제2 부분을 포함하며, 여기서 제1 부분으로부터의 제2 나노-시트 층은 제2 부분을 관통해 연장한다. 반도체 구조물은 핀의 일부분 위와 수직 구조물의 제2 일부분 위에 게이트 구조물을 더 포함하며, 여기서 게이트 구조물은, 핀의 최상부 및 측면 부분과 수직 구조물의 제2 부분의 제2 나노-시트 층을 둘러싼다.
일부 실시예에서, 반도체 구조물은 기판 위에서 수직 구조물을 포함하며, 여기서 수직 구조물은 교번하는 제1 및 제2 나노-시트 층을 갖는 제1 부분과 제1 나노-시트 층을 갖지 않으며 제1 부분과 상이한 개수의 제2 나노-시트 층을 갖는 제2 부분을 포함한다. 반도체 구조물은 기판 위에서 핀; 수직 구조물의 제2 부분의 제2 나노-시트 층 각각의 최상부, 바닥 및 측면 표면을 둘러싸고 있는 제1 게이트 구조물; 및 핀의 일부분을 둘러싸는 제2 게이트 구조물을 또한 포함하며, 여기서 제2 게이트 구조물은 제1 게이트 구조물보다 길다.
일부 실시예에서, 방법은 기판 위에 제1 및 제2 수직 구조물을 배열하는 단계를 포함하며, 여기서 제1 및 제2 수직 구조물은 제1 유전체에 의해 분리된다. 또한, 제1 및 제2 수직 구조물 각각은, 제1 절연 층 위에서, 교번하는 제1 및 제2 나노-시트 층을 갖는 다층 나노-시트 스택을 포함하는 최상부 부분과 상이한 폭을 갖는다. 이 방법은 또한 제1 및 제2 수직 구조물의 최상부 부분 위와 제1 절연 층의 일부분 위에서 희생 게이트 구조물을 배열하는 단계; 제2 절연 층이 희생 게이트 구조물의 측벽을 둘러싸도록 제1 및 제2 수직 구조물과 제1 절연 층 위에 제2 절연 층을 퇴적하는 단계; 희생 게이트 구조물을 에칭하여 제1 및 제2 수직 구조물로부터 각각의 다층 나노-시트 스택을 노출하는 단계; 각각의 노출된 다층 나노-시트 스택으로부터 제1 나노-시트 층을 제거하여 부유된 제2 나노-시트 층을 형성하는 단계; 및 금속 게이트 구조물을 형성하여 부유된 제2 나노-시트 층을 둘러싸는 단계를 포함한다.
상세한 설명 부분은 청구범위를 해석하는데 사용하고자 하는 것이며, 개시 부분의 요약서는 그렇지는 않음을 인식해야 한다. 개시 부분의 요약서는 발명자(들)에 의해 고려되는 본 개시의 하나 이상의 실시예를 제시할 수 있지만 모든 가능한 실시예를 제시하지는 않을 수 도 있으며, 따라서, 어떤 식으로든 추가된 청구범위를 제한하고자 하는 것은 아니다.
전술한 개시는 여러 실시예의 특성을 개괄적으로 기재하여, 당업자는 본 개시의 양상을 더 잘 이해할 수 도 있다. 당업자는, 자신들이 본 명세서에서 도입된 실시예의 동일한 목적을 수행하며 및/또는 동일한 장점을 달성하기 위해 다른 공정과 구조물을 설계하거나 변경하기 위한 기초로서 본 개시를 쉽게 사용할 수 도 있음을 인식할 것이다. 당업자는 또한, 그러한 등가의 구성이 본 개시의 사상과 범위에서 벗어나지 않음과, 자신들이 본 개시의 사상과 범위에서 벗어나지 않고 여러 변화, 대체 및 변경을 여기서 이룰 수 도 있음을 깨달을 것이다.
실시예들
실시예 1. 반도체 구조물로서,
기판 위의 핀(fin);
상기 기판 위의 수직 구조물 - 상기 수직 구조물은,
교번하는(alternating) 제1 나노-시트 층 및 제2 나노-시트 층을 갖는 제1 부분; 및
상기 제2 나노-시트 층을 갖는 제2 부분을 포함하고, 상기 제1 부분으로부터의 상기 제2 나노-시트 층은 상기 제2 부분을 관통해 연장됨 -; 및
상기 핀의 일부분 위와 상기 수직 구조물의 제2 부분 위의 게이트 구조물
을 포함하고, 상기 게이트 구조물은 상기 수직 구조물의 제2 부분의 제2 나노-시트 층과, 상기 핀의 최상부 및 측면 부분을 둘러싸는 것인, 반도체 구조물.
실시예 2. 실시예 1에 있어서,
상기 수직 구조물의 제1 부분 상에 있으며 상기 게이트 구조물에 인접한 소스/드레인 에피택셜 스택; 및
상기 핀 상에 있으며 상기 게이트 구조물에 인접한 다른 소스/드레인 에피택셜 스택
을 더 포함하는, 반도체 구조물.
실시예 3. 실시예 1에 있어서,
상기 수직 구조물의 폭은 상기 핀의 폭과 같거나 그보다 넓은 것인, 반도체 구조물.
실시예 4. 실시예 3에 있어서,
상기 수직 구조물의 폭은 상기 제2 나노-시트 층의 폭과 같으며 그 범위가 약 4 nm에서부터 약 50 nm까지인 것인, 반도체 구조물.
실시예 5. 실시예 4에 있어서,
상기 기판 위의 다른 수직 구조물을 더 포함하며,
상기 다른 수직 구조물은,
교번하는 제1 나노-시트 층 및 제2 나노-시트 층을 갖는 제1 부분; 및
상기 다른 수직 구조물의 제2 나노-시트 층을 갖는 제2 부분
을 포함하며, 상기 다른 수직 구조물의 제2 나노-시트 층의 폭은 상기 수직 구조물의 제2 나노-시트 층의 폭과 상이한 것인, 반도체 구조물.
실시예 6. 실시예 1에 있어서,
상기 제1 나노-시트 층의 피치(pitch)는 상기 제2 나노-시트 층의 두께에 기초하며, 상기 제2 나노-시트 층의 피치는 상기 제1 나노-시트 층의 두께에 기초하는 것인, 반도체 구조물.
실시예 7. 실시예 1에 있어서,
상기 제1 나노-시트 층은 실리콘-게르마늄을 포함하며, 상기 제2 나노-시트 층은 실리콘을 포함하는 것인, 반도체 구조물.
실시예 8. 실시예 1에 있어서,
상기 제1 나노-시트 층은 실리콘을 포함하며, 상기 제2 나노-시트 층은 실리콘-게르마늄을 포함하는 것인, 반도체 구조물.
실시예 9. 실시예 1에 있어서,
상기 제1 나노-시트 층과 상기 제2 나노-시트 층은 상이한 에피택셜 성장된 물질을 포함하는 것인, 반도체 구조물.
실시예 10. 실시예 1에 있어서, 상기 제1 및 제2 나노-시트 층의 최상부 표면은 (100) 결정 평면에 평행한 것인, 반도체 구조물.
실시예 11. 반도체 구조물로서,
기판 위의 수직 구조물 - 상기 수직 구조물은,
교번하는 제1 나노-시트 층 및 제2 나노-시트 층을 갖는 제1 부분; 및
상기 제1 나노-시트 층을 갖지 않으며, 상기 제1 부분과는 상이한 개수의 제2 나노-시트 층을 갖는 제2 부분을 포함함 -;
상기 기판 위의 핀;
상기 수직 구조물의 제2 부분의 제2 나노-시트 층 각각의 최상부, 바닥 및 측면 표면을 둘러싸는 제1 게이트 구조물; 및
상기 핀의 일부분을 둘러싸는 제2 게이트 구조물
을 포함하고, 상기 제2 게이트 구조물은 상기 제1 게이트 구조물보다 긴 것인, 반도체 구조물.
실시예 12. 실시예 11에 있어서,
상기 수직 구조물의 제1 부분 상에 있으며 상기 제1 게이트 구조물에 인접한 소스/드레인 에피택셜 스택; 및
상기 핀 상에 있으며 상기 제2 게이트 구조물에 인접한 다른 소스/드레인 에피택셜 스택을 더 포함하는, 반도체 구조물.
실시예 13. 실시예 11에 있어서,
상기 기판 위의 다른 수직 구조물 - 상기 다른 수직 구조물은,
교번하는 제1 및 제2 나노-시트 층을 갖는 제1 부분; 및
상기 제1 나노-시트 층을 갖지 않으며 상기 제1 부분과 동일한 개수의 제2 나노-시트 층을 갖는 제2 부분을 포함함 -; 및
상기 다른 수직 구조물의 제2 부분의 제2 나노-시트 층의 각각을 둘러싸는 제3 게이트 구조물
을 포함하고, 상기 제3 게이트 구조물은 상기 제1 게이트 구조물보다 긴 것인, 반도체 구조물.
실시예 14. 실시예 13에 있어서,
상기 다른 수직 구조물의 폭은 상기 수직 구조물의 폭과 같거나 그와 상이한 것인, 반도체 구조물.
실시예 15. 실시예 14에 있어서,
상기 수직 구조물 및 상기 다른 수직 구조물의 폭은 상기 제1 및 제2 나노-시트 층의 각각의 폭을 규정하는 것인, 반도체 구조물.
실시예 16. 실시예 13에 있어서,
상기 수직 구조물의 제2 부분은 상기 다른 수직 구조물의 제2 부분보다 더 적은 제2 나노-시트 층을 갖는 것인, 반도체 구조물.
실시예 17. 실시예 11에 있어서,
상기 제1 나노-시트 층은 실리콘을 포함하며, 상기 제2 나노-시트 층은 실리콘-게르마늄을 포함하는 것인, 반도체 구조물.
실시예 18. 실시예 11에 있어서,
상기 제1 및 제2 나노-시트 층의 각각은, 약 5nm에서부터 약 20nm까지의 범위인 두께를 갖는 것인, 반도체 구조물.
실시예 19. 방법으로서,
기판 위에 제1 수직 구조물 및 제2 수직 구조물을 배치하는 단계 - 상기 제1 수직 구조물 및 상기 제2 수직 구조물은 제1 절연 층(isolation layer)에 의해 분리되고, 상기 제1 수직 구조물 및 상기 제2 수직 구조물 각각은, 상기 제1 절연 층 위에서, 교번하는 제1 나노-시트 층 및 제2 나노-시트 층을 갖는 다층 나노-시트 스택을 포함하는 최상부 부분 및 상이한 폭들을 가짐 -;
상기 제1 수직 구조물 및 상기 제2 수직 구조물의 최상부 부분 위와 상기 제1 절연 층의 일부분 위에 희생 게이트 구조물을 배치하는 단계;
제2 절연 층이 상기 희생 게이트 구조물의 측벽을 둘러싸도록 상기 제1 수직 구조물 및 상기 제2 수직 구조물과 상기 제1 절연 층 위에 상기 제2 절연 층을 퇴적하는 단계;
상기 희생 게이트 구조물을 에칭하여 상기 제1 수직 구조물 및 상기 제2 수직 구조물로부터 각각의 다층 나노-시트 스택을 노출하는 단계;
각각의 노출된 다층 나노-시트 스택으로부터 상기 제1 나노-시트 층을 제거하여 부유된(suspended) 제2 나노-시트 층을 형성하는 단계; 및
금속 게이트 구조물을 형성하여 상기 부유된 상기 제2 나노-시트 층을 둘러싸는 단계
를 포함하는, 방법.
실시예 20. 실시예 19에 있어서,
상기 금속 게이트 구조물을 에칭하여 상기 제1 수직 구조물의 제2 나노-시트 층 중 하나 이상을 제거하는 단계; 및
상기 금속 게이트 구조물 위에 질화물 층을 퇴적하는 단계를 더 포함하는, 방법.

Claims (10)

  1. 반도체 구조물로서,
    기판 위의 핀(fin);
    상기 기판 위의 수직 구조물 - 상기 수직 구조물은,
    교번하는(alternating) 제1 나노-시트 층 및 제2 나노-시트 층을 갖는 제1 부분; 및
    상기 제2 나노-시트 층을 갖는 제2 부분을 포함하고, 상기 제1 부분으로부터의 상기 제2 나노-시트 층은 상기 제2 부분을 관통해 연장됨 -; 및
    상기 핀의 일부분 위와 상기 수직 구조물의 제2 부분 위의 게이트 구조물
    을 포함하고, 상기 게이트 구조물은 상기 수직 구조물의 제2 부분의 제2 나노-시트 층과, 상기 핀의 최상부 및 측면 부분을 둘러싸는 것인, 반도체 구조물.
  2. 제1항에 있어서,
    상기 수직 구조물의 제1 부분 상에 있으며 상기 게이트 구조물에 인접한 소스/드레인 에피택셜 스택; 및
    상기 핀 상에 있으며 상기 게이트 구조물에 인접한 다른 소스/드레인 에피택셜 스택
    을 더 포함하는, 반도체 구조물.
  3. 제1항에 있어서,
    상기 수직 구조물의 폭은 상기 핀의 폭과 같거나 그보다 넓은 것인, 반도체 구조물.
  4. 제3항에 있어서,
    상기 수직 구조물의 폭은 상기 제2 나노-시트 층의 폭과 같으며 그 범위가 4 nm에서부터 50 nm까지인 것인, 반도체 구조물.
  5. 제4항에 있어서,
    상기 기판 위의 다른 수직 구조물을 더 포함하며,
    상기 다른 수직 구조물은,
    교번하는 제1 나노-시트 층 및 제2 나노-시트 층을 갖는 제1 부분; 및
    상기 다른 수직 구조물의 제2 나노-시트 층을 갖는 제2 부분
    을 포함하며, 상기 다른 수직 구조물의 제2 나노-시트 층의 폭은 상기 수직 구조물의 제2 나노-시트 층의 폭과 상이한 것인, 반도체 구조물.
  6. 제1항에 있어서,
    상기 제1 나노-시트 층의 피치(pitch)는 상기 제2 나노-시트 층의 두께에 기초하며, 상기 제2 나노-시트 층의 피치는 상기 제1 나노-시트 층의 두께에 기초하는 것인, 반도체 구조물.
  7. 제1항에 있어서,
    상기 제1 나노-시트 층은 실리콘 및 실리콘-게르마늄 중 하나를 포함하고, 상기 제2 나노-시트 층은 실리콘 및 실리콘-게르마늄 중 나머지 다른 하나를 포함하는 것인, 반도체 구조물.
  8. 제1항에 있어서,
    상기 제1 나노-시트 층과 상기 제2 나노-시트 층은 상이한 에피택셜 성장된 물질을 포함하는 것인, 반도체 구조물.
  9. 반도체 구조물로서,
    기판 위의 수직 구조물 - 상기 수직 구조물은,
    교번하는 제1 나노-시트 층 및 제2 나노-시트 층을 갖는 제1 부분; 및
    상기 제1 나노-시트 층을 갖지 않으며, 상기 제1 부분과는 상이한 개수의 제2 나노-시트 층을 갖는 제2 부분을 포함함 -;
    상기 기판 위의 핀;
    상기 수직 구조물의 제2 부분의 제2 나노-시트 층 각각의 최상부, 바닥 및 측면 표면을 둘러싸는 제1 게이트 구조물; 및
    상기 핀의 일부분을 둘러싸는 제2 게이트 구조물
    을 포함하고, 상기 제2 게이트 구조물은 상기 제1 게이트 구조물보다 긴 것인, 반도체 구조물.
  10. 방법으로서,
    기판 위에 제1 수직 구조물 및 제2 수직 구조물을 배치하는 단계 - 상기 제1 수직 구조물 및 상기 제2 수직 구조물은 제1 절연 층(isolation layer)에 의해 분리되고, 상기 제1 수직 구조물 및 상기 제2 수직 구조물 각각은, 상기 제1 절연 층 위에서, 교번하는 제1 나노-시트 층 및 제2 나노-시트 층을 갖는 다층 나노-시트 스택을 포함하는 최상부 부분 및 상이한 폭들을 가짐 -;
    상기 제1 수직 구조물 및 상기 제2 수직 구조물의 최상부 부분 위와 상기 제1 절연 층의 일부분 위에 희생 게이트 구조물을 배치하는 단계;
    제2 절연 층이 상기 희생 게이트 구조물의 측벽을 둘러싸도록 상기 제1 수직 구조물 및 상기 제2 수직 구조물과 상기 제1 절연 층 위에 상기 제2 절연 층을 퇴적하는 단계;
    상기 희생 게이트 구조물을 에칭하여 상기 제1 수직 구조물 및 상기 제2 수직 구조물로부터 각각의 다층 나노-시트 스택을 노출하는 단계;
    각각의 노출된 다층 나노-시트 스택으로부터 상기 제1 나노-시트 층을 제거하여 부유된(suspended) 제2 나노-시트 층을 형성하는 단계; 및
    금속 게이트 구조물을 형성하여 상기 부유된 상기 제2 나노-시트 층을 둘러싸는 단계
    를 포함하는, 방법.
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