JPH11110222A

JPH11110222A - プログラムロード方法及び装置

Info

Publication number: JPH11110222A
Application number: JP9288060A
Authority: JP
Inventors: Yutaka Miyaguchi; 裕宮口; Naoya Tokunaga; 尚哉徳永
Original assignee: Texas Instruments Japan Ltd; Matsushita Electric Industrial Co Ltd
Current assignee: Texas Instruments Japan Ltd; Panasonic Holdings Corp
Priority date: 1997-10-03
Filing date: 1997-10-03
Publication date: 1999-04-23
Anticipated expiration: 2017-10-03
Also published as: EP0910014A3; EP0910014A2; EP0910014B1; US6128733A; DE69831295T2; JP4060414B2; DE69831295D1

Abstract

(57)【要約】［課題］プログラムメモリに蓄積しておくプログラム
データのデータ長または記憶番地に変更が生じてもソフ
トウェアの手直しを不要にするとともに、プログラムデ
ータのロード処理を高速かつ効率的に行う。［解決手段］このシステムには、各々が所与のプログ
ラムデータにしたがって動作する複数個の機能回路ＦＣ
0 ，ＦＣ1 ，…ＦＣn にプログラムデータを書き換え可
能にロードするために、プログラムメモリたとえばＲＯ
Ｍ１０、プログラムローダ１２およびプログラム指定装
置たとえばマイクロプロセッサ１４が設けられている。
ＲＯＭ１０には、所定の記憶領域に複数個のアドレスポ
インタが格納されるとともに、第１のアドレスポインタ
に対応するアドレスを先頭記憶番地とする所定の記憶領
域に第１組のプログラムデータが格納され、第２のアド
レスポインタに対応するアドレスを先頭記憶番地とする
所定の記憶領域に第２組のプログラムデータが格納され
るというように、各アドレスポインタによって指示され
る記憶場所に各対応する組のプログラムデータが格納さ
れる。

Description

【発明の詳細な説明】

【００１０】

【発明の属する技術分野】本発明は、所与のプログラム
データにしたがって所定の動作を行う機能回路に所望の
プログラムデータをロードする方法および装置に関す
る。

【００２０】

【従来の技術】このような機能回路を１つまたは複数個
備えるシステムでは、各機能回路にロードされるプログ
ラムまたは設定値（以下、プログラムデータと称す
る。）を変更することで、多種様々な動作モードまたは
アプリケーションを実現することが可能である。

【００３０】従来のこの種システムでは、多数組または
多種類のプログラムデータをメモリに予め蓄積（用意）
しておき、要求されるアプリケーションに応じてマイク
ロプロセッサがそのメモリの中から１組のプログラムデ
ータを読み出して、各機能回路に各分のプログラムデー
タをロードするように構成している。このため、マイク
ロプロセッサは、メモリ内の各組のプログラムデータの
記憶番地を予め把握しておく必要がある。

【００４０】

【発明が解決しようとする課題】しかしながら、システ
ムのバージョンアップ等により、メモリに用意しておく
プログラムデータのデータ長に一部でも変更が生じる
と、メモリに格納される各組のプログラムデータの記憶
位置または番地が変わってしまうことがある。この場
合、マイクロプロセッサ側でも、そのようなプログラム
データ記憶番地の変更に応じてソフトウェアを手直しし
なければならず、これが非常に面倒であった。

【００５０】また、上記のようにマイクロプロセッサが
メモリからプログラムデータを読み出して各機能回路に
ロードする方式は、マイクロプロセッサ自体が制御プロ
グラムを逐次的にメモリから読み出して解読しながら処
理を進めるため、どうしても相当の時間を必要とし、短
時間でのプログラムロードを実現することは難しい。し
たがって、電源投入後やモード切換後に直ちに動作しな
くてはならないシステムには向かなかった。

【００６０】本発明は、かかる従来技術の問題点を解決
するものであり、プログラムメモリに蓄積しておくプロ
グラムデータのデータ長または記憶番地に変更が生じて
もソフトウェアの手直しを必要とすることなく、プログ
ラムデータのロード処理を行えるようにしたプログラム
ロード方法および装置を提供することを目的とする。

【００７０】また、本発明は、高速かつ効率的にプログ
ラムデータのロード処理を行えるようにしたプログラム
ロード方法および装置を提供することを目的とする。

【００８０】

【課題を解決するための手段】上記の目的を達成するた
め、本発明のうち請求項１に記載の発明は、所与のプロ
グラムデータにしたがって所定の動作を行う１つまたは
複数の機能回路に所望のプログラムデータをロードする
プログラムロード方法において、複数組のプログラムデ
ータをプログラムメモリ内の所定の記憶領域に組別に記
憶して保持するとともに、各々の組のプログラムデータ
の記憶番地を指示するアドレスポインタを前記プログラ
ムメモリ内の予め設定した記憶番地に保持する工程と、
所望の組のプログラムデータを指定するためにいずれか
１つの前記アドレスポインタに対応するプログラム指定
情報を与える工程と、前記プログラム指定情報に応じて
それと対応する前記アドレスポインタを読み出し、その
読み出したアドレスポインタにしたがって前記プログラ
ム指定情報の指定する組のプログラムデータの記憶番地
を割り出す工程と、前記割り出した記憶番地から前記プ
ログラム指定情報の指定する組のプログラムデータを読
み出し、読み出した各プログラムデータを各対応する前
記機能回路に転送する工程とを有する方法とした。

【００９０】請求項２に記載の発明は、請求項１に記載
の発明の方法において、前記プログラムメモリ内で各組
のプログラムデータが格納される記憶領域内では、各々
の前記機能回路に対応する１グループのプログラムデー
タが連続した記憶番地に格納されている方法とした。

【０１００】請求項３に記載の発明は、請求項２に記載
の発明の方法において、各グループのプログラムデータ
の所定の第１の部分には、その転送先となるべき前記機
能回路を識別するための転送先識別情報が含まれる方法
とした。

【０１１０】請求項４に記載の発明は、請求項２に記載
の発明の方法において、各グループのプログラムデータ
の所定の第２の部分には、その転送先となるべき前記機
能回路に転送すべきプログラムデータの長さを表す転送
プログラム長情報が含まれる方法とした。

【０１２０】請求項５に記載の発明は、請求項１に記載
の発明の方法において、各々の前記プログラム指定情報
は、それと対応する前記ポインタ情報の記憶番地を表す
情報である方法とした。

【０１３０】また、請求項６に記載の発明は、所与のプ
ログラムデータにしたがって所定の動作を行う１つまた
は複数の機能回路に所望のプログラムデータをロードす
るプログラムロード装置において、複数組のプログラム
データを所定の記憶領域に記憶して保持するとともに、
各々の組のプログラムデータの記憶番地を指示するアド
レスポインタを予め設定した記憶番地に保持するプログ
ラムメモリと、所望の組のプログラムデータを指定する
ためにいずれか１つの前記アドレスポインタに対応する
プログラム指定情報を与えるプログラム指定手段と、前
記プログラム指定手段からのプログラム指定情報に応じ
てそれと対応する前記アドレスポインタを読み出し、そ
の読み出したアドレスポインタにしたがって前記プログ
ラム指定情報の指定する組のプログラムデータの記憶番
地をアクセスして、前記プログラム指定情報の指定する
組のプログラムデータを読み出し、読み出した各プログ
ラムデータを各対応する前記機能回路に転送するプログ
ラムローダとを有する構成とした。

【０１４０】請求項７に記載の発明は、請求項６に記載
の発明の構成において、前記プログラムメモリ内の所定
の記憶位置には前記プログラムメモリについて設定され
たアクセス時間を表すメモリアクセス時間設定値が格納
され、前記プログラムローダは予め設定された低速のア
クセス時間で前記プログラムメモリからのプログラムデ
ータの読み出しを開始し、前記アクセス時間データを読
み出した以降は前記メモリアクセス時間設定値の指示す
るアクセス時間で前記プログラムメモリからのプログラ
ムデータの読み出しを行う構成とした。

【０１５０】請求項８に記載の発明は、請求項７に記載
の発明の構成において、各々の前記ポインタにより指示
される各組のプログラムデータの先頭部分には前記プロ
グラムローダに対応する１グループのプログラムデータ
が格納され、そのグループのプログラムデータの中に前
記メモリアクセス時間設定値が含まれている構成とし
た。

【０１６０】

【発明の実施の形態】以下、添付図を参照して本発明の
実施例を説明する。

【０１７０】図１に、本発明の一実施例によるプログラ
ムロード方法および装置を適用したシステムの基本構成
を示す。

【０１８０】このシステムには、各々が所与のプログラ
ムデータ（プログラムまたは設定値）にしたがって動作
する（ｎ＋１）個の機能回路ＦＣ0 ，ＦＣ1 ，…ＦＣn
が含まれている。そして、これらの機能回路にプログラ
ムデータを書き換え可能にロードするために、プログラ
ム蓄積用メモリたとえばＲＯＭ（Read-Only Memory)１
０、プログラムローダ１２およびプログラム指定装置た
とえばマイクロプロセッサ（ＭＰＵ）１４が設けられて
いる。このうち、マイクロプロセッサ１４は、本来的に
はシステム外部の装置として機能するものでもあっても
よい。

【０１９０】なお、後述するように、プログラムローダ
１２をこのシステムにおける機能回路ＦＣの１つに加え
ることも可能である。

【０２００】このシステムでは、複数の動作モードまた
はアプリケーションが用意され、各動作モード毎に全て
の機能回路ＦＣ0 ，ＦＣ1 ，…ＦＣn 向けの１組のプロ
グラムデータが作成または設定される。ＲＯＭ１０に
は、そのような複数の動作モードにそれぞれ対応する複
数の組のプログラムデータがまとめて格納される。

【０２１０】プログラムローダ１２は、ＲＯＭ１０とは
アドレスバス１６、データバス１８および所要の制御線
（図示せず）を介して接続されている。また、マイクロ
プロセッサ１４とは適当なバスまたは通信インタフェー
ス１５を介して接続されている。

【０２２０】また、プログラムローダ１２は、各機能回
路ＦＣ0 ，ＦＣ1 ，…ＦＣn に対しては、アドレス／デ
ータ共用型の内部バス２０および所要の制御線たとえば
このバス２０上の信号がアドレス信号なのかデータなの
かを識別するためのバス信号識別線２２、内部バス２０
上のデータをいずれか１つの機能回路ＦＣi だけに選択
的に書き込むための書き込み制御線２４等を介して接続
されている。

【０２３０】図２に、ＲＯＭ１０のメモリ領域に格納さ
れるデータの配置（メモリマップ）の一例を示す。

【０２４０】このＲＯＭ１０は、たとえばデータが８ビ
ット、アドレスが１６ビットで、８×２¹⁶ビットの記憶
容量を有している。図２の例では、アドレス０〜Ｖ2m+1
の記憶領域にｍ＋１個分（ｍは整数）のアドレスポイン
タＶ0 〜Ｖm がこの順序で格納されている。

【０２５０】ここで、各アドレスポインタＶK (K＝0 〜
m ）は１６ビットのデータ長であるため、上位バイト
（８ビット）ＶKHと下位バイト（８バイト）ＶKLとに分
けて２つのアドレスに書き込まれている。たとえば、ｍ
を２５５とした場合、このＲＯＭ１０には２５６個まで
のアドレスポインタが設定可能であり、２５６組までの
プログラムデータが格納可能であることを意味する。

【０２６０】上記のようなアドレスポインタの設定と関
連し、このＲＯＭ１０では、第１のアドレスポインタＶ
0 に対応するアドレスＶ0 を先頭記憶番地とする所定の
記憶領域に第１組のプログラムデータが格納され、第２
のアドレスポインタＶ1 に対応するアドレスＶ1 を先頭
記憶番地とする所定の記憶領域に第２組のプログラムデ
ータが格納されるというように、各アドレスポインタに
よって指示される記憶場所に各対応する組のプログラム
データが格納される。

【０２７０】このようなメモリ管理方式によれば、各組
のプログラムデータを指定するためのプログラム指定情
報たとえばプログラム番号ＰＮは、各対応するアドレス
ポインタを指定すればよい。そうすると、指定されたア
ドレスポインタから、目的のプログラムデータの記憶場
所を直ちに割り出すことができるようになっている。

【０２８０】図３に、ＲＯＭ１０に格納されている各組
（第Ｋ組）のプログラムデータのデータ内容および格納
配置の一例を示す。

【０２９０】先ず、先頭アドレスＶK-1 には第１の転送
先となるべき機能ブロックＦＣ（たとえばＦＣ0 ）を識
別するための１バイトのデータＤＦＣ0 が格納される。
次の２つのアドレスＶK-1 ＋１，ＶK-1 ＋２には、第１
の転送先へ転送すべきプログラムデータのデータ長（バ
イト数）の値に２を加えたデータＬＫ0 が２バイト（Ｌ
Ｋ0H，ＬＫ0L）で格納される。

【０３００】次の第４および第５番目のアドレスＶK-1
＋３，ＶK-1 ＋４には、第１の転送先（機能回路）にお
いてプログラムデータが書き込まれるべきメモリまたは
レジスタの先頭記憶番地を示す２バイトのデータＡＤ0
（ＡＤ0H，ＡＤ0L）が転送先番地として格納される。

【０３１０】次の第６番目のアドレスＶK-1 ＋５から
（プログラムデータ長ＬＫ0 −２）に応じたアドレスに
わたって、第１の転送先（機能回路）にロードされるべ
きプログラムデータが１バイト単位Ｄa(1)，Ｄa(2)，…
で各アドレスに格納される。

【０３２０】上記のようにして、第Ｋ組のプログラムデ
ータの先頭部分には、第１の転送先となる機能回路に対
応する第１グループのプログラムデータが連続した記憶
番地（ＶK-1 ，ＶK-1 ＋１，ＶK-1 ＋２，……）に格納
される。

【０３３０】上記第１グループのプログラムデータの終
端アドレスは、ＶK-1 ＋ＬＫ0 ＋３−１となる。この式
の中で、第３項の定数“３”はＤＦＣ0 ，ＬＫ0H，ＬＫ
0Lに充てられる３つのアドレスに相当する。

【０３４０】この終端アドレス（ＶK-1 ＋ＬＫ0 ＋３−
１）の次のアドレス（ＶK-1 ＋ＬＫ0 ＋３）からは、第
２の転送先となる機能回路に対応する第２グループのプ
ログラムが上記第１グループと同様のフォーマットで格
納される。転送されるべきプログラムデータＤb(1)，Ｄ
b(2), …の量つまりプログラムデータ長は、第２の転送
先におけるプログラムデータ格納手段（メモリまたはレ
ジスタ等）の記憶容量または要求仕様に依存する。

【０３５０】第３の転送先以降についても、各対応する
グループのプログラムデータが上記と同様のフォーマッ
トでＲＯＭ１０のメモリ領域に順次格納される。そし
て、最後の転送先に対応するグループのプログラムデー
タが格納される記憶場所の次のアドレスには、この組
（第Ｋ組）のプログラムデータがここで終了したことを
示す終了指示データＤＦend が格納される。

【０３６０】図４に、プログラムローダ１２の回路構成
例を示す。このプログラムローダ１２は、各種の情報ま
たはデータを一時的に入力して保持する複数個のレジス
タ３０〜３６と、アドレス切換スイッチ３８と、ローダ
内の各部および外部の機能回路等を制御する制御部４０
とから構成される。この例において、プログラムローダ
１２は、Ｉ² Ｃバス（Inter IC-Bus）インタフェース回
路４２を介してマイクロプロセッサ１４に接続されてい
る。

【０３７０】図５に、このプログラムローダ１２におけ
る制御部４０の制御または処理動作をフローチャートで
示す。

【０３８０】以下に、プログラムローダ１２がＲＯＭ１
０より第Ｋ組のプログラムデータを読み出してシステム
内の各機能回路にロードする場合の動作を説明する。な
お、図６には、第１の転送先たとえば機能回路ＦＣ0 に
対して第Ｋ組のプログラムデータの中の第１グループの
プログラムデータをロードする場合のより詳細なステッ
プと各経路上で伝送される関連アドレス信号またはデー
タの分布を示す。

【０３９０】先ず、システムの電源投入直後あるいは動
作モードの切換直後に、マイクロプロセッサ１４より所
望の組（この例では第Ｋ組）のプログラムデータを指定
するプログラム番号ＰＮK-1 がプログラムローダ１２に
送られてくる。

【０４００】Ｉ² Ｃバス・インタフェース回路４２は、
このプログラム番号ＰＮK-1 を受信すると、このことを
知らせる受信通知信号ＨＳを制御部４０に伝えるととも
に、レジスタ３０に対してこの受信したプログラム番号
ＰＮK-1 をロードする。ここで、信号ＨＳはレジスタ３
０のライトイネーブル信号ＷＥとしても働く。

【０４１０】制御部４２は、上記受信通知信号ＨＳを受
け取ると、プログラムローダ１２内の各部を初期化す
る。特に、アドレス切換スイッチ３８については、出力
端子（ＲＯＭアドレス出力端子）をレジスタ３０側の入
力端子に切り換えておいてよい（ステップＳ1 ，Ｓ2
）。

【０４２０】レジスタ３０においては、プログラム番号
ＰＮK-1 をロードすると、このデータの桁を１つ上位に
移動させて最下位桁に“０”を挿入する。この結果、レ
ジスタ３０内のデータは、プログラム番号ＰＮK-1 を２
倍にした値（２×ＰＮK-1 ）となる。

【０４３０】こうして、このレジスタ３０内のデータ
（２×ＰＮK-1 ）が第１回目のＲＯＭアドレスとしてス
イッチ３８を介してアドレスバス１６上に出力され、Ｒ
ＯＭ１０からはこのＲＯＭアドレス（２×ＰＮK-1 ）で
指定される記憶位置のデータつまりアドレスポインタＶ
K-1 の上位バイトＶ(K-1)Hがデータバス１８上に読み出
される（ステップＳ2 ）。

【０４４０】ＲＯＭ１０より読み出されたアドレスポイ
ンタＶK-1 の上位バイトＶ(K-1)Hはプログラムローダ１
２内のレジスタ３２にロードされる。

【０４５０】次に、制御部４０は、レジスタ３０の内容
を１つインクリメントし、２×ＰＮK-1 ＋１とする。こ
うして、このレジスタ３０内のデータ（２×ＰＮK-1 ＋
１）が第２回目のＲＯＭアドレスとしてスイッチ３８を
介してアドレスバス１６上に出力され、ＲＯＭ１０から
はこのＲＯＭアドレス（２×ＰＮK-1 ＋１）で指定され
る記憶位置のデータつまりアドレスポインタＶK-1 の下
位バイトＶ(K-1)Lがデータバス１８上に読み出される
（ステップＳ4 ）。

【０４６０】ＲＯＭ１０より読み出されたアドレスポイ
ンタＶK-1 の下位バイトＶ(K-1)Lはプログラムローダ１
２内のレジスタ３２にロードされる。

【０４７０】この際、先にロードされている上位バイト
Ｖ(K-1)Hを８桁だけ上位側に移動して、つまり定数２５
６を乗算してから、その下位桁に下位バイトＶ(K-1)Lを
セット（加算）することで、２バイトのアドレスポイン
タＶK-1 が得られる（ステップＳ5 ）。このアドレスポ
インタＶK-1 は、第Ｋ組のプログラムデータが格納され
ている記憶場所の先頭記憶番地を示すアドレスである。

【０４８０】一方、制御部４０はアドレス切換スイッチ
３８をレジスタ３２側に切り換えておく。こうして、レ
ジスタ３２よりアドレスポインタＶK-1 が第３回目のＲ
ＯＭアドレスとしてスイッチ３８を介してアドレスバス
１６上に出力され、ＲＯＭ１０からは第Ｋ組のプログラ
ムデータの先頭データつまり第１の転送先を指示する転
送先識別データＤＦＣ0 が読み出される（ステップＳ6
）。

【０４９０】ＲＯＭ１０より読み出された転送先識別デ
ータＤＦＣ0 は、プログラムローダ１２内のレジスタ３
４にロードされ、このレジスタ３４の内容から制御部４
０は第１の転送先となるべき機能回路ＦＣを認識し、そ
の機能回路に対する書き込み制御信号ＷＥをアクティブ
にする。

【０５００】制御部４０は、今回のＲＯＭ読み出しの直
後にレジスタ３２の内容を１つインクリメントする（ス
テップＳ6 ）。したがって、次に、レジスタ３２より先
頭記憶番地ＶK-1 の１つ後のアドレス（ＶK-1 ＋１）が
ＲＯＭアドレスとしてスイッチ３８を介してアドレスバ
ス１６上に出力され、ＲＯＭ１０からは第１の転送先に
対するプログラムデータ長ＬＫ0 の上位バイトＬＫ0Hが
データバス１８上に読み出される（ステップＳ8 ）。こ
の直後に、制御部４０は、レジスタ３２の値を１つイン
クリメントとする。

【０５１０】なお、ＲＯＭ１０より読み出された上記プ
ログラムデータ長ＬＫ0 の上位バイトＬＫ0Hは、プログ
ラムローダ１２内のレジスタ３６にロードされる。

【０５２０】次は、レジスタ３２よりアドレス（ＶK-1
＋２）がスイッチ３８を介してアドレスバス１６上に出
力され、ＲＯＭ１０からは第１の転送先に対するプログ
ラムデータ長ＬＫ0 の下位バイトＬＫ0Lが読み出される
（ステップＳ9 ）。この直後に、制御部４０は、レジス
タ３２の値を１つインクリメントする。

【０５３０】今回読み出されたプログラムデータ長ＬＫ
0 の下位バイトＬＫ0Lもレジスタ３６にロードされる。
この際、レジスタ３６内で、先にロードされている上位
バイトＬＫ0Hを８桁だけ上位側に移動して、つまり定数
２５６を乗算してから、その下位桁に下位バイトＬＫ0L
をセット（加算）することで、２バイトのプログラムデ
ータ長ＬＫ0 が得られる（ステップＳ10）。制御部４０
は、レジスタ３６の内容を読み取ることができる。

【０５４０】次に、レジスタ３２よりアドレス（ＶK-1
＋３）がスイッチ３８を介してアドレスバス１６上に出
力される。このアドレスを受けてＲＯＭ１０からは、第
１の転送先となる機能回路においてプログラムデータの
最初の格納先を示す「転送先番地」ＡＤ0 の上位バイト
ＡＤ0Hがデータバス１８上に読み出される（ステップＳ
12）。

【０５５０】ＲＯＭ１０よりデータバス１８上に読み出
された転送先番地ＡＤ0 の上位バイトＡＤ0Hは、直接内
部バス２０上に転送され、このバス２０を通って第１の
転送先であるライトイネーブル状態の機能回路ＦＣにロ
ードされる。この際、制御部４０は、信号識別線２２上
の信号識別情報ＡＤＴをアドレス送信モードを示す論理
値たとえばＨレベルとする。また、制御部４０は、レジ
スタ３２の内容を１つインクリメントしてＲＯＭ読み出
しアドレスを１つ先に更新するとともに、レジスタ３６
の内容を１つディクリメントして残りのプログラムデー
タ長ＬＫを１つ減少させる（ステップＳ12）。

【０５６０】次の読み出しサイクルでは、レジスタ３２
よりアドレス（ＶK-1 ＋４）がスイッチ３８を介してア
ドレスバス１６上に出力され、ＲＯＭ１０からは転送先
番地ＡＤ0 の下位バイトＡＤ0Lが読み出される（ステッ
プＳ11，Ｓ12）。そして、この読み出された転送先番地
ＡＤ0 の下位バイトＡＤ0Lも、前回のサイクルと同様
に、内部バス２０を介して第１の転送先である機能回路
ＦＣにロードされる。

【０５７０】次の読み出しサイクルでは、レジスタ３２
よりアドレス（ＶK-1 ＋５）がスイッチ３８を介してア
ドレスバス１６上に出力され、このアドレスを受けてＲ
ＯＭ１０からは第１の転送先に対応する第１グループの
プログラムデータの最初の１バイトＤa(1)が読み出され
る。

【０５８０】この１バイトのプログラムデータＤa(1)
も、内部バス２０を介して第１の転送先である機能回路
ＦＣにロードされる。この際、制御部４０は、信号識別
情報ＡＤＴをデータ送信モードであることを示す論理値
たとえばＬレベルとする。これによって、この１バイト
のプログラムデータＤa(1)は、当該機能回路内で先にロ
ードされている転送先番地ＡＤ0 で指示される格納番地
にロードされることになる。

【０５９０】それ以後も、上記と同様な読み出しサイク
ルが繰り返され、各サイクル毎にＲＯＭ１０より第１の
転送先に対応する第１グループのプログラムデータが１
バイトずつ読み出されては、内部バス２０を介して第１
の転送先の機能回路ＦＣに転送され、その機能回路内の
各対応する記憶場所にロードされる。

【０６００】制御部４０は、上記の読み出しサイクルが
行われる度にレジスタ３２内のアドレス値を１つインク
リメントするとともに、レジスタ３６内の残りのプログ
ラムデータ長ＬＫを１つディクリメントする。

【０６１０】そして、レジスタ３６でＬＫが０に達した
ならば、そこで第１の転送先に対するプログラムデータ
の転送は終了したことを認識し、次のサイクルでＲＯＭ
１０より読み出したデータを次の（第２の）転送先を識
別するための転送先識別データＤＦＣ1 であると判断し
て、このデータＤＦＣ1 をレジスタ３４にセットする
（ステップＳ11，Ｓ6 ）。

【０６２０】以後、上記した第１の転送先に対する動作
と同様の動作が繰り返される（ステップＳ6 →Ｓ7 →Ｓ
8 →Ｓ9 →Ｓ10→Ｓ11→Ｓ12→……→Ｓ11→Ｓ6 ）。そ
して最後の転送先に対しても必要な全てのプログラムデ
ータが転送され、その直後のＲＯＭアクセスで終了指示
データＤＦend を読み出すと、この時点でこの第Ｋ組の
プログラムデータに関する一切の処理を終了する（ステ
ップＳ7 ，Ｓ1 ）。

【０６３０】図７に、各機能回路ＦＣにおいてプログラ
ムローダ１２からのプログラムデータをロードするため
の回路構成例を示す。

【０６４０】各機能回路ＦＣは、内部バス２０上からア
ドレス信号およびデータそれぞれ受信するアドレス受信
部５０およびデータ受信部５２を備えている。

【０６５０】アドレス受信部５０は、アドレスレジスタ
５０ａを有しており、当該機能回路ＦＣ内においてプロ
グラムデータを保持する１個または複数個のメモリまた
はレジスタＲｅｇ0 ，Ｒｅｇ1 ，……ＲｅｇM の記憶領
域にバイト単位でアドレス指定するためのアドレスをこ
のアドレスレジスタ５０ａに格納して管理する。

【０６６０】データ受信部５２は、受信したデータを一
時的に保持するデータバッファからなり、そのデータ出
力端子は各メモリまたはレジスタＲｅｇ0 ，Ｒｅｇ1 ，
……ＲｅｇM のデータ入力端子に接続されている。

【０６７０】プログラムローダ１２からのプログラムデ
ータの分配に際しては、上記したように、先ず信号識別
線２２上の信号識別情報ＡＤＴがＨレベルに変化するこ
とでアドレス送信モードであることが分かり、このモー
ド下で伝送されてきた最初の２バイトのデータＡＤH ，
ＡＤL を「転送先番地」ＡＤとしてアドレス受信部５０
が受信する。アドレス受信部５０は、受信した転送先番
地ＡＤをアドレスレジスタ５０ａに格納する。

【０６８０】次に、信号識別情報ＡＤＴがＬレベルに変
わり、それ以後に内部バス２０を介して伝送されたきた
データは、データ受信部５２が受信する。そうすると、
アドレス受信部５０は、アドレスレジスタ５０ａに格納
してあるアドレスでアドレス指示されるメモリ番地また
はレジスタ番地をライトイネーブル状態にする。これに
より、データ受信部５２に受信されているデータがその
選択された番地に書き込まれる。この直後に、アドレス
制御部５０は、アドレスレジスタ５０ａの内容を１つイ
ンクリメントして、書き込みアドレスの値を１つ更新す
る。

【０６９０】このようにして、プログラムローダ１２よ
り転送されたきた１バイト単位のデータは、データ受信
部５２を介して各対応するメモリまたはレジスタの記憶
番地にロードされる。

【０７００】なお、図７の構成例は一例であり、種々の
変形が可能である。特に、各機能回路ＦＣ内で所望のメ
モリまたはレジスタ番地を選択またはアドレス指定する
方法には従来周知の種々の回路構成を採用できる。

【０７１０】上記したように、本実施例のシステムで
は、複数の動作モードまたはアプリケーションにそれぞ
れ対応した複数組のプログラムデータをＲＯＭ１０内の
所定の記憶領域に組別に格納して保持するとともに、各
組のプログラムデータの記憶番地を指示するアドレスポ
インタをＲＯＭ１０内の予め設定した記憶番地に格納し
ておき、外部のマイクロプロセッサ１４より所望の組の
プログラムデータを指定するためにいずれか１つのアド
レスポインタに対応するプログラム番号ＰＮが与えられ
ると、プログラムローダ１２がそのプログラム番号ＰＮ
を基にＲＯＭ１０から対応アドレスポインタを読み出
し、このアドレスポインタから目的の組のプログラムデ
ータの格納場所を割り出すようにしている。

【０７２０】したがって、マイクロプロセッサ１４は、
各動作モードに応じたプログラム番号ＰＮだけを管理す
ればよい。ＲＯＭ１０に格納される各組のプログラムデ
ータの記憶場所が変更された場合、これに伴って変更す
べきものはＲＯＭ１０内のアドレスポインタの値だけで
あり、ＲＯＭ１０の外部では何の変更や修正も一切不要
である。特に、マイクロプロセッサ１４のソフトウェア
を変更する必要は一切ない。

【０７３０】また、本実施例のシステムでは、ＲＯＭ１
０に対してマイクロプロセッサ１４ではなく、ハードウ
ェア回路だけで構成可能なプログラムローダ１２によっ
てプログラムデータの読み出しと各機能回路への転送を
行うので、最小限のステップ数で高速にプログラムデー
タのロード処理を実行することができる。

【０７４０】ところで、上記したように、プログラムロ
ーダ１２もこのシステムにおける機能回路ＦＣの１つに
加えることが可能である。このためには、たとえば図７
に示すような回路を制御部４０に備えればよい。制御部
４０は、その内蔵の設定値レジスタＲｅｇにロードされ
る各種設定値にしたがって上記プログラムロード動作の
特性をプログラマブルに変更することができる。

【０７５０】この方式の好適な例として、以下に説明す
るようにＲＯＭ読み出しのアクセス時間（速度）をプロ
グラマブルに制御する方法がある。

【０７６０】市場で入手可能なＲＯＭは、アクセス時間
の短い（速い）ものもあれば長い（遅い）ものもあり、
そのばらつきの度合いはかなり大きい。この実施例のシ
ステムにおいて、ＲＯＭ１０は着脱自在に交換できるも
のが好ましく、その場合には低速型のＲＯＭも高速型の
ＲＯＭも接続され得る。全てのＲＯＭに対して一定のア
クセス時間で対応しようとすれば、規格上の最低速度に
合わせる外ない。しかし、それでは、高速型のＲＯＭが
接続された場合にも、規格よりも格段に遅い速度でメモ
リアクセスを行うことになり、プログラムデータのロー
ド処理の効率は低下する。

【０７７０】そこで、本発明の一実施例においては、シ
ステムにおける機能回路の１つにプログラムローダ１２
を加えるとともに、ＲＯＭ１０に格納される各組のプロ
グラムデータにおいてこのプログラムローダ１２に対応
するグループのプログラムデータの中に当該ＲＯＭ１０
で設定されている規格上のアクセス時間を表すデータも
入れておく。そして、プログラムローダ１２内の制御部
４０においては、ＲＯＭアクセス時間の初期値として実
用上最も低速のアクセス時間を設定しておく。なお、プ
ログラムローダ１２を第１の転送先と設定しておくのが
望ましい。

【０７８０】かくして、プログラムローダ１２は、マイ
クロプロセッサ１４からのプログラム番号ＰＮを受け取
ると、上記最低速の設定アドレス時間でＲＯＭ１０から
のプログラムデータの読み出しを開始する。

【０７９０】上記した例では、アドレスポインタの読み
出しから少なくとも転送先番地ＡＤの読み出しまでこの
最低速の設定アドレス時間でメモリアクセスが行われ
る。したがって、どのような仕様アクセス時間を有する
ＲＯＭ１０に対しても、プログラムローダ１２からのア
クセス速度が速すぎて読み出し不能となることはない。

【０８００】そして、プログラムローダ１２は、ＲＯＭ
１０よりこのＲＯＭ用の標準アクセス時間のデータを読
み出して自己の設定値レジスタにロードすると、それ以
降はアクセス速度をこの標準アクセス時間に切り換え
て、この組のプログラムデータに関するロード処理を継
続する。

【０８１０】したがって、このＲＯＭ１０が高速型のＲ
ＯＭである場合は、この切換時点から高速のメモリアク
セスでプログラムデータの読み出しが行われることとな
り、ロード処理の全所要時間が格段に短くて済む。ま
た、このＲＯＭ１０が中速型のＲＯＭである場合は、こ
の切換時点から中速のメモリアクセスでプログラムデー
タの読み出しが行われることとなり、それ相当に全ロー
ド処理時間の短縮化をはかることができる。

【０８２０】このようにして、ＲＯＭ１０にどのような
仕様アクセス時間を有するＲＯＭが用いられても、その
ＲＯＭの仕様速度に見合ったアクセス時間で安全確実に
メモリアクセスを実行することができる。

【０８３０】プログラムローダ１２において、上記のよ
うなアクセス速度の切換を行うためには、たとえば図８
に示すような設定値レジスタ６０およびプログラマブル
カウンタ６２を制御部４０に設けてよい。上記したよう
なＲＯＭ１０の標準アクセス時間データＤt は、たとえ
ば４ビットデータ（ｄ3,ｄ2,ｄ1,ｄ0 ）として設定値レ
ジスタ６０の所定のフィールドＦＤにロードされ、ここ
からプログラマブルカウンタ６２のプログラム入力端子
に設定値Ｎとして与えられる。

【０８４０】プログラマブルカウンタ６２は、最高速度
のアクセス時間に対応する基準動作クロックＣＫを入力
し、プログラム入力端子に受け取る設定値Ｎに対して
（１６−Ｎ）進で基準動作クロックＣＫ0 を分周するカ
ウンタとして動作する。プログラムローダ１２内の各
部、特に制御部４０は、プログラマブルカウンタ６２よ
り出力されるクロックＳＣＫN の速度で動作する。

【０８５０】ＲＯＭ読み出しの開始時点では、設定値レ
ジスタ６０のフィールドＦＤに初期値「０」がセットさ
れており、つまり（ｄ3,ｄ2,ｄ1,ｄ0 ）が（０，０，
０，０）であり、プログラマブルカウンタ６２のプログ
ラム入力端子には設定値「０」が与えられている。これ
により、プログラマブルカウンタ６２は、１６進カウン
タとして動作し、基準動作クロックＣＫの１／１６の速
度を有するクロックＳＣＫ0 を出力する。したがって、
プログラムローダ１２は、この最も低速のクロックＳＣ
Ｋ0 に応じたアクセス時間（たとえば５００ナノ秒）で
ＲＯＭ１０にアクセスすることになる。

【０８６０】上記のようにして、ＲＯＭ１０からの標準
アクセス時間データＤt が設定値レジスタ６０のフィー
ルドＦＤにロードされ、この値がたとえば「１５」のと
き、つまり４ビットデータ（ｄ3,ｄ2,ｄ1,ｄ0 ）が
（１，１，１，１）のときは、プログラマブルカウンタ
６２のプログラム入力端子に設定値「１５」が与えら
れ、プログラマブルカウンタ６２の出力端子より基準動
作クロックＣＫと同速度のクロックＳＣＫ15が出力され
る。これにより、プログラムローダ１２は、この最も高
速のクロックＳＣＫ15（ＣＫ）に応じたアクセス時間
（たとえば５０ナノ秒）でＲＯＭ１０にアクセスするこ
とになる。

【０８７０】図１０に、この実施例によるシステムの具
体的な応用例の１つとして画像処理プロセッサの回路構
成を示す。

【０８８０】この画像処理プロセッサは、処理されるべ
き画像データとしてディジタルの映像信号ＶＳを外部よ
り取り込む入力部７０と、画像データを走査線単位で入
力、処理および出力するＳＶＰ(Scan-line Video Proce
ssor）７２と、画像データを走査線単位で書き込みおよ
び読み出す画像メモリ７４と、処理後の画像データを外
部に出力する出力部７６と、これら入力部７０、ＳＶＰ
７２、画像メモリ７４および出力部７６を相互に接続す
るデータ・パス７８とを有している。

【０８９０】また、この画像処理プロセッサには、ＳＶ
Ｐ７２をＳＩＭＤ (Single-Instruction Multiple-Dat
a)型のディジタル信号処理部として動作させるため、Ｓ
ＶＰ７２用のプログラムを保持するＲＡＭからなる命令
メモリ８０と、この命令メモリ８０より命令を１つずつ
取り出してこの命令に対応したマイクロ命令等の制御信
号をＳＶＰ７２に与える命令発生回路（ＩＧ）８２とが
設けられている。

【０９００】さらに、この画像処理プロセッサには、入
力部７０、ＳＶＰ７２、画像メモリ７４、出力部７６お
よびＩＧ８２に所要のタイミング制御信号を供給するタ
イミング制御ユニット（ＴＣＵ）８４も設けられてい
る。

【０９１０】この画像処理プロセッサにおいて、これら
の入力部７０、ディジタル信号処理部（７２，８０，８
２）、画像メモリ７４、出力部７６およびＴＣＵ８４
は、それぞれ所与のプログラムデータにしたがって動作
するようになっており、図１の機能回路ＦＧ0 ，ＦＧ1
，…ＦＧn に相当する。

【０９２０】そして、この画像処理プロセッサ内の各部
つまり入力部７０、ＳＩＭＤ型ディジタル信号処理部
（７２，８０，８２）、画像メモリ７４、出力部７６お
よびＩＧ８２内のプログラムデータ保持部（メモリ、レ
ジスタ等）に内部バス２０を介してＲＯＭ１０内の所望
のプログラムデータを分配するためのプログラムローダ
１２およびＩ² Ｃバス・インタフェース回路４２も含ま
れている。また、図示しないが、プロセッサ内の各部に
所要のクロックを供給するためのたとえばＰＬＬ回路か
らなるクロック回路も含まれている。

【０９３０】ＳＶＰ７２はデータ入力レジスタ（ＤＩ
Ｒ）８６、プロセッシング・エレメント部（処理部）８
８およびデータ出力レジスタ（ＤＯＲ）９０の３層構造
からなっている。

【０９４０】ＤＩＲ８６は、ＴＣＵ８４からのタイミン
グ制御信号とクロック回路からのクロックとＩＧ８２か
らのアドレス（ADDRESS)とにしたがって動作し、たとえ
ば最大３チャンネル分（たとえば４８ビット）までの画
像データＤ1 〜ＤN を走査線単位で繰り返し入力する。

【０９５０】処理部８８は、１水平走査線上の画素数Ｎ
に等しい数（たとえば８６４個）のプロセッシング・エ
レメントＰＥ1 〜ＰＥn を並列配置（接続）してなる。
これらのプロセッシング・エレメントＰＥ1 ，ＰＥ2 ，
…ＰＥn は、ＩＧ８２からのアドレス（ADDRESS)および
マイクロ命令（MICROINSTRUCTION）とクロック回路から
のクロックとにしたがって並列動作し、各々対応する画
素データＤ1 ，Ｄ2 ，…ＤN について同一の画像処理演
算を１水平走査期間内に実行する。

【０９６０】ＤＯＲ９０は、ＴＣＵ８４からの制御信号
とクロック回路からのクロックとＩＧ８２からのアドレ
ス（ADDRESS)とにしたがって動作し、１水平走査期間毎
にプロセッシング・エレメントＰＥ1 〜ＰＥN からの演
算処理結果のデータを最大３チャンネル分までの水平走
査線１本の画像データＤ1'〜ＤN'に揃えて出力する。

【０９７０】ＤＩＲ８６、処理部８８およびＤＯＲ９０
にそれぞれ供給されるクロックは互いに非同期であって
よい。また、ＤＩＲ８６から処理部８８へのデータ転
送、および処理部８８からＤＯＲ９０へのデータ転送
は、それぞれ水平ブランキング期間内に行われる。

【０９８０】このように、ＤＩＲ８６、処理部８８およ
びＤＯＲ９０によりそれぞれ１水平走査線分のデータ入
力、並列演算処理およびデータ出力がパイプライン方式
で非同期かつ並列的に実行され、リアルタイムな画像処
理が行われる。

【０９９０】なお、このＳＩＭＤ型ディジタル信号処理
部の命令メモリ８０には、プログラムローダ１２より内
部バス２０を介して所望のプログラムデータ（命令）が
ロードされる。

【１０００】画像メモリ７４は、画像データを一時的に
記憶する高速メモリとしてＳＤＲＡＭ（Synchronous Dy
namic Random Access Memory）を有するとともに、デー
タ書き込み動作とデータ読み出し動作とを並列的かつ独
立的に行うための複数の入力バッファおよび出力バッフ
ァを含む単一のインタフェース部（ＳＤＲＡＭインタフ
ェース部）を有している。

【１０１０】このＳＤＲＡＭインタフェース部の制御部
は、設定値レジスタを有し、プログラムローダ１２より
このレジスタにロードされたプログラムデータとＴＣＵ
８４からのタイミング制御信号とにしたがって各入力バ
ッファおよび出力バッファにおける書き込み／読み出し
の制御、およびＳＤＲＡＭに対するメモリアクセスを制
御する。

【１０２０】ＴＣＵ８４は、プログラムメモリやシーケ
ンスメモリ等を有し、これらのメモリにプログラムロー
ダ１２からのプログラムデータを格納する。そして、こ
の格納しているプログラムデータに基づき、入力画像信
号より抽出された垂直同期信号、水平同期信号および画
素クロックに同期してシステム内の各部に所要のタイミ
ング制御信号を供給する。

【１０３０】この画像処理プロセッサでは、ＳＩＭＤ型
のディジタル信号処理部（特にＳＶＰ７２）と書き込み
動作および読み出し動作を並列的かつ独立的に実行でき
る画像メモリ７４とをデータパス７８を介して相互に接
続し、プロセッサ内の各部（機能回路）をプログラムロ
ーダ１２よりロードされるプログラムデータにしたがっ
てプログラマブルに動作させるようにしたので、小規模
な回路構成で高度かつ多種多様な画像処理を実現するこ
とができる。

【１０４０】上記した実施例では、本発明のシステムに
おいてプログラムデータを蓄積しておくためのプログラ
ムメモリにＲＯＭを用いたが、ＲＡＭ（Random Access
memory）で代用できることはもちろんである。また、こ
のようなプログラムメモリ内に格納される各種データ
（アドレスポインタ、プログラムデータ等）の格納位置
または記憶場所、単位データ長等は自由に選択可能であ
る。プログラムメモリより読み出したプログラムデータ
を各機能回路に転送する方法には、従来周知の任意の方
式を採用することができる。

【１０５０】上記した実施例では、プログラム指定情報
として、アドレスポインタの記憶番地を直接的に表示す
るプログラム番号を採用するため、簡単なデータ操作で
対応するアドレスポインタを容易に検索できるようにな
っている。しかし、プログラムローダが所要のデコード
機能を備えるものであれば、プログラム番号（アドレス
値）ではなく適当なコードをプログラム指定情報とする
ことも可能である。また、上記実施例では、プログラム
ローダに対するプログラム指定情報をマイクロプロセッ
サ１４より与えたが、任意の回路より与えることが可能
である。

【１０６０】また、上記した実施例では、各アドレスポ
インタが各対応する組のプログラムデータの記憶番地を
直接表示するものであった。しかし、間接な仕方の対応
関係も可能であり、たとえば各アドレスポインタに一定
の演算を施すことで各対応する組のプログラムデータの
記憶番地を割り出すことも可能である。

【１０７０】

【発明の効果】以上説明したように、本発明のプログラ
ムデータロード方法および装置は、複数組のプログラム
データをプログラムメモリ内の所定の記憶領域に組別に
格納して保持するとともに、各組のプログラムデータの
記憶番地を指示するアドレスポインタをプログラムメモ
リ内の予め設定した記憶番地に格納しておき、プログラ
ム指定手段より所望の組のプログラムデータを指定する
ためにいずれか１つのアドレスポインタに対応するプロ
グラム指定情報が与えられると、プログラムローダがそ
のプログラム指定情報を基にプログラムメモリから対応
アドレスポインタを読み出し、このアドレスポインタか
ら目的の組のプログラムデータの格納場所を割り出よう
にした。これにより、プログラムメモリに蓄積しておく
プログラムデータのデータ長または記憶番地に変更が生
じてもソフトウェアの手直しを必要とすることなく、し
かも高速かつ効率的にプログラムデータのロード処理を
行うことができる。

【図面の簡単な説明】

【図１】本発明のプログラムデータロード方法および装
置を適用したシステムの基本構成を示すブロック図であ
る。

【図２】実施例のシステムにおいてプログラムメモリ
（ＲＯＭ）のメモリ領域に格納される配置の一例を示す
図である。

【図３】実施例のシステムにおいてプログラムメモリ
（ＲＯＭ）に格納される各組のプログラムデータの内容
および格納配置の一例を示す図である。

【図４】実施例のシステムにおけるプログラムローダの
回路構成例を示すブロック図である。

【図５】実施例のシステムにおけるプログラムローダの
制御部の動作を説明するためのフローチヤート図であ
る。

【図６】実施例のシステムにおけるプログラムローダの
制御部の動作を説明するためのブロック図である。

【図７】実施例のシステムにおける各機能回路に備えら
れるプログラムデータロード部の構成例を示すブロック
図である。

【図８】実施例のシステムにおいてプログラムローダに
組み込み可能なメモリアクセス時間切換部の構成例を示
すブロック図である。

【図９】図９のメモリアクセス時間切換部で得られる動
作クロックの波形を示す波形図である。

【図１０】実施例のシステムの具体的な応用例の１つで
ある画像処理プロセッサの回路構成を示すブロック図で
ある。

【符号の説明】

１０ＲＯＭ（プログラムメモリ）１２プログラムローダ１４マイクロプロセッサ１６アドレスバス１８データバス２０内部バス２２バス信号識別線２４書き込み制御線ＦＣ0 ，ＦＣ1 ，…ＦＣn 機能回路３０，３２，３４，３６レジスタ３６アドレス切換スイッチ４０制御部

───────────────────────────────────────────────────── フロントページの続き (72)発明者徳永尚哉大阪府門真市大字門真1006番地松下電器産業株式会社内

Claims

【特許請求の範囲】

【請求項１】所与のプログラムデータにしたがって所
定の動作を行う１つまたは複数の機能回路に所望のプロ
グラムデータをロードするプログラムロード方法におい
て、複数組のプログラムデータをプログラムメモリ内の所定
の記憶領域に組別に格納して保持するとともに、各々の
組のプログラムデータの記憶番地を指示するアドレスポ
インタを前記プログラムメモリ内の予め設定した記憶番
地に保持する工程と、所望の組のプログラムデータを指定するためにいずれか
１つの前記アドレスポインタに対応するプログラム指定
情報を与える工程と、前記プログラム指定情報に応じてそれと対応する前記ア
ドレスポインタを読み出し、その読み出したアドレスポ
インタにしたがって前記プログラム指定情報の指定する
組のプログラムデータの記憶番地を割り出す工程と、前記割り出した記憶番地から前記プログラム指定情報の
指定する組のプログラムデータを読み出し、読み出した
各プログラムデータを各対応する前記機能回路に転送す
る工程とを有するプログラムロード方法。
【請求項２】前記プログラムメモリ内で各組のプログ
ラムデータが格納される記憶領域内では各々の前記機能
回路に対応する１グループのプログラムデータが連続し
た記憶番地に格納されている請求項１に記載のプログラ
ムロード方法。
【請求項３】各グループのプログラムデータの所定の
第１の部分には、その転送先となるべき前記機能回路を
識別するための転送先識別情報が含まれる請求項２に記
載のプログラムロード方法。
【請求項４】各グループのプログラムデータの所定の
第２の部分には、その転送先となるべき前記機能回路に
転送すべきプログラムデータの長さを表す転送プログラ
ム長情報が含まれる請求項２に記載のプログラムロード
方法。
【請求項５】各々の前記プログラム指定情報は、それ
と対応する前記ポインタ情報の記憶番地を表す情報であ
る請求項１に記載のプログラムロード方法。
【請求項６】所与のプログラムデータにしたがって所
定の動作を行う１つまたは複数の機能回路に所望のプロ
グラムデータをロードするプログラムロード装置におい
て、複数組のプログラムデータを所定の記憶領域に記憶して
保持するとともに、各々の組のプログラムデータの記憶
番地を指示するアドレスポインタを予め設定した記憶番
地に保持するプログラムメモリと、所望の組のプログラムデータを指定するためにいずれか
１つの前記アドレスポインタに対応するプログラム指定
情報を与えるプログラム指定手段と、前記プログラム指定手段からのプログラム指定情報に応
じてそれと対応する前記アドレスポインタを読み出し、
その読み出したアドレスポインタにしたがって前記プロ
グラム指定情報の指定する組のプログラムデータの記憶
番地をアクセスして、前記プログラム指定情報の指定す
る組のプログラムデータを読み出し、読み出した各プロ
グラムデータを各対応する前記機能回路に転送するプロ
グラムローダとを有するプログラムロード装置。
【請求項７】前記プログラムメモリ内の所定の記憶位
置には前記プログラムメモリについて設定されたアクセ
ス時間を表すメモリアクセス時間設定値が格納され、前記プログラムローダは予め設定された低速のアクセス
時間で前記プログラムメモリからのプログラムデータの
読み出しを開始し、前記アクセス時間データを読み出し
た以降は前記メモリアクセス時間設定値の指示するアク
セス時間で前記プログラムメモリからのプログラムデー
タの読み出しを行う請求項６に記載のプログラムロード
装置。
【請求項８】各々の前記ポインタにより指示される各
組のプログラムデータの先頭部分には前記プログラムロ
ーダに対応する１グループのプログラムデータが格納さ
れ、そのグループのプログラムデータの中に前記メモリ
アクセス時間設定値が含まれている請求項７に記載のプ
ログラムロード装置。