JPH11102840A

JPH11102840A - 薄膜コンデンサおよびコンデンサ

Info

Publication number: JPH11102840A
Application number: JP9264564A
Authority: JP
Inventors: Shigeo Atsunushi; 成生厚主; Fumio Fukumaru; 文雄福丸
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1997-09-29
Filing date: 1997-09-29
Publication date: 1999-04-13
Anticipated expiration: 2017-09-29
Also published as: JP3512609B2

Abstract

(57)【要約】【課題】ＩＣ回路の不安定動作や異常発振を防止するこ
とができ、かつ実装が容易で積層化が容易な低インダク
タンス構造の薄膜コンデンサおよびコンデンサを提供す
る。【解決手段】誘電体層１の上面に第１電極層２を、下面
に第２電極層３を形成した第１容量素子Ａと、誘電体層
１の上面に第２電極層３を、下面に第１電極層２を形成
した第２容量素子Ｂとを並置するとともに、第１容量素
子Ａと第２容量素子Ｂの第１電極層２同士および第２電
極層３同士を、接続端子電極５を介してそれぞれ接続
し、さらに、第１容量素子Ａの第１電極層２および／ま
たは第２容量素子Ｂの第２電極層３に抵抗体層９を形成
してなるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜コンデンサおよ
びコンデンサに関し、例えば、高速動作する電気回路に
配設され、高周波ノイズのバイパス用、もしくは電源電
圧の変動防止用に供される薄膜コンデンサおよびこの薄
膜コンデンサが複数個並列に接続されたコンデンサに関
するものである。

【０００２】

【従来の技術】近年においては、電子機器の小型化、高
機能化に伴い、電子機器内に設置される電子部品にも小
型化、薄型化、高周波対応などの要求が強くなってきて
いる。

【０００３】特に大量の情報を高速に処理する必要のあ
るコンピュータの高速デジタル回路では、パーソナルコ
ンピュータレベルにおいても、ＣＰＵチップ内のクロッ
ク周波数は１００ＭＨｚから数百ＭＨｚ、チップ間バス
のクロック周波数も３０ＭＨｚから７５ＭＨｚと高速化
が顕著である。

【０００４】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００５】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。

【０００６】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の同時切り替えが
同時に発生したときに生ずる電源電圧の瞬間的な低下
を、コンデンサに蓄積されたエネルギーを瞬時に供給す
ることにより低減する機能である。いわゆるデカップリ
ングコンデンサである。

【０００７】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に対
して、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚから１ＧＨｚにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００８】

【発明が解決しようとする課題】しかし、実際のコンデ
ンサ素子は静電容量成分の他に、抵抗成分、インダクタ
ンス成分を持つ。容量成分のインピーダンスは周波数増
加とともに減少し、インダクタンス成分は周波数の増加
とともに増大する。このため、動作周波数が高くなるに
つれ、素子の持つインダクタンスが供給すべき過渡電流
を制限し、ロジック回路側の電源電圧の瞬時低下、また
は新たな電圧ノイズを発生させる。結果として、ロジッ
ク回路上のエラーを引き起こす。

【０００９】特に最近のＬＳＩは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。

【００１０】また、コンデンサ素子の抵抗成分は通常小
さく、数ｍΩ〜数十ｍΩである。このようにコンデンサ
素子内部の抵抗成分が小さい場合には、ＩＣ回路の動作
が不安定になったり、異常発振を起こす原因となる。そ
れは、ＩＣ回路とコンデンサ素子とを接続する、例えば
ワイヤボンディング等やＩＣ回路内部にもインダクタン
ス成分があるので、コンデンサ素子との間でＬＣＲ直列
共振回路が形成されるためである。

【００１１】本発明は、ＩＣ回路の不安定動作や異常発
振を防止することができ、かつ実装が容易で積層化が容
易な低インダクタンス構造の薄膜コンデンサおよびコン
デンサを提供することを目的とする。

【００１２】

【課題を解決するための手段】本発明の薄膜コンデンサ
は、誘電体層の上面に第１電極層を、下面に第２電極層
を形成した第１容量素子と、誘電体層の上面に第２電極
層を、下面に第１電極層を形成した第２容量素子とを並
置するとともに、前記第１容量素子と第２容量素子の第
１電極層同士および第２電極層同士を、接続端子電極を
介してそれぞれ接続し、さらに、前記第１容量素子の第
１電極層および／または前記第２容量素子の第２電極層
に抵抗体層を形成してなるものである。

【００１３】また、複数の電極層と複数の誘電体層とを
交互に積層してなり、前記電極層が下側から交互に第１
電極層または第２電極層とされた第１容量素子と、複数
の電極層と複数の誘電体層とを交互に積層してなり、前
記電極層が下側から交互に第２電極層または第１電極層
とされた第２容量素子とを並置するとともに、前記第１
容量素子と第２容量素子の第１電極層同士および第２電
極層同士を、接続端子電極を介してそれぞれ接続し、前
記第１容量素子の最上層の電極層および／または前記第
２容量素子の最上層の電極層に抵抗体層を形成してなる
ものである。

【００１４】さらに、本発明のコンデンサは、上記薄膜
コンデンサが複数個配置され、電気的に並列接続されて
いるものである。

【００１５】

【作用】本発明の薄膜コンデンサでは、第１に、一対の
容量素子を所定間隔を置いて並置しているため、一対の
容量素子には、同一平面内に第１電極層（例えば正電極
層）および第２電極層（例えば負電極層）が形成される
ことになり、これらの正電極層および負電極層の間隔を
接近させて形成することができるので、電流経路が短く
なり、インダクタンスを小さくすることができる。

【００１６】第２に、個々の容量素子の正電極層と負電
極層を流れる電流の方向が逆方向となるため、発生する
インダクタンスが打ち消しあって低減することができ
る。

【００１７】第３に、回路のインピーダンス整合を得る
ことに、コンデンサ素子内の直列抵抗に比べて、大きい
抵抗値を持つ抵抗体をＩＣ回路との間に形成することに
より、等価直列抵抗を安定化させ、回路の不安定動作や
異常発振を防止することができる。

【００１８】第４に、各電極層はその対向面に形成され
ている接続端子電極において接続することができるの
で、積層化が容易となる。外部との接点に用いる外部端
子電極は、最上層の電極層上に形成することができるの
で、実装が容易となる。

【００１９】第５に、コンデンサを複数個並列接続する
ことにより、電流経路がｎ個に分配されるので、実効的
なインダクタンスをさらに１／ｎ倍にすることができ
る。

【００２０】

【発明の実施の形態】本発明の単板型タイプの薄膜コン
デンサは、図１乃至図３に示すように、誘電体層１の上
下面に正電極層２（第１電極層）および負電極層３（第
２電極層）を形成してなる一対の容量素子Ａ、Ｂが対向
して並置されている。一対の容量素子Ａ、Ｂの対向する
位置に形成された電極層は異なる極性の電極層とされて
いる。

【００２１】さらに、最上層の負電極層３の上に抵抗体
層９が形成されている。容量素子Ａ、Ｂは、基板４の上
面に形成されている。

【００２２】即ち、容量素子Ａは、誘電体層１の下面に
正電極層２が、上面に負電極層３が形成されており、負
電極層３の上に抵抗体層９が形成されている。容量素子
Ｂは、誘電体層１の下面に負電極層３が、上面に正電極
層２が形成されている。そして、容量素子Ａ、Ｂが所定
間隔を置いて並置されており、容量素子Ａの正電極層２
と同一平面には容量素子Ｂの負電極層３が、容量素子Ａ
の負電極層３と同一平面には容量素子Ｂの正電極層２が
形成されることになる。

【００２３】正電極層２および負電極層３は、図４に示
すように、長方形状とされ、誘電体層１は、この誘電体
層１の下面に形成された正電極層２または負電極層３を
被覆するような大きさの長方形状とされている。抵抗体
層９は、下面に形成された負電極層３よりやや小さい大
きさの長方形状とされている。誘電体層１同士は、所定
間隔を置いて離間されている。誘電体層１の上面に形成
された正電極層２または負電極層３は、誘電体層１の下
面に形成された正電極層２または負電極層３と同一形
状、同一寸法とされている。

【００２４】誘電体層１の厚みは、例えば、０．１〜１
μｍ、大きさは、縦１．２ｍｍ、横１．２ｍｍの大きさ
とされ、電極層２、３の厚みは、０．１〜１μｍ、大き
さは、縦１．０ｍｍ、横０．３ｍｍの大きさとされてい
る。抵抗体層９の厚みは、０．０１〜１μｍ、大きさは
縦０．８ｍｍ、横０．２ｍｍの大きさとされている。

【００２５】各層の厚み、大きさは、材質や用途により
変化する。

【００２６】そして、一対の容量素子Ａ、Ｂの正電極層
２および負電極層３には、それぞれ対向する容量素子
Ａ、Ｂに向けて突出する接続端子電極５が形成され、極
性が同じ電極層２、３の接続端子電極５同士が接続され
ている。

【００２７】正電極層２同士が接続された正電極接続部
７と、負電極層３同士が接続された負電極接続部８とは
所定間隔を置いて離間され、これにより絶縁されてい
る。この正電極接続部７と負電極接続部８との間に、誘
電体層１と同一材料を充填しても良い。この場合には、
一対の容量素子Ａ、Ｂの誘電体層１が連結され、平面的
に見るとＨ形状とされる。正電極層２および負電極層３
の間であって、正電極接続部７と負電極接続部８との間
に該当する部分にも、誘電体層１と同一材料を充填して
も良い。

【００２８】本発明の薄膜コンデンサは、図示しない
が、外部電極端子が、例えば、容量素子Ａ、Ｂの最外表
面に形成された正電極層２および負電極層３上に形成さ
れた抵抗体層９にハンダ等により接続され、これにより
容量が取り出される。

【００２９】本発明で用いられる基板４としては、アル
ミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結
晶、チタン被覆シリコン、または銅（Ｃｕ）、ニッケル
（Ｎｉ）、チタン（Ｔｉ）、スズ（Ｓｎ）、ステンレス
スティール（ＳＵＳ）薄膜もしくは薄板が望ましい。特
に、薄膜との反応性が小さく、安価で強度が大きく、か
つ誘電体膜または電極膜の結晶性という点からアルミ
ナ、サファイアが望ましく、高周波領域における低抵抗
化の点で銅（Ｃｕ）薄板または銅（Ｃｕ）薄膜が望まし
い。

【００３０】また、本発明の電極層は、白金（Ｐｔ）、
金（Ａｕ）、パラジウム（Ｐｄ）、銅（Ｃｕ）薄膜等が
あり、これらのうちでも白金（Ｐｔ）と金（Ａｕ）薄膜
や低抵抗の銅（Ｃｕ）薄膜が最適である。Ｐｔ、Ａｕは
誘電体との反応性が小さく、また酸化されにくい為、誘
電体との界面に低誘電率相が形成されにくい為である。

【００３１】抵抗体層は、抵抗値を厚みや大きさの制限
する範囲で、０．１〜１００Ωに調整できる材質であれ
ばよく、窒化タンタルやＴａ、Ｗ、Ｒｈ、Ｎｂ、Ｃｒ、
Ｃｒ−Ｎｉ等の抵抗率の高い金属が挙げられる。これら
抵抗体は、ＰＶＤ法など公知の方法で作製される。

【００３２】さらに、誘電体層は、高周波領域において
高誘電率を有するものであれば良いが、その膜厚は１μ
ｍ以下が望ましい。また、誘電体層は、例えば、金属元
素としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合
酸化物結晶からなる誘電体薄膜であって、測定周波数３
００ＭＨｚ（室温）での比誘電率が１０００以上の誘電
体薄膜が望ましい。尚、本発明においてはＰｂ、Ｍｇ、
Ｎｂを含むペロブスカイト型複合酸化物結晶からなる誘
電体薄膜以外の、例えば、Ｂａ、Ｔｉを含むペロブスカ
イト型複合酸化物結晶、ＰＺＴ、ＰＬＺＴ、ＳｒＴｉＯ
₃、Ｔａ₂Ｏ₅等でも良く、特に限定されるものではな
い。このような誘電体層は、ＣＶＤ法、ＰＶＤ法、ＣＶ
Ｄ法、ゾルゲル法等の公知の方法により作製される。

【００３３】以上のように構成された薄膜コンデンサで
は、一対の容量素子Ａ、Ｂが対向して形成されているた
め、一対の容量素子Ａ、Ｂには、同一平面内には正電極
層２および負電極層３が所定間隔を置いて形成されるこ
とになり、これらの正電極層２および負電極層３の間隔
を接近させて形成することができるので、電流経路が短
くなり、インダクタンスを小さくすることができる。

【００３４】また、個々の容量素子における正電極層２
および負電極層３を流れる電流の方向が逆方向となるた
め、各正電極層２および負電極層３でインダクタンスが
打ち消しあい、発生するインダクタンスを小さくするこ
とができる。

【００３５】また、外部との接点に用いる外部端子電極
は、最上層の電極層２および抵抗体層９上に形成するこ
とができるので、実装が容易となる。

【００３６】また、回路のインピーダンス整合を得るた
めの、抵抗値を調整できる抵抗体層９を有しているた
め、回路の不安定動作や異常発振を防止することができ
る。

【００３７】本発明の積層タイプの薄膜コンデンサを図
５により説明する。この図５によれば、図１に示した単
板型タイプの薄膜コンデンサに対して、さらに誘電体層
と電極層を積層したものである。

【００３８】即ち、電極層２、３と誘電体層１を交互に
積層してなる一対の容量素子Ａ、Ｂを並置し、これらの
容量素子Ａ、Ｂでは、電極層２、３が積層方向に交互に
正電極層２および負電極層３とされている。容量素子Ａ
の最上層の負電極層３の上には抵抗体層９が形成されて
いる。一対の容量素子Ａ、Ｂの対向する位置に形成され
た電極層２、３は異なる極性の電極層２、３とされてお
り、一対の容量素子Ａ、Ｂの正電極層２および負電極層
３には、それぞれ対向する容量素子Ａ、Ｂに向けて突出
する接続端子電極５が形成されている。極性が同じ電極
層２、３の接続端子電極５同士は電気的に接続されてい
る。

【００３９】本発明の薄膜コンデンサを複数個並列接続
したコンデンサを図６に示す。図６によれば、図１に示
した単板タイプの薄膜コンデンサを一列に４個配置した
ものである。それぞれの薄膜コンデンサは、容量素子Ｂ
の最上層の正電極層２上と、抵抗体層９上に形成された
半田パンプ１３を介して電極板１０、１１により相互に
接続されている。正電極層２または抵抗体層９と電極板
１０、１１との接続に半田バンプ１３を例として示した
が、特に限定されるものではなく、形状的には、他に箔
状、板状、線状等があり、材質は、他に、Ａｕ、Ｃｕ、
Ｐｔ、Ｐｄ、Ａｇ、Ａｌ、Ｎｉ等、導電性のものであれ
ばよく、複数の形状、材料を組み合わせても良い。尚、
図６（ａ）においては、理解が容易になるように、誘電
体層を破線で描き、誘電体層１の下面の電極層２、３の
記載は省略した。

【００４０】積層タイプの薄膜コンデンサを複数個並列
接続したタイプも、同じようにして構成され、コンデン
サが作製される。

【００４１】尚、抵抗体層９を容量素子Ａの最上層の負
電極層３上に形成した例について説明したが、本発明で
は容量素子Ｂの最上層の正電極層上に形成しても良く、
さらに容量素子Ａの最上層の負電極層３上および容量素
子Ｂの最上層の正電極層２上に形成しても良い。

【００４２】本発明の薄膜コンデンサは、一般には、上
記のように、基板表面に形成されて用いられるが、基板
内に内蔵して用いることもできる。基板内に内蔵する場
合には、外部電極端子は、例えば、基板内に形成された
スルーホール導体とされ、これにより容量が取り出され
る。

【００４３】また、電極層２、３の形状を長方形状とし
た例について説明したが、正方形状、円形状等どのよう
な形状であっても良い。

【００４４】本発明の薄膜コンデンサの具体的な製法の
一例を記載する。先ず、電極層及び誘電体層の形成は全
て高周波マグネトロンスパッタ法を用いる。スパッタ用
ガスとしてプロセスチャンバー内にＡｒガスを導入し、
真空排気により圧力を６．７Ｐａに維持する。

【００４５】プロセスチャンバー内には基板ホルダーと
ターゲットホルダーが設置され、各ターゲット材料から
のスパッタが可能である。スパッタ時には成膜する材料
種のターゲット位置に基板ホルダーを移動させ、基板−
ターゲット間距離は６０ｍｍに固定する。

【００４６】基板ホルダーとターゲット間には外部の高
周波電源により１３．５６ＭＨｚの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
う。

【００４７】高周波電圧の印可は各ターゲットに独立に
可能であり、この例では基板に最近接のターゲットにの
み印可してプラズマを生成する。基板ホルダーはヒータ
による加熱機構を有しており、スパッタ成膜中の基板温
度は一定となるように制御する。

【００４８】また、基板ホルダーに設置された基板のタ
ーゲット側には厚さ０．０５ｍｍの金属マスクが４種類
設置されており、成膜パターンに応じて必要なマスクが
基板成膜面にセットできる構造とする。

【００４９】先ず、厚さ０．２５ｍｍのアルミナ焼結体
基板上に第１のマスクパターンで白金ターゲットのスパ
ッタにより、図４（ａ）に示すような接続端子電極を有
する一対の電極層を形成し、続いてターゲットにＰｂ
（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃焼結体を用い、第２のマスク
パターンをセットし、基板温度５３５℃、高周波電力２
００Ｗの条件で、図４（ｂ）に示すような接続端子電極
を有する一対の誘電体層を形成する。次に第３のマスク
パターンをセットし、白金ターゲットのスパッタにより
図４（ｃ）に示すような一対の電極層を形成する。次
に、第４のマスクパターンをセットし、タンタルターゲ
ットを雰囲気に窒素を混ぜて、スパッタすることにより
図４（ｄ）に示すような抵抗体層を形成する。このよう
にして本発明の薄膜コンデンサが作成される。

【００５０】

【発明の効果】以上詳述した様に、本発明の薄膜コンデ
ンサでは、同一平面内に第１電極層（正電極層）と第２
電極層（負電極層）を形成しているため、これらの正電
極層と負電極層の間隔を接近させて形成することがで
き、電流経路が短くなり、インダクタンスを小さくする
ことができる。そして、コンデンサを複数個並列に接続
することにより、電流経路がｎ個に分配されるので、実
効的なインダクタンスをさらに１／ｎ倍にすることがで
きる。また、各電極層は接続端子電極において接続する
ことができるので、積層化が容易となる。さらに、外部
との接点に用いる外部端子電極は、最上層の電極層上に
形成することができるので、実装が容易となる。

【００５１】そして、コンデンサ素子内の直列抵抗に比
べて、大きい抵抗値を持つ抵抗体層を組み込むことによ
り、回路の等価直列抵抗を安定化させ、回路の不安定動
作や異常発振を防止することができる。従って、本発明
によれば、積層化および実装が容易な、低インダクタン
スであり、かつ回路の不安定動作や異常発振を防止する
ことができる薄膜コンデンサおよびコンデンサを提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の薄膜コンデンサを示す分解斜視図であ
る。

【図２】本発明の薄膜コンデンサの平面図である。

【図３】図２の正電極接続部近傍の側面図である。

【図４】電極層、誘電体層、抵抗体層を示す平面図であ
る。

【図５】積層タイプの薄膜コンデンサを示す分解斜視図
である。

【図６】本発明のコンデンサを示すもので（ａ）は平面
図、（ｂ）は側面図である。

【符号の説明】

１・・・誘電体層２・・・正電極層（第１電極層）３・・・負電極層（第２電極層）４・・・基板５・・・接続端子電極Ａ、Ｂ・・・容量素子７・・・正電極接続部８・・・負電極接続部９・・・抵抗体層

Claims

【特許請求の範囲】

【請求項１】誘電体層の上面に第１電極層を、下面に第
２電極層を形成した第１容量素子と、誘電体層の上面に
第２電極層を、下面に第１電極層を形成した第２容量素
子とを並置するとともに、前記第１容量素子と第２容量
素子の第１電極層同士および第２電極層同士を、接続端
子電極を介してそれぞれ接続し、さらに、前記第１容量
素子の第１電極層および／または前記第２容量素子の第
２電極層に抵抗体層を形成してなることを特徴とする薄
膜コンデンサ。
【請求項２】複数の電極層と複数の誘電体層とを交互に
積層してなり、前記電極層が下側から交互に第１電極層
または第２電極層とされた第１容量素子と、複数の電極
層と複数の誘電体層とを交互に積層してなり、前記電極
層が下側から交互に第２電極層または第１電極層とされ
た第２容量素子とを並置するとともに、前記第１容量素
子と第２容量素子の第１電極層同士および第２電極層同
士を、接続端子電極を介してそれぞれ接続し、前記第１
容量素子の最上層の電極層および／または前記第２容量
素子の最上層の電極層に抵抗体層を形成してなることを
特徴とする薄膜コンデンサ。
【請求項３】請求項１または２記載の薄膜コンデンサが
複数個配置され、電気的に並列接続されていることを特
徴とするコンデンサ。