JPH1093438A - アナログデジタル変換装置 - Google Patents

アナログデジタル変換装置

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JPH1093438A
JPH1093438A JP9118572A JP11857297A JPH1093438A JP H1093438 A JPH1093438 A JP H1093438A JP 9118572 A JP9118572 A JP 9118572A JP 11857297 A JP11857297 A JP 11857297A JP H1093438 A JPH1093438 A JP H1093438A
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Anthony Peter J Claydon
ピーター ジョン クレイドン アンソニー
D Macfarlane Charles
ディ． マックファーレーン チャールズ
Richard J Gammack
ジェイ．ガンマック リチャード
Anthony Mark Jones
マーク ジョーンズ アンソニー
William P Robbins
ピー． ロビンズ ウィリアム
Barnes Mark
バーンズ マーク
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Abstract

(57)【要約】 【課題】第１ユニット及び第２ユニットを有する比較器
を含むアナログデジタル変換装置を提供する。 【解決手段】両ユニットのそれぞれは、第１ノード及び
第２ノードに接続されたコンデンサと、入力電圧及び基
準電圧のうちの選択された１つに前記第１ノードを接続
する第１スイッチ手段と、前記第２ノードに接続された
入力と、及び出力を有するインバータと、前記両ユニッ
トのうちの他方のものの第２ノードに前記インバータの
出力を接続する第２スイッチ手段と、を備える。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は通信チャネルから受
け取られた処理信号に関する。特に、本発明はビデオの
伝送、「ハイファイ」オーディオ、イメージ、あるいは
他の高いビットレート信号の使用に適した信号を受信す
る統合化された信号処理システムに関連している。
【０００２】
【従来の技術】１つのチャネルで達成可能なビットレー
トを増加する信号処理技術の進歩の結果として、本来の
アナログ信号の符号化された信号伝送は、今日実用化さ
れている。同時に新しいデータ圧縮技術は、十分にアナ
ログ情報を表すために必要とされたバンド幅を減らす傾
向がある。この技術は現在、デジタルの技術を使ってい
る有線テレビのような応用において、一層能率的にビデ
オ及びオーディオのデータを伝送しようと試みられてい
る。
【０００３】種々の変調技術はデジタルの通信において
採用されている。例えば直交振幅変調（ＱＡＭ）は、デ
ジタルのラジオ通信業者に好まれた比較的洗練された技
術である。この方法は２つの別のシンボルストリームを
含み、それぞれのストリームは直交座標において２つの
搬送波の１つを変調している。このシステムは、６４−
ＱＡＭ及び２５６−ＱＡＭのような多重レベルフォーマ
ットで５−７ビット／秒−Ｈｚの間に、スペクトル効率
を達成する。ＱＡＭは低い信号対雑音比率を有している
応用で特に有用である。しかしながら、両側波帯変調が
必要とされる。さらに相互結合チャネル等化器が一般に
必要とされ、そしてそれはシステム全体的の複雑さをも
たらす。
【０００４】ＱＡＭの変形は、それぞれ異なった位相及
び一定の振幅を有した４つのシンボルから成る信号デー
タ点配置が伝送される直交位相偏移変調（ＱＰＳＫ）で
ある。その体系は直角の成分の合計として導入され、以
下の方程式によって示される。
【０００５】
【数１】 ここで、θｍは｛０、π／２、π、３π／２｝のいずれ
かである。直交情報を維持するために側波帯両方を伝送
することが必要である。
【０００６】もう１つの技術に知られている変調体系が
残留側波帯変調（ＶＳＢ）であり、これはバンド幅を節
約するために、パルス化されたベースバンド信号を振幅
変調して達せられ、そして振幅変調信号（ＡＭ）の冗長
な側波帯を抑制する。通常、より低い側波帯が抑制され
る。ＶＳＢのデジタルの形式において、デジタルパルス
振幅変調信号（ＰＡＭ）が採用されている。
【０００７】
【発明が解決しようとする課題】Ｃｉｔｔａ ｅｔ ａ
ｌ．，Ｐｒａｔｉｃａｌ Ｉｍｐｌｅｍｅｎｔａｔｉｏ
ｎ ｏｆ ａ ４３ ｍｂｉｔ／Ｓｅｃ（８ ｂｉｔ／
Ｈｚ）ＤｉｇｉｔａｌＭｏｄｅｍ ｆｏｒ Ｃａｂｌｅ
Ｔｅｌｅｖｉｓｉｏｎ，１９９３ ＮＣＴＡＴｅｃｈ
ｎｉｃａｌ Ｐａｐｅｒｓ，ｐｐ２７１−２７８におい
て、有線テレビ応用で１６レベルＶＳＢ変調方法を実行
することが提案されている。これでは、１６の離散方法
のシンボルは、６ＭＨｚチャネルにおいて搬送波抑圧及
び残留側波帯伝送を使って、振幅変調される。低チャネ
ル端上の約３１０ｋＨｚに位置している低レベルパイロ
ット搬送波の伝送は、信号検出の補助のために含まれ
る。この取り決めは４３Ｍｂｉｔ／秒の伝送を提供する
が、しかし４ビット／シンボルにおいて５．３８ＭＨＺ
の通過帯域を必要とする。
【０００８】
【課題を解決するための手段】本発明の主要な目的は、
制限されたチャネルにおけるデジタルデータ通信のため
の改善されたシステムを提供することにある。
【０００９】もう１つの本発明の目的は、ビデオ及びオ
ーディオ信号のようなデータを受けて、高ビットレート
にて復号するために改善された経済的な装置を提供する
ことにある。
【００１０】さらにもう１つの本発明の目的は、高スピ
ードで動作することができかつビデオ信号の処理に適し
ている改善された、高度に正確なアナログデジタル変換
器を提供することにある。
【００１１】さらにもう１つの本発明の目的は、複素数
ベースバンド表現に変調された信号を減らし、そして同
時にナイキスト動作を行うことができる、改善された小
型のフィルターを提供することにある。
【００１２】さらにもう１つの本発明の目的は、半導体
集積回路で経済的に実行でき、高度に簡潔なデインタリ
ーブ回路を提供することにある。
【００１３】さらにもう１つの本発明の目的は、受信機
を通してデータフローを信号の伝送レートと同期させる
デジタル受信機のための出力インタフェースを提供する
ことにある。
【００１４】本発明のこれらの目的及び他の目的は、多
重レベルの残留側波帯変調を使用している通過帯域パル
ス振幅変調（ＰＡＭ）受信機によって達成される。本発
明の特定な形態はＭＰＥＧ２移送層データを伝送するの
に適切である。ＭＰＥＧは、データが、それぞれが１８
８バイトを含んでいるパケットの複数でまとめられる技
術としてよく知られている標準である。この数は、他の
周知の電気通信標準、非同期転送モード（ＡＴＭ）伝送
における互換性のために選ばれた。ここに開示した装置
は、ゼロ平均を有した信号データ点配置を使って、伝送
前にデータのランダム化によるものである。
【００１５】本発明は、チャネルを通して伝送されるデ
ータパケットの受ける信号処理装置を提供する。ここ
で、データパケットは、受信データ内でエラーを訂正す
るために情報データ及びエラー訂正データを含み、パケ
ットは事前伝送特性を有する変調された信号で表現さ
れ、そして伝送後に続いて復調される。信号処理装置
は、通信チャネルを通して入力された信号の伝送の次の
入力された信号をサンプリングするアナログデジタル変
換器を含む。タイミング回復回路は、サンプリング間隔
の周波数及び位相を調節するためにアナログデジタル変
換器出力につながれる。搬送波回復回路は、入力の周波
数及び位相が示す適応するためにアナログデジタル変換
器出力につながれる。自動利得制御回路は、アナログデ
ジタル変換器出力に同じくつながれて、そして入力信号
の大きさ及び基準大きさを示すエラー信号を供給する。
フィルターは、アナログデジタル変換器出力を入力信号
の事前伝送特性へ一致させる。適応性等化器は、フィル
ターにつながれ、変調された信号で符号化された所定の
情報に従って適応して変えられる特性を持っているの
で、等化器出力がチャネル特性を補償する。エラー訂正
回路は、等化器及び出力インタフェースに結び付けられ
ている。タイミング回復回路、搬送波回復回路、等化
器、エラー訂正回路及び出力インタフェースは、半導体
集積回路上に統合化されている。
【００１６】本発明の１つの面においては、変調された
信号は残留側波帯変調によって変調され、そしてチャネ
ルにつながれかつ変調された信号をそこらから受け入れ
るアンプと、アンプにつながれかつ復調された信号を生
成する復調器と、を備える。
【００１７】本発明の別の面においては、データパケッ
トの複数がフレームにまとめられグループ化され、それ
ぞれのフレームがさらにフレームヘッダーを含んでお
り、一方所定の情報がフレームヘッダーにトレーニング
シーケンスを含んでいる。
【００１８】本発明の別の面においては、等化器は第１
応答フィルターと、第１応答フィルターの出力及び所定
の情報の間の差から得られるエラー信号に応じて第１応
答フィルターの係数を調整する回路とを含む。この係数
を調節する回路は、符号最少平均二乗アルゴリズム（ｓ
ｉｇｎｅｄ ｌｅａｓｔ−ｍｅａｎ−ｓｑｕａｒｅａｌ
ｇｏｒｉｔｈｍ）を実行する。
【００１９】等化器は、同相成分と、式（２）に従って
変調された信号で示されるの直交成分とを生成するため
に位相トラッキング回路をも含む。
【００２０】
【数２】 ここで、ｄａｔａは出力であり、φは位相エラーであ
り、ａ（ｔ）は伝送されたデータであり、
【００２１】位相トラッキング回路出力は式（３）のと
おりである。
【数３】 ここで、θは変調された信号の信号データ点配置の回転
角である。位相トラッキング回路は、第２応答フィルタ
ーと、符号最少平均二乗アルゴリズムにより角θを見積
もる回路とを含む。
【００２２】本発明の別の面においては、第１及び第２
応答フィルターが有限インパルス応答フィルターであ
り、そして第２応答フィルターがヒルベルト変換を実行
する。
【００２３】本発明の別の面においては、パケットのブ
ロックがインターリーブ深さにてインターリーブされ、
そしてデインタリーブ回路が集積回路に取り入れられ
る。デインタリーブ回路はインターリーブされたパケッ
トを記憶するためにランダムアクセスメモリを含み、そ
れはインターリーブされたデータのブロックを超えず、
そして列の複数及びコラムの複数で組織化される容量を
持っている。ここでは、列はグループの複数を画定す
る。第１回路がランダムアクセスメモリのアドレスのシ
ーケンスに相当しているアドレス信号を生成する。ここ
では、連続したアドレスがストライドによって異なる。
第２回路は、アドレス信号によって決定されるランダム
アクセスメモリのアドレスにおいて、それぞれ、ランダ
ムアクセスメモリの中へ中からデータを連続的に読み書
きする。第３回路がインターリーブ深さによってストラ
イドを増やし、ストライドは、インターリーブされたデ
ータのブロックをデインタリーブする間に増加する。
【００２４】本発明の別の面においては、デインタリー
ブ回路はさらに、動作モードの選択された１つにおいて
第２回路を動作させる制御回路を含み、選択された第１
動作モードでは、ランダムアクセスメモリは、入ってく
るデータを受け入れて出て行くデータを生成しない、第
２動作モードでは、ランダムアクセスメモリは、入って
くるデータを受け入れかつ出て行くデータを生成し、第
３動作モードでは、入ってくるデータを受け入れない
で、出て行くデータを生成する。第１回路は、ランダム
アクセスメモリにおける列のグループの１つを予め前選
択するプリデコーダーと、前選択されたグループの列を
選択する列デコーダーとを含む。
【００２５】アナログデジタル変換器の入力はベースバ
ンドを超える変調された入力を有し、そしてフィルター
はアナログデジタル変換器の出力を変調された信号の複
素数ベースバンド表現に減少させるために取り決められ
た係数の複数を有する。
【００２６】本発明の１つの面において、集積回路はＣ
ＭＯＳ集積回路である。
【００２７】本発明の別の面において、フィルターは集
積回路で統合化されている。
【００２８】本発明の別の面において、アナログデジタ
ル変換器は集積回路で統合化されている。
【００２９】本発明の別の面において、自動利得制御回
路は集積回路に統合化される。
【００３０】本発明の別の面において、アナログデジタ
ル変換器は、それぞれが第１ノード及び第２ノードに接
続したコンデンサーを含んでいる第１及び第２ユニット
を有している比較器を含む。第１スイッチ手段は、入力
電圧及び基準電圧の選択された１つへ第１ノードを接続
する。インバータが第２ノードに接続され、出力を有
し、そしてインバータはその出力と第２ノードとの間に
小さい信号利得を有する。第２スイッチ手段は、第１及
び第２ユニットの１つのインバータの出力を、第１及び
第２ユニットのもう１つの第１ノードに接続する。これ
により、第１ユニットの第２スイッチ手段と第２ユニッ
トの第２スイッチ手段とが閉じられる時、第１及び第２
ユニットは正のフィードバックループで相互結合され
る。インバータの出力は入力電圧と基準電圧との比較で
表現される。それぞれのユニットは、第１ノード及びイ
ンバータの出力を接続する第スイッチ手段を含み、これ
で、インバータの入力がゼロ化される。
【００３１】本発明の別の面において、インバータ、第
１スイッチ手段、第３スイッチ手段及び第２スイッチ手
段はＭＯＳトランジスタを含む。
【００３２】本発明の別の面において、フィルターは複
素数ベースバンド表現に入力信号を下方変換して、そし
て入力信号についてナイキスト動作を行う。
【００３３】本発明の別の面において、エラー訂正回路
はリード−ソロモンデコーダーを含み、バーレカンプア
ルゴリズムを実行する回路を含む。回路は、ロケータ多
項式Λ（ｘ）の１部を保持する第１レジスタと、Ｄ多項
式の１部分を保持する第２レジスタと、バーレカンプア
ルゴリズムの連続した繰り返しで交互に第１レジスタ及
び第２レジスタを選ぶ第１スイッチ手段と、を含む。
【００３４】回路は、さらに評価器多項式Ω（ｘ）の１
部を保持する第３レジスタと、Ａ多項式の１部分を保持
する第４レジスタと、バーレカンプアルゴリズムの連続
した繰り返しで交互に第３レジスタ及び第４レジスタを
選ぶ第２スイッチ手段と、を含む。
【００３５】本発明は、チャネルを通して伝送される受
け取ったデータパケツトを処理する信号処理を提供す
る。これは、データパケットは受信されたデータ内にエ
ラーを訂正するために情報データ及びエラー訂正データ
を含み、そしてパケットは事前伝送特性を有して変調さ
れた信号で示され、そして伝送の後に続いて復調される
信号処理方法であって、チャネルを通した入力信号の伝
送の後に続いているサンプリング間隔で入力信号をサン
プリングするステップを含む。サンプリングステップが
行われている間に、サンプリング間隔の周波数及び位相
並びに入力信号の周波数及び位相が調節される。エラー
信号は、入力信号の大きさを示す信号と基準大きさとの
間の差を示すように供給される。サンプリングされた入
力は、その後サンプリング特性とその事前伝送特性とが
一致するようにフィルタリングされる。フィルタリング
された入力信号は、フィルタリングされた入力信号をチ
ャネルの特性に一致させるために、変調された信号内で
符号化された所定の情報に従って適応して等化される。
適応して等しくされた入力信号は、訂正されたデータを
生成するエラー訂正回路に委ねられ、そして訂正された
データは出力される。入力信号の周波数及び位相を調節
するステップ、エラー信号を供給するステップ、サンプ
リングされた入力信号をフィルタリングするステップ、
適応してフィルタリングされた入力信号を等しくするス
テップ及び適応して等しくされた入力信号をエラー訂正
回路に提出するステップは、半導体集積回路を使って行
われる。
【００３６】本発明は、サンプリングされた信号上に動
作するためにフィルターを供給する。フィルターは加算
器、乗算器及びパルス成形応答を有しているマルチプレ
クサの構成を含む。ここで、乗算器は一定の係数によっ
て信号のサンプルに対応している因数を乗算するために
設けられる。一定の係数は周波数で信号をシフトし同時
に、サンプリングされた信号のパルスをパルス成形応答
により成形することにおいて使用のために選ばれる。
【００３７】本発明の１つの面において、パルス成形応
答は平方根累乗コサイン応答（ｓｑｕａｒｅ−ｒｏｏｔ
ｒａｉｓｅｄ ｃｏｓｉｎｅ ｒｅｓｐｏｎｓｅ）で
ある。
【００３８】本発明の１つの面において、パルス成形応
答は平方根累乗コサイン応答である。
【００３９】本発明は、最小ナイキストサンプリング周
波数を超えているレートにおいてサンプリングされた信
号上に動作するフィルターを提供し、それは乗算器・加
算器及びマルチプレクサの構成を有し、そしてサンプリ
ングされた信号のサンプルの第１部分上に動作しつつサ
ンプルの第２部分を処分するように構成さている。これ
によって、伝搬されるべきサンプルの数及び周波数を減
らすとともに、サンプリングされた信号のバンド幅の中
で伝送された情報を維持する。
【００４０】本発明の１つの面において、サンプルの第
１部分はシンボルパルスに対応する。
【００４１】本発明の別の面において、サンプルの第１
部分はサンプル毎に１つのシンボルに対応する。
【００４２】本発明は、第１クロック信号によって供給
された第１クロックレートにおいて動作しているデータ
ソースから、第２クロック信号によって供給された第２
クロックレートにおいて動作しているデータシンクま
で、データを移すために出力インタフェースを提供す
る。インタフェースは、第１クロックレートで使用可能
な第１ラッチと、第２クロックレートで使用可能な第２
ラッチとを有する。第２ラッチは第１ラッチからデータ
を受け取る。インタフェースはデータ有効信号を生成す
る第１クロックレートで使用可能な第１信号発生器を含
んで、そして第２クロックレートで使用可能な第３ラッ
チを少なくとも１つを含む。第３ラッチは第２クロツク
信号に応じて第１信号発生器からデータ有効信号を受け
取る。第２信号発生器が第２クロツクレートで使用可能
であって、そして第３ラッチからデータ有効信号の受領
に応じて第２ラッチまでロードデータ信号を作動させ
る。それによってデータはロードデータ信号が作動的で
ある時に、第２クロック信号の第２ラッチによって受領
に応じて第１ラッチから第２ラッチまで移される。
【００４３】本発明は、少なくとも１つの多バイトパケ
ット内のエラーの存在あるいは不在を外部の処理環境に
示す出力データエラーシグナルシステムを提供する。多
バイトパケットは少なくとも１つのエラー表示器を含ん
で、そしてバッファー、少なくとも１つの多バイトパケ
ットを保存しているバッファーを有する。そこに作動的
なエラー表示器ビットを含んでいるパケットの少なくと
も一部のバッファーによる受領の後、外部の処理環境に
パケットのエラー条件を示すパケツトエラー表示器を用
意されている。
【００４４】
【発明の実施の形態】本発明を図面を参照して詳細に説
明する。ここに使われるように、表記法ｓＫ．Ｎは０か
ら２Ｋ−１まで変化して大きさを有した符号付きの２の
補足整数及び分数のＮビットを示す。無符号の整数が
Ｋ．Ｎ．と示される。
【００４５】図１に示すように、本発明の望ましい実施
例によって具体化される通信システムは、全体的に参照
符を付けられた１０である。テレビ信号のような、デー
タソース１２は、チャネルエンコーダ１６を通して処理
されるビットストリームを生むためにソースエンコーダ
１４に提出される。ソースエンコーダ１４は、データを
望ましい忠実性で、手段に要求されたビットレートを最
小にするために構成され、そしてチャネルエンコーダ１
６は、データを１以下の所定のビットエラー可能でチャ
ネルを通して運び情報レートを最大にするようになすこ
とは、従来技術で熟練した当業者よって理解されるであ
ろう。データの構成、取り決めは、便利ゆえＭＰＥＧ２
（ＩＳＯ／ＩＥＣＪＴＣ１／ＳＣ２９／ＷＧ１１Ｎ０７
０２）デジタル伝送体系を参照されたい。本発明の精神
及び範囲の中で、大きさのパケットでまとめられた多く
の他の種類の種々のデータが伝送でき得ることが理解さ
れる。望ましい実施例において、データソース１２から
の移送ストリームは、ＭＰＥＧ２の標準適合で１８８バ
イトグループの中に、ソースエンコーダ１４によって形
成され、そしてリードソロモンコードがチャネルエンコ
ーダ１６によって応用され、これで、それぞれの１８８
バイトグループは２０チェッグバイト付加され、２０８
バイトのパケットを形成する。リードソロモンコード
は、利得をコード化して高く供給するため知られ、そし
て構成でパケット毎に１０バイトエラーまで訂正するこ
とは可能である。リード−ソロモン（２０８、１８８）
コードの細部は次の通りである。ガロア体（２５６）数
学が使われる。フィールド発生器多項式はｘ８＋ｘ４＋
ｘ３＋ｘ２＋１によって与えられる。元要素、αｘ、は
ガロア体のｘ番目部であり、そしてコード発生器多項式
は式（４）によって与えられる。
【００４６】
【数４】
【００４７】次のＣプログラムは正確にリードソロモン
コードを生成する。
【外１】 リード−ソロモンによって符号化されたパケットにおけ
るバイトは、その時もっと良くリード−ソロモン技術の
訂正能力を超えることができたバーストエラーを大目に
見るために１６方法インターリーブに任せられる。これ
は表１で示されるように、バイトパケットを行状に２０
８のｘ１６バイトアレイ中に書き込み、そのデータをコ
ラムによって読むことによって、達成される。
【表１】
【００４８】３３２８バイトは、０、１、２、・・・、
３３２７の順で書かれて、そして０、２０８、４１６、
・・・、３１２０、１、２０９、・・・、３１２１、・
・・の順で読まれる。１６−ＶＳＢを使っている３０メ
ガビット／秒の伝送レートと仮定して、バーストエラー
の４２マイクロセカンドまで配置することとされた。
【００４９】結果のインターリーブされたブロックは、
図１に示されるように、伝送フィルター１８及び変調器
２０を完全に通過させられる。ここに説明するデジタル
の通信体系は、そのランダム化されたデータがゼロ平均
で伝送されたと仮定して、直流（ＤＣ）バイアスにおけ
る伝送を控える。ランダム化を達するために、データ
は、フィードバックシフトレジスタによって生み出され
た擬似ランダムのシーケンスでビット状の排他的論理和
演算に任せられる。乱数発生器は、Ｉｓに初期化される
１１ビットのシフトレジスタ（図示せず）を用いる。発
生器関数は多項式１＋ｘ３＋ｘ１１である。
【００５０】それで形成されたデータのインターリーブ
されたブロックのグループは、周期的なフレームヘッダ
ーとともに伝送され、そしてそれはフレーム同期シーケ
ンス及びトレーニングシーケンスを含んでいる。後者の
目的は以下に詳細に説明される。
【００５１】フレーム構造は表２で示される。フレーム
ヘッダーは３１のシンボルフレーム同期、７７５のシン
ボルトレーニングシーケンス及び２６のシンボルユーザ
ーデータフィールドを含む。
【００５２】
【表２】
【００５３】フレーム同期のための発生器多項式は、０
０００１（バイナリ）の初期条件で、ｘ３＋ｘ４＋ｘ２
＋ｘ＋１である。これは次のフレーム同期シーケンスを
生じる。 トレーニングシーケンスのための発生器多項式は、初期
条件００１００（バイナリ）で、ｘ５＋ｘ３＋１であ
る。これは次のトレーニングシーケンスを生じる。 完全なフレームヘッダーは、次の式からなる。 ここで、ｔｓｅｑ’が、最後のビットが１から０へ反転
されること以外、ｔｓｅｑと全く同じである。
【００５４】ユーザーデータフィールドは、２ビットの
２つのセットを含み、それぞれが表３で示すように、変
調レベル（１６−ＶＳＢ、８−ＶＳＢ、４−ＶＳＢある
いは２−ＶＳＢ）、ユーザーデータの２バイト及び６ビ
ット周期的冗長性チェック（ＣＲＣ）フィールドを指定
する。
【００５５】
【表３】
【００５６】変調レベルは表４で定義される。
【００５７】
【表４】
【００５８】ＣＲＣは次のように生成される。シーケン
ス「ｖｓｂ ｌｅｖｅｌｓ［１：０］、ｖｓｂ ｌｅｖ
ｅｌｓ［１：０］、ｕｓｅｒ ｒｅｇ０［７：０］、ｕ
ｓｅｒ ｒｅｇ［７：０］、０，０，０，０，０，０」
は発生器多項式Ｇ（ｘ）＝ｘ６＋ｘ５＋ｘ４＋１でＣＲ
Ｃの被除数を形成する。剰余はＣＲＣ［５：０］であ
る。ユーザーデータＣＲＣ発生器の発生器は図２６に示
される。
【００５９】シーケンス「ｖｓｂ ｌｅｖｅｌｓ［１：
０］、ｖｓｂ ｌｅｖｅｌｓ［１：０］、ｕｓｅｒ ｒ
ｅｇ０［７：０］、ｕｓｅｒ ｒｅｇ［７：０］、ＣＲ
Ｃ［５：０］」はトレーニングシーケンスｔｓｅｑの最
初の２６ビツトで排他的論理和演算をすることによって
スクランブルされる。
【００６０】データは、１６−ＶＳＢの４ビット、８−
ＶＳＢの３ビット、４−ＶＳＢの２ビット、あるいは２
−ＶＳＢの１ビットから成り立っているシンボルとして
伝送される。インタリーバからのバイトは、最初にシン
ボルＭＳＢに変換されなくてはならない。１６−ＶＳＢ
へのマッピングが図２で説明される。ビットストリーム
３４は、３バイトの３６ａ、３６ｂ、３６ｃから形成さ
れ、これらは頂上でＭＳＢの図２の中央部分で、垂直に
同じく示される。３バイトの３６ａ−ｃのそれぞれが２
つのシンボル３８−４３に分けられる。シンボル３８及
び３９はそれぞれバイト３６ａの最も多い有意義な（最
上位）、そして最も少なく有意義な（最下位）４ビット
を含んでいる。シンボル４０−４３の中身はバイト３６
ｂ−ｃと同様の方法で関連している。
【００６１】図３は８−ＶＳＢのためのバイトからシン
ボルまでマッピングを説明する。ここで３バイトの２６
Ａ−Ｃのビットは、３ビットのグループで構成され、バ
イト境界線の交差で、例えば３つのグループ４６ａ、４
６ｂ及び４６ｃのシンボル４４ｃで構成される。４−Ｖ
ＳＢ及び２−ＶＳＢのためのシンボルは等しい態様で形
成される。
【００６２】シンボルデータ点配置は表５で示される。
ユーザーデータを含めてフレームヘッダーデータ点配置
は、すべての変調レベルのために−８（論理０）及び＋
８（論理１）である。
【表５】
【００６３】伝送フィルター１８（図１）は、２０％の
ロールオフを有する平方根累乗コサインフィルター（ｓ
ｑｕａｒｅ ｒｏｏｔ ｒａｉｓｅｄ ｃｏｓｉｎｅ
ｆｉｌｔｅｒ）である。
【００６４】ソースエンコーダ１４、チャネルエンコー
ダ１６、伝送フィルター１８及び変調器２０の構造細部
は本発明の範囲外であるので、さらに説明しない。
【００６５】チャネル２２は光ファイバ連結、同軸ケー
ブル、マイクロ波、人工衛星等のいかなるチャネルでも
よく、テレビ、ビデオ、「ハイファイ」オーディオある
いは他の高ビットレート信号の伝送に適している。ここ
で詳細に説明するデジタル受信機は、その出力がバンド
パスフィルター２１を通してフィルタリングされる第１
復調器２４を含む。第２復調器２７はその入力をベース
バンドに変換する。第２復調器２７の出力は受信フィル
ター２８を通過させられる。信号は続いてチャネルデコ
ーダー３０、ソースデコーダー３２、そして最後にデー
タシンク３５の中へ通過する。チャネルデコーダー３０
及びソースデコーダー３２は、それぞれソースエンコー
ダ１４及びチャネルエンコーダ１６で達成されたコーデ
ィングを反転させる。
【００６６】デジタル受信機５０の組織は図４でより詳
細に示される。図５で詳細に示された受信機前部２３に
おいて、ラジオ周波数アンプ５２はハイパスフィルター
５１を介してチャネル２２へ接続されている。ラジオ周
波数アンプ５２の出力は、ラジオ周波数減衰器５３及び
ローパスフィルター５４を通して、そして第１復調器２
４によって第１中間周波数に下方変換されて、そして次
にローパスフィルター２５を通過させられる。第１復調
器２４は周知型である。その周波数は、電圧制御発振器
３３によって制御されて、デジタルアナログ変換器３７
を通して動作するマイクロプロセッサインタフェースを
通してプログラムされる。第２復調器２７は信号を第２
中間周波数に変換して、そしてハイパスフィルター２９
及びもう１つのアンプステージ３１によって後に続く。
アンプステージ３１の出力はバンドパスフィルター２１
を通して第３下方変換器１９（図１）に通過させられ、
そしてそれは第３中間周波数に信号を変換して、そして
次に信号をローパスフィルター５８に通過させる。高ス
ピードアナログデジタル変換器６０は、タイミング回復
回路６２によって使われる出力を供給し、これによっ
て、正確なサンプリングを保証する。図２７はアナログ
デジタル変換器６０の入力における信号スペクトラムの
グラフを示す。これにおいて、周波数及びバンド幅の値
がＭＨｚで示される。このスペクトラム形は、もしバン
ドパスフィルター２１の通過帯域が搬送波上に正の０．
７５ＭＨＺに搬送波の下に４．７５ＭＨｚであって、そ
して搬送波＋０．７５ＭＨｚから搬送波＋１．２５ＭＨ
ｚの遷移帯域が存在するなら、達成できる。データナイ
キスト周波数（１．８７５ＭＨｚ）のロールオフは、上
記の伝送フィルター１８によるバンドパスパルス成形に
よって制御される。フィルター６３はアナログデジタル
変換器６０の出力を受け取って、そして信号を複素数ベ
ースバンド表現に変換する。フィルター６３の出力は実
質的に実数である。信号におけるＤＣバイアスがＤＣ除
去装置ブロック６７で取り去られる。
【００６７】搬送波回復回路６４は、正しい周波数及び
位相が回復するように、第２復調器２７（図５）を制御
する。自動利得制御回路６６はデジタルアナログ変換器
５５を通して無線周波数滅衰器５３にフィードバックす
る。自動利得制御回路６６及び搬送波回復回路６４両方
がアナログデジタル変換器６０の出力につながれる。適
応性等化器７０はエコー及びマルチパス伝送のような種
々のチャネル損傷に対処する。
【００６８】アナログデジタル変換器６０からの主なデ
ジタルデータストリームは、整合フィルターによってフ
ィルタリングされ、これは伝送フィルター１８の応答と
一致する。デジタルストリームは、同じくデランダム化
されて、そしてデインタリーバ６９でデインタリーブさ
れる。等化された信号は、エラー訂正回路７２において
リードーソロモン復号及びエラー訂正が施される。前部
２３以外、受信機５０は主によく知られている方法によ
って統合化されたＣＭＯＳ装置として実現されている。
【００６９】アナログデジタル変換器 高速かつ正確な比較器を得るには多くの応用があり、こ
のような応用を統合してＣＭＯＳ設計を達成すること
は、外部のサポートを使う安価な選択肢となる。応用例
はフラッシュアナログデジタル変換器（ＦＡＤＣとい
う）であり、これでは、比較器の線形アレイがアナログ
電圧をデジタル表現に変換する。
【００７０】ＣＭＯＳ比較器は低い利得特性を有し、こ
れは結局は比較スピードを制限し、入力基準オフセット
が大きく、比較の解法を制限する。
【００７１】他の問題は、無関係な回路ブロックから基
板及び電源を通した雑音及びサンプリング装置からのス
イッチ雑音である。これらの問題はバランスがとれた差
動型システムを使うことによって通常解決される。
【００７２】ほとんどの増幅システムは、時定数τ及び
利得Ｇによって特徴付けられる。比較器の出力の進展は
一般に式（５）の形式によって与えられる。
【数５】
【００７３】明らかに、時間ｔの後に、出力はＧ及びτ
によってもっぱら決定される。ＣＭＯＳのために、必ず
十分にＧを大きくすることはτをより大きくし、そして
それで小さい入力（Ｖｉｎ−Ｖｒｅｆ）がはっきりと限
定された論理レベルに達するに長い時を要する。これ
は、特に設計が正確さを必要とする時、比較スピードを
制限し、それは解法には小さい（Ｖｉｎ−Ｖｒｅｆ）。
【００７４】ＣＭＯＳの最も良い性能は正のフィードバ
ックを使うことから来る。これは、望ましい小さいτで
大きい利得Ｇを与える。欠点は、 ａ）正のフィードバックがバースト的なのでサンプリン
グシステムが必要とされる、そして ｂ）２以上の素子が必要とされ、不適当な組合わせの可
能性が増加する、ことである。
【００７５】入力基準オフセットは、比較器を実行する
ために主に使われたトランジスタの不適当な組合わせの
ためである。トランジスタの不適当な組合わせはすべ
て、単一パラメーター、通常閾値電圧Ｖｔの不適当な組
合わせで設計され得る。ＭＯＳトランジスタにおける電
流のための方程式は式（６）によって与えられる。
【数６】 ここで、βは物理利得条件であり、Ｗ／Ｌはトランジス
タの幅／長さ比率であり、Ｖｄｓはドレインからソース
まで電圧であり、Ｖｇｓはゲートからソースまで電圧で
あり、Ｖｔは物理特性である閾値電圧である。
【００７６】たとえ２つのトランジスタが、同じ基板上
で隣接し、均衡し、かつ同じくバイアスされているとし
ても、流れ出る電流は、Ｖｔが制御されていないから、
異なっている。約７００ｍＶの条件における＋／−４０
ｍＶの差は、特にもし標準的な利用可能なＣＭＯＳ処理
が使われるなら、共通である。
【００７７】入力基準オフセットは図７で示され、これ
は比較器７７を示す。入力基準オフセツトＶｏ７８は、
入力（Ｖｉｎ）で直列に現れ、Ｖｉｎ及び基準電圧Ｖ
ｒｅｆの比較に直接影響する。比較動作は （Ｖｉｎ）＋Ｖｏ−Ｖｒｅｆ を実行し、もしこの合計が正であるなら、それは論理１
であり、そうでなければ論理０であるというの結果を与
える。オフセットＶｏ７８は、不適当な組合わせがいず
れかの方法で行くことができるから、正あるいは負であ
り得、そして、論理１のためには（Ｖｉｎ）＞Ｖｒｅｆ
＋｜Ｖｏ｜が、論理０のためには（Ｖｉｎ）＜Ｖｒｅｆ
−｜Ｖｏ｜が、保証されなくてはならない。オフセット
電圧Ｖｏ７８は、従ってＶｒｅｆの周り真中に置かれた
振幅Ｖｏの窓として現われ、そこでは比較の出力が正し
いことが保証されない。
【００７８】たとえば、８ビットＦＡＤＣへのＩＶピー
クピーク入力は、少なくとも１つのＬＳＢの差を首尾よ
く解決する比較器を要求する。ＦＡＤＣが８ビット精度
で決定するから、２８すなわち２５６レベルがある。そ
れ故に、ＦＡＤＣは１Ｖ／２５６＝３．９ｍｖを解決す
る能力がある。一般に、現在のシステムはＬＳＢの電圧
差分の２分の１の解像能力を必要とする。例Ｖｔが２つ
の隣接した装置の間に４０ｍＶの不適当な組合わせ及び
２トランジスタ入力ステージの使用で、この比較は、比
較器が正確に４０ｍＶより少しの差を解決しないであろ
うから、達成可能ではない。
【００７９】通常の解法はオフセット電圧Ｖｏをゼロ化
するシステムを使うことである。使われた２つの主な技
術は、 ａ）ある固有な休止時間を使い、それぞれの比較器を訪
れて、追加の回路を使って故意にＶｒｅｆをオフセット
して、そして ｂ）負帰還を使ってオフセット電圧をゼロ化して、電圧
差をゼロ化入力へつなぐこと、である。
【００８０】両技術は欠点を有する。体系（ａ）は通常
の休止時間を持つシステムを必要とし、そしてサポート
回路は非常に大きい。体系（ｂ）は入力ゼロ化に時間が
必要とされるから、サンプリングされたシステムを必要
とする。
【００８１】本発明の比較器は図８で概略的に示され
る。インバータ７６及び７９の実行は、インバータ７
６、７９が１より大きい若干の小さい信号利得ｇを有す
ると推定されるけれども、重要ではない。
【００８２】比較器の動作は３つの段階で記述される。
第１段階では、スイッチ８０、８１、８２及び８３が閉
じられ、図８の他のスイッチは開放している。スイッチ
８０がノードＸを電圧Ｖｉｎに駆動する。スイッチ８１
はノードＸｂａｒを電圧Ｖｒｅｆに駆動する。スイッチ
８２が負帰還でインバータ７６を結び付け、入力電圧及
び出力電圧が同じであることを保証する。この電圧Ｖ
ｔｈは、インバータ７６の閾値電圧であって、そしてい
かなるオフセット入力に依存しない。ネット効果はイン
バータ７６に入力をゼロ化することである。スイッチ８
３はインバータ７９をゼロ化する。Ｙ及びＹｂａｒ上の
電圧が必ず同じではないことに注意すべきである。
【外２】
【００８３】第２段階では、スイッチ８４及び８５は閉
成され、他が開放する。ノードＹ及びＹｂａｒは駆動さ
れていないので、Ｘ及びＸｂａｒ上の電圧変化の分数
（１近傍）はコンデンサー８６及び８７の作用のために
生じる。スイッチ８４は電圧ＶｒｅｆをノードＸに駆動
し、（Ｖｉｎ−Ｖｒｅｆ）の電圧変化を起こしている。
Ｙに蓄積された電圧は、（Ｖｉｎ−Ｖｒｅｆ）の分数、
ｆ１（Ｖｉｎ−Ｖｒｅｆ）と呼ぶ。ここで、ｆ１は約
１．０である。
【００８４】スイッチ８５は電圧ＶｉｎをノードＸｂａ
ｒに駆動し、（Ｖｒｅｆ−Ｖｉｎ）の電圧変化を起こし
ている。Ｙｂａｒに蓄積された電圧は、（Ｖｒｅｆ−Ｖ
ｉｎ）の分数、ｆ２（Ｖｒｅｆ−Ｖｉｎ）と呼ぶ。ここ
で、ｆ２は約１．０である。
【００８５】インバータの小さい信号利得は式（７）に
よって与えられ、
【数７】 そしてそれでノードＱｂａｒ上の電圧は式（８）によっ
て与えられた値Ｖに達する。
【数８】 ここで、Ｖ１はインバータ７６のためのゼロ電圧であ
る。そしてノードＱ上の電圧は式（９）によって与えら
れた値Ｖに達する。
【数９】 ここで、Ｖ２はインバータ７９のためのゼロ電圧であ
る。
【００８６】第３段階では、スイッチ８８及び８９は閉
成され、そしてスイッチ８０、８１、８２、８３、８４
及び８５は開放している。動作を理解するために、易し
くｇ１＝ｇ２＝ｇとｆ１＝ｆ２＝ｆとＶ１＝Ｖ２＝Ｖ
ｔｎと仮定する。これはほぼ正しく、そして数学上一層
明確である。スイッチ８８及び８９が正のフィードバッ
グでインバータ７６及び７９を結ぶ。フィードバッグが
始まる前に印加された入力電圧はちょうど（Ｖ−Ｖｂａ
ｒ）である。
【数１０】
【００８７】ｆが約１．０であると仮定して、アンプが
２ｇ（Ｖｉｎ−Ｖｒｅｆ）の入力振幅にて正のフィード
バックで結び付けられる。オリジナルの信号は、正のフ
ィードバックが応用される前に、２ｇの因数によって増
幅されている。正のフィードバックで接続されているイ
ンバータ７６、７９を含むシステムは入力基準オフセッ
トを有するが、しかし設計者がその２ｇを十分に大きく
確保しすれば比較は保証される。
【００８８】図８の回路は完全に対称で、バランスがと
れていて、そして差動型である。どんな共通モードスイ
ッチイング雑音でも拒絶される。段階１−３によりスイ
ッチの制御は達成され、例えば、３：１カウンター、あ
るいは３ステージシフトレジスタによって、達成され得
る。
【００８９】図９は図８の回路に対応しているＣＭＯＳ
回路であり、そしてそれではスイッチ８０、８４、８
１、８５、８２、８３、８８、８９に代わってトランジ
スタ９０−９７が好ましく使われ、図１０に示されるよ
うに実行するインバータ７６、７９が使われる。ここ
で、インバータ９８はＰＭＯＳトランジスタ９９及びＮ
ＭＯＳトランジスタ１００で構成されている。図９のＣ
ＭＯＳ回路は好ましく受信機５０の集積回路に含められ
る。図９において、スイッチ制御装置値Ｐ１−Ｐ３が次
の通りである。
【００９０】タイミング回復 アナログデジタル変換器６０（図４）から、出現してい
るサンプリングされた信号から受信されたデータを正確
に検出するために、受信した信号のタイミングを正確に
追従することは必要である。図５９は、アナログデジタ
ル変換器サンプルタイミングを制御している受信機の部
分のブロック図を示し、図６０は詳細にタイミング回復
部を示す。
【００９１】図５９及び図２７に示されるように、受信
した信号のサンプルｘ（ｔ）は、５．６２５ＭＨｚの搬
送波周波数及び１．８７５ＭＨｚのデータナイキストの
ロールオフを有している１５メガサンプル毎秒信号とし
て、アナログデジタル変換器から出現する。アナログデ
ジタル変換器６０の出力は分割され、そしてそれぞれの
分割分が周期信号で乗算され信号の同相成分（実数）及
び直交成分（虚数）Ｉｔｒ及びＱｔｒがそれぞれ得ら
れ、そしてそれらは、データナイキスト周波数（１．８
７５ＭＨｚ）がＯＨｚ（ＤＣ）まで下方シフトするよう
に、第３中間周波数から下方変換されている。タイミン
グ回復ブロック６２は入力Ｉｔｒ及びＱｔｒを受け入れ
て、そして伝送された信号レートと入ってくる信号を最
初にサンプリングするレートとの間の差を示すデジタル
エラー信号を出力する。それはまた、ロック検出信号１
１３０をロック検出回路１０６４へ出力し、その動作を
以下に詳細に説明する。デジタルエラー信号はデジタル
アナログ変換器１０６０によってアナログ信号に変換さ
れる。アナログ信号は電圧制御結晶発振器１０６２へ渡
され、これが、信号がアナログデジタル変換器６０でサ
ンプリングされる周波数を制御する。
【００９２】図６０に示されるように、システムのタイ
ミング回復回路の中において、遅延フィードバックルー
プ１１０２及び１１０４が備えられる。同相及び直交信
号成分のＩｔｒ及びＱｔｒは、それぞれが１／２５６の
利得で信号成分を増幅するアンプ１１０６及び１１０８
によって、最初に減衰される。遅延フィードバックルー
プ１１０２及び１１０４は、２５５／２５６の利得でそ
れぞれ減衰された信号成分を増幅して、そして信号成分
を１つのサイクルによって示されるように遅らせる。こ
の動作は、幾分信号の現在の状態に依存しているまま
で、主に信号の過去の履歴に依存させるタイミング回復
を起こさせ、それによって同相及び直交信号成分Ｉｔｒ
及びＱｔｒのローパスフィルタリングされたバージヨン
を供給する。
【００９３】結果の成分は次に乗算器１１１０によって
乗算される。これは、シンボルレートと使われたサンプ
リングレートの周波数との間に周波数差のサインに比例
する信号ＩｔｒＱｔｒ１１１３を生成する。
【００９４】信号ＩｔｒＱｔｒ１１１３は、ロック検出
信号１１３０として直接出力される。同時に、信号Ｉ
ｔｒＱｔｒ１１１３は比例積分ループフィルター１１１
１に適用される。比例積分ループフィルター１１１１に
おいて、結果は、非安定状態利得値及び安定状態利得値
で交互に動作され得る２つの選択的利得アンプ１１１２
及び１１１４に適用される。それで、比例積分ループフ
ィルター１１１１の積分側上の利得は、セレクター１１
１６によって、信号タイミングへ「ロックする」獲得位
相の間に、ｔｍｒ ｉ ｇａｉｎ ａｃへ切り替えられ
る。ロックが獲得されていた途端に、セレクター１１１
６が利得を安定な状態値、ｔｍｒ ｉ ｇａｉｎ ｒｕ
ｎに切り替える。過程はフィルターの比例側上に並列に
起こり、アンプ利得が獲得利得ｔｍｒ ｐ ｇａｉｎ
ａｃ及び安定状態利得ｔｍｒ ｐ ｇａｉｎ ｒｕｎの間
にセレクター１１１８によってへ切り替えられる。
【００９５】比例積分ループフィルターの比例側上の信
号は積分無しで増幅されて、そして前方へ通過させられ
る。フィルターの積分側上の信号は、しかしながら、統
合化されていて、そして次に比例利得アンプから現れる
信号と一緒にするために加算器１１２０を通過させられ
る。２つの信号は、加算器１１２０によって再結合さ
れ、９ビットのエラー信号１１３２として出力され、こ
れはシグマデルタ変調器１１３４でシグマデルタ変調さ
れ、単一ビット出力ＴＣＴＲＬ１１３６を形成する。出
力ＴＣＴＲＬ１１３６はローパスフィルター１１３８に
よってフィルタリングされて、そして電圧制御結晶発振
器１０６２の入力に渡される。
【００９６】ロック状態が、状態マシンとして導入され
るロック検出回路１０６４によって実行される動作シー
ケンスと同様のシーケンスで、フィルターの非処理ロッ
ク検出信号１１３０から検出される。次のＣコード部分
は状態マシンの動作を説明する。
【外３】
【００９７】ロック状態の検出において、比例積分ルー
プフィルター１１１１は、「獲得」利得値ｔｍｒ ｉ
ｇａｉｎ ａｃ及びｔｍｒ ｐ ｇａｉｎ ａｃが使わ
れいる「獲得」状態から、「ラン」利得値ｔｍｒ ｉ
ｇａｉｎ ｒｕｎ及びｔｍｒ ｐ ｇａｉｎ ｒｕｎが使
われいるロック状態へ、モードを変更する。獲得状態
は、広周波数域の場合、例えば、受信機がちょうど始動
されたとき、あるいはチャネルセレクターがちょうど切
り替わったとき、に適している。ロック状態は、安定な
状態条件が達せられたとき使用のために意図され、即
ち、信号がロックされると、タイミング回復上のより細
い、狭いバンド制御が可能になる。
【００９８】比例積分ループフィルターで使われた利得
値は、電圧制御結晶発振器、外部アナログローパスフィ
ルター及び入力信号振幅の特性を与える、ループ自然周
波数ωｎとダンピング因数ツエータ（ζ）との必要値を
提供するように選ぶべきである。
【００９９】搬送波回復 搬送波回復、位相及び周波数ロッキングの動作はアナロ
グデジタル変換器から信号出力の離散時間サンプリング
上で行われる。これらの機能は図４で示された搬送波回
復ブロック６４によって行われる。
【０１００】搬送波回復及びロッキング機能は、タイミ
ング回復動作のために使われるものに類似しているハー
ドウェアで行われる。図５４は本発明の受信システムで
使われたのと同様の搬送波回復ブロック６４のブロック
図を示す。図５４から明白であるように、搬送波回復ブ
ロック６４はアナログデジタル変換器１２０４から秒毎
１５メガサンプルで８ビット幅パルス列の形式で入力を
受けて、そしてデジタルアナログ変換器１２０６に１０
ビット幅データ信号の形式で出力を供給する。デジタル
アナログ変換器１２０６からの出力はローパスフィルタ
ー１２０８を通してローパスフィルタリングされ、制御
信号を電圧制御発振器１２１０へ提供する。電圧制御発
振器１２１０は図４及び図５に示されるように入ってく
るアナログ信号の下方変換過程で使われる。
【０１０１】搬送波回復ブロックの機能を行うために使
われたブロックは下方変換器１２１２、周波数及び位相
ロックループ（ＦＰＬＬ）１２１４並びにシグマデルタ
変調器１２１６である。
【０１０２】下方変換 搬送波回復ブロック６４（図５４）において、第３中間
周波数からのベースバンドへの下方変換が行われる。下
方変換は、以下に述べる図４８−図５２のように整合フ
ィルターによって用いられた態様と同様に実行される。
１５メガサンプル毎秒アナログデジタル変換器出力信号
１２０４の連続パルスは、信号をベースバンドに下方変
換するスーパーヘロダイン方法において、５．６２５Ｍ
Ｈｚ周期的関数の表現の複素係数によって乗算される。
結果のベースバンド同相及び直交成分Ｉｃｒ及びＱｃｒ
は周波数及び位相ロックループ１２１４に渡される。
【０１０３】周波数及び位相ロックループ 周波数及び位相ロックループ１２１４は、８−ビット同
相及び直交成分Ｉｃｒ及びＱｃｒ上に動作して、１４ビ
ット幅出力信号をシグマデルタ変調器に生成し、それ自
身、順に電圧制御発振器１２１０を制御するため１０ビ
ット幅信号をデジタルアナログ変換器１２０６に出力す
る。１０ビット幅デジタルアナログ変換器１２０６の使
用は電圧制御発振器１２１０の制御を比較的精度の高い
程度ものとする。本発明の受信機を動作するために、精
度のより低い程度でも十分で可能である。このような場
合で、より少数のビット入力デジタルアナログ変換器
は、より高位ビットをデジタルアナログ変換器と接続し
シグマデルタ変調器の出力の最低位ビットを使わないこ
とによって、動作され得る。代りに、ビットがデジタル
アナログ変換器に出力しなかった最も低位ビットはシグ
マデルタ変調器１２１６のフィードバックループで使わ
れ得る。
【０１０４】周波数及び位相ロックループ１２１４のブ
ロック図が図５５で示される。図に示されるように、信
号の「実数」すなわち同相成分は、信号の虚数すなわち
直交の成分が直接乗算器に適用される間に、無限インパ
ルス応答（ＩＩＲ）フィルター１２２０に適用される。
無限インパルス応答フィルター１２２０が２倍周波数の
外にスーパーヘダインの下方変換の後に残っている高調
波をフィルタリングするために実数信号成分の経路でロ
ーパスフィルターとして用いられる。無限インパルス応
答フィルター１２２０の出力から、ただ信号のサイン情
報だけが重要なままでいる。サイン情報はＡＮＤゲート
１２２２によって乗算器１２２４にゲートされ、値「Ｉ
ｍａｇ］あるいは「−Ｉｍａｇ］の信号ｐ（ｔ）を生成
する。結果の信号ｐ（ｔ）は比例積分ループフィルター
１２２６に適用される。
【０１０５】比例積分ループフィルター１２２６はタイ
ミング回復ブロックの比例積分ループフィルター１１１
１に類似している方法で動作する。比例積分ループフィ
ルター１２２６は信号ｐ（ｔ）が係数Ｐ１あるいはＰ２
によって乗算される比例側を有する。比例積分ループフ
ィルター１２２６は、信号ｐ（ｔ）が異なった係数Ｉ１
あるいはＩ２によって乗算され、次に遅延ユニットプラ
ス加算器フィードバックループで積分される積分側をも
有する。比例積分ループフィルター１２２６の比例及び
積分側から到着した信号部分の加算の結果の合計は、シ
グマデルタ変調器１２１６に移される出力１２３０を形
成する。
【０１０６】比例積分ループフィルター１２２６は２つ
の異なったモードで動作するために構成される。第１モ
ードにおいて、比例積分ループフィルター１２２６は受
け取った搬送波の周波数にロックするために使われる。
このモードにおいて、一定の係数Ｉ１及びＰ１が使わ
れ、周波数ロックが検出されるまで、近い周波数範囲に
受信機を調整する。第１モードにおいて、実数信号成分
のサイン１２３２はＡＮＤゲート１２２２によって乗算
器１２２４に渡される。
【０１０７】ロックが検出された後、比例積分ループフ
ィルター１２２６はチューニング周波数により細い調整
をする第２モードで動作する。第２（微細）調整モード
において、一定の係数Ｉ２あるいはＰ２が乗算器に入力
として用いられる。しかし、第２モードで、信号成分の
サインはＡＮＤゲート１２２２によって渡されず、その
モードで使われない。
【０１０８】この離散時間信号フィルタリング実施例に
おいて、一定の係数Ｉ１、Ｉ２、Ｐ１及びＰ２は、離散
時間パルス列であって、これは「パワーアップ（ｐｏｗ
ｅｒ−ｕｐ）」上で所定のシーケンスを履行しないが、
接続されたデジタル装置によった扱いを通して変更でき
る。かかる場合、係数は異なった状態のために適応する
改められる可能性を有する。
【０１０９】シグマデルタ変調器 シグマデルタ変調器１２１６は周波数及び位相ロックル
ープ１２１４からの１５ビット入力ＳＤＩＮ（１４：
０）を受け取り、１０ビット幅信号をデジタルアナログ
変換器１２０６へ出力する。シグマデルタ変調器１２１
６のヘッドにおいて、加算器１２５４は１６ビット幅出
力を生成する。１６ビット出力は１６ビット数が１４ビ
ット数能力を越える時、飽和するリミッタ１２６２の中
に供給され、限定され１４ビット数を出力する。結果の
１４ビットストリーム［１３：０］はその時２つの部分
に分けられ、１０最上位ビットはデジタルアナログ変換
器１２０６の中に直接供給され、４最下位ビットは供給
される間に遅延ユニット１２６６を通しての加算器１２
５４にフィードバックされる。
【０１１０】図５５及び図５８にもう１つの本発明の搬
送波回復ブロックの特性が示される。比例積分ループフ
ィルター１２２６が受け取った中間周波数信号の周波数
にロックすることが不可能であったなら、加算器１２６
０は、比例積分ループフィルター１２２６で離散周波数
シフト値ＨＯＰ（３：０）を現在の周波数のビット値Ｓ
ＤＩＮ１２５８の５高位ビットに加えるために使われ得
る。その時、加算器１２６０のＨＯＰＰＥＤ（４：０）
１２５２の出力は、シグマデルタ変調器の入力において
加算器１２５４により１０低位現在周波数ビットＳＤＩ
Ｎ（９：０）１２５６で組み替えられる。
【０１１１】デランダム化 デランダム化することは、上に論じられるように、伝送
の前に行われたランダム化を逆戻りさせることによって
アナログデジタル変換器６０（図４）の出力上に行われ
る。図４１はシンボルをバイトの中に詰め込み、それら
をデランダム化するデスクランブラー８２０のブロック
図である。デスクランブル機能は上に論じられた伝送の
前に行われたランダム化の反対である。４ビットシフト
レジスタ８２２の出力はランダム化シーケンス８２４で
排他論理和演算をなされる。出力はシリアルパラレルシ
フトレジスタ８２６へ暫定的にシフトされ、８−ＶＳ
Ｂ、４−ＶＳＢ及び２−ＶＳＢで望まれずシンボルとし
て処分されるべきビットは出力バイトの中に詰め込まれ
るようにすることを可能にする。デインタリーバ６９
（図４）はデランダム化された出力を処理する。
【０１１２】デインタリーバ 表１を参照して論じられるように、チャネル上のデータ
はバーストエラー遂行能力を改善するために１６方法イ
ンターリーブされる。それで１６エラーバイト（３２シ
ンボル）のバーストは１６パケットで単一バイトエラー
を導入する。以下に示すエラー訂正回路７２（図４）は
２０８バイトのパケットで１０エラーバイトにうまく対
処できる。それでエラー訂正回路７２と一緒にされたデ
インタリーバは孤立している３２ｘ１０シンボルバース
トエラーにうまく対処できる。
【０１１３】デインタリーバ６９は図２０−図２５を参
照して説明される。図２５は高レベル概略図を示す。Ｒ
ＡＭ３００、デインタリーバ回路のブロック４５８の構
成要素は図２０でさらに詳細に示される。図２１はＲＡ
Ｍ３００における読み書きサイクルを示すタイミング図
である。ＲＡＭ３００のためのアドレス指定体系は図２
２及び図２３を参照して記述される。ＲＡＭ３００のた
めの動作モードの制御は図２４を参照して説明する。
【０１１４】デインタリーブバッファーはインターリー
ブされたデータストリームからパケットを組み立てる。
デインタリーブすることは１６ＶＳＢの伝送体系及び図
２０を参照して論じられるが、しかし他のＶＳＢレベル
では同様である。それぞれのデータのフレームはＮイン
ターリーブブロックの１つの有効搭載量を運ぶ。これで
は、各インターリーブブロックは１６パケット、あるい
は２０８ｘ１６＝３３２８バイト長である。１６−ＶＳ
ＢのためにＮ＝２０。８−ＶＳＢのためにＮ＝１５。４
−ＶＳＢのために１０。２−ＶＳＢのためにＮ＝５。
【０１１５】動作では、データは最初に、上記フレーム
ヘッダーで伝送した３１フレーム同期シーケンスの相互
関係によって同期させられる。これらは識別される途端
に、データストリームの完全を保証するために期待され
た間隔で、フレーム同期シーケンスのためにチェックが
なされる。
【０１１６】インターリーブされデランダム化されたデ
ータのブロックは、その素子全体が３００に示される内
部のＲＡＭバッファーに読み込まれる。本発明において
は、ただ１つの３３２８バイトＲＡＭは、デインタリー
バのために必要とした。なぜなら以下に説明するよう
に、データはＲＡＭ３００からの出力であって、引き続
いて起こるインターリーブブロックからの新しいデータ
が同じ場所に書かれるからである。このアプローチは、
もっと複雑なアドレス指定体系のコストに対して、ほと
んどオンチップＲＡＭの必要量を最小にするものであ
る。ＲＡＭの縮小は、ただ極めて小利得で、制御装置構
造の複雑さをコストを増やさず達成できる。
【０１１７】ＲＡＭ３００は２０８列で１２８コラムと
して組織化されて、そして６Ｔセル及び再生的なセンス
アンプ／プリチャージ回路を使う。列デコーダー３０５
は追加のプリデコーダー３１０によって単純化されてい
る。それぞれのコラムはそれ自身のセンスアンプを有す
る。コラムマルチプレクサ（図示せず）はセンスアンプ
の後に続く。タイミングは読み−変更−書きサイクルを
行うために布線される８サイクル状態マシンによって制
御される。アナログタイミングパルスジェネレーターあ
るいは重複／アンダーラップ回路は使われない。
【０１１８】ＲＡＭは、５つのタイミングストローブを
必要とし、そしてそれは図２０及び図２１を参照して説
明される。ＥＱＵＡＴＥストローブ３２５の出力は図２
１で参照符を付けられた３５０ａである。サイクルは、
ノットビットライン３１４にビットライン３１２をショ
ートさせることによって初期化される。ストローブＤＲ
ＩＶＥ ＷＬ３１６はライン３５０ｂとして参照符を付
けられ、これは列デコーダー３０５が１つのワードライ
ン３１８を高く駆動することができるようにする。ＥＱ
ＵＡＴＥストローブ３２５がストローブＷＬ３１６に重
ねないことは重要である。それ故それらは１クロックに
よって分離される。さもなければデータは改悪され、ア
クセスされたセルは同等ライン３１２、３１４を駆動す
る。アドレスは、ストローブＤＲＩＶＥ ＷＬ３１６が
取り去られた後まで、保持され、他のラインは変更アド
レスによって改悪されない。ストローブセンス３１５
は、ワードラインが妥当な差分を生成するのに十分長い
間主張されるまで、可能にされるべきではない。もしス
トローブセンス３１５があまりにも早く可能にされるな
ら、それが間違ってフリップして、そしてデータを改悪
する場合がある。
【０１１９】多くの利用可能な時があるので、タイミン
グを合わせている発生器は単純な８サイクルグレーコー
ドカウンターである。その主要な出力は、図２１で示さ
れて、ＲＡＭタイミングストローブを制御するために復
号される。
【０１２０】標準的な列デコーダー３０５は、どんなに
ＲＡＭ３００が２０８の列を必要とするとしても、列数
を６４まで制限されている６入力ＡＮＤゲートから構成
される。ＡＮＤゲートにもう２つの入力を加えることは
ワードラインドライバーを望ましいセル高さピッチで広
げることが難しくするであろう。それ故に前復号するこ
とがプリデコーダー３１０で採用されている。Ａ０、Ｎ
ＯＴＡ０、Ａ１、ＮＯＴＡ１をすべてのワードラインド
ライバーへバス接続する代わりにＮＯＴＡ０＆ＮＯＴＡ
１、ＮＯＴＡ０＆Ａ１、Ａ０＆ＮＯＴＡ１Ａ０＆Ａ１は
バス接続される。それぞれのワードラインドライバーは
今それぞれの４のグループの各々からの１つに接続す
る。これで、単純なケースでは、それはすべての４のグ
ループで２つに接続した。今それぞれのワードラインド
ライバーはただ１つの４入力ＡＮＤゲートである必要が
ある。
【０１２１】アドレスの発生は図２２を参照して詳細で
示される。本発明によれるアドレス指定体系において、
ＲＡＭ３００内のアドレスは、連続選択が「ストライ
ド」と呼ばれた間隔で場所が違うように、選ばれる。最
初はストライドは１の値を有する。左側上に、ブロック
３６０はストライドを現在のアドレスに加算する加算器
である。ストライドはレジスタＳＴＲＩＤＥ ＲＥＧ
［１１：０］３６４から入力される。ブロック３６０の
出力は減算器３６２に提出され、そしてそれは一定のＢ
ＬＯＣＫＳＩＺＥ−１を減算して、３６６と参照符を付
けた結果Ｔ［１１：０］を形成する。もし減算の結果３
６６はゼロより少しであるなら、値は、ＢＬＯＣＫＳＩ
ＺＥ−１より大きかったかどうか選ぶために使われるキ
ャリーアウトがあるであろう。もし値がＢＬＯＣＫＳＩ
ＺＥ−１より大きかったなら、減算Ｔ［１１：０］の結
果は次のアドレスを形成するために使われる。さもなけ
れば加算器３６０の結果３６７は次のアドレスを形成す
るために使われる。マルチプレクサ３６８は加算器及び
減算器出力の間選択に使われる。特別な場合では、加算
器出力は、ＢＬＯＣＫＳＩＺＥ−１に等しく、これはブ
ロックにおける最後のアドレスに対応しており、組み合
わせ論理回路３７０はこの場合を検出して、そして加算
器出力の選択を強制する。アドレス値はラッチ３７８で
保持されて、そして詮索されたラッチ３８０、３８２に
も保持される。これらは詮索したラッチはチップのテス
トだけのために使われる。加算器の出力は決して２倍よ
り大きいブロックサイズではないであろう。これは最大
アドレス値がＢＬＯＣＫＳＩＺＥ−１であるからであ
る。レジスタＳＴＲＩＤＥ ＲＥＧ［１１：０］３６４
の最大値はＢＬＯＣＫＳＩＺＥ−１であり、その合計は
限定されている。これは、かかる方法動作がゼロを減算
するか、あるいはＢＬＯＣＫＳＩＺＥ−１を減算するこ
とによって容易に行われ得ることを意味する。
【０１２２】ＳＴＲＩＤＥ ＲＥＧ［１１：０］３６４
に保持されたストライド値発生は図２３を参照して説明
される。信号ＡＣＣＥＰＴ ＢＬＯＣＫ３９２は、それ
ぞれのブロックの終わりにおいて発生させられて、ＳＴ
ＲＩＤＥ ＲＥＧ［１１：０］３６４が新しいストライ
ド値で更新される。データのブロックは読み上げられて
いる間に、新しいストライド値は３９０と参照符を付け
られた回路で同時に発生させられている。ラツチ３９
４、３９６を含むブロック３９２は、単純なカウンター
状態マシンの動作をトリガする。これは４回計数する。
ストライド値は１６によって乗算され、インターリーブ
深さは、それぞれのブロックは処理された後、４回残さ
れた値をシフトすることによって、実行される。ラッチ
３９４、３９６の目的はただ４つのサイクルを計数する
ことである。それぞれのサイクルにおいて、レジスタＮ
ＥＸＴＳ ＲＥＧ［１１：０］３９８の値、ラッチ４０
０の出力は、２によって乗算され、即ち、１つ左のポジ
ションをシフトし、そしてレジスタＮＥＸＴＳ ＲＥＧ
［１０：０］４０４に保持される。マルチプレクサ４０
６はレジスタＮＥＸＴＳ ＲＥＧ［１０：０］４０４、
あるいはレジスタＴ［１１：８］ＮＥＸＴＳ ＲＥＧ
［６、０］４０２を選ぶ。後者は減算器の出力を表し、
そしてシフトした左値−（ＢＬＯＣＫＳＩＺＥ−１）を
含んで、レジスタＮＥＸＴＳ ＲＥＧ［１１：０］３９
８を更新する。このＢＬＯＣＫＳＩＺＥ−１の２倍化、
そして暫定的減算のサイクルは４回行われる。４サイク
ル終了後、最終結果は、バス４０８上のＳＴＲＩＤＥ
ＲＥＧ［１１：０］３６４の新しい値であり、現在のＳ
ＴＲＩＤＥ ＲＥＧ［１１：０］３６４モジュロ（ＢＬ
ＯＣＫＳＩＺＥ−１）のレジスタ値の１６倍に等しい。
【０１２３】ＲＡＭ３００における読み−書き−変更動
作の制御は次のＣコードの部分を参照して説明される。
【外４】 初期はＲＡＭ３００は空で、そして状態はいっぱい（ｆ
ｉｌｌｉｎｇ）になっている。充填中にバッファーは、
入ってくるデータを消費するが、しかし出力を生成して
いない。第１ブロックが読み込まれた時、ａｄｄｒは値
３２２７に達し、そしていっぱいのストローブライン
（図示せず）が主張される。状態はその時、駆動（ｒｕ
ｎｎｉｎｇ）に変更される。ここで引き続いて起こって
いるブロックからのデータは、デインタリーブされたデ
ータがＲＡＭ３００からの出力される間に、同時に消費
される。駆動状態は、チャネル変更が起こるまで持続す
るが、このポイントにおいて、ＲＡＭ３００は、現在の
インターリーブブロツグの終わりまで、読み出しを許さ
れる。状態は空（ｅｍｐｔｙｉｎｇ）に変更され、そし
てデータはインターリーブブロックの終わりまで出力さ
れる。それ以上のデータは空になっている状態の間には
消費されない。
【０１２４】状態論理の動作は同じく図２４を参照して
正当に評価でき、そしてそれはブロック４５６（図２
５）に取り入れられる論理ネットワークを示す。現在状
態は表６に示されるように符号化され、ラッチ４２０、
４２２に保存される。
【表６】 ＣＯＮＳＵＭＩＮＧ４２６及びＰＲＯＤＵＣＩＮＧ４２
４の信号は論理ネットワーク４２８、４３０（図２４）
でこれらの状態を復号することによって発生される。
【０１２５】図２５によると、完全なデインタリーブブ
ロック６９（図４）は示される。ラッチ構成部分４５０
は入ってくるインターリーブされたデータを保持する。
ブロック４５２はアドレス発生ブロックであって、前述
の制御信号ＣＯＮＳＵＭＩＮＧ４２６及びＰＲＯＤＵＣ
ＩＮＧ４２４を生成する。信号ＰＲＯＤＵＣＩＮＧ４２
４は出力有効信号ＯＵＴＶＡＬＩＤ４５４を生成するた
めに使われる。信号ＣＯＮＳＵＭＩＮＧ４２６は入力ラ
ッチ構成部分４５０を可能にするために使われる。アド
レスバスＡＤＤＲ ＲＥＧ４６０、書込データ・バス４
６２並びにブロック４５６によって発生させた制御スト
ローブＥＱＵＡＴＥ３２５，ＤＲＩＶＥＷＬ３１６，Ｓ
ＥＮＳＥ３１５，ＮＯＮＳＥＮＳＥ３１７，ＷＲＩＴＥ
ＳＴＲＯＢＥ３２１及びＲＥＡＤＳＴＲＯＢＥ３２３
は、前述されたＲＡＭ３００を含んでいるメモリーコア
ブロック４５８を制御する。ブロック４６４はメモリー
コアブロック４５８を制御するために必要とされた６つ
のストローブを発生させるためにブロック４５６で復号
される単純な８サイクルカウンターである。ブロック４
６６は出力データラッチである。
【０１２６】再び図２１及び図２５に言及すると、スト
ローブＲＥＡＤＳＴＲＯＢＥ３２３及びＷＲＩＴＥＳＴ
ＲＯＢＥ３２１は、ストローブＤＲＩＶＥＷＬ３１６及
びアドレスバスＡＤＤＲ ＲＥＧ４６０で保持されたア
ドレスが主張される間に、主張され、結果として、メモ
リーコアブロック４５８のＲＡＭ３００で同じアドレス
から及びそこからデインタリーブされたデータＯＵＴ
ＤＡＴＡ４５５及びインターリーブしたデータ４６２の
連続的な生成をもたらす。
【０１２７】自動利得制御 自動利得制御回路６６（図４）は、復調器のラジオ周波
数セクションで可変利得アンプを含んでいるループの一
部である。出力（ＡＧＣピン）はエラーをフィードバッ
クするために設けられる。自動利得制御回路６６は、入
ってくるデータの平均絶対値が設定レベルに収束するま
で、調節されるべき信号の利得を引き起こすことによっ
て、作動する。自動利得制御回路の動作は図２６及び図
２７を参照して説明される。
【０１２８】下記の受信機５０の動作を参照して説明さ
れるように、自動利得制御回路６６は、出力が全入力波
形の従来知識の平均値に基づいている平均モード並びに
それらがそうではないトレーニングモードで、動作す
る。動作は、マルチプレクサ６０８でモード信号６０２
によって選ばれるように、異る定数ａｇｃ ａｖ ｇａ
ｉｎ６０４及びａｇｃ ｔｒａｉｎ ｇａｉｎ６０６が
それぞれ使われること以外、平均モードあるいはトレー
ニングモードにおいて本質的に同じである。積分器レジ
スタａｂｓブロック６１０は入ってくるデータ６１４の
絶対値をとる。ＩＮＴＥＧ Ｄ６７２（図２７）、好ま
しく１６ビットレジスタは、次のように更新される。 ａｇｃ ｖａｌｕｅ＝ａｇｃ ｖａｌｕｅ＋（（（ａｂ
ｓ（ｄａｔａ）−ｂｉａｓ）〉〉ｇａｉｎ）＋１）〉〉
１ ここで、バイアス（ｂｉａｓ）は、マルチプレクサ６１
６にてモード信号６０２によって選ばれるようにａｇｃ
ａｖ ｂｉａｓ６１８あるいはａｇｃ ｔｒａｉｎ
ｂｉａｓ６２０であり、利得はモードによるａｇｃ ａ
ｖ ｇａｉｎ６０４あるいはａｇｃ ｔｒａｉｎ ｇａ
ｉｎ６０６である。
【０１２９】ａｇｃ ｖａｌｕｅレジスタの最高１１ビ
ットはシグマデルタ回路６２４及びロック検出回路６２
６で使われる。単一ビットシグマデルタ変調した自動利
得制御出力６２８は好ましくは、外部の適切なアナログ
フィルター（図示せず）を使ってフィルタリングされ
る。自動利得制御出力６２８はａｇｃ ｉｎｖｅｒｔビ
ットをセット設定することによって反転される（下の信
号及びレジスタセクション参照）。平均モード中にすべ
ての入ってくるデータは、自動利得制御回路６６にて使
われる。トレーニングモード中に、自動利得制御回路６
６は、フレームヘッダーを処理する間に、ただ可能にす
るだけであるが、自動利得制御出力６２８は、常に活性
化されている。
【０１３０】チャネル変更中にロック信号６３１は偽で
セットされる。ロック検出回路の動作はが次のコード部
分によって記述される。
【外５】 ここでｃｌｏｃｋ ｃｏｕｎｔはＴ／２クロック周期の
カウントあり、そしてａｇｃ ｌｏｃｋ ｖａｌｕｅ及
びａｇｃ ｌｏｃｋ ｔｉｍｅがレジスタ値である。
【０１３１】図２７及び図２８を参照すると、ブロック
６１０及びその等価表現の動作、ブロック６５２（図２
７）が説明される。入力されたデータがレジスタ６３０
の中に１５ＭＨｚで記録されて、そしてラッチ６３２で
保持される。ライン６３４は、ラッチ６３２における入
力データのサインビットにより駆動されて、そしてマル
チプレグサ６３６のためにセレクターとして用いられ
る。もしビットサインが正であるなら、ライン６３８が
選ばれ、結果、入力レジスタ６３０の中身と全く同じの
出力６４２をもたらす。けれどももしビットサインが負
であるなら、その大きさは変換されて、そしてブロック
６４４で適切に丸められ、そして次にマルチプレクサ６
３６を通過させられる。
【０１３２】モード信号６０２によって、バイアス値が
ブロック６４６で出力６４２から減算される。この値は
平均値あるいはトレーニングバイアス値を含む。バイア
ス調節されたデータ６４８の出力の大きさを調整するこ
とは、スケールブロック６５０で起こる。大きさを調整
されたデータは積分器６７２に入り、そしてそれが最初
丸められ、結果小数データが加算され自動利得制御レベ
ルを生じ、ブロック６５４で選択的に反転される。図２
９を参照すると、積分されたデータは、図２９のゾーン
６６４に対応して、シグマデルタブロック６５６に同じ
く供給される。これで、それは切捨される、そして１ビ
ットのエラー信号６６８が展開され、変調されたシグマ
デルタ出力のＭＳＢを表現する。エラー信号はその時、
１ビットのデジタルアナログ変換器６６０に通過させら
れ、そしてデジタルアナログ変換器６６０の出力を形成
することは、無限インパルス応答フィルター６６２にて
達成される。エラー信号はアンプ５２（図４）の利得を
調節するためにフィードバックされる。
【０１３３】シグマデルタブロッグ６５６は図３０に詳
細に示される。これで、積分器出力６７４のＬＳＢはラ
ツチ６７６で保持される。ここで、それは、加算器６７
８において切捨された積分器出力へ加えられ、１０ビッ
トの結果６８０を生じる。
【０１３４】自動利得制御回路６６（図４）の追加の機
能は、チャネル信号上のロックが効果的に達せられたこ
とを表している信号を供給するはずである。これはロッ
ク探知器回路６２６によって達成され（図２６）、これ
は図３１に詳細に示される。積分されたデータ出力６７
４の前のバージョンはラッチ６８２で保持されて、そし
て減算器６８４で現在の積分されたデータ出力６７４か
ら減算される。上記のブロック６１０（図２６）を参照
して説明した決定と同様に、差の絶対値６８５がブロッ
ク６８６で決定される。この結果は減算器６８８で定数
から減算され、そしてエラー信号６９０が生じる。収束
が上述のように、起こっていると決定されるとき、ロッ
クは達せられる。
【０１３５】整合／ナイキストフィルター 再び図４を参照して、整合フィルター６３はアナログデ
ジタル変換器６０の後に受信した信号の経路に置かれ
る。フィルター６３は、その応答が送信機の類似フィル
ターの応答と一致するので、整合フィルターとして知ら
れていて、従って利用可能なバンド幅で信号対雑音（Ｓ
ＮＲ）比率を最大にする。フィルター６３は同じくナイ
キストフィルターとして知られており、なぜならその結
合された応答及び伝送フィルター１８の応答はナイキス
ト基準に従からであり、即ち結合された応答のフーリエ
変換は式（１１）を満足させる。
【数１１】
【０１３６】ナイキスト基準に従うことは、もしフィル
ターがゼロインターシンボル干渉を供給するなら、必要
である。整合されナイキスト基準を満たす応答を有する
ことによって、整合フィルターは高いＳＮＲを有する信
号応答を供給する。
【０１３７】図４及び図４８を参照して、本発明の整合
フィルターはいくつかの機能を実行する。第１に、ブロ
ック１０７３において、それはインターシンボル干渉を
最小にするように受け取ったパルスを形成する。これ
は、整合フィルター６３は、少なくとも受け取られると
同じぐらい高いＳＮＲを維持する間に達成される。第２
に、整合フィルター６３は、アナログデジタル変換器６
０から受け取られた信号を中間周波数から複素数ベース
バンド即ち、５．６２５ＭＨＺから０ヘルツまで下方変
換する。第３に、ブロック１０７５の整合フィルター６
３は、さらなる処理のために渡されるサンプルの数を減
らし、最小のナイキストサンプリング率より高いサンプ
リングレートでアナログデジタル変換器から入力された
信号を受信して、選択的にサンプルの１部を排除して、
そしてすべてのシンボルに正確に１つのサンプルを含ん
でいる信号を提供する。
【０１３８】ナイキストパルス形成 以前に述べられたように、望ましい信号伝送システム
は、その振幅対特性時間がその上にパルスが移動するチ
ャネルのために最適であるように、受け取られた信号パ
ルスを形成するフィルター６３を含む。伝送のために最
適であることはわかっているた形は累乗コサインパルス
（ｒａｉｓｅｄ ｃｏｓｉｎｅ ｐｕｌｓｅ）である。
かかるパルスを形成する応用は２つのパルスを運ぶ周期
的波形の各サイクルを可能にする。利用可能なバンド幅
上のサンプリングレート増加しないで最大限ＳＮＲを維
持するためには、同一の特性を有しているフィルター、
即ち「整合フィルター」が受信システムに設けられなく
てはならない。しかしながら、送信機及び受信機両方は
このような整合フィルターを有するので、送信機及び受
信機両方のフィルターによって実行される形成の結合は
累乗コサインパルスと等しいに違いない。それで、送信
機及び受信機それぞれは、平方根累乗コサインパルス応
答（ｓｑｕａｒｅ ｒｏｏｔ ｒａｉｓｅｄ ｃｏｓｉ
ｎｅ ｐｕｌｓｅ ｒｅｓｐｏｎｓｅ）を有する「整合
された」ナイキストフィルターを含んでいる。平方根累
乗コサインパルスフィルターの例は次の方程式の時間応
答関数によって供給される。
【数１２】
【０１３９】下方変換 整合フィルター６３は、周波数において、先の処理ブロ
ック及びアナログデジタル変換器よって使われた中間周
波数からベースバンド周波数まで下方変換をも行う。下
方変換は、中間周波数パルス列をパルス列によって乗算
し、同じ（搬送波）周波数、５．６２５ＭＨＺにおいて
複素数周期関数に一致させるスーパーヘテロダイン方法
を通して達成される。すなわち、中間周波数パルス列は
式（１３）に一致するパルス列によって乗算され、
【数１３】 それでただ結果として生じている信号の実数部分だけは
それ以上の処理のために伝えられ、本発明のシステム
で、整合フィルターのパルスを形成し、そして下方変極
動作は同じハードウェアによって同時に行われる。
【０１４０】サンプル伝搬レート縮小 受信されたデータを表現するパルス列は１５メガサンプ
ル秒毎のレートでアナログデジタル変換器６０（図４）
から整合フィルターへの入力に到達する。しかしなが
ら、データはただ７．５メガシンボル秒毎のレートで伝
送される。２つのパルスはそれぞれのｆ０＝３．７５Ｍ
ＨＺ周期信号バンド幅のサイクルの中で伝送されること
ができ、そしてただ１つのパルスだけがシンボルを伝送
するように要求されるので、最小ナイキストサンプリン
グ周波数はまだ２ｆ０＝７．５メガサンプル秒毎であ
る。それ故に、ベースバンドへの下方変換の後に、アナ
ログデジタル変換器６０から受け取られたパルス列信号
はオリジナルシンボルの回復に必要ではないサンプルの
１部を含んでいる。これらの無用のサンプルは、それら
がシンボルの間に時境界線において起こる傾向があるか
ら、インターシンボルサンプルとして知られているの
で、従って伝送されたシンボルについて有用な情報を含
んでいない。ただ整合フィルターに入っているサンプル
の１部だけはシンボル回復のために必要とされ、さらな
る段階上に伝搬させられる。インターシンボルサンプル
はシステムでさらに伝えられないで、それらは処分され
る。
【０１４１】実行 図５６は、代表的な従来の技術の離散時間信号フィルタ
ーを示す。フィルターは、入力として１０７７ｘ０、ｘ
１、・・・ｘｎ離散時間信号パルスが信号パルス列ｘ
（Ｔ）を形成するようになし、出力１０７８ｙ（Ｔ）を
生成する。フィルターはタップ１０７６を有する。図５
６でも明らかなように、フィルターは次のそれぞれの出
力サンプル、ｙ（Ｎ）を生成する動作を行う。
【数１４】 ここで、ｘｎは連続したサンプルで、ｃｎは係数で、
ｘ、ｃ及びｙはすべて複素数である。それでそれぞれの
タップ１０７６は式（１５）である。
【数１５】 ここで、Ｘｒは複素数入力信号サンプルの実数部分、ｘ
及びｘｉは虚数部分を表す。乗算が完了される時、結果
は式（１６）である。
【数１６】 しかしながら、結果の虚数部分を有するさらなる動作は
必要ではなく、そして虚数部分は処分される。実際は、
結果の虚数部分は計算さえする必要がない。それ故に、
図５６のシステムでは、式（１７）のような入力ストリ
ームになる。
【数１７】 次の出力ストリームが発生させられる。
【数１８】 ここで、積ｃｎｘｎはｃｎｒｘｎｒ＋ｃｎｉｘｎｉと等
しい。
【０１４２】本発明では、整合フィルターはいくつかの
重要な方法で最適化された。第１縮小はフィルターに下
方サンプラー１０７５（図４８）を取り入れて、出力サ
ンプルの数を半分のレベルに減少することにおいて起こ
る。出力を生成する時間が２倍以上のあるので、より小
さい実行が使われる。ハードウェア縮小は、入力信号の
奇数次サンプルを乗算器及び遅延ユニットの１つのセッ
トに適用することによって達成され、偶数次サンプルで
同一にして、そして次に処理されたサンプルの２つのス
トリームを加えて一緒にする。図４９はかかる減少した
ハードウェアフィルターの例を示す。図４９のフィルタ
ーは入力ｘ１０２４、出力ｙ１０２６、１間隔遅延ユニ
ットｚ−１、２間隔の遅延ユニットｚ−２、加算器１０
２７及び乗算器１０２８を有する。図から有する明らか
なように、奇数サンプルｘ１、ｘ３及びｘ５は係数ｃ１
及びｃ３を有している乗算器の１セットで行われる一
方、偶数サンプルは係数ｃ０及びｃ２を有している他の
乗算器で行われる。図４９から鑑みると、出力ｙ１０２
６は次の通りであることは明白である。
【数１９】 そこで、結果の出力信号は、オリジナルのサンプルの周
波数の半分だけの間隔のパルス列で構成されている。そ
うすることにおいて、タイミング回復及び本発明の受信
機システムの搬送波部分は、整合フィルターと関連して
動作するように調節され、インターシンボルサンプルだ
けを処分させる。
【０１４３】第２ハードウェア縮小は次のように達せら
れる。上記のように、本発明の整合フィルター１０７４
（図４８）は同じくスーパーヘテロダイン下方コンバー
ター１０７３で結合される。下方変換は、サンプルパル
スの列を、５．６２５ＭＨｚ搬送波周波数において複素
数値周期パルス列に対応する係数によって乗算すること
によって達成される。過程中に使われた複素数周期信号
は、以下のコサイン及びサイン関数の実数及び虚数係数
の合計として表現される、即ち、
【数２０】 １５メガサンプル毎秒パルス列入力信号で結合される
時、の時間において、上記の関数の時間応答は、入力に
関して離散時間間隔（−０．７５ｎπ）の信号パルスで
乗算される係数にて、次のように減少する。
【数２１】
【０１４４】本発明の整合フィルターでは、奇数入力サ
ンプルはフィルターの奇数タップにだけ適用され、偶数
入力サンプルはフィルターの偶数タップだけ適用される
ので、乗算器ハードウェアにおける縮小は、達せられ得
る。なぜなら偶数サンプルは常に±１あるいは０によっ
て乗算され、そして奇数サンプルは常に±１／√２によ
って乗算されるからである。偶数サンプルは常に±１あ
るいは０によって乗算されるので、サインビットは別に
管理される限り、それらの間隔で起るサンプルを単に通
過又は通過させないことによって、下方変換のために必
要な偶数係数がナイキストパルス形成フィルターの係数
と結合できる。同様に、下方変換のためにを要求される
奇数係数は、１／√２によってそれらの係数の大きさを
単に調整することによってナイキストパルス形成フィル
ターの係数と結合できる。
【０１４５】本発明でハードウェア使用が減少される第
３方法は、同じ乗算を再利用すること及び、平方根累乗
コサインフィルター応答の対称的な性質を反映する加算
ハードウェアである。フィルター係数は実数及び虚数で
あり、それらはそれぞれ偶数関数及び奇数関数として表
現できる。それで、実数係数のために、ｃｒ［ｎ］＝ｃ
ｒ［−ｎ］、そして虚数係数のためにｃｉ［ｎ］＝−ｃ
ｉ［−ｎ］である。それぞれのタップ１０２９、１０３
０において結果の出力が式（２２）である。
【数２２】 それは式（２３）に続く。
【数２３】 それで、乗算動作ｘ［ｋ］ｃ［ｎ］は、対称的に位置し
た係数のために１度行われることが必要であるだけであ
り、そして実数及び虚数の結果は加算するか、あるいは
減算される。それで、整合フィルターは図５０で示され
た構造１０３１に単純化され得る。
【０１４６】結局、ハードウェアが節約されるもう１つ
の方法は、フィルターによって行われる数学的再配置す
ることによることであり、これにおいて、現在受信シス
テムを装備する半導体装置の面積に鑑みて、廉価な論理
素子を使うことである。それぞれのタップのための方程
式は式（２４）として書き直される。
【数２４】
【０１４７】偶数タップのために、すべてのタップに、
Ｃｒ［ｎ］あるいはＣｉ［ｎ］がゼロであることは注意
すべきである。それ故に、もしサインが別とすると、ｘ
［ｋ］Ｃｒ［ｎ］及びｘ［ｋ］Ｃｉ［ｎ］が計算され
て、そしてサインにより多重化され、必要とされるよう
に期間差及び合計を形成する。
【０１４８】奇数タップのために、（Ｃｒ［ｎ］−Ｃｉ
［ｎ］）及び（Ｃｒ［ｎ］＋Ｃｉ［ｎ］）は乗算器の係
数として用いられ、そして結果は多重化され期間合計及
び差を形成する。
【０１４９】結果として生じているタップ構造は図５１
−図５２で示される。これにおいて、排他的論理和演算
ゲート１０３４、１０３６、１０４４、１０４６及び選
択の列のマルチプレクサ、１０３３、１０３５、１０４
３、１０４５へのサイン入力は、データのサイン、実数
及び虚数の係数並びに下方変換シーケンスの現在位置の
組合せによって制御される。
【０１５０】排他的論理和演算ゲート及びマルチプレク
サにおける加算器の取り換えは、これらの要素が加算器
より小さくなるにつれて面積を節約する。さらに、キャ
リーチェーンが存在せず、際立って全体的な遅延を減ら
す因数がない。
【０１５１】それぞれの乗算器の係数が常に同じである
ので、一定の係数乗算器が使うことができる。これら
は、特に（ｎ）の高い絶対値のためにＣｉ［ｎ］及びＣ
ｒ［ｎ］が小さいから、主面積の節約をもたらす。
【０１５２】ＤＣ除去装置 アナログデジタル変換器から整合フィルターによって受
信された信号は変化しないかあるいは時間で比較的ゆっ
くりと変化する成分を含んでいる。これはＤＣ成分と呼
ばれる。これはパイロット搬送波からＤＣへの下方変換
された結果として生じる。ＤＣ成分は、データ検出前に
信号から除去されなければならない。さもなければ信号
振幅レベルがＤＣ成分の振幅によってゆがめられるであ
ろうからである。ＤＣ成分が受信機システムで取り去ら
れる方法は、本発明によれば、図５３で示されるよう
に、ＤＣ除去装置１０５０によって行われる。図５３か
ら分かるように、ＤＣ除去装置１０５０は、前の間隔か
らの信号の部分（１／２５６）が現在間隔に信号出力１
０５２を形成するために使われる点で、離散時間機能積
分器と同様に働く。それで、図５３のＤＣ除去装置回路
は結果を供給するために動作する。
【数２５】 フィードバッグループがそれで確立されているという状
態で、安定がいずれで確立される時間上に信号のＤＣ成
分は外に減算される。
【０１５３】適応性等化器 ここで開示された適応性等化器７０（図４）は、本質的
にサイン最少平均二乗（ＬＭＳ）アルゴリズムにより適
応した２８タップ有限インパルス応答（ＦＩＲ）フィル
ターを含む。適応性等化器７０と結び付けた位相トラッ
カーは、局部発振ジッタ及び搬送波雑音が入った位相エ
ラーを見積もり訂正する「位相見積」を適合する単一タ
ップフルＬＭＳ（ｓｉｎｇｌｅ ｔａｐ ｆｕｌｌ Ｌ
ＭＳ）を採用する。
【０１５４】ＬＭＳアルゴリズム及びそのサイン変形は
よく知られていて、そしてここにさらに説明しない。そ
れは例えば、エドワード・Ａ・リー（ＥｄｗａｒｄＡ．
Ｌｅｅ）及びデイビッド・Ｇメッサーシュミット（Ｄａ
ｖｉｄ Ｇ．Ｍｅｓｓｅｒｓｃｈｍｉｔｔ）、クルワー
アカデミック発行人（Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ
Ｐｕｂｌｉｓｈｅｒｓ）、チャプター１１による、デ
ジタル通信（Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉ
ｏｎ）、第２版（Ｓｅｃｏｎｄ Ｅｄｉｔｉｏｎ）で、
論じられている。
【０１５５】等化器及び位相トラッカー７５４が図３８
に示されるように３つの主ブロック、有限インパルス応
答適応性等化器ブロック７２９、デローテータ及び位相
トラッキングブロック７３０並びに一般制御装置ブロッ
ク８００で構成される。
【０１５６】適応性等化器７０に入るデータのシンボル
期間Ｔは、７．５Ｍｂａｕｄに対応して、１３３．３ｎ
ｓである。シンボルはフォーマットｓ５．２で入力され
る。係数が１６ビットｓ１．１５整数として保存され
る。
【０１５７】図３６を参照して、有限インパルス応答フ
ィルターコア７００は、７つのセル７０２ａ−７０２ｇ
を有し、セル７０２ａが詳細に示され、そして特に説明
され、セル７０２ｂ−７０２ｇの構造が同一であると理
解される。それぞれのセルが有限インパルス応答フィル
ターの４タップに対応する。セル７０２ａ−７０２ｇの
出力は加算器７０４のツリー部で合計され、最終の結果
ｏｕｔ−ａｄｅｑ７０６を生成する。これは１２ビット
信号、フォーマットＳ５．６である。適応性等化器７０
及びセル７０２ａ−７０２ｇはＴ／４で刻時される。こ
れで、データが、図３７に示すように周期Ｔで到着し、
より詳細ではセル７０２ａを示す。セル７０２ａ−７０
２ｇがそれぞれの４タップデータ値と４つの係数のため
に乗算器及び累積段階を共有することは注意すべきであ
る。
【０１５８】セル７０２ａの乗算器−累算器ユニット７
０５は、図３７を参照して詳細に説明される。レジスタ
７１０、７１１、７１２及び７１３を含むデータシフト
レジスタ７０８は同じくＴで刻時される。従ってシフト
レジスタ７１０−７１３からの出力はただ１３３ｎｓ毎
に変換されるだけである。セルは、４つの乗算器の合計
で乗算器をレジスタ７１０−７１３のそれぞれと結び付
けることによって、実行される。しかし、乗算器７１６
がただ３３ｎｓ即ちＴ／４だけで動作するから、セル７
０２ａ−７０２ｇは、スイッチ７１４によって４つのデ
ータレジスタ７１０−７１３の間を切り替える１つの乗
算器７１６を持つように設計される。４つの係数レジス
タ７２０−７２３は、乗算器７１６を提供するために設
けられる。もちろん係数レジスタ７２０−７２３は、図
３７でスイッチ７２４によって示されるように、切り替
えることも要求される。フィルター構造はセル出力７２
７が式（２６）の方程式によれば形成されることが必要
である。
【０１５９】
【数２６】 ここで、ＣＣｏｕｔはセル出力７２７であり、Ｄｎはｎ
番目データシフトレジスタの中身であり、Ｃｎはｎ番目
係数レジスタの中身である。
【０１６０】セル出力７２７は加算器７２６を使って累
積される。
【０１６１】セル７０２ａ−７０２ｇのそれぞれの個々
ＣＣｏｕｔ出力は保持され、加算器ツリー７０４内で合
計される。このアプローチでは、有限インパルス応答フ
ィルター要部７００で、２８の代わりに７つの乗算器だ
け必要とされる。乗算器がそれぞれのセルの最も大きい
面積を必要とするにつれて、大きい量のチップ面積が節
約される。
【０１６２】参照符７４２を付けられた追加の論理回路
は、セル７０２ａ−７０３ｇ内で適応性のために設けら
れる。ＬＭＳアルゴリズムは最終エラー値をフィードバ
ックし、これはエラーを起こしたデータのサインに応じ
た係数のそれぞれへ加算又はから減算される。例えばも
し有限インパルス応答フィルターの特定なタップにおけ
る正のデータ値が出力上に正のエラーを生成するなら、
そのタップと結び付けられた係数があまりにも大きいと
推定される。従って小さい量が係数から減算され、係数
の更新された値が適切な係数レジスタに設置される。
【０１６３】適合を行う論理回路７４２がそれぞれのシ
ンボル周期で４回刻時され、そしてシフトレジスタ７０
８を通して刻時されたデータの間でそれで共有される。
サイン７４１の遅れているバージョンは、レジスタ７２
０−７２３においてエラーａｄｅｑ ｅｒｒｏｒ７３８
の値により係数レジスタ値を増分あるいは減分する加算
器あるいは減算器７３６を制御する。そこで、遅れてい
るサイン７４１は、乗算器７１６中のデータの乗算と、
データがシステムを通して流れそしてエラー値を発生さ
せるために必要とした時間を考慮する合計との間に遅延
を設計することである。使われたサインが、エラーが生
成された時、タップであったあるいはエラーを生成され
たサインであったことは重要である。遅れているサイン
シフトレジスタ７４０が主なデータレジスタ７０８と一
緒に並列に働いて、そしてスイッチ７３４によって切り
替わり、そしてそれはスイッチ７１４に同様に動作す
る。同じ過程はすべてのタップ上にて行われる。
【０１６４】システムを通してのデータフローは図３８
を参照して評価される。これでは、有限インパルス応答
フィルターは参照符７５０を付けられる。その時データ
は位相トラッカー７５４を通して流れ、そしてそれはい
くつかのサイクルを必要とする。結局、データをサンプ
リングするスライサ７５６は、有限インパルス応答フィ
ルター７５０にてエラー信号をセル７０２ａ−７０２ｇ
に返す。
【０１６５】位相トラッカー７５４は図３９及び図４１
を参照して説明される。位相トラッカー７５４の原理
は、Ｉ軸、Ｑ軸のシンボルデータ点配置を並べる信号の
デローテーションである。ローテーションは、搬送波位
相及び復調器位相が同一でなく、それと結び付けられた
雑音があるから、起こる。これはデータ点配置をわずか
に回転させる。これは、デローテータ７６０と一緒に訂
正され、そしてそれはオリジナルの信号ｉｎ ｄａｔａ
７０６から生成される同相成分７７０及び直交成分７７
２両方を必要とし、後者は最初はただ同相成分を有する
だけである。ヒルベルトフィルター７６４は９０度ロー
テーションを引き起こし、直交成分を発生させる。角θ
によるローテーションが乗算器７７４、７８０を使って
行われる。小さいθ、ｓｉｎθがほとんどθと等しく、
そしてｃｏｓθがほとんど１であるという事実を利用す
ることによって、乗算器７７４を布線された１の乗算
（ｍｕｌｔｉｐｌｙ−ｂｙ−１）で置き換える近似が可
能で、そして乗算器７８０へのｓｉｎθ入力をθ近似と
して代えることはそれで可能である。
【０１６６】位相トラッカー７５４は、図３８、図３９
及び図４１に示されるように、同じくＬＭＳアルゴリズ
ムから得られたエラー信号を使って、θの値を適応す
る。ヒルベルト（Ｈｉｌｂｅｒｔ）フィルターは、係数
値が布線されている以外、有限インパルス応答フィルタ
ー７５０として同じ方法で実行される１１タップの有限
インパルス応答フィルターである。１つのセルに参照符
７８２が付けられている。また、ハードウェアを減らす
ために、乗算器７８６は共有される。
【０１６７】また図３９を参照して、位相見積は、フル
ＬＭＳアルゴリズムを使って、適応される。θ′＝θ＋
（ＱｘΔｅｒｒｏｒ）。位相エラーがないと、入力ｉｎ
ｄａｔａ７６２が簡単にａ（ｔ）である。もしｉｎ
ｄａｔａ７６２に位相エラーがあるなら、それでデータ
は式（２７）である。
【０１６８】
【数２７】 ここで、ｄａｔａはｉｎ ｄａｔａ７６２あり、φは位
相エラーであり、ａ（ｔ）は伝送されたデータであり、
【０１６９】ヒルベルトフィルター７６４は結果ｏｕｔ
ａｄｅｑ７０６（図３６）で稼働し、データのヒルベ
ルト変換及び式（２８）を生成する。
【数２８】
【０１７０】位相トラッカー出力、ｐｈａｓｅｔ ｏｕ
ｔ７６６が式（２９）によって与えられる。
【数２９】 もしθ＝φであるなら、第１項はｃｏｓ２θ＋ｓｉｎ２
θ＝１になり、そして第２項は０になり、それでｐｈａ
ｓｅｔ ｏｕｔ７６６＝ａ（ｔ）となる。
【０１７１】図３８及び図４２を参照して、乗算器及び
加算器ユニット７９０は共有され、両方とも位相訂正さ
れた出力７６６を発生させ、そして参照符９００を付け
られたθの見積もりをも適応する。それはＴ／４で刻時
される。第１の２つのＴ／４サイクルの間に乗算器７９
２はヒルベルト出力ｘθ９０１を生成するために使わ
れ、そして加算器７９４はヒルベルト出力ｘエラー９０
２をθの古い値に加えθの新しい値を与える。第２の２
つのＴ／４サイクルの間に乗算器７９２はヒルベルト出
力ｘエラー９０２を生成し、そして加算器７９４はヒル
ベルト出力ｘθ９０１を同相データ７７０へ加算し、位
相訂正した出力７６６を算出する。
【０１７２】適応性等化器、位相トラッカー及びデスク
ランブラーを制御する状態マシンは図４３で示される。
状態マシン９１０は、シンボルが等化器に入る状態を変
更する。状態はチャネル変更の後にｓ ｃｏｒｒｅｌａ
ｔｅ９２０をリセットする。この状態で同期検出器は同
期署名（ｓｉｇｎａｔｕｒｅ）の場所を突き止めるため
に相互関係を使う。発見される時、状態マシンは、カウ
ンターとして振る舞い、シンボルを計数して、入力され
たデータがトレーニングシーケンスｓ ｔｒａｉｎ９２
２、データｓ ｒｕｎ９２３、あるいはｓ ｓｉｇｎａ
ｔｕｒｅ９２４であるかどうか決定する。等化器および
位相トラッカー内に暗黙の遅延があり、それはシステム
の後段階を制御する制御信号の主張にて考慮されなくて
はならない。状態の遅れているバージョンが使われる。
【０１７３】スライサユニット７５６は図４４−図４６
に詳細に示される。スライサ８１０が４ビットの出力シ
ンボル９０５を生成する。トレーニングシーケンス発生
器９０６が基準トレーニングシーケンス９０７を発生さ
せる。減算器９１２は、トレーニングモード間に、位相
トラッカー出力７６６（図３９）と、スライスされたデ
ータ、出力シンボル９０５、あるいは基準トレーニング
シーケンス９０７との間の差をとり、エラー値９０８を
生成する。エラーは、適切なスケーリング因数によって
乗算され、位相トラッカーエラー９０９を生成し、これ
はθ９００（図３８）の見積もりを適応するために使わ
れる。
【０１７４】再び図３８を参照して、エラー値９０８、
あるいはａｄｅｑ ｏｕｔｐｕｔ値７０６に基づいて同
様に得られたエラー、が適切なスケーリング因数によっ
て乗算され、適応性等化器ブロック７２９を適応するた
めに使う等化器エラー７３８を発生させる。
【０１７５】スイッチ９３８は、制御装置ブロック８０
０によって動作されて、動作モードを制御し、それぞれ
図４５及び図４６に示されるように、等化器及び位相ト
ラッカーが独立して、あるいは共同で適応するかどうか
決定する。
【０１７６】図４０は、直交によって基礎を置いた変調
システムで使われるデローテータ及び位相トラッカー回
路９５０の他の実施例を示す。
【０１７７】リードーソロモン（２０８、１８８）復号 ここにエラー訂正がリードーソロモン復号を参照して明
らかにされる。当業者に知られているように、リードー
ソロモン復号は、専門的なブロックコード規約である。
他のブロッグコードは本発明の精神から外れないで採用
され得る。
【０１７８】２０８バイトパケットのリード−ソロモン
復号は図１２−図１９を参照して説明される。注意すべ
きなら、すべての数学がガロア体であると理解される。
エラー訂正回路７２（図４）に提示したように、（Ｎ、
Ｋ）データのパケット１５０は図７で示された一般的な
フォーマットを有する。
【０１７９】ここで、ｄは情報バイトであり、ｐはパリ
ティチェックバイトであり、ｃは伝送されたパケットの
バイトであり、Ｎはパケットにおけるバイトの数であ
る。
【０１８０】望ましい実施例で、（Ｎ、Ｋ）は（２０
８、１８８）である。２０パリティチェックバイトがあ
ることは明白である。 （Ｎ−Ｋ）＝２０ また、訂正され得るバイトの最大の数は、Ｔ＝（Ｎ−
Ｋ）／２＝１０である。説明で、次の表記法は使われ
る。
【０１８１】Ｃ（ｘ）は伝送されたパケットである。Ｅ
（ｘ）はパケットの組とその受信との間に注入されたエ
ラーである。Ｒ（ｘ）はＣ（ｘ）＋Ｅ（ｘ）である。Ｓ
（ｘ）が階級２Ｔ−１のシンドローム多項式である。Λ
（ｘ）はがロケータ多項式である。Ω（ｘ）は評価器多
項式である。
【０１８２】当業者はＳ（ｘ）がＲ（ｘ）のなまり上に
情報を含んでいることを認識するであろう。Λ（ｘ）は
Ｔの最大次数を有し、そしてそのルーツはＲ（ｘ）にお
けるエラー場所を決定する。エラー場所においてのΩ
（ｘ）の評価はその場所においてエラー値を導く。
【０１８３】復号するために選ばれたアプローチは図１
２及び図１３を参照して説明される。２０８バイトパケ
ットＲ（ｘ）１５２がＦＩＦＯ１６０の中に入力され、
そしてそれは４４８バイトを保存する能力があるＲＡＭ
として理解される。ＦＩＦＯ１６０は復号中のただ遅延
の役を務める。１８８情報バイトだけが保存されるため
に必要とされる。２０パリティバイトは、それらがシン
ドロームＳ（ｘ）１５４の計算の後に採用されていない
ので、処分できる。デコーダー１８０はデインタリーブ
したデータＲ（ｘ）１５２を受け取る。ＶＡＬＩＤフラ
グ１８４はＲ（ｘ）１５２の現在のバイトが現在のパケ
ットにおける有効なバイトであることを示す。パケット
フラグのエンドＥＯＰ１８２は、有効なフラグ１８４は
１パケットの最後のバイトが受信したことを表す時と同
時に上げられる。エラーフラグＯＳ１８６は、パケット
が早々にデインタリーバによって終了した場合に上げら
れる。これは結果として、全部のデコーダー１８０のた
めのリセット動作をもたらす。バスＣＯＲＲＥＣＴ１８
７が訂正されたデータを含んでいる。ラインＲＳ−ＶＡ
ＬＩＤ１８９は、そのデータがバスで正しい１８７であ
ることを表す。このラインは、データバイトが危うい
時、上げるだけで表れる。ラインＲＳ ＥＯＰ１９０は
１パケットの終わりが検出されたことを表しているライ
ンである。ラインＰＡＣＫ ＥＲＲ１９２は、ラインＲ
Ｓ ＥＯＰ１９０が上げられる時、高くなる。それはデ
コーダー１８０が前に解放されたパケットを訂正するこ
とが不可能であったことを表す。ラインＲＳ ＯＳ１９
４は有意義なエラー条件がパケットの中で起きたことを
示す。この信号はシステムを通して伝えられて、そして
現在のブロックが一層有効なデータを供給しないことを
表す。
【０１８４】図１５を参照して、第１のＲ（ｘ）１８８
バイトはＦＩＦＯ１６０のラインＷＤ１７６上に現われ
て、そしてカウンター１６８の状態によってＲＡＭ１７
０のアドレスに書き込まれる。同様にＲ（ｘ）の遅れて
いるバージョンは、カウンター１７２の状態によって選
んだアドレスからのラインＲＤ１７８上に読まれる。
【０１８５】シンドロームが次の式（３０）の方程式に
よりシンドローム計算ブロック１６２内で計算される。
【数３０】 ここで、Ｓｊはｊ番目シンドロームであり、ｎは１パケ
ットでバイトの数であり、ｍ０は任意の整数であり（ゼ
ロに等しい）、ｒｘｉはパケット内のｉ番目バイトであ
り、αＸがガロア体のｘ番目のαである。
【０１８６】シンドロームは、図１２−図１８を参照し
て示されるように、並列に働く３つの単位２１２、２１
２、２１４の３つのバンクによって生成される。ガロア
体記入項目αｉは、タップドフィードバッグシフトレジ
スタ２００によって作り出され、これはその加算器２０
４、２０４を有するフリップフロップ２０２の複数を含
み、そのポジションが発生器多項式ｘ８＋ｘ４＋ｘ３＋
ｘ２＋１によって決定される。２４シンドロームが便宜
に決定される間、Ｓ０−Ｓ１９だけが実際にデコーダー
１８０の残りによって使われる。
【０１８７】ブロック１６４で実行されたバーレカンプ
アルゴリズムは、ロケータ多項式Λ（ｘ）１５６と評価
器多項式、Ω（ｘ）１５８と、を得るに使われた周知の
方法である。そのフローチャートは図１７で示される。
次の表記法が使われる。
【０１８８】Ｒ１が前のシンドロームブロックで生成さ
れたシンドロームバイトを含んでいるシフトレジスタで
あり、Ｒ２がΛ０＝１を有するロケータ多項式Λ（ｘ）
を含み、Ｒ３がＤ多項式を含み、Ｒ４がΩ１０＝Ｏを有
する評価器多項式Ω（ｘ）を含み、Ｒ５がＡ多項式のた
めの一時的な保存であり、ｄｎがデルタであり、１がＲ
１における多項式の次数であり、ｎがカウンターであ
る。
【０１８９】ＳＴＯＰ２２４上では、１がアルゴリズム
によって発見されたエラーの数に相当しで、そしてレジ
スタ２３９（図１８）で維持される。ブロック２２０内
で、反復してレジスタＲ２２３２及びＲ３２３３の中身
をアルゴリズムの次のくり返しと交換することは必要で
ある。
【０１９０】値ｄｎは式（３１）により計算される。
【数３１】
【０１９１】図１８が図１７のアルゴリズムとは違う。
レジスタＲ２２３２の中身をレジスタＲ３２３３と交換
する代わりに、レジスタＲ４２３４をレジスタＲ５２３
５で交換して、そしてトグルスイッチはいずれのレジス
タがそれぞれの多項式を含んでいるかを覚えるために使
われる。このアプローチは、一時的な保存が必要とされ
ないので、経済的である。制御ブロック２３０は５ビッ
ト状態マシンであり、これはそれぞれの状態決定するこ
とから復号し、 （ａ）次の状態にし； （ｂ）それぞれのシフトレジスタ２３１−２３６を稼働
にし； （ｃ）マルチプレグサがマルチプレクサ２３８、２４
０、２４２、２４４を選び、ブロック２２０内のＲ１−
Ｒ５に対応するレジスタ２３１−２３５への入力を選り
抜き； （ｄ）それぞれの状態が稼働である時間を制御し； （ｅ）必要に応じて変数ｎ及び１を計算し直し； （ｆ）レジスタが含んでいるΛ（ｘ）及びΩ（ｘ）の標
識を持続する。チェーン検索ブロック１６６は、もしそ
れがΛ（ｘ）の根であるなら、徹底的にすべての決定す
る可能な場所を評価する。場所においての評価が式（３
２）の方程式により達成される。
【０１９２】
【数３２】
【０１９３】ただ２０８場所だけが受信したけれども、
チェックは、すべての２５５の可能な場所のためになさ
れ、例えば、ｘ＝α２５４で始まる式（３３）において
なされる。
【数３３】
【０１９４】チェーン検索ブロック１６６（図１２）は
図１９で詳細に示される。Λ（ｘ）の期間は、２つの並
列ユニットを使って計算される。一番上のユニット２８
０は、係数α１−α５に関する乗算器２６０へ供給する
１対のシフトレジスタ２５０、２７０を有しており、説
明される。他のユニット２８２、２８６、２８８も同じ
く働く。図１９において２つの最上のユニットはΛ
（ｘ）を計算するために使われる。
【０１９５】それぞれのくり返しにおいて、積がローテ
ション動作に任せられ、それらがシフトレジスタを通し
てリサイクルするように、動作を交替する。それで、６
番目のくり返しで、次の場所は評価され、そしてシフト
レジスタの一番右のセルは積Λ５（α５）を含んでい
る。積Λ５（α１０）はすぐに必要とされ、そして第１
くり返しの積をα５によって乗算することはここだけで
必要である。
【０１９６】カウンター２９０は、順番において発見さ
れたエラー場所の数を計数するためそれぞれの時間Λ
（ｘ）＝０で増分される。受け取ったパケットが最大１
０誤っているバイトより多くを含んでいたかどうかを決
定するために行われる２つの点検がある。第１に、カウ
ンター２９０における値はレジスタ２３９（図１８）に
おける値と比較される。これらの２つの値の間の差が１
０以上のエラーを有しているパケットを示す。第２に、
チェーン検索に発見されたバイト２５４−２０８におけ
るエラーがブロックを無効にする。これらはバイトを受
け取られないだけでなく、チェーン検索ブロック１６６
を単純化するために使われる。
【０１９７】エラーの大きさを計算するために使われた
方程式は式（３４）によって与えられる。
【数３４】
【０１９８】この結果は、もしその場所において、Λ
（ｘ）の評価がゼロに等しいなら、受信したバイトに加
えるだけである。Ω（ｘ）及びΛ’（ｘ）の評価は、よ
り低い２つのユニット２８６、２８８を使って、Λ
（ｘ）に同様に行われる。ユニット２８８がΛ’（ｘ）
を生成し、そして逆数はＲＯＭ（図示せず）の検索表で
得られる。
【０１９９】出力インタフェース 本発明の出力インタフェースは、外部の処理環境で次の
機能、再同期、緩衝及びハンドシェイクの制御を行う。
【０２００】再同期（Ｒｅｓｙｎｃｈｒｏｎｉｚａｔｉ
ｏｎ）は、データを、７．５ＭＨｚシンボルレートクロ
ックのリードソロモンデコーダーから異なったクロック
レートで動作するかも知れない外部の処理環境まで正確
に転送するためには、必要である。緩衝（Ｂｕｆｆｅｒ
ｉｎｇ）は、データが外部の処理環境によって必要とさ
れた転送スピードの関係で比較的遅いスピードでチャネ
ルから受け取られるから、必要である。ハンドシェイク
制御は本発明の受信システムから外部の処理システムま
でデータが正確に移されることを保証するために必要で
ある。出力インタフェースは最初に３２ビットワードの
中に一緒にバイトを組み立てる。図６１を参照して、バ
イトが一度にリードソロモンデコーダー７２（図４）か
ら来るとき、８ビットデータ経路上にて、７．５ＭＨｚ
デコーダーグロックレートで、すべての秒サイウルで
（処分されたフレームに対応しているギャップの間にヘ
ッダー及びチェックバイトを除外する）、即ち１度すべ
ての８サイクルで３０ＭＨｚ内部のグロックにおいて行
われる。到着するバイトが４つのラッチ１３ー２の１つ
へゲートされ、続いて、すべてのラッチがロードされる
まで制御装置１３０６によるセレクター入力ＬＤＩ、Ｌ
Ｄ２、ＬＤ３及びＬＤ４によってゲートされる。その時
ラッチ１３０２の内容は３２ビット幅ラッチ１３０４の
中へ内部のクロック信号１３１６でロードされる。
【０２０１】再同期過程が続けられ、図６１から明白で
あるように、ＤＡＴＡ ＶＡＬＩＤ１３０８の伝搬で制
御装置１３０６からラッチ１３１０の中へと続けられ、
これは外部の処理環境のクロックレート、例えば２７Ｍ
Ｈｚで刻時される。受信システムのクロックレートと外
部の処理環境のそれとの間に差があるために、出て行く
信号ＤＡＴＡ ＶＡＬＩＤ１３０８がラッチ１３１０の
中へ受け入れられるが、信号が明確なレベルに確定でな
いという可能性が存在する。かかる時間の信号状態は同
じぐらい不確定であるといえる。不確定な信号の電位伝
搬条件（そしてそれによって誘発され得る結果のエラ
ー）は、本発明による出力インタフェースで避けられ
得、すなわち、受信システムの内部クロック素子、制御
素子１３０６から出て行く制御信号ＤＡＴＡ ＶＡＬＩ
Ｄ１３０８をゲートして、すべて外部の処理環境のクロ
ック１３１６によって刻時されている一連のラッチ１３
１０、１３１２及び１３１４を通して、可能となる。ラ
ッチ１３１０、１３１２及び１３１４の連続を通して通
過させた後で、は零になる位低くなる。ＤＡＴＡ ＶＡ
ＬＩＤ１３０８は、完全に伝えられる信号が１３１０、
１３１２及び１３１４を保持する途端に、それはもう１
つの制御装置素子１３１８の中に入力される。ラッチ１
３１４からの信号ＤＡＴＡ ＶＡＬＩＤ１３０８の受領
に応じて、制御装置素子１３１８は外部のクロック１３
１６の結合で信号ＬＤ１３１９を活性化し、それがラッ
チ１３０４からデータを保持する時間である３２ビット
のラッチ１３２０を示す。
【０２０２】効率の理由のために、ラッチ１３２０で受
け取られたデータワードが出力バッファーで好ましく置
かれて、そして次に、必要に応じて、外部の処理環境に
移される。データワードはＦＩＦＯバッファー１３２２
の中に３２ビット幅データ経路上に移される。データワ
ードのフルパケットがＦＩＦＯバッファー１３２２の中
に書かれた途端に、外部のプロセッサーは、必要に応じ
て、その時データワードを上書きができる。望ましい実
施例では、データがＦＩＦＯバッファー１３２２に書き
込まれているので、同時にエラー訂正回路７２（図４）
によって処理されている。エラー訂正回路７２のデコー
ダー１８０（図１３）によってエラー訂正及び検出動作
が完了すると、ＰＡＣＫ ＥＲＲ１９２が訂正不可のエ
ラーが検出されることが主張される。適切なエラービッ
トがパケットでセットされ、現在ＦＩＦＯバッファー１
３２２におけるパケットが改悪されるという事実を外部
の処理環境に知らせる。例えば、ＭＰＥＧ２移送パケッ
トの場合で、パケットの第２バイトの第１ビットは、信
号ＰＡＣＫ ＥＲＲ１９２が主張される時、セットされ
る。それで、かかるものがあるかも知れないように移送
パケットの適切なバイトに発見したエラー表示器が、実
際のパケット転送が起こる前に、外部の処理環境にて識
別される。ＦＩＦＯでバッファー１３２２を緩和しない
で、ＭＰＥＧ２パケットの第２バイトが既に、パケット
が改悪されたという事実が決定している前に、外部の処
理環境に伝送されたであろうことは明白である。けれど
も記述された方法におけるバッファーの使用で、無用の
処理時間そしてあるいは他のエラー取り扱いが避けられ
る。
【０２０３】発表されたヨーロッパの特許出願番号ＥＰ
Ａ−０５７−６７４９がＭＰＥＧ−２（ＩＳ０／ＩＥＣ
ＪＴＣ１／ＳＣ２９／ＷＧｌｌＮ０７０２）のような外
部の処理環境でＦＩＦＯバッファー１３０／ＩＥＣＪＴ
Ｃ１／ＳＣ２９／ＷＧｌｌＮ０７０２）のような外部の
処理環境でＦＩＦＯバッファー１３２２及びＦＩＦＯ１
３２２の間にデータの転送を、そして使用のために外部
の処理環境を制御する信号をハンドシェイクすることを
含んでいる外部の処理環境の間における出力インタフェ
ースの望ましい構造を、記述している。動作
【０２０４】チャネルの獲得、あるいはチャネル変更が
図２８を参照して説明される。過程はステップ５００に
おいて始められる。支配がステップ５０５において自動
利得制御は平均モードにセットされ、出力は全入力波形
の平均値で従来の知識に基づいている。フレーム同期が
検出された途端に、値はトレーニングシーケンスの周知
の特性に基づいて調節される。このモードは正確さを改
善する。自動利得制御の安定性は決定ステップ５１０に
おいてテストされる。もし自動利得制御が安定値を追跡
しないなら、それでステップ５０５が繰り返される。も
しシステムがマイクロプロセッサ制御の下で動作するな
ら、決定ステップ５１０に優先することは可能である。
【０２０５】自動利得制御が安定していると決定したと
き、周波数ロックループ回路はステップ５１５において
可能にされる。±４５０ｋＨｚのオフセットで最初の周
波数が許容できる。これが搬送波回復位相ロックループ
回路の引入範囲の外であるので、別の周波数ロックルー
プが使われる。周波数ロックが決定ステップ５２０にお
いて評価される。もしこのテストが引き続いて起こるな
ら、周波数ロックループ回路は切り外され、そして回復
タイミングステップ５２５において始められる。タイミ
ング回復ロック検出は、上記のように周波数ロックルー
プ同様に動作する。その時、ステップ５３０において、
位相ロックループ回路が正確な位相トラッキングのため
に切り替えられる。
【０２０６】同期検出シーケンスはステップ５４０にお
いて始められる。これは図２９を参照して詳細に説明さ
れる。ステップ５６８においてフレーム同期のため検索
は、完全なフレームを伝送するために必要時間実行され
る。検索の結果は決定ステップ５７０においてテストさ
れる。もしテストが失敗するなら、それ以上のテストが
検索に割り当てられた最大時が経過したかどうか決定す
るためにステップ５７２において行われる。もしそうで
なければ過程はステップ５６８に戻る。さもなければチ
ャネル変化シーケンスのステップ５００−５３５にエラ
ーがあったと推定される。過程はその時ステップにおい
てＳＣＲＥＡＭ５７８を出て、そしてチャネル変化シー
ケンスはステップ５００においてその時再起動する。
【０２０７】もし同期がステップ５７０において首尾よ
く検出されたなら、適応性等化器は大きいステップ大き
さを使っているステップ５７４においてトレーニング即
ち訓練される。「トレーニングオン」信号が発せられ
る。この信号は同時にステップ５５０（図２８において
テストされ）、そしてそれがステップ５５５において検
出される時、自動利得制御及びＤＣ除去装置はその一層
正確なトレーニングモードへ切り替える。その時処理を
変更しているチャネルはステップ５６０において終了す
る。
【０２０８】再び図２９を参照して、トレーニングモー
ドにおいて、同期検出の次の第２及び続くトレーニング
シーケンスの間にて自動利得制御及びＤＣ除去装置だけ
が適合するだけであることは注意すべきである。適応性
等化器は適応する２つのトレーニングシーケンスをとり
得る。第１フレームにおけるデータが当てにならないと
見なされて、従ってステップ５７６で処分される。
【０２０９】第１フレームの後に従って、第２同期シー
ケンスが第２フレームのフレームヘッダーで期待され、
そしてこれは決定ステップ５８０においてテストされ
る。もし第２同期が正確に現われないなら、第１同期が
間違って検出されたと、あるいはステップ５００−５３
５にチャネル変化シーケンスにエラーがあったと、推定
される。シーケンスがその時そうである検出がステップ
ＳＣＲＥＡＭ５７８と制御において終結した同期はその
時再開するステップ５００、チャネル変化シーケンス、
に戻る。
【０２１０】もし第２シーケンスが検出されるなら、適
応性等化器は細いステップ大きさを使っているステップ
５８２についてトレーニングされる。これからデータ及
び次のフレームが復号されて、そしてステップ５８４で
出力される。同期が決定ステップ５８６で第３シーケン
スでテストされる。
【０２１１】同期検出処理は、通常、ステップ５８２、
５８４、及び決定ステップ５８６を通して循環する。し
かしながら、もし、いつまでも、ステップ５８８、５９
０及び決定ステップ５９２で示された２つの連続したフ
レーム間で期待されるように、同期が現われないなら
（ここでステップ５８２、５８４、及び決定ステップ５
８６の過程は繰り返される）、そこで信号ＳＨＯＵＴが
ステップ５９４で生成される。これは、システムがマイ
クロプロセッサ制御の下であるかどうかによって、２つ
の任意の効果を持つことができる。１つの実施例で、信
号ＮＯ＿ＳＹＮＣ＿ＥＶＥＮＴ（図示せず）が生成さ
れ、そしてそれは主マイクロプロセッサを中断する。も
う１つの実施例で、チャネル変化シーケンスはステップ
５００において再開される。
【０２１２】電気仕様 電気仕様は次表で与えられる。
【表７】
【０２１３】
【表８】
【０２１４】２つの異なった信号インタフェース型が実
行される。標準的な（５Ｖ）ＴＴＬレベルはマイクロプ
ロセッサインタフェースによって採用されている。５Ｖ
ＣＭＯＳレベルが他のインタフェースによって使われ
る。次の表で、シンボルタイプ及びそれぞれシンボルの
意味が表９に示される。
【０２１５】
【表９】
【０２１６】
【表１０】
【０２１７】
【表１１】
【０２１８】ａ．ＡＣ入力パラメーターが２．５のＶ測
定レベルにて測られた。 ｂ．ＪＴＡＧ以外内部プルアップ抵抗器を有する信号
（ＴＲＳＴ、ＴＤＩとＴＭＳ）。 ｃ．プルアップ抵抗器を有するＪＴＡＧピン（ＴＲＳ
Ｔ、ＴＤＩとＴＭＳ）。
【０２１９】
【表１２】
【０２２０】ＲＥＳＥＴは主なチップリセット信号であ
り、回路すべてがこのデータシートの種々の表で示した
リセット状態にリセットされ適合される。ＲＥＳＥＴ
は、訂正リセットに耐えるよう電力及びクロックが安定
してた後に少なくとも４つのＩＮ＿ＣＬＫサイクル間に
（低く）主張されなくてはならない。
【０２２１】信号及びレジスタ
【表１３】
【０２２２】
【表１４】
【０２２３】
【表１５】
【０２２４】
【表１６】
【０２２５】
【表１７】
【０２２６】
【表１８】
【０２２７】
【表１９】
【０２２８】
【表２０】
【０２２９】
【表２１】
【０２３０】
【表２２】
【０２３１】
【表２３】
【０２３２】
【表２４】
【０２３３】動作データ
【表２５】
【０２３４】
【表２６】
【０２３５】
【表２７】
【０２３６】出力インターフェース仕様
【表２８】
【０２３７】
【表２９】
【０２３８】実施例 望ましい実施例に従って実行されたケーブルテレビシス
テムにおける使用のためのデジタル受信機がロックを獲
得して、そして訂正後に次の損傷を有しているチャンネ
ルで１．０ｘ１０−１２以下の出力シンボルエラーレー
トを維持する。 搬送波／雑音（ＮＴＳＣ）＞４３ｄＢ 信号／雑音（１６−ＶＳＢ）＞３３ｄＢ 複合３ビートと複合秒オーダ＞５１ｄＢ マイクロ反射＜２．５マイクロ秒（像＞３５ｄＢ） バーストエラー持続時間＜３８マイクロ秒 中間周波数表面弾性波フィルター： 通過帯域振幅リップル＜０．７５ｄＢ。 通過帯域グループ遅延＜８０ｎｓピークピーク 位相雑音＜８１ｄＢｃ／Ｈｚ（搬送波２０ｋＨｚ） ＦＭハム−チャンネル変更上に初期周波数５ＫＨｚピー
ク偏差変調した１２０Ｈｚサイン波周波数＜４５０ｋＨ
ｚ
【０２３９】第２実施例 第２実施例が図４ｂを参照して説明される。これは、ア
ナログＮＴＳＣ受信機４６からの出力に対応させて搬送
波回復６４と自動利得制御６６出力がセレクター４５に
よって多重送信される以外、第１実施例と同様に構成さ
れる。このようにして参照符４８の受信機実施例は、チ
ューナーとアナログＩＦセクションをアナログＮＴＳＣ
とデジタルのモード両方のため共有することができ、よ
り低いコストのシステムをもたらす。
【０２４０】我々はここにケーブルシステムあるいは他
の放送システムに適している一体ＣＭＯＳ回路で実行さ
れるデジタル受信機を開示して、これにおいて若干のチ
ャネルがＮＴＳＣ、ＰＡＬ、ＰＡＬ−ＤあるいはＳＥＣ
ＡＭのようなアナログ伝送に充てられ、他のチャネルは
ＶＳＢを使っているデジタルの伝送に充てられる。受信
機はＭＰＥＧ２移送パケットのために最適にされる。受
信機は、アナログとデジタルのモード両方のため共有す
ることができ、より低いコストのシステムをもたらす。
１６−ＶＳＢを使って、システムは２７Ｍｂｉｔｓ／秒
のネットデータレートで働いて、そしてフレームのオー
バーヘッドを低くする。チャネルを当てにしない場合
に、８−ＶＳＢ、４−ＶＳＢ及び２−ＶＳＢに進行性フ
ォールバッグが提供される。動作でシンボルエラーレー
トはエラー訂正後に１．０ｘ１０− １２以下である。チ
ャネル変更上の獲得時間は１００ミリ秒以下である。本
発明は、構造を参照して説明されているが、それに制限
されず、請求の範囲に含まれるいかなる訂正及び変更を
含むように意図されたものである。
【図面の簡単な説明】
【図１】本発明によって具体化される通信システムのブ
ロック図である。
【図２】図１のシステムによって伝送用１６−ＶＳＢシ
ンボルへのビットストリームのマッピングを示す図であ
る。
【図３】図１のシステムによって伝送用８ＶＳＢシンボ
ルへのビットストリームのマッピングを示す図である。
【図４】図１のデータ通信システムでチャネルからＶＳ
Ｂ信号を学け取る能力があるデジタルの受信機のブロッ
ク図である。
【図５】図４の受信機の１部の一層詳細なブロック図で
ある。
【図６】本発明の他の実施例の図４に類似するブロック
図である。
【図７】本発明を理解するに助けになる比較器を示す概
略電気回路図である。
【図８】本発明による比較器の一層詳細な概略電気回路
図である。
【図９】図８の回路の望ましい実施例を示す概略電気回
路図である。
【図１０】図９の回路で使われたインバータの概略電気
回路図である。
【図１１】図１のシステムによって処理されるデータの
パケットのフォーマットを示す図である。
【図１２】図１で示されたシステムに取り入れられるリ
ード−ソロモンデコーダーの機能的ブロック図である。
【図１３】図１２で示される処理により動作するリード
−ソロモンデコーダーのブロック図である。
【図１４】ガロア体の記入項目を生成するハードウェア
の構成図である。
【図１５】図１２で示されたデコーダーに取り入れられ
るＦＩＦＯのブロック図である。
【図１６】図１２で示した処理においてシンドロームを
生成するハードウェアの構成図である。
【図１７】従来の技術でリード−ソロモンデコーダーで
使われるバーレカンプアルゴリズムのフローチャート図
である。
【図１８】図１２で示した処理によりリード−ソロモン
デコーダーで使ったバーレカンプアルゴリズムを実行す
るために使われた装置のブロック図である。
【図１９】図１２で示した処理においてチェーン検索を
達成するための構成のブロック図である。
【図２０】局面が図２５で示すデインタリーバで用いら
れるＲＡＭの態様を示す概略構成図である。
【図２１】図２０に示されるＲＡＭの動作を示すタイミ
ング図である。
【図２２】図２５のデインタリーバでアドレス指定する
配置を実行するハードウェアの概略図である。
【図２３】図２５に示すデインタリーバのためにストラ
イドレートを決定する概略回路図である。
【図２４】図２０で示すＲＡＭの動作モードを制御する
回路の概略図である。
【図２５】図４で示す過程で使われたデインタリーバの
概略ブロック図である。
【図２６】周期的冗長性データの発生器を示す図であ
る。
【図２７】図４で示された受信機のアナログデジタル変
換器への入力においてＶＳＢ周波数スペクトラムを示す
グラフ図である。
【図２８】図４で示された受信機によるチャネル獲得の
過程を示すフローチャート図である。
【図２９】図２８で示された過程の同期検出を示す詳細
フローチャート図である。
【図３０】図４の受信機内の自動利得制御回路を示すブ
ロック図である。
【図３１】図３０で示された自動利得制御回路の概略電
気回路図である。
【図３２】図３１で示された自動利得制御回路の１部の
詳細電気回路図である。
【図３３】図３０の自動利得制御回路の詳細ブロック図
である。
【図３４】図３０の自動利得制御回路のシグマデルタブ
ロックの概略電気回路図である。
【図３５】図３０の自動利得制御回路のロック探知器ブ
ロックの概略電気回路図である。
【図３６】図４で示された受信機の適応性等化器の要部
のブロック図である。
【図３７】図３６で示した有限インパルス応答フィルタ
ー要部の適応性等化器の一部の概略図である。
【図３８】図４で示された受信機の適応性等化器のブロ
ック図である。
【図３９】図３８で示された適応性等化器で採用された
デローテータの概略図である。
【図４０】全体的にデローテータを示すブロック図であ
る。
【図４１】図３９で示された位相トラッカーで使われた
ヒルベルトフィルターの詳細な図である。
【図４２】図３９でトラッカーによって示された位相の
他の部分の詳細な概略図である。
【図４３】図３９と図４１と図４２で示された適応性等
化器と位相トラッカーを制御する状態マシンのブロック
図である。
【図４４】図３８で示された適応性等化器の詳細な概略
図である。
【図４５】図３８で示された適応性等化器の独立の適応
動作のモードを示す図である。
【図４６】図３８で示された位相トラッカーの共同の適
応動作モードを示す図である。
【図４７】図３８で示された適応性等化器で使われたデ
スクランブラーのブロック図である。
【図４８】本発明の動作を理解するに助けになるデジタ
ルのフィルターの図である。
【図４９】最適化処理を示すデジタルのフィルターの図
である。
【図５０】本発明による整合フィルターの図である。
【図５１】図５０で示されたフィルターで偶数番号を付
けられたタップの一部の概略図である。
【図５２】図５０で示されたフィルターで奇数番号を付
けられたタップの一部の概略図である。
【図５３】本発明によるＤＣ除去回路の概略図である。
【図５４】本発明による受信機で使われた搬送波回復回
路のブロック図である。
【図５５】図５４で示された搬送波回復回路の概略図で
ある。
【図５６】代表的従来技術の離散時間フィルターの概略
図である。
【図５７】図５５で示された搬送波回復回路の一部の他
の実施例の概略図である。
【図５８】図５５で示された回路内のシグマデルタ変調
器を示す図である。
【図５９】本発明による受信機で使われるようなタイミ
ング回復回路のブロック図である。
【図６０】本発明によるタイミング回復回路の詳細な概
略電気回路図である。
【図６１】本発明による受信機で出力インタフェースの
一部の概略図である。
【符号の説明】 １０ 通信システム １２ データソース １４ ソースエンコーダ １６ チャネルエンコーダ １８ 伝送フィルター １９ 第３下方変換器 ２０ 変調器 ２１ バンドパスフィルター ２２ チャネル ２３ 受信機前部 ２４ 第１復調器 ２５、５４、５８ ローパスフィルター ２７ 第２復調器 ２８ 受信フィルター ２９ ハイパスフィルター ３０ チャネルデコーダー ３１ アンプステージ ３２ ソースデコーダー ３３ 電圧制御発振器 ３５ データシンク ３７、５５ デジタルアナログ変換器 ５０ デジタル受信機 ５１ ハイパスフィルター ５２ ラジオ周波数アンプ ５３ 無線周波数減衰器 ６０ アナログデジタル変換器 ６２ タイミング回復回路 ６３ フィルター ６４ 搬送波回復回路 ６６ 自動利得制御回路 ６７ ＤＣ除去装置ブロック ６９ デインタリーバ ７２ エラー訂正回路 ７６、７９、９８ インバータ ７７ 比較器 ８０、８１、８２、８３、８４、８５、８８、８９
スイッチ ８６、８７ コンデンサー ９０−９７ トランジスタ ９９ ＰＭＯＳトランジスタ １００ ＮＭＯＳトランジスタ ３００ ＲＡＭ ３０５ 列デコーダー ３１０ プリデコーダー ３１２ ビットライン ３１４ ノットビットライン ３１５ ストローブセンス ３１６ ストローブＤＲＩＶＥＷＬ ３１８ ワードライン ３２５ ＥＱＵＡＴＥストローブ ３５０ｂ ライン ３６０ 加算器ブロック ３６２ 滅算器 ３６８、４０６ マルチプレクサ ３７０ 論理回路 ３７８、３８０、３８２、３９４、３９６、４００、４
２０、４２２ ラッチ ３６４、３９８、４０２、４０４ レジスタ ４０８、バス ８２０ デスクランブラー ８２２ ４ビットシフトレジスタ ８２４ ランダム化シーケンス ８２６ シリアルパラレルシフトレジスタ １０６０ デジタルアナログ変換器 １０６２ 電圧制御結晶発振器 １０６４ ロック検出回路 １１０２、１１０４ 遅延フィードバックループ １１０６、１１０８ アンプ １１１０ 乗算器 １１１１、１２２６ 比例積分ループフィルター １１１２、１１１４ 選択的利得アンプ １１１６、１１１８ セレクター １１２０ 加算器 １１３４ シグマデルタ変調器 １１３８、１２０８ ローパスフィルター １０６２ 電圧制御結晶発振器 １２０４ アナログデジタル変換器 １２０６ デジタルアナログ変換器 １２１０ 電圧制御発振器 １２１２ 下方変換器、 １２１４ 周波数位相ロックループ（ＦＰＬＬ） １２１６ シグマデルタ変調器 １２２０ 無限インパルス応答フィルター １２２２ ＡＮＤゲート １２２４ 乗算器 １２５４ 加算器 １２６２ リミッタ １２６６ 遅延ユニット
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ // Ｈ０３Ｍ 13/22 Ｈ０３Ｍ 13/22 (72)発明者 チャールズ ディ． マックファーレーン イギリス国 グロスターシャー ジーエル 11 ４イーダブリュ ダースレイ ウッド ランドアベニュ ８ (72)発明者 リチャード ジェイ．ガンマック イギリス国 エイボン ビーエス２ ８ピ ーエヌ ブリストル セントジェイムズ グロースターストリート 22 (72)発明者 アンソニー マーク ジョーンズ イギリス国 エイボン ビーエス17 ５テ ィエフ ブリストル エイト テンプラー ロード 31 (72)発明者 ウィリアム ピー． ロビンズ イギリス国 グロスターシャー ジーエル 11 ５ピーイー カム スプリングヒル 19 (72)発明者 マーク バーンズ イギリス国 ウィルトシャー エスエヌ14 ６エルイー チペンハム マイケル キ ングトンストリート ザクローズ 16

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】第１ユニット及び第２ユニットを有する比
    較器を含むアナログデジタル変換装置において、 前記両ユニットのそれぞれは、 第１ノード及び第２ノードに接続されたコンデンサと、 入力電圧及び基準電圧のうちの選択された１つに前記第
    １ノードを接続する第１スイッチ手段と、 前記第２ノードに接続された入力と、及び出力を有する
    インバータと、 前記両ユニットのうちの他方のものの第２ノードに前記
    インバータの出力を接続する第２スイッチ手段と、 を備えることを特徴とするアナログデジタル変換装置。
  2. 【請求項２】第１ユニット及び第２ユニットを有する比
    較器において、 前記両ユニットのそれぞれは、 第１ノード及び第２ノードに接続されたコンデンサと、 入力電圧及び基準電圧のうちの選択された１つに前記第
    １ノードを接続する第１スイッチ手段と、 前記第２ノードに接続された入力と、及び出力を有する
    インバータと、 前記両ユニットのうちの他方のものの第２ノードに前記
    インバータの出力を接続する第２スイッチ手段と、 を含むことを特徴とする比較器。
  3. 【請求項３】 ２つの電圧を比較する方法において、２
    つの関連したユニットのそれぞれでは、 第１ノード及び第２ノードにコンデンサを接続するステ
    ップと、 前記第２ノードにインバータの入力を接続するステップ
    と、 第１の動作段階では、入力電圧及び基準電圧のうちの選
    択された１つに前記第１ノードを接続するステップと、 第２の動作段階では、前記入力電圧及び前記基準電圧の
    うちの前記選択された１つから前記第１ノードを接続解
    除し、且つ、前記入力電圧及び前記基準電圧のうちの他
    方に前記第１ノードを接続するステップと、 第３の動作段階では、前記入力電圧及び前記基準電圧の
    うちの前記他方から前記第１ノードを接続解除し、且
    つ、前記関連した両ユニットのうちの他方のものの第２
    ノードに前記インバータの出力を接続するステップと、 を含むことを特徴とする電圧比較方法。
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