KR100300539B1 - 신호처리시스템 - Google Patents

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데니스 피셸
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Abstract

샘플링 수신기용 CMOS 집적 신호 처리 처리는 타이밍 복구 회로를 포함하는데, 온-칩 수치 제어 발진기는 샘플링 레이트로 샘플을 수신하는 싱크 보간 장치를 제어하는 신호의 공칭 보오율과 초기에 동일한 주기 T로서 동작한다. 루프 필터는 싱크 보간 장치 및 수치 제어 발진기에 결합되어 있다. 본 장치는 다양한 심볼 레이트를 처리할 수 있다. 본 처리는 제2 온-칩 수치 제어 발진기를 갖는 반송파 복구용 회로, 샘플된 신호의 동상 성분과 직교 성분을 수신하는, 제2 수치 제어발진기와 응답하는 디지탈 디로테이션 회로를 포함한다. 적응형 위상 에러 추정 회로는 피드백 루프내에 결합되어 있다.

Description

신호 처리 시스템
제1도는 QAM과 QPSK 코딩 및 변조를 예시하는 블럭도.
제2도는 통신 시스템에서 변조 및 복조를 도시하는 블럭도.
제3도는 제2도에 도시된 튜너와 I,Q 복조기를 보다 상세히 도시한 블럭도.
제4도는 제2도에 도시된 변조기 회로 부분을 예시하는 도면.
제5도는 공지된 샘플들 사이에 위치한 보간 샘플을 도시하는 그래프.
제6도는 종래 기술을 따르는 수신기에서 반송파 복구 및 타이밍 복구 회로에 대한 블럭도.
제7도는 제6도에 도시된 반송파 복구 회로의 보다 상세한 블럭도.
제8도는 제6도에 도시된 타이밍 복구 회로의 보다 상세한 블럭도.
제9도는 가드너 알고리즘의 동작을 예시하는 도면.
제10도는 본 발명에 따른 반송파 복구 및 타이밍 복구 회로의 블럭도.
제11도는 제10도에서 도시된 타이밍 복구 회로를 예시하는 보다 상세한 블럭도.
제12도는 제11도에서 도시된 타이밍 복구 회로의 수치 제어 발진기를 개략적인 도면.
제13도는 제11도의 회로 동작을 예시하는 도면.
제14a도와 14b도는 제11도 내지 13도에 예시된 회로의 동작을 이해하는데 도움이 되는 다른 지연값을 가지는 싱크 펄스의 그래프.
제15a도,15b도 및 15c도는 싱크 보간법 동작을 나타내는 그래프.
제16도는 제10도에 도시된 회로의 싱크 보간 장치에서 사용되는 필터의 개략도.
제17도는 제10도의 회로에서 사용될 수 있는 선형 보간 장치의 개략도.
제18도는 제10도의 회로에서 사용되는 매치형 필터의 개략도.
제19도는 본 발명을 따르는 반송파 복구 회로의 블럭도.
제20도는 제19도에서 묘사된 반송파 복구 회로에서 사용되는 적응형 위상 추정 회로의 블럭도.
제21도는 제19도에서 예시된 회로에서 사용되는 호핑 합산기(adder)의 전기적인 개략도.
제22도는 본 발명의 다른 실시예를 따르는 반송파 복구 및 타이밍 복구 회로를 도시하는 블럭도.
제23도는 제22도에 도시된 회로에서 사용되는 힐버트 필터의 상세한 도면.
제24도는 좌표 회전 오차를 예시하는 도면.
제25도는 본 발명의 제2 실시예를 예시하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
20 : 변조기 21 : I,Q 복조기
22 : 통신 채널 37 : 디지탈-아날로그 변환기
41,43 : 승산기 44 : 반송파 복구 회로
50 : 디지탈 수신기 45,47,60 : 아날로그-디지탈 변환기
48,62 : 타이밍 복구 회로 54,68 : 매치형 필터
본 발명은 통신 채널에서 수신된 신호를 처리하는 시스템으로, 특히 텔레비젼 신호 전송에서 사용하기에 적합한 신호 복조용 통합 신호 처리 장치에 관한 것이다.
하나의 채널에서 달성 가능한 비트 레이트를 증가시킨 신호 처리 기술의 발달로, 고유 아날로그 신호의 부호화 전송이 오늘날 크게 실용화되고 있다. 동시에 새로운 데이타 압축 기술은 아날로그 정보를 만족스럽게 나타내는데 필요한 대역폭을 감소시키는 경향이 있다.
다양한 변조 기술이 디지탈 통신에서 사용되어 왔다. 예를 들어, 직교 진폭변조 (quadrature amplitude modulation;QAM)는 디지탈 무선 업자가 선호하는 비교적 복잡한 기술이다. 상기 방법은 두개의 개별 심볼 스트림을 포함하는데, 각 스트림은 두개의 반송파들 중 하나를 직교로 변조한다. 전송된 QAM 신호는 다음의 방정식으로 표현될 수 있다.
여기서, am은 전송된 심볼의 유한 순차,
g(t)은 실수 전송 필터,
T 는 심볼 주기이다.
본 기술 분야의 숙련된 당업자에게 있어서, 이것은 각각의 반송파 신호 cos(ωct) 및 Sin(ωct)에 의한 두개의 실수 베이스밴드 펄스 진폭 변조 (PAM) 신호의 변조와 동일한 것이다. 상기 방정식에서 첫번째 항은 "동상(in-phase)" 성분을 말하는 것이고, 두번째 항은 "직교(quadrature)" 성분을 말하는 것이다.
본 시스템은 64- 및 256-QAM 과 같은 멀티레벨 포멧의 5-7 bits/sec-Hz 사이에서 스펙트럼 효과를 일으킨다. 특히 QAM은 신호대 잡음율이 높은 응용에 유용하다. 그러나 이중 측대파 변조가 요구되는데, 이것은 단일 또는 잔류(vestigial)변조 구조상에서 동일한 심볼 레이트에 대하여 증가된 채널 대역폭을 필요로 한다. 게다가 교차-쌍(cross-coupled) 채널 이퀄라이저는 일반적으로 채널에 있는 선형 왜곡을 삭제할 필요가 있는데, 이것은 전체 시스템을 보다 복잡하게 만든다.
QAM의 변형은 직교 위상 시프트 키잉(QPSK; quadrature phase shift keying)인데, 여기서 상이한 위상과 일정한 진폭을 각각 가진 4개의 심볼로 구성되며 신호 좌표가 전송된다. 이러한 구조는 직교 성분의 합으로 수행되며 다음 방정식으로 나타낸다.
Am= bejθm
여기서 θm은 {0, π/2,π, 3π/2}중 어느 것이라도 될 수 있다. 직교 정보를 보존하기 위해서는 양쪽 측대파를 전송할 필요가 있다. QPSK 변조 구조는 ITU-T에의해 직접 디지탈 위성방송에 대한 국제 표준으로서 채택되었다. 유럽에서는 16-QAM과 64-QAM가 디지탈 유선 방송에 대한 디지탈 비디오 방송(DVB) 표준에 사용된다. QAM과 QPSK 양자는 MPEG 이동 레이어 패킷(transport layer packet)과 관련되어 제1도에 일반적으로 기술되어 있는 유사한 코딩 구조를 가지며, 여기서 QPSK와 QAM은 DVB-S(유럽 통신 표준 PrETS 300 421)와 DVB-C(유럽통신 표준 PrETS 300 429)표준에 의해 실행된다. MPEG는 본 기술에서 공지된 표준이며, 여기서 데이타는 각각 188 바이트를 내장하는 복수개의 패킷으로 그룹지어진다. 상기 개수는 또 다른 공지된 통신 표준인 비동기식 이송 형태(ATM) 전송과의 호환을 위해 선정되었다. 코딩 처리의 다양한 면이 각각의 DVB 표준에 명시되는데, 동기화를 위한 렌덤화 및 동기 역변환, 리드 솔로몬 인코딩(Reed Solomon encoding), 포니 인터리빙(Forney interleaving), DVB-S 경우의 컨벌루션 인코딩, 및 DVB-C 경우의 바이트 대 m-튜플 맵핑(byte to m-tuple mapping) 및 미분 맵핑(differintial mapping)등을 포함한다.
본 기술은 디지탈 기술을 사용하는 유선 및 직접 위성 텔레비젼과 같은 분야에서 비디오 및 오디오 데이타를 보다 효과적으로 전송하기 위한 것이다.
본 발명의 주 목적은 제한된 채널에서 데이타 통신을 위한 개선된 신호 처리 시스템을 제공하는 것이다.
본 발명의 다른 목적은 고 비트 레이트로 비디오 및 오디오 신호와 같은 데이타를 수신하고 디코딩하는 개선되고 경제적인 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 통신 시스템에서 변조기 주파수에 따라 복조 주파수의 로킹(locking)을 경제적이고 신뢰성 있게 제공하는 개선된 장치를 제공하는 것이다.
본 발명의 또 다른 목적은 통신 시스템에서 전송된 데이타의 레이트에 따라 데이타 샘플링 주파수를 경제적이고 신뢰성 있게 로킹하는 개선된 장치를 제공하는 것이다.
본 발명의 상기 목적 및 다른 목적은 샘플링 레이트로 샘플러 동작에 의해 샘플된 신호를 처리하기 위한 신호 처리 장치에 의해 달성된다. 본 장치는 샘플링 레이트로 동작하는 클럭(clock)과, 초기에 신호의 공칭 보오율(nominal baud rate)과 동일한 주기 T에서 동작하는 제1 수치 제어 발진기와, 샘플링 레이트로 샘플을 수신하는 보간 장치로서, 양호하게는 싱크 보간 장치(sinc interpolator), 및 싱크 보간장치와 결합된 루프 필터(1oop filter)로서 구성된다. 제1 수치 제어 발진기는 루프필터에 응답하여 다음 샘플들간의 보간 거리를 대표하는 출력 신호를 발생한다. 싱크 보간 장치는 보간 거리에 따라 수신된 샘플을 보간하여, 보간된 샘플들을 대표하는 출력 신호를 생성한다.
본 발명의 한 특징에서, 입력 신호가 변조되며, 본 장치는 부가로 I,Q 복조기를 포함한다. 제1 및 제2 아날로그-디지탈 변환기는 각각 복조기의 동상 출력부와 직교 출력부와 결합되어 있으며, 싱크 보간 장치는 동상 및 직교 신호를 수신한다.
본 발명의 또 다른 특징으로는 루프 필터가 보간된 샘플의 동상 성분을 인식하고 다음 방정식에 따라서 에러 신호가 계산되는데 여기서 I는 동상 성분이고, T는 심볼 주기이며, r은 교대 샘플들간의 간격이다.
본 발명의 또 다른 특징에 있어서는, 루프 필터가 보간된 샘플들의 동상 성분 및 직교 성분을 수신하며, 다음 방정식에 따라서 에러 신호가 계산되는데, 여기서 I는 동상 성분이고, Q는 직교 성분이고, T는 심볼 주기이고, r은 교대 샘플들간의 간격이다.
본 발명의 또 다른 특징에 있어서는, 제1 수치 제어 발진기, 싱크 보간 장치, 및 루프 필터는 집적 반도체 회로, 양호하게는 CMOS 회로를 포함한다.
본 장치는 싱크 보간 장치와 결합된 입력부와 루프 필터와 결합된 출력부를 갖는 매치형 필터를 포함한다. 양호하게는, 매치형 필터는 제곱근 누승 코사인 필터(square-root raised cosine filter)이다.
제1 수치 제어 발진기의 출력부는 상태 Ω가 심볼 주기의 경계를 초과할때마다 발생하는 제1 출력 신호로 구성되고, 싱크 보간 장치는 제1 출력 신호에 응답하여 출력을 발생시킨다. 제1 수치 제어 발진기의 출력은 다음 방정식에 따라서 △값의 대표값인 제2 출력 신호를 포함하는데, 여기서 시스템 클럭은 클럭 비율이고, 보오율은 공칭 보오율이고, Ω는 제1 수치 제어 발진기의 다수의 경과 동작 주기를 나타내는 상태이고, 싱크 보간 장치는 제2 출력신호를 수신할때 보간된 샘플을 방출한다.
본 발명의 한 특징에 따르면, 싱크 보간 장치는 샘플의 동상 성분을 수신하는 제1 싱크 보간 장치, 및 샘플의 직교 성분을 수신하는 제2 싱크 보간 장치로 구성된 단위장치이다. 양호하게는, 싱크 보간 장치는 계수 뱅크를 가지는 유한 임펄스 응답 필터로 구성된다.
본 발명의 또 다른 특징에 있어서, 계수 뱅크가 복수개의 뱅크로 구성되고, 싱크 보간 장치에는 복수개의 계수를 내장하는 어드레스가능 메모리가 제공된다.
본 발명의 또 다른 특징에 있어서, 필요한 싱크 보간점을 선행하고 후속하는 복수개의 싱크 보간을 수행하고, 부가로 본 장치가 복수개의 싱크 보간시 선형 보간을 수행하는 선형 보간 장치를 포함한다.
본 발명은 변조된 신호를 처리하는 회로를 제공하며, 제2 수치 제어 발진기를 포함하는 복조기를 제어하는 반도체 집적 반송파 복구 회로, 및 제2 수치 제어 발진기에 응답하여 샘플된 신호의 동상 성분과 직교 성분을 수신하는 디지탈 디로테이션(derotation) 회로로서 구성된다. 반송파 복구 회로는 또한 디로테이션 회로의 출력부와 결합된 위상 에러 추정 회로와, 위상 에러 추정 회로의 출력부와 결합된 루프 필터로서 구성되고, 여기서 제2 수치 제어 발진기는 루프 필터와 대응한다.
본 발명의 또 다른 특징은 상기 회로가 위상 에러를 적절히 추정하고 최소-평균-제곱 알고리즘을 수행한다. 이것은 디로테이트된 동상 값과 디로테이트된 직교값을 각각 수신하는 제1 및 제2 슬라이서와, 디로테이트된 동상 값과 슬라이스된 동상 값 사이, 및 디로테이트된 직교값과 슬라이스된 직교값 사이의 제1 및 제2 차이를 각각 결정하는 제1 및 제2 감산기와, 제1 및 제2 차이를 수신하여 위상 에러추정을 출력하는 앵귤레이터(angulator)로 구성된다.
양호하게는, 집적회로는 CMOS 회로이다.
본 발명은 변조된 신호를 변조 반송파 주파수로 처리하는 신호 처리 장치를 제공하는데, 이것은 복조기, 복조기의 출력에 대해 샘플링 레이트로 동작하는 샘플러, 및 변조 반송파 주파수에 따라서 복조기를 제어하는 반송파 복구 회로로 구성된다. 반송파 복구 회로는 제2 수치 제어 발진기, 위상 에러 추정 회로, 제2 수치 제어 발진기에 응답하여, 샘플된 신호의 동상 성분과 직교 성분을 수신하는 디지탈 디로테이션 회로, 및 디로테이션 회로의 출력부와 결합된 루프 필터로 구성되는데, 여기서 제2 수치 제어 발진기는 루프 필터에 응답한다. 샘플러와 반송파 복구 회로는 반도체 집적 회로, 양호하게는 CMOS 회로 내에 집적된다.
본 발명에 따른 반송파 복구 회로는 최소-평균-제곱 알고리즘에 따라서 위상 에러를 순응적으로 추정한다. 이것은 디로테이트된 동상 값과 디로테이트된 직교값을 각각 수신하는 제1 및 제2 슬라이서와, 디로테이트된 직교값과 슬라이스된 동상 값 사이 및 디로테이트된 직교값과 슬라이스된 직교값 사이의 제1 및 제2 차이를 각각 결정하는 제1 및 제2 감산기, 및 제1 및 제2 차이를 수신하고 위상 에러 추정을 출력하는 앵귤레이터로 구성된다.
본 발명은 샘플링 레이트로 동작하는 샘플러에 의해 표본추출되는 변조 신호를 처리하는 신호 처리 장치를 제공한다. 상기 신호는 공칭 보오율을 가진다. 상기 장치는 샘플링 레이트로 동작하는 클럭, 공칭 보오율과 초기에 동일한 주기 T로 동작하는 제1 수치 제어 발진기, 및 샘플링 레이트로 샘플을 수신하는 싱크 보간 장치로 구성된다. 싱크 보간 장치와 제1 수치 제어 발진기와 결합한 제1 루프 필터는 주기 T와 샘플된 신호의 전송 심볼 레이트 사이의 차이에 대응하는 출력을 가지며, 여기서 제1 수치 제어 발진기는 제1 루프 필터에 응답하여 다음 샘플들 사이의 보간거리를 대표하는 출력 신호를 발생하며, 싱크 보간 장치는 보간 거리에 따라서 수신된 샘플을 보간하여, 보간된 샘플들의 출력 신호 대표값을 생성한다. 반송파 복구 회로는 제2 수치 제어 발진기, 위상 에러 추정 회로, 제2 수치 제어 발진기에 응답하여 샘플된 신호의 동상 성분과 직교 성분을 수신하는 디지탈 디로테이션 회로, 및 디로테이션 회로의 출력부와 결합된 제2 수치 제어 발진기로 구성되는데, 여기서 제2 수치 제어 발진기는 제2 루프 필터에 응답한다. 제1 및 제2 수치 제어 발진기, 싱크 보간 장치, 제1 및 제2 루프 필터, 및 디지탈 디로테이션 회로는 반도체 집적회로 내에 집적된다.
본 발명의 한가지 형태에서 아날로그-디지탈 변환기 장치는 샘플링 레이트로 입력신호를 샘플하고 싱크 보간 장치에 결합된 출력부를 가진다. 아날로그-디지탈 변환기 장치는 반도체 집적 회로 내에 집적된다.
본 발명의 또 다른 특징에 있어서, 입력 신호는 변조되고, 본 장치는 부가로 I,Q 복조기, 및 복조기의 동상 출력부와 직교 출력부에 각각 결합된 제1 및 제2 아날로그-디지탈 변환기를 가지는 샘플러로 구성되며, 여기서 싱크 보간 장치는 샘플러의 동상 및 직교 출력을 수신한다.
디지탈 수신기(50)의 구성은 제2도 및 3도에 도시되어 있다. 비록 본 발명이 특정한 디지탈 수신기와 관련되어 설명되지만, 본기술의 당업자는 변조 주파수에 복조 주파수를 정확하게 로크시킬 필요가 있는 다양한 변조 및 복조 형태에도 적용되는 것을 알 수 있다. 이와 유사하게 여기 명시한 것은 디지탈 신호가 아날로그 신호로 정밀하게 동기 변환되어야 하는 많은 시스템에서 적용가능하다.
제2도는 디지탈 수신기(50)를 포함하는 통신 시스템의 블럭도를 예시한다. 변조기(20)는 통신 채널(22)를 통하여 신호를 변조하고 전송하며, 이것은 초기에 수신기 전단부(23)에 의해 수신되고, I,Q복조기(21)에 의해 복조된다. 복조된 신호는 아날로그-디지탈 변환기 ADC(60)에서 표본 추출된다. 타이밍 복구는 타이밍 복구회로(62)에서 수행된다. 반송파 복구는 반송파 복구 회로(64)에서 수행된다. 보통수신기는 자동 이득 제어(AGC) 회로(66)를 포함한다. 샘플된 데이타는 매치형 필터(68)를 통해 처리되고, 아래 기술한 바와 같이 그후 슬라이서(69) 및 에러 정정 회로(72)에 인가된다.
수신기 전단부(23)에서, 무선 주파수 증폭기(52)는 통신 채널(22)과 결합되어 있다. 상기 채널은 위성 다운링크, 또는 텔레비전 케이블과 같은 제한 채널이지만, 어떠한 통신 채널도 가능하다. 무선 주파수 증폭기(52)의 출력은 제1 복조기(24)에 의해 제1 중간 주파수로 복조된 후 대역 통과 필터(25)를 통과한다. 제1 복조기(24)는 공지된 형태이다. 상기 주파수는 디지탈-아날로그 변환기(DAC;37)를 통해 동작하는 마이크로프로세서 접속부(29)를 통해 프로그램된 전압 제어 발진기(33)에 의해 제어된다. 증폭기(31)에서 출력된 중간 주파수(IF) 신호출력은 내장된 복조기 부속장치(1,2)를 사용하여 I,Q 복조기(21;제2도)에서 복합 베이스밴드 대표값으로 복조되어, 저역 통과 필터(3,4)를 통과하여 출력신호 I 데이타와 Q 데이타를 생성하는데, 상기 데이타는 각각 동상 및 직교 성분이다. 상기 신호는 고속 아날로그-디지탈 변환기 장치(ADC;60)를 사용하여 디지탈 대표값으로 변환된다.
채널(22)로부터 수신된 신호는 제4도에 도시된 바와 같이 변조된다. 동상 성분 I 데이타와 직교 성분 Q 데이타로 구성된 펄스는 누승 근 코사인 필터(5,6)를 통해 각각 여파된 후 승산기(7,8)에서 반송파 주파수 ωc로 직교 반송파상에서 변조되어, 합산기(9)에서 합산된다. 보통, 통과대역근처의 신호가 소정의 신호(10)와 함께 전송된다. 전형적인 적용시에는, 형성된 펄스의 초과 대역폭은 나이키스트 최소값(Nyquist minimum)을 35퍼센트만큼 초과한다. 선택적으로, 변조기는 중간 주파수(IF) 단계(도시되지 않음)를 포함할 수 있다. 심볼 주기 T인 33ns 동안 나이키스트주파수는 대략 15MHz로서, 통과대역에서 약 30MHz 와 동일하다. 상기 신호에서, 3db 롤오프(rolloff)에서 40.5 MHz가 요구된다. 인접채널, 채널 왜곡, 및 노이즈는 수신기와 복조기 설계시 모두 고려되어야 한다. 복조기의 기타 상세한 것은 통신 채널에 따라 달라진다.
제2도를 참조하면, 고속 아날로그-디지탈 변환기(ADC;60)은 타이밍 복구 회로(62)에서 사용되는 출력을 제공하는데, 이것은 ADC(60)에 의한 정확한 샘플링을 보장한다. 고유 데이타를 성공적으로 복구하기 위해, 최소한 다음과 같은 목적을 수행하기 위해 수신기가 필요하다.
(a) 변조 주파수에 대한 복조 주파수의 로크
(b) 전송된 심볼 레이트에 대한 데이타 샘플링 주파수의 로크
(c) 최적의 신호 대 잡음을 위해 튜너의 이득을 조정
(d) 심볼간 간섭(ISI)을 최소화하기 위해 펄스 형태를 완료
(e) 채널외의 노이즈를 제거하기 위해 나이키스트 필터 동작을 수행
반송파 복구 회로(64)가 I,Q복조기(21)를 제어하여 올바른 주파수와 위상이 복구된다. AGC 회로(66)는 무선 주파수 증폭기(52)로 피드백된다. AGC회로(66)와 반송파 복구 회로(64)는 ADC(60)의 출력부에 결합되어 있다. ADC(60)에서 나온 주요 디지탈 데이타 스트림은 전송 필터(도시되지 않음)의 특성과 정확히 매치되는 매치형 필터(68)에 의해 여파된다. 슬라이서(69)는 필터 출력부(68)로부터 데이타를 추출하고, 가장 가까운 적법한 좌표점을 결정하고, 적당한 형태의 대표값을 에러 정정 회로(72)에 제공한다. 에러 정정에 대한 설명은 DVB 명세서에 명시되어 있고, 본 발명의 범주외이기 때문에 더 이상 거론되지 않을 것이다.
본 발명의 양호한 실시예를 보다 자세히 설명하기 전에, 본 발명이 제6도 내지 9도의 비교에 의해서 보다 잘 이해될 수 있는데, 상기 도면은 반송파 복구 및 타이밍 복구의 문제에 대하여 종래의 접근 방법을 예시하고 있다. 오프-칩 I,Q 직교 복조기(10)가 튜너에서 사용된다. 외부 전압 제어 발진기(42)는 복조기 클럭을 전송된 신호의 주파수와 위상으로 로크시키기 위해 반송파 복구 회로 블록(44)에 의해 제어된다. 전형적으로, 전압 제어 발진기(42)는 수 MHz 범위에 걸쳐 조정될 수 있다. 전송된 회로의 샘플링은 통상 정정 발진기인 외부 전압 제어 발진기(46)에 의해 전송된 심볼 레이트과 위상으로 로크된다. 발진기(46)는 타이밍 복구 회로(48)에 의해 제어되지만, 보통 수백 KHz의 범위로 한정되어 있다. 각각의 위성 트랜스폰더(transponders)와 케이블 텔레비전 시스템은 다른 심볼 레이트를 사용하기 때문에, 다양한 전송 장치를 수신하기 위해 복수개의 전압 제어 발진기(도시되지 않음)가 필요하거나, 특정 전송 시스템에 적용하기 위해 상기 장치가 제한될 수 있다. 복조된 데이타는 아날로그-디지탈 변환기(45,47)에서의 시스템 클럭 비율인 T/2로 샘플된다. 심볼 레이트가 30 Mbaud에서, 시스템 클럭은 60 MHz로 동작한다. 가드너 타이밍 복구 루프에서는 T/2 샘플링이 요구된다. 그러나 타이밍 복구 루프 외부의 다른 회로는 일반적으로 실행을 단순화하고 회로 영역을 줄이기 위해 T보다 느린 속도로 클럭된다. 매치형 필터(54,56)에서 여파된 후, I,Q 출력부(58,59)는 특정 분야에서 요구되는 것과 같이 슬라이서와 에러 정정 회로(도시되지 않음)로 전달된다.
매치형 필터(54,56)는 보통 DVB 사양에 맞도록 α=0.35의 초과 대역폭을 갖는 제곱-근 누승 코사인 매치형 필터와 같이 실행된다. 상기 필터는 기전송 문자로 신호를 복구하기 위해 입력신호를 전송하는데 사용했던 전송 필터(도시되지 않음)와 매치된다.
반송파 복구 회로(44)는 제7도에 참조 번호 61로 도시된 종래의 코스타스 루프(Costas Loop)으로서 실행될 수도 있다. 채널 변경후 위상을 가질 수 있기 전에 결정되어야 할 중요한 주파수 에러가 생길 것이다. 에러 신호(67)가 주파수 에러와 비례하는 형태의 주파수-로크-루프, 또는 주파수 스위핑 구조가 초기 주파수 에러를 결정하는데 사용될 수 있다.
타이밍 복구 회로(48)는 제8도에 보다 상세히 도시되어 있다. 종래의 가드너알고리즘(Gardner algorithm)이 사용되는데, 이것은 A/D 변환기(45,47)와 장치(55,57)에 의해 T/2로 샘플링 동안 타이밍 샘플 점을 얻는다. 짝수번의 샘플은 데이타 샘플로서 사용되고, 홀수번의 샘플은 제로 크로싱(zero crossings)과 상응한다. 다음 방정식에 따라서 에러가 계산되는데,
여기서,
I는 동상 출력이고,
Q는 직교 출력이고,
T는 심볼 주기이고,
r은 짝수번 샘플의 샘플 시간이다.
가드너 알고리즘은 1986년 5월 가드너 플로이드 엠(Gardner, floyd M.), IEEE Trans. Comms, COM-34의 423-9 페이지의 샘플된 수신기용 BPSK/QPSK 타이밍-에러 검출기에 보다 상세히 설명되어 있다. 정성적으로, 에러 신호는 샘플들 간의 중간점에 홀수번의 T/2 샘플을 로크시키고, 가까운 최적 샘플점에 짝수번의 샘플점을 로크시키기 위해 이동해야 하는 타이밍 샘플의 방향을 가리킨다. 데이타는 실제 시스템에서 랜덤화되기 때문에 적당한 수의 제로 크로싱이 있게 된다.
본 알고리즘에 따라, 감산기(38,39)에서 다음의 짝수번 샘플과 이전의 짝수번 샘플사이의 차이가 계산된다. 상기 차이는 상기 둘사이의 홀수번 샘플만큼 승산기(41,43)에서 승산된다. 샘플 점이 너무 빠른 경우가 제9도를 참고로 설명될 것이다. 하강 에지(70)의 경우 중간 홀수번 점(71)은 양수값을 가진다. 짝수번 점들(73,74)간의 차이는 음수인데, 왜냐하면 다음 점(73)이 이전 점(74)보다 제로선에 가깝기 때문이다. 따라서 생성값은 음수값이다. 상승 에지(80)에 있어서, 홀수 번 중간점(78)은 음수값을 가진다. 다음 짝수번 점들(82,84)간의 차이는 양수이다. 따라서 생성값은 음수값이다.
마지막 샘플링의 경우 가드너 알고리즘은 상승 에지와 하강 에지 모두 양수값을 만든다는 유사한 분석이 나타난다. 명세서의 간결성을 위해서 더이상 설명되지 않을 것이다.
에러값은 샘플 점이 어느 방향으로 이동할때 올바르게 정렬되는지를 나타낸다.
샘플 점이 올바르면, 노이즈와 심볼간 간섭(ISI)효과를 제외하면, 가드너 알고리즘에 의해 알려진 에러 값은 제로이다. 그러나 노이즈 효과는 제로 평균을 가진다.
처리후, 짝수번 샘플은 슬라이스되어 에러 정정 회로에 인가되는 복구된 데이타를 제공한다. 홀수번 샘플은 디로테이션 이전에 폐기된다. 물론 타이밍 복구회로를 적당하게 정정하여 홀수번 샘플을 슬라이스하고 짝수번 샘플을 폐기하는 것도 동일하게 가능하다. 유사하게, 다른 T로의 샘플링이 사용될 수 있다. 비록 제로 크로싱 점에서 홀수번 샘플로 로크되는 것이 데이타의 최적 샘플링 점을 찾을수 있는다고 보장하지는 않지만, 이런 구조는 실제로 잘 동작한다. 최대의 정정 가능성을 가진 점에 대해 보다 근접하게 로크시키는 대체 구조가 사용될 수 있지만, 일반적으로 이것은 실행하기 더욱 복잡하다.
타이밍 복구 회로(48)의 로직은 그외 샘플에서만 에러 추정이 발생되기 때문에 T로 동작한다. 그러나 시프트 레지스터(63,65,75,77;제8도)에서 다음 짝수번 위치로 전달하기 위해 짝수번 샘플에 대하여 두개의 T/2 사이클을 필요로 한다. 따라서 샘플은 T/2에서 클럭된다.
이제, 제10도를 참조하여 본 발명의 양호한 실시예가 설명될 것이다. 이것은 상술한 종래의 회로보다 이점을 가지는데, 반송파와 타이밍 루프가 디지탈 영역내에서 모두 실행되고, CMOS 칩상에 집적된다는 것이다. 그 결과, 외부 시스템 소자비용은 감소한다. 본 장치의 또 다른 이점은 복조기가 많은 다른 심볼 레이트로 동작할 수 있고, 또는 다양한 심볼 레이트 기술로 동작할 수 있다는 것이다. 상술한 바와 같이, 종래의 기술의 해결 방법은 심볼 레이트와 매치시키기 위해 다양한 정정 제어 발진기를 필요로 하였다.
종래의 오프-칩 I,Q 베이스밴드역 복조기(140)가 사용된다. 적당한 I,Q 구상 베이스밴드역 복조기는 GEC 플래쎄이(Plessey) SL1710 I,Q 복조기이다. 외부 샘플 타이밍 복구 루프는 로직을 클럭하는 고정 주파수 시스템 클럭(120)으로 교체된다. 최소한 데이타 나이키스트 주파수와 동일하여야 하거나, 그렇지 않으면 데이타 나이키스트 주파수가 충족된다는 것이 보장되어야 한다. 타이밍 복구 루프(125)의 제어하에 온-칩 (on-chip) 보간 장치(130)는 동기의 T/2 간격의 샘플 값을 발생시킨다. 각각의 시스템 클럭의 동작시 보간 장치(130)에 의해 하나 또는 제로 T/2 샘플이 발생된다. 샘플이 발생될 때, 후속적인 하드웨어 모듈이 "유효(valid)" 제어 스트로브(170)의 주장(assertion)에 의해 통지된다(제11도).
외부 전압 제어 발진기(46)를 포함하는 제6도에 도시된 외부 반송파 복구 루프 고정 주파수 외부 정정 발진기(145)로 교체되었다. 발진기(145)는 온-칩 디지탈 디로테이터(150)와 온-칩 반송파 복구 루프(155)와 함께 동작한다. 디로테이터(150)와 반송파 복구 루프(155) 모두는 T-간격 샘플과 함께 동작한다. I와 Q출력(152,154)은 DVB 사양에 따라 슬라이서와 에러 정정 회로에 인가된다.
[타이밍 복구]
본 발명에 따른 타이밍 복구 회로는 제11도 및 12도에 상세히 도시되어 있다. 직교 복조 데이타는 상술한 바와 같이 입력 데이타의 나이키스트 주파수와 최소한 동일하여야 하는 시스템 클럭 비율로 샘플된다. 제12도에 도시된 바와 같이, 온-칩 수치 제어 발진기(210)는 심볼 시간의 수를 보유한다. 수치 제어 발진기(210)의 상태 Ω는 다수의 경과 심볼 주기의 고정 점 카운트를 대표한다. 각각의 시스템 클럭이 동작하면, 상태 Ω는 제어 신호(262)를 사용하여 공칭으로부터 조절된, (공칭 보오율/시스템 클럭 비율)과 동일한 레지스터(260)내의 값만큼 증가한다. 레지스터(260)내의 값의 역수는 역수 발생기(240)에서 이루어진다. 역수는 승산기(241)에서 [(2Ω)MOD 1]/2만큼 승산되고, 포화 블록(242)에서 1 보다 작은 값으로 제한된다.
제11도와 13도를 참조하여, 일예가 제11도에 도시된 회로의 동작을 예시하기 위해 도시되었는데, 여기서 (공칭 보오율/ 시스템 클럭 비율)=0.4이다. 상태 Ω가 상향 화살표의 아래로 나타낸 T/2 표시를 통과할때마다, 수치 제어 발진기(210)는 신호(215), 및 다음과 같이 주어진 연속적인 샘플들간의 보간 거리를 나타내는 값 △(217)을 출력한다.
신호(215), 및 △(217)은 각각의 동상 및 직교 성분에 대한 각각의 싱크 보간 장치(221a,221b)를 구비하는 싱크 보간싱크 보간 장치(222)에 의해 수신된다. 보간 장치(222)는 그후 보간 거리에 근거하여 샘플 값을 발생한다. △는 0 이상 1 미만이지만, 고정된 점 번호로서 대표된다. 1 이상의 값은 1 약간 미만으로 포화된다. △는 종종 제어 신호가 양수일때 1보다 크다고 추정한다. 이러한 조건에서 상기 값은 1 바로 아래로 제한된다. 싱크 보간 장치(222)는 △이 각각 1 또는 0 이냐에 따라서 선행 또는 후행 샘플을 발생하도록 지시된다. 보간 장치가 담당하는 샘플 회수의 분포는 한 시스템 클럭 주기이다.
수치 제어 발진기(210)는 상술한 가드너 알고리즘에 근거하여 타이밍 루프내에서 동작한다. 뭘러(Muller) 및 뮐러 알고리즘과 같은 기타의 타이밍 복구 알고리즘도 사용될 수 있다. 제 2차 루프 필터(259)도 사용된다. 비례-집적(PI) 제어기(211)가 상기 회로에 포함된다. 필요한 감쇠 계수와 고유 주파수를 제공하도록 비례 및 적분 이득 상수가 선택된다. 양호하게는, 로크 시간을 최소화하고 주파수 취득을 확실히 하기 위해 초기 채널 취득을 위해 비교적 높은 고유 주파수가 사용된다. 따라서 루프 대역폭을 감소하기 위해 계수가 변경되어 노이즈 및 유동에 덜 민감하게 된다. 이러한 "기어 시프팅"(gear shifting) 동작은 전체 시스템 비트 에러율을 향상시킨다. 양호하게는 제곱-근 누승 코사인 매치형 필터인 매치형 필터(254,256)는 가드너 알고리즘이 ISI를 갖지 않는 데이타라고 가정하기 때문에 포함된다. 상기 필터는 T/2 샘플 데이타에 대해 설계된 하드-배선(hard-wired) 계수이기 때문에 보간 장치(222)앞에 놓일 수 없다. 상술한 바와 같이, 가드너 알고리즘은T/2 샘플을 사용하여 타이밍 샘플 점을 로크시킨다. 상기 루프는 양호하게는, 홀수샘플은 입력 데이타의 제로 크로싱 점에 있고, 짝수 샘플은 데이타 샘플로서 사용되도록 샘플점을 얻게 된다.
싱크 보간 장치(222)로의 시스템 클럭 비율 샘플의 제공과 보간 샘플의 출현사이에는 다음 방정식에 따라 지연이 발생한다.
지연 = D+kδ
여기서
δ=(시스템 클럭 주기/N)
N은 싱크 보간점의 개수
k = (정수) 보간 거리인 △N
D = 하드웨어에서 일정한 지연 암시
싱크 보간 장치(222)는 유한 임펄스 응답 필터에 근거하는데, 이것은 N 집합의 뱅크로부터 선택되는 계수를 가지고 시스템 클럭 비율로 클럭되며, 각각의 계수 집합은 다른 지연을 보간한다. 수치 제어 발진기(210)에서 출력된 보간 거리 출력은 △이 0에서 1로 변동할때, 어느 계수의 뱅크가 주어진 샘플을 발생하는데 사용되는지를 결정한다. 이것은 제5도를 참고로 식별될 수 있는데, 여기서 달걀형 표시는 보간 가능성을 나타낸다. 싱크 보간은 싱크 펄스를 사용하여, 나이키스트로 샘플된 신호가 복구될 수 있음을 보여주는 샘플링 이론에 근거하며, 이것은 주파수 도메인에서 저역 통과 필터링 동작을 수행하는 것과 동일하다. 상기 출력은 다음 방정식으로 주어진다.
제15a도 내지 15c도에서, 복구된 파형(580)이 선(582,584,586)으로 도시된 모든 성분들의 합이라는 것을 알 수 있다. 제15b도에 도시된 바와 같이, 각각의 샘플점에는 오직 하나의 비-제로 요소가 있다. 실행을 가능하게 하기 위해, 다시말해, 시스템을 인과관계로 만들기 위해, 싱크 펄스의 꼬리부는 정리되어야 한다. 이것은 무시 가능한 에러를 발생시킨다. 공지된 샘플들 간의 점에서 신호값을 보간하기 위해, 각각의 공지된 샘플에 의해 상기 점에서 만들어진 기여도(contribution)를 합산할 필요가 있다. 기여도는 샘플의 진폭과 싱크 펄스의 형태를 근거로 계산된다. FIR 필터(250;제16도)는 상기 기여도를 계산하고 합산하는데 사용된다. 필터(250)의 계수는 시스템 클럭 비율 싱크 펄스를 근거로 계산된다.
제16도에 도시된 바와 같이, 유한 임펄스 반응(FIR) 필터(250)는 복수개의 승산기(252)를 가지며, 각각은 소형 판독 전용 메모리(ROM;251)를 가진다. 승산기(252)는 병렬식으로 동작한다. 단지 도면의 명확함을 위해 최외측 승산기(252)에 대한 롬(251)만이 도시되었고, 각각의 승산기는 롬과 연계하여 동작한다는 것을 알수 있다. 여러 형태의 기억장치가 대체되어 사용될 수 있다. 예를 들면 어떤 적용분야에서는 마이크로프로세서(도시되지 않음)의 제어하에 수신기를 동작하는 것이 보다 좋으며 메모리 롬(251)은 프로그램가능한 값을 가지고, 램(RAM)으로서 실현될수도 있다. 샘플링 수신기용 마이크로프로세서 접속은 공지된 것이며, 다음에 설명되지는 않을 것이다. 각각의 지연 위상에 대한 계수는 롬(251)에 저장되고, 수치 제어발진기(210)에 의해 제공된 보간 거리에 따라서 로직(249)을 어드레싱하여 적합한 계수가 롬(251)에서 선택된다. 롬(251)에 대한 어드레싱 장치는 종래의 것이다. 필터(250)는 복수개의 탭된 위치(tapped position;258)를 가지는 시프팅 레지스터(257)를 포함한다.
롬(251)에 저장된 계수는 시스템 클럭 비율 싱크 펄스를 근거로 한다. 제로지연 계수는 제로를 중심으로 하는 싱크 펄스를 가지고, △=O일 때 최근 신호 도착을 모형화한다. 최대 지연 계수는 (N-1)/N 시스템 클럭 주기를 중심으로 하는 싱크 펄스와 상응하고 △ ＞ (N-1)/N 일때마다 사용된다.
누승 코사인 싱크 펄스 계수는 양호하게는, α=0.35에서 다음의 일반 식을 사용하여 만들어진다.
여기서,
이고,
c는 계수 (예를 들면 -2,-1,0,1,2)
n은 보간 거리 0....N-1이다.
6-탭, 8-위상 보간 장치에서 탭 값은 다음표와 같이 주어진다. 8열은 실행되지 않는다.
[표 1]
승산기(252)에 의해 발생된 데이타는 합산기(253)에 의해 합산되어 보간 데이타로서 출력된다.
싱크 보간 장치(222)의 동작은 제5도, 14a도, 14b도 및 15a도 내지 15c도를 참조하여 더욱 잘 식별할 수 있으며, 상기 도면에서는 두개의 예시적인 지연이 가해졌다. 예를 들어 보간 장치가 6-탭과 8 위상을 가진다고 가정된다. 실제로 탭 및 위상의 번호는 원하는 적용 및 해결에 따라 선택된다. 제14a도에서, 뱅크 0에 대한 계수가 도시되었다. 오직 중앙 탭 계수만이 비-제로이다. 따라서 출력 데이타는 오로지 관련 롬(도시되지 않음)에 기억된 값이 승산된 위치(255)에서 아날로그-디지탈 값의 크기를 근거로 한다. 제14b도에서 보다 긴 지연이 포함되었고, 뱅크 0-8의 뱅크 7이 도시된 계수를 가지고 선택되었다. 예를 들면 중앙 탭의 계수는 0.974값을 가진다. 보간은 수신된 데이타의 공지된 싱크 펄스 형태를 이용한다.
양호하게는 수치 제어 발진기, 싱크 보간 장치, 및 루프 필터는 CMOS 회로인, 집적 반도체 회로를 구비한다.
본 장치에서 보간의 정확도는 선형 보간 장치(267)를 예시하는 제17도에 도시된 바와 같이 선형 보간의 레벨을 합체하여 선택적으로 증가될 수 있다. 이것은 싱크 보간값에 대한 선형 보간을 시행한다. 제5도에 도시된 바와 같이, 필요한 보간 점(261)은 이전 및 다음 싱크 보간점(265,263)에 의해 각각 다루어진다. 점(262)의 값을 결정하는 선형 보간은 점(265,263)을 근거로 수행된다. 제17도에서
δ= (시스템 클럭 주기/N),
N 은 싱크 보간점들의 번호,
k = (정수) 보간 거리, △N,
D = 하드웨어에서 일정한 지연 암시,
f = (분수) 보간 거리, △N.
각각의 시스템 클럭 샘플은 싱크 보간 장치(266,268)에서 보간 점 k 및 k +1에 대하여 싱크 보간된다. 보간 결과는 승산기(269,264)내에서 각각 1-f 및 f가 승산되고, 그 결과는 합산기(270)에서 조합된다. 보간 샘플 값이 출력된다.
제11도 및 18도에 있어서, 매치형 필터(254,256)는 임펄스 반응 필터로서 실행되고, 보간 장치(222)가 발생한 정당한 신호, 스트로브(170)에 의해 가동한다. 일예의 필터(290)가 제18도에 도시되어 있다. 시프트 레지스터(280)의 동작은 정당한 신호(170)와 함께 가동한다. 하나의 출력 샘플이 각각의 정당한 입력 샘플에 대하여 발생한다. FIR 계수 cO…cn는 초과 대역폭이 α=0.35라고 가정할때 T/2 FIR 제곱-근 누승 코사인 필터에 대하여 계산된다. 정당한 스트로브 신호(170)의 사용은 실제로 필터 하드웨어내의 클럭킹이 시스템 클럭(120;제10도)의 그것보다 빠른 레이트로 클럭되지만, 시스템 클럭 T/2의 클럭킹을 에뮬레이트한다.
[반송파 복구]
반송파 복구 루프는 코스타스 알고리즘 위상 에러 추정 영역(315), 제 2차 루프 필터(320), 수치 제어 발진기(310) 및 디지탈 디로테이션 회로(317)을 도시하는 제19도와 20도를 참고로 먼저 설명된다. 상기 회로는 외부 변복조 체인에 있는 어떠한 주파수 에러와 위상 드리프트를 추정한다. 양호하게는 추가 순응 루프 회로(319)는 험 앤드 지터(hum and jitter)로 야기된 복조 위상 노이즈 에러를 적합하게 추정하기 위해 최소-평균-제곱(LMS)알고리즘에 따라 동작한다.
sinθ 와 cosθ는 디로테이션 회로(317)를 제어한다. 그들은 롬(도시되지 않음)에 저장된 룩-업 표(look-up table)을 사용하여 만들어진다. 삼각법 룩-업 표의 설계는 공지되어 있다.
디로테이터는 입력 데이타를 θ만큼 회전한다. 여기서 주어진 (I,Q)는 진폭(I2+ Q2)의 벡터를 나타내고, 독립변수 tan-1(I/Q)=ø이다. 따라서 I= sinø 와 Q=cosø이고, 디로테이트된 I= I'= sin(ø+θ) 와 Q'= cos(ø+θ)를 필요로 한다.
I'= sinøcosθ- cosøsinθ = I cosθ-Qsinθ; 이고
Q'= Qcosθ+Isinθ 이다.
이것은 디로테이션 회로(317)에 도시된 승산기와 합산기의 네트워크에서 실행된다. 코스타스 위상 에러 추정 영역(315)은 루프를 종료한다.
위상 추정 영역(315)과 함께 동작하는 디로테이터(317) 역시 위상 노이즈와 지터를 정정하는데 사용된다. 상기 지터는 위상 에러의 LMS 적응 추정에 의해 추정된다. 제20도를 참조하면, 분수 부분을 가진 고정 점 번호들로서 표시된 디로테이트된 I와 Q값들은 최근접한 적법한 좌표 값에 대하여 각각 슬라이서(332,334)에서 슬라이스된다. QPSK에 있어서 이것은 + 1 또는 - 1이 될 것이다. 디로테이트된 값과 슬라이스된 값 사이의 차이는 감산기(336,338)에서 얻어지고 에러를 형성한다. I와 Q 에러값은 각도 에러 추정 θ 에러로 변환된다. QPSK변조의 경우, θ에러는 아래 표 2에 따라, 앵귤레이터(331)에 저장된 스위칭 네트워크에서 얻어진다. 앵귤레이터(331)의 출력은 위상 지터나 험 에러 θ 추정의 적합된 LMS 추정이다. 본 출원과 함께 계류중이고 여기 참고로서 제공되는 제08/481,107호에 공개된 위상 에러 추정 회로 역시 다른 많은 위상 에러 추정 회로와 같이, 예를 들면 코스타스알고리즘을 구현한 회로와 같이 사용될 수 있다.
LMS 알고리즘과 그 사인 변형(sign variant)는 공지된 것이며, 여기서 부가로 설명하지 않는다. 예를 들면, 에드워드 에이.리(Edward A. Lee)와 데이비드 지. 메세르슈미트, 클루워(David G. Messerschmitt, Kluwer)가 공저한 아카데믹 출판사의 디지탈 통신, 제2 판의 제11장에 설명되어 있다.
적응형 알고리즘은 표준 LMS 알고리즘으로부터 약간씩 정정되었는데, θ 추정이 리크를 가져왔다는 것이다. 보통 리크는 제로이지만, 각각의 N번째 사이클에서 그것은 -(sign(θ 추정))이다. 이것은 θ 에러가 동작 한계를 넘는 것을 방지한다.
코스타스 루프는 축의 죄표점, 예를 들면 (1,0), (0,1), (-1,0), (0,-1) 들과 함께 로크시킨다. 따라서, 제24도에 도시된 바와 같이 주어진 예에서의 에러는 θ 에러 = sin-1(I 에러)로서 이것은 약 θ에러I 에러로서 추정될 수 있다. 유사하게 다른 좌표 점들에 있어서 θ에러는 아래 표에 도시된 바와 같이 + 또는 - I에러나 Q에러이다. θ에러의 기하학적 표현은 제24도에 도시되어 있다.
[표 2]
QAM 변조 구조에 대한 에러 계산은 더욱 복잡하다.
상기 설명한 타이밍 복구 제어 루프의 경우와 같이, 제 2차 루프(320)내의 비례 및 적분 이득 상수 PI 제어기(321)는 취득시간을 최소화하기 위해 광 대역폭 값으로 시작하여, 로크되면 시스템 비트 에러율이 최적화되도록 값들의 저 대역폭 루프 집합으로 이동한다. 선택된 값들은 특정의 적용 요건에 일치하게 신속하게 선택될 수 있다.
채널 변경후 위상이 얻어질 수 있기 전에 결정되어야 할 중요한 주파수 에러가 생길 수도 있다. 초기 주파수 에러를 얻을 수 있도록 주파수 스위핑 취득 구조나 주파수-로크-루프(예를 들면 주파수 에러에 비례하는 에러 신호가 있는 것)를 실행하는 것이 보다 양호하다. 로크가 이루어지는 회로가 제21도를 참고로 설명되는데, 이것은 주파수와 위상 로크 루프 회로(321)와 연계되어 있다. 비례 적분 루프(320)가 수신된 중간 주파수 신호의 주파수로 로크되지 않으면, 제21도의 회로는 수치 제어 발진기(310)가 후속 신호의 반송파를 탐색하기 위해 불연속 간격으로 주파수에서 다른 주파수로의 "흡(hop)"을 허용한다. 제21도에 참조 번호(458)로 도시된 PI제어기(321)의 출력의 고차 비트는 상태 기계장치(461)에서 얻어진, 흡 입력(450)과 함께 결합되어, 호핑 합산기(414)에 가해진다. 합산기(414)는 수치 제어 발진기(310)가 인식한 주파수 오프셋 신호(452)를 출력한다.
[제2 실시예]
복조시 동상 및 직교 성분 모두를 발생하지 않는 기술분야에서 많은 형태의 변조가 공지되어 있다. 예를 들면, 퇴화 측대파(VSB) 변조는 대역폭을 보존하기 위해, 펄스 베이스밴드 신호를 변조하고 진폭 변조(AN4) 신호의 중복 측대파를 진압하는 진폭에 의해 이루어진다. 보통 낮은 측대파는 진압된다. VSB의 디지탈 형태에서, 디지탈 펄스 진폭 변조(PAM) 신호가 사용된다. 제22도를 참고로 여기 설명된 본 발명의 다른 실시예는 VSB신호의 수신은 물론, 많은 다른 변조 구조에서도 적합하다. 제1 실시예와 같이, 아날로그-디지탈 변환기(560)의 출력이 싱크 보간 장치(522)에 인가되며, 바로 출력 필터(552), 및 타이밍 복구 회로(525)로 인가된다. 상기 요소들이 상세한 설명은 제1 실시예와 동일하므로, 여기서 반복할 필요가 없다. 디로테이션 회로(550), 및 반송파 복구 회로(555)는 제1 실시예와 동일한 구조를 가진다. 그러나 디로테이트 회로(550)는 구상 입력을 필요로 하는데, 상기 입력은 아날로그-디지탈 변환기(560)가 출력한 샘플된 복조 신호에서 부족할때, 반드시 발생되어야 한다. 오직 동상 성분에서 가드너 알고리즘에 일치하는 타이밍 복구 회로(525)를 동작하는 것이 가능하며, 위에 주어진 에러 신호의 경우는 다음과 같다.
여기서,
I는 동상 출력이고,
T는 심볼 주기이고,
r은 짝수번 샘플의 샘플 시간이다.
Q 입력은 제23도에 도시된 바와 같이 힐버트 필터에 의해 전개된다. 힐버트필터는 임펄수 반응과 다음과 같은 이동 함수를 가진다.
힐버트 필터는 11개의 탭 FIR 필터인데, 이것은 FIR필터(290)과 동일한 방식으로 실행된다. (제18도) 상기 필터는 필터의 길이에 따라서, 연속적으로 동작하는 복수개의 셀로서 조직된다. 하나의 셀(782)이 제23도에 예시되어 있으며, 다른 셀도구조적으로 동일하다는 것을 알 수 있다. 하드웨어 규모를 줄이기 위해, 데이타 시프트 레지스터(783)내의 탭과 계수들 가운데서 승산기(786)가 공유된다.
본 셀(782)의 승산기-누산기(705)가 설명될 것이다. 데이타 시프트 레지스터(783)는 레지스터(711,712,713 및 714)로 이루어지고, 본 예에서는 133ns인 T에서 클럭된다. 시프트 레지스터(710-713)에서 나온 출력은 따라서 오직 133ns마다 변경된다. 상기 셀(782)은 전체 4개의 승산기에 대하여 하나의 승산기와 각각의 레지스터(710-713)를 연계하여 실행될 수 있다. 그러나 승산기(786)가 오직 33ns내에서 동작할 수 있기 때문에, T/4셀은 4개의 데이타 레지스터(711-714)사이에서 스위치(710)에 의해 전환되는 하나의 승산기(786)를 가지도록 설계되었다. 4개의 계수 레지스터(720-723)가 승산기(786)를 공급하기 위해 제공된다. 물론 계수 레지스터(720-723) 역시 제23도에 도시된 스위치(724)에 의해 지시된 대로 전환되어야 할 필요가 있다. 필터 구조는 셀 출력이 다음 방정식에 따라서 형성될 필요가 있다.
여기서
CCout은 셀 출력이고,
Dn은 n번째 데이타 시프트 레지스터의 내용이고,
Cn은 n번째 계수 레지스터의 내용이다.
CCout은 합산기(726)를 사용하여 축적된다. 각 장치(705)의 개별적인 출력 CCout는 보유되어, 합산기 트리(727)에서 합산된다. 승산기가 각 셀의 가장 큰 영역을 요구하기 때문에, 많은 양의 칩 영역이 보유되었다.
[제3 실시예]
제25도를 참조하여, 본 발명의 제3 실시예가 본 명세서에서 설명된다. 상기 구조는 제1실시예와 유사하다. 그러나, 제1 실시예와 관련하여 설명된 제10도에서, 디로테이터(150)가 매치형 필터(254,256) 다음에 놓여있음을 알 수 있을 것이다. 상기 배열은 T에서 클럭될 수 있는 디로테이터에서 비교적 저렴한 하드웨어를 이용한다는 장점을 가진다. 그러나 매치형 필터(254,256)에 인가된 신호는 좌표 회전과 주파수 에러에 의하여 영향을 받으며, 따라서 여파된 출력은 완전히 소스 펄스(soursepulse)를 복구하지 못한다. 제25도에서 디로테이터(652)는 보간 장치(622)와 매치형필터(754,756)의 중간에 놓인다. 디로테이터(652)는 이제 T/2에서 클럭되어야 하지만, 매치형 필터(754,756)에 의해 생성된 신호는 보다 정확히 복구된 신호이다.
본 발명이 여기 공개된 구조를 참고로 설명되었지만, 여기 설명된 것에 국한되지 않으며, 본 출원은 다음 특허 청구범위의 범위내에서 어떠한 정정과 변경도 포함하고 있다.

Claims (60)

  1. (2회 정정) 일정한 샘플링 레이트로 동작하는 샘플러에 의해 샘플링되며, 일정한 수신 심볼 레이트에 대응하는 주기를 갖는 신호를 처리하기 위한 신호 처리 장치에 있어서, 상기 샘플링 레이트로 동작하는 클럭; 주기 T로 동작하는 수치 제어 발진기; 상기 샘플링 레이트로 샘플을 수신하는 보간 장치;및 상기 보간 장치 및 상기 수치 제어 발진기에 결합되어 있으며, 상기 주기 T와 상기 샘플된 신호의 상기 수신 심볼 레이트에 대응하는 상기 주기 사이의 차에 응답하는 출력을 갖는 루프 필터를 포함하며, 상기 수치 제어 발진기는 상기 루프 필터의 상기 출력에 응답하여 연속되는 샘플들간의 보간 거리를 나타내는 제1 출력 신호를 발생하며, 상기 보간 장치는 상기 수신된 샘플을 상기 보간 거리에 따라 보간하여 상기 보간된 샘플을 나타내는 출력 신호를 생성하고, 상기 수치 제어 발진기는 상태 Ω가 상기 심볼 주기의 경계를 초과할때마다 상기 제1 출력 신호를 발생하며, 상기 보간 장치는 상기 제1 출력 신호에 응답하여 보간된 샘플을 나타내는 상기 출력 신호를 발생하며, 여기서 Ω는 상기 수치 제어 발진기의 다수의 경과 동작 주기를 나타내는 상태인 것을 특징으로하는 신호 처리 장치.
  2. (2회 정정) 제1항에 있어서, 입력 신호가 변조되며, 상기 보간 장치는 싱크(sinc) 보간 장치이며, I, Q 복조기; 및 상기 복조기의 동상 출력 및 직교 출력에 각각 결합된 제1 및 제2 아날로그/디지탈 변환기를 포함하는 샘플러를 더 포함하며, 상기 싱크 보간 장치는 상기 샘플러의 동상 및 직교 출력을 수신하는 것을 특징으로 하는 신호 처리 장치.
  3. (2회 정정) 제1항에 있어서, 상기 루프 필터는 상기 보간된 샘플들의 동상 성분을 수신하며 다음의 방정식에 따라 에러 신호가 계산되는데,
    여기서, I는 동상 성분이고, T는 심볼 주기이며, r은 다른 샘플들간의 간격인 것을 특징으로 하는 신호 처리 장치.
  4. (2회 정정) 제1항에 있어서, 상기 루프 필터는 상기 보간된 샘플들의 동상 성분 및 직교 성분을 수신하며 다음의 방정식에 따라 에러 신호가 계산되는데,
    여기서, I는 동상 성분이고, Q는 직교 성분이며, T는 심볼 주기이며, r은 다른 샘플들간의 간격인 것을 특징으로 하는 신호 처리 장치.
  5. (신설) 제1항에 있어서, 상기 보간 장치는 싱크 보간 장치이며, 상기 수치 제어 발진기, 상기 싱크 보간 장치 및 상기 루프 필터는 집적형 반도체 회로를 포함하는 것을 특징으로 하는 신호 처리 장치.
  6. (신설) 제5항에 있어서, 상기 집적형 반도체 회로는 CMOS 회로인 것을 특징으로 하는 신호 처리 장치.
  7. (신설) 제1항에 있어서, 상기 보간 장치에 결합된 입력 및 상기 루프 필터에 결합된 출력을 구비한 매치형 필터를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  8. (신설) 제7항에 있어서, 상기 매치형 필터는 제곱근 누승 코사인 필터(square-root raised cosine filter)인 것을 특징으로 하는 신호 처리 장치.
  9. (신설) 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 수치 제어 발진기의 상기 제1 출력 신호는 다음 방정식에 따라 Δ값을 나타내는 제2 출력 신호를 더 포함하며,
    여기서,시스템 클럭은 상기 클럭 레이트이며, 보오율은 공칭 보오율이며, Ω는 상기 수치 제어 발진기의 다수의 경과 동작 주기를 나타내는 상태이며, 상기 보간 장치는 상기 제2 출력 신호를 수신시 보간된 샘플을 방출하는 것을 특징으로 하는 신호 처리 장치.
  10. (신설) 제1항 내지 제7항 중 어느 한 항에 있어서, 싱크 보간 장치의 입력에 결합되어 있으며 상기 샘플링 레이트로 신호를 샘플하는 아날로그/디지탈 변환기를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  11. (신설) 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 보간 장치는 상기 샘플의 동상 성분을 수신하는 제1 싱크 보간 장치; 및 상기 샘플의 직교 성분을 수신하는 제2 싱크 보간 장치를 포함하는 것을 특징으로 하는 신호 처리 장치.
  12. (신설) 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 보간 장치는 계수들의 뱅크를 갖는 유한 임펄스 응답 필터를 포함하는 것을 특징으로 하는 신호 처리 장치.
  13. (신설) 제12항에 있어서, 상기 계수들의 뱅크는 복수의 뱅크를 포함하며 상기 싱크 보간 장치는 복수의 계수들을 포함하는 어드레스가능 메모리를 포함하는 것을 특징으로 하는 신호 처리 장치.
  14. (신설) 제1항 내지 제7항 중 어느 한 항에 있어서, 상기 보간 장치는 싱크 보간 장치이며, 필요한 싱크 보간 점의 이전 및 이후에서 복수의 싱크 보간을 수행하며, 상기 복수의 싱크 보간에 대해 선형 보간을 수행하는 선형 보간 장치를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  15. (신설) 제1항 내지 제8항 중 어느 한 항에 있어서, 상기 주기 T는 상기 샘플링 레이트로 분할된 공칭 보오율과 초기에 동일한 것을 특징으로 하는 신호 처리장치.
  16. (신설) 일정한 수신 심볼 레이트에 대응하는 주기를 갖는 입력 신호를 처리 하기 위한 신호 처리 장치에 있어서, 상기 샘플링 레이트로 동작하는 클럭; 주기 T로 동작하는 수치 제어 발진기; 상기 샘플링 레이트로 샘플을 수신하는 싱크 보간 장치-상기 보간 장치는 계수들의 뱅크에 따라 동작가능한 유한 임펄스 응답 필터 및 상기 계수들이 기억되어 있는 어드레스가능 메모리를 포함함-; 상기 싱크 보간 장치 및 상기 수치 제어 발진기에 결합되어 있으며, 상기 주기 T와 상기 샘플된 신호의 상기 수신 심볼 레이트에 대응하는 상기 주기 사이의 차에 응답하는 출력을 갖는 루프 필터; 상기 신호의 동상 성분 및 직교 성분에 각각 결합된 제1 및 제2 아날로그/디지탈 변환기를 포함하는 샘플러를 포함하며, 여기서 상기 싱크 보간 장치 및 상기 루프 필터는 상기 샘플러의 동상 및 직교 출력을 수신하며; 상기 수치 제어 발진기는 상기 루프 필터에 응답하여 연속되는 샘플들간의 보간 거리를 나타내는 출력 신호를 발생하며, 상기 보간 장치는 상기 수신된 샘플을 상기 보간 거리에 따라 보간하여, 상기 보간된 샘플을 나타내는 출력 신호를 생성하고, 상기 수치 제어 발진기, 상기 싱크 보간 장치 및 상기 루프 필터는 집적형 반도체 회로를 포함하며, 상기 수치 제어 발진기의 상기 출력은 상태 Ω가 상기 심볼 주기의 경계를 초과할때마다 발생되는 제1 출력 신호를 포함하며, 상기 보간 장치는 상기 제1 출력 신호에 응답하여 보간된 샘플을 나타내는 상기 출력 신호를 발생하며, 여기서 Ω는 상기 수치 제어 발진기의 다수의 경과 동작 주기를 나타내는 상태인 것을 특징으로 하는 신호 처리 장치.
  17. (신설) 제16항에 있어서, 상기 집적형 반도체 회로는 CMOS 회로인 것을 특징으로 하는 신호 처리 장치.
  18. (신설) 제16항에 있어서, 상기 보간 장치에 결합된 입력 및 상기 루프 필터에 결합된 출력을 구비한 매치형 필터를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  19. (신설) 제18항에 있어서, 상기 매치형 필터는 제곱근 누승 코사인 필터인 것을 특징으로 하는 신호 처리 장치.
  20. (신설) 제16항에 있어서, 상기 수치 제어 발진기의 상기 제1 출력 신호는 다음 방정식에 따라 Δ값을 나타내는 제2 출력 신호를 더 포함하며,
    여기서, 시스템 클럭은 상기 클럭 레이트이며, 보오율은 공칭 보오율이며, Ω는 상기 수치 제어 발진기의 다수의 경과 동작 주기를 나타내는 상태이며, 상기 보간 장치는 상기 제2 출력 신호를 수신시 보간된 샘플을 방출하는 것을 특징으로 하는 신호 처리 장치.
  21. (신설) 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 싱크 보간 장치는 상기 샘플의 동상 성분을 수신하는 제1 싱크 보간 장치; 및 상기 샘플의 직교 성분을 수신하는 제2 싱크 보간 장치를 포함하는 것을 특징으로 하는 신호 처리 장치.
  22. (신설) 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 싱크 보간 장치는 필요한 싱크 보간 점의 이전 및 이후에서 복수의 싱크 보간을 수행하며, 상기 복수의 싱크 보간에 대해 선형 보간을 수행하는 선형 보간 장치를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  23. (신설) 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 샘플러는 상기 집적 회로 내에 집적되는 것을 특징으로 하는 신호 처리 장치.
  24. (신설) 제16항 내지 제19항 중 어느 한 항에 있어서, 상기 주기 T는 상기샘플링 레이트로 분할된 공칭 보오율과 초기에 동일한 것을 특징으로 하는 신호 처리 장치.
  25. (신설) 일정한 샘플링 레이트로 동작하는 샘플러에 의해 샘플링되며, 일정한 수신 심볼 레이트에 대응하는 주기를 갖는 신호를 처리하기 위한 신호 처리 장치에 있어서, 상기 샘플링 레이트로 동작하는 클럭; 주기 T로 동작하는 수치 제어 발진기; 상기 샘플링 레이트로 샘플을 수신하는 보간 장치; 및 상기 보간 장치 및 상기 수치 제어 발진기에 결합되어 있으며, 상기 주기 T와 상기 샘플된 신호의 상기 수신 심볼 레이트에 대응하는 상기 주기 사이의 차에 응답하는 출력을 갖는 루프 필터를 포함하고, 상기 루프 필터는 상기 보간 샘플의 동상성분을 수신하며, 다음의 방정식에 따라 에러 신호가 계산되고,
    여기서, I는 동상 성분이고, T는 심볼 주기이며, r은 다른 샘플들간의 간격이며, 상기 수치 제어 발진기는 상기 루프 필터의 상기 출력에 응답하여 연속되는 샘플들간의 보간 거리를 나타내는 출력 신호를 발생하며, 상기 보간 장치는 상기 수신된 샘플을 상기 보간 거리에 따라 보간하여, 상기 보간된 샘플을 나타내는 출력 신호를 생성하는 것을 특징으로 하는 신호 처리 장치.
  26. (신설) 일정한 샘플링 레이트로 동작하는 샘플러에 의해 샘플링되며, 일정한 수신 심볼 레이트에 대응하는 주기를 갖는 신호를 처리하기 위한 신호 처리 장치에 있어서, 상기 샘플링 레이트로 동작하는 클럭; 주기 T로 동작하는 수치 제어 발진기; 상기 샘플링 레이트로 샘플을 수신하는 보간 장치; 및 상기 보간 장치 및 상기 수치 제어 발진기에 결합되어 있으며, 상기 주기 T와 상기 샘플된 신호의 상기 수신 심볼 레이트에 대응하는 상기 주기 사이의 차에 응답하는 출력을 갖는 루프 필터를 포함하며, 상기 수치 제어 발진기는 상기 루프 필터의 상기 출력에 응답하여 연속되는 샘플들간의 보간 거리를 나타내는 출력 신호를 발생하며, 상기 보간 장치는 상기 수신된 샘플을 상기 보간 거리에 따라 보간하여 상기 보간된 샘플을 나타내는 출력신호를 생성하고, 상기 루프 필터는 상기 보간된 샘플의 동상성분 및 직교 성분을 수신하며 다음의 방정식에 따라 에러 신호가 계산되는데,
    여기서, I는 동상 성분이고, Q는 직교 성분이며, T는 심볼 주기이며, r은 다른 샘플들간의 간격인 것을 특징으로 하는 신호 처리 장치.
  27. (신설) 일정한 샘플링 레이트로 동작하는 샘플러에 의해 샘플링되며, 일정한 수신 심볼 레이트에 대응하는 주기를 갖는 신호를 처리하기 위한 신호 처리 장치에 있어서, 상기 샘플링 레이트로 동작하는 클럭; 주기 T로 동작하는 수치 제어 발진기; 상기 샘플링 레이트로 샘플을 수신하는 보간 장치-상기 보간 장치는 싱크 보간 장치이며, 필요한 싱크 보간 점의 이전 및 이후에서 복수의 싱크 보간을 수행함-; 상기 복수의 싱크 보간에 대해 선형 보간을 수행하는 선형 보간 장치; 및 상기 보간 장치 및 상기 수치 제어 발진기에 결합되어 있으며, 상기 주기 T와 상기 샘플된 신호의 상기 수신 심볼 레이트에 대응하는 상기 주기 사이의 차에 응답하는 출력을 갖는 루프 필터를 포함하며, 상기 수치 제어 발진기는 상기 루프 필터의 상기 출력에 응답하여 연속되는 샘플들간의 보간 거리를 나타내는 출력 신호를 발생하며, 상기 보간 장치는 상기 수신된 샘플을 상기 보간 거리에 따라 보간하여 상기 보간된 샘플을 나타내는 출력 신호를 생성하는 것을 특징으로 하는 신호 처리 장치.
  28. (신설) 제25항에 있어서, 상기 보간 장치는 싱크 보간 장치이며, 상기 수치 제어 발진기, 상기 싱크 보간 장치 및 상기 루프 필터는 집적형 반도체 회로를 포함하는 것을 특징으로 하는 신호 처리 장치.
  29. (신설) 제25항에 있어서, 상기 보간 장치에 결합된 입력 및 상기 루프 필터에 결합된 출력을 구비한 매치형 필터를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  30. (신설) 제25항에 있어서, 상기 매치형 필터는 제곱근 누승 코사인 필터인 것을 특징으로 하는 신호 처리 장치.
  31. (신설) 제26항에 있어서, 상기 보간 장치는 싱크 보간 장치이며, 상기 수치 제어 발진기, 상기 싱크 보간 장치 및 상기 루프 필터는 집적형 반도체 회로를 포함하는 것을 특징으로 하는 신호 처리 장치.
  32. (신설) 제26항에 있어서, 상기 보간 장치에 결합된 입력 및 상기 루프 필터에 결합된 출력을 구비한 매치형 필터를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  33. (신설) 제26항에 있어서, 상기 매치형 필터는 제곱근 누승 코사인 필터인 것을 특징으로 하는 신호 처리 장치.
  34. (신설) 제27항에 있어서, 상기 보간 장치는 싱크 보간 장치이며, 상기 수치 제어 발진기, 상기 싱크 보간 장치 및 상기 루프 필터는 집적형 반도체 회로를 포함하는 것을 특징으로 하는 신호 처리 장치.
  35. (신설) 제27항에 있어서, 상기 보간 장치에 결합된 입력 및 상기 루프 필터에 결합된 출력을 구비한 매치형 필터를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  36. (신설) 제27항에 있어서, 상기 매치형 필터는 제곱근 누승 코사인 필터인 것을 특징으로 하는 신호 처리 장치.
  37. (신설) 일정한 수신 심볼 레이트에 대응하는 주기를 갖는 입력 신호를 처리하기 위한 신호 처리 장치에 있어서, 상기 샘플링 레이트로 동작하는 클럭; 주기 T로 동작하는 수치 제어 발진기; 상기 샘플링 레이트로 샘플을 수신하는 싱크 보간 장치-상기 보간 장치는 계수들의 뱅크에 따라 동작가능한 유한 임펄스 응답 필터 및 상기 계수들이 기억되어 있는 어드레스가능 메모리를 포함하며, 상기 싱크 보간 장치는 필요한 싱크 보간 점의 이전 및 이후에서 복수의 싱크 보간을 수행함-; 상기 복수의 싱크 보간에 대해 선형 보간을 수행하는 선형 보간 장치; 상기 싱크 보간 장치 및 상기 수치 제어 발진기에 결합되어 있으며, 상기 주기 T와 상기 샘플된 신호의 상기 수신 심볼 레이트에 대응하는 상기 주기 사이의 차에 응답하는 출력을 갖는 루프 필터; 및 상기 신호의 동상 성분 및 직교 성분에 각각 결합된 제1 및 제2 아날로그/디지탈 변환기를 포함하는 샘플러-상기 샘플러의 동상 및 직교 출력을 상기 싱크 보간 장치 및 상기 루프 필터가 수신함-를 포함하며, 상기 수치 제어 발진기는 상기 루프 필터에 응답하여 연속되는 샘플들간의 보간 거리를 나타내는 출력 신호를 발생하며, 상기 보간 장치는 상기 수신된 샘플을 상기 보간 거리에 따라 보간하여 상기 보간된 샘플을 나타내는 출력 신호를 생성하고, 상기 수치 제어 발진기, 상기 싱크 보간 장치 및 상기 루프 필터는 집적형 반도체 회로를 포함하는 것을 특징으로 하는 신호 처리 장치.
  38. (신설) 복조기를 제어하도록 동작하는 반도체 집적형 반송파 복구 회로를 포함하는 변조 신호 처리 회로에 있어서, 수치 제어 발진기; 상기 수치 제어 발진기에 응답하여, 샘플된 신호의 동상 성분 및 직교 성분을 수신하는 디지탈 디로테이션 회로(digital derotation circuit); 상기 디로테이션 회로의 출력에 결합되어 있으며 최소 평균 제곱(least meansquare) 알고리즘을 수행하는 적응형 위상 에러 추정 회로-상기 적응형 위상 에러추정 회로는 디로테이트된 동상 값 및 디로테이트된 직교 값을 수신하는 제1 및 제2 슬라이서; 상기 디로테이트된 동상 값과 상기 슬라이스된 동상 값 사이 및 상기 디로데이트된 직교 값과 상기 슬라이스된 직교 값 사이의 제1 및 제2 차분을 각각 결정하기 위한 제1 및 제2 감산기; 및 상기 제1 및 제2 차분을 수신하고 위상 에러 추정을 출력하는 앵귤레이터(angulator)를 포함함-; 및 상기 적응형 위상 에러 추정 회로의 출력에 결합된 루프 필터를 포함하며, 상기 수치 제어 발진기는 상기 루프 필터에 응답하는 것을 특징으로 하는 변조 신호 처리 회로.
  39. (신설) 제38항에 있어서, 상기 집적 회로는 CMOS 회로인 것을 특징으로 하는 변조 신호 처리 장치.
  40. (신설) 변조 반송파 주파수를 갖는 변조 신호를 처리하기 위한 신호 처리장치에 있어서, 복조기; 상기 복조기의 출력에 대해 샘플링 레이트로 동작하는 샘플러; 및 상기 변조 반송파 주파수에 따라 상기 복조기를 제어하도록 동작하는 반송파 복구 회로를 포함하며, 상기 반송파 복구 회로는 수치 제어 발진기; 상기 수치 제어 발진기에 응답하여 샘플된 신호의 동상 성분 및 직교 성분을 수신하는 디지탈 디로테이션 회로; 상기 디로테이션 회로의 출력에 결합된 위상 에러 추정 회로; 및 상기 위상 에러 추정 회로의 출력에 결합된 루프 필터-상기 수치 제어 발진기는 상기 루프 필터에 응답함-를 포함하며, 상기 위상 에러를 적응적으로 추정하는 회로는 최소 평균 제곱 알고리즘을 수행하는 수단을 포함하며, 디로테이트된 동상 값 및 디로테이트된 직교 값을 각각 수신하는 제1 및 제2 슬라이서; 상기 디로테이트된 동상 값과 상기 슬라이스된 동상 값 사이 및 상기 디로테이트된 직교 값과 상기 슬라이스된 직교 값 사이의 제1 및 제2 차분을 각각 결정하기 위한 제1 및 제2 감산기; 및 상기 제1 및 제2 차분을 수신하고 위상 에러 추정을 출력하는 앵귤레이터를 더 포함하며, 상기 샘플러 및 상기 반송파 복구 회로는 반도체 집적형 회로 내에 집적되는 것을 특징으로 하는 변조 신호 처리 회로.
  41. (신설) 제40항에 있어서, 상기 집적 회로는 CMOS 회로인 것을 특징으로 하는 변조 신호 처리 회로.
  42. (신설) 일정한 샘플링 레이트로 동작하는 샘플러에 의해 샘플링되며, 일정한 송신 심볼 레이트를 갖는 변조 신호를 처리하기 위한 신호 처리 장치에 있어서, 주기 T로 동작하는 제1 수치 제어 발진기; 상기 샘플링 레이트로 샘플을 수신하는 싱크 보간 장치; 상기 싱크 보간 장치 및 상기 제1 수치 제어 발진기에 결합되어 있으며, 상기 주기 T와 상기 샘플된 신호의 상기 송신 심볼 레이트 사이의 차에 응답하는 출력을 갖는 제1 루프 필터를 포함하며, 상기 제1 수치 제어 발진기는 상기 제1 루프 필터에 응답하여 연속되는 샘플들간의 보간 거리를 나타내는 출력 신호를 발생하며, 상기 싱크 보간 장치는 상기 수신된 샘플을 상기 보간 거리에 따라 보간하여, 상기 보간된 샘플을 나타내는 출력 신호를 발생하며; 및 반송파 복구 회로를 포함하되, 상기 반송파 복구 회로는 제2 수치 제어 발진기; 상기 제2 수치 제어 발진기에 응답하여, 샘플된 신호의 동상 성분 및 직교 성분을 수신하는 디지탈 디로테이션 회로; 상기 디로테이션 회로의 출력에 결합된 위상 에러 추정 회로; 및 상기 위상 에러 추정 회로의 출력에 결합된 루프 필터를 포함하며, 상기 제2 수치 제어 발진기는 상기 루프 필터에 응답하며; 상기 제1 및 제2 수치 제어 발진기, 상기 싱크 보간 장치, 상기 제1 및 제2 루프 필터 및 상기 디지탈 디로테이션 회로는 반도체 집적 회로 내에 집적되는 것을 특징으로 하는 신호 처리 장치.
  43. (신설) 제42항에 있어서, 상기 샘플링 레이트로 입력 신호를 샘플링하며 상기 싱크 보간 장치에 결합된 출력을 갖는 아날로그/디지탈 변환기 유닛을 더 포함하며, 상기 아날로그/디지탈 변환기 유닛은 상기 반도체 집적 회로 내에 집적되는 것을 특징으로 하는 신호 처리 장치.
  44. (신설) 제42항에 있어서, 입력 신호는 변조되며, I, Q 복조기; 및 상기 복조기의 동상 출력 및 직교 출력에 각각 결합된 제1 및 제2 아날로그/디지탈 변환기를 더 포함하는 샘플러를 포함하며, 상기 싱크 보간 장치는 상기 샘플러의 동상 및 직교 출력을 수신하는 것을 특징으로 하는 신호 처리 장치.
  45. (신설) 제42항 내지 44항 중 어느 한 항에 있어서, 상기 회로 수단은 상기 보간된 샘플의 동상 성분을 수신하며 다음의 방정식에 따라 에러가 계산되는데,
    여기서, I는 동상 성분이고, T는 심볼 주기이며, r은 다른 샘플들간의 간격인 것을 특징으로 하는 신호 처리 장치.
  46. (신설) 제42항 내지 44항 중 어느 한 항에 있어서, 상기 제1 루프 필터는 상기 보간된 샘플의 동상 성분 및 직교 성분을 수신하며, 다음의 방정식에 따라 에러가 계산되는데,
    여기서, I는 동상 성분이고, Q는 직교 성분이며, T는 심볼 주기이며, r은 다른 샘플들간의 간격인 것을 특징으로 하는 신호 처리 장치.
  47. (신설) 제42항 내지 제44항 중 어느 한 항에 있어서, 상기 집적형 반도체 회로는 CMOS 회로인 것을 특징으로 하는 신호 처리 장치.
  48. (신설) 제42항 내지 제44항 중 어느 한 항에 있어서, 상기 싱크 보간 장치에 결합된 입력 및 상기 루프 필터에 결합된 출력을 구비한 매치형 필터를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  49. (신설) 제48항에 있어서, 상기 매치형 필터는 제곱근 누승 코사인 필터인 것을 특징으로 하는 신호 처리 장치.
  50. (신설) 제42항 내지 제44항 중 어느 한 항에 있어서, 상기 제1 수치 제어 발진기의 출력은 상태 Ω가 상기 심볼 주기의 경계를 초과할때마다 발생되는 제1 출력 신호를 포함하며, 상기 싱크 보간 장치는 상기 제1 출력 신호에 응답하여 출력을 발생하는 것을 특징으로 하는 신호 처리 장치.
  51. (신설) 제50항에 있어서, 상기 제1 수치 제어 발진기의 상기 출력은 다음 방정식에 따라 Δ값을 나타내는 제2 출력 신호를 더 포함하며,
    여기서, 시스템 클럭은 상기 샘플링 레이트이며, 보오율은 공칭 보오율이며, Ω는 상기 제1 수치 제어 발진기의 다수의 경과 동작 주기를 나타내는 상태이며, 상기 싱크 보간 장치는 상기 제2 출력 신호를 수신시 보간된 샘플을 방출하는 것을 특징으로 하는 신호 처리 장치.
  52. (신설) 제42항 내지 제44항 중 어느 한 항에 있어서, 상기 싱크 보간 장치는 상기 샘플의 동상 성분을 수신하는 제1 싱크 보간 장치; 및 상기 샘플의 직교 성분을 수신하는 제2 싱크 보간 장치를 포함하는 것을 특징으로 하는 신호 처리 장치.
  53. (신설) 제42항 내지 제44항 중 어느 한 항에 있어서, 상기 싱크 보간 장치는 계수들의 뱅크를 갖는 유한 임펄스 응답 필터를 포함하는 것을 특징으로 하는 신호 처리 장치.
  54. (신설) 제53항에 있어서, 상기 계수들의 뱅크는 복수의 뱅크를 포함하며 상기 싱크 보간 장치는 복수의 계수들을 포함하는 어드레스가능 메모리를 포함하는 것을 특징으로 하는 신호 처리 장치.
  55. (신설) 제42항에 있어서, 상기 싱크 보간 장치는 필요한 싱크 보간 점의 이전 및 이후에서 복수의 싱크 보간을 수행하며, 상기 복수의 싱크 보간에 대해 선형 보간을 수행하는 선형 보간 장치를 더 포함하는 것을 특징으로 하는 신호 처리 장치.
  56. (신설) 복조기를 제어하도록 동작하는 반도체 집적형 반송파 복구 회로를 포함하는 변조 신호 처리 회로에 있어서, 최소 평균 제곱 알고리즘을 수행하는 적응형 위상 에러 추정 회로-상기 적응형 위상 에러 추정 회로는 디로테이트된 동상 값 및 디로테이트된 직교 값을 각각 수신하는 제1 및 제2 슬라이서; 상기 디로테이트된 동상 값과 상기 슬라이스된 동상 값 사이 및 상기 디로테이트된 직교 값과 상기 슬라이스된 직교 값 사이의 제1 및 제2 차분을 각각 결정하기 위한 제1 및 제2 감산기; 및 상기 제1 및 제2 차분을 수신하고 위상 에러 추정을 출력하는 앵귤레이터를 포함함-; 및 상기 위상 에러 추정 회로에 응답하여 샘플된 신호의 동상 성분 및 직교 성분을 수신하는 디지탈 디로테이션 회로를 포함하는 것을 특징으로 하는 변조 신호 처리 회로.
  57. (신설) 제56항에 있어서, 상기 집적 회로는 CMOS 회로인 것을 특징으로 하는 변조 신호 처리 장치.
  58. (신설) 제42항 내지 제44항 중 어느 한 항에 있어서, 상기 주기 T는 상기샘플링 레이트로 분할된 공칭 보오율과 초기에 동일한 것을 특징으로 하는 신호 처리 장치.
  59. (신설) 제48항에 있어서, 상기 매치형 필터는 상기 집적형 반도체 회로 내에 집적되는 것을 특징으로 하는 신호 처리 장치.
  60. (신설) 제49항에 있어서, 상기 매치형 필터는 상기 집적형 반도체 회로 내에 집적되는 것을 특징으로 하는 신호 처리 장치.
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