JPH09130444A - 信号処理装置 - Google Patents
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- JPH09130444A JPH09130444A JP8084602A JP8460296A JPH09130444A JP H09130444 A JPH09130444 A JP H09130444A JP 8084602 A JP8084602 A JP 8084602A JP 8460296 A JP8460296 A JP 8460296A JP H09130444 A JPH09130444 A JP H09130444A
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Abstract
(57)【要約】 （修正有）
【課題】ビデオおよび音声信号等を高ビットレートで受
取り復号し、また、変調器の周波数に応じて復調周波数
のためのロックを経済的で確実に行う。 【解決手段】ＣＭＯＳ積分信号処理システムであって、
チップ上の数値制御発振器２１０が当初信号の公称ボー
・レートに等しい周期Ｔで動作し、サンプリング・レー
トでサンプルを受け取る同期補間回路２２１ａ，ｂを制
御するタイミング再生回路をシステムは含む。再生回路
内ではループ・フィルタ２５９，２５４，２５６が同期
補間回路及び数値制御発振器に接続され、この構成によ
り種々のシンボル・レートを扱うことが可能である。ま
たシステムは第２のチップ上の数値制御発振器と、第２
の数値制御発振器に応答し、サンプリングされた信号の
同位相成分及び直角位相成分を受け入れるディジタルデ
ローテーション回路を有するキャリア再生回路を含み、
適応位相誤差推定回路がフィード・バックループ内に接
続される。
取り復号し、また、変調器の周波数に応じて復調周波数
のためのロックを経済的で確実に行う。 【解決手段】ＣＭＯＳ積分信号処理システムであって、
チップ上の数値制御発振器２１０が当初信号の公称ボー
・レートに等しい周期Ｔで動作し、サンプリング・レー
トでサンプルを受け取る同期補間回路２２１ａ，ｂを制
御するタイミング再生回路をシステムは含む。再生回路
内ではループ・フィルタ２５９，２５４，２５６が同期
補間回路及び数値制御発振器に接続され、この構成によ
り種々のシンボル・レートを扱うことが可能である。ま
たシステムは第２のチップ上の数値制御発振器と、第２
の数値制御発振器に応答し、サンプリングされた信号の
同位相成分及び直角位相成分を受け入れるディジタルデ
ローテーション回路を有するキャリア再生回路を含み、
適応位相誤差推定回路がフィード・バックループ内に接
続される。
Description
【０００１】本発明は通信チャンネルから受け取った信
号の処理に関し、特に本発明はテレビジョン信号の伝送
において使用するのに適当な、信号を復調するための集
積信号処理システムに関する。今日、信号処理技術の進
歩によって一つのチャンネル内で達成し得るビットレー
トが増大した結果として、本来アナログの信号をコード
化して伝送することが非常に多くなっている。同時に新
規なデータ圧縮技術によって、アナログ情報を許容可能
な範囲で代表するのに必要とされる帯域幅が減少するこ
とになった。
号の処理に関し、特に本発明はテレビジョン信号の伝送
において使用するのに適当な、信号を復調するための集
積信号処理システムに関する。今日、信号処理技術の進
歩によって一つのチャンネル内で達成し得るビットレー
トが増大した結果として、本来アナログの信号をコード
化して伝送することが非常に多くなっている。同時に新
規なデータ圧縮技術によって、アナログ情報を許容可能
な範囲で代表するのに必要とされる帯域幅が減少するこ
とになった。
【０００２】ディジタル通信においては種々の変調技術
が用いられてきている。例えば、直交振幅変調（ＱＡ
Ｍ）はディジタル無線通信に従事する人々によって歓迎
された比較的洗練された技術である。この方法は二つの
別個なシンボルストリームに関係しており、各ストリー
ムは二つのキャリアの一つを直交位相で変調する。伝送
されたＱＡＭ信号は次式により表すことができる。
が用いられてきている。例えば、直交振幅変調（ＱＡ
Ｍ）はディジタル無線通信に従事する人々によって歓迎
された比較的洗練された技術である。この方法は二つの
別個なシンボルストリームに関係しており、各ストリー
ムは二つのキャリアの一つを直交位相で変調する。伝送
されたＱＡＭ信号は次式により表すことができる。
【０００３】
【数１】
【０００４】但し、ａｍは伝送されたシンボルの有限シ
ーケンス、ｇ（ｔ）は実数値送信フィルタ、Ｔはシンボ
ル周期である。当業者にとって明かな如く、これは二つ
の実数値ベースバンドパルス振幅変調（ＰＡＭ）信号を
キャリア信号ｃｏｓ（ωcｔ）及びｓｉｎ（ωcｔ）によ
ってそれぞれ変調することに等価である。この明細書で
用いられたように、上記の式の第１の項は「同位相」成
分と呼ばれ、第２の項は「直交位相」成分と呼ばれる。
ーケンス、ｇ（ｔ）は実数値送信フィルタ、Ｔはシンボ
ル周期である。当業者にとって明かな如く、これは二つ
の実数値ベースバンドパルス振幅変調（ＰＡＭ）信号を
キャリア信号ｃｏｓ（ωcｔ）及びｓｉｎ（ωcｔ）によ
ってそれぞれ変調することに等価である。この明細書で
用いられたように、上記の式の第１の項は「同位相」成
分と呼ばれ、第２の項は「直交位相」成分と呼ばれる。
【０００５】システムは６４−ＱＡＭ及び２５６−ＱＡ
Ｍのような多レベルフォーマットにおいて５−７ビット
／秒−Ｈｚの間で高スペクトル効率を達成する。ＱＡＭ
は特に、高い信号対雑音比を有する応用分野で特に有用
である。しかしながら、両側波帯変調が要求され、これ
は、単一又は残留変調の構成において、同一のシンボル
レートに対するチャンネル帯域幅を増加させることを必
要とする。更に、チャンネル内の線形歪を相殺するため
にクロス接続されたチャンネル等化器が一般的に必要に
なり、これによりシステムの全体的な複雑さが増大す
る。
Ｍのような多レベルフォーマットにおいて５−７ビット
／秒−Ｈｚの間で高スペクトル効率を達成する。ＱＡＭ
は特に、高い信号対雑音比を有する応用分野で特に有用
である。しかしながら、両側波帯変調が要求され、これ
は、単一又は残留変調の構成において、同一のシンボル
レートに対するチャンネル帯域幅を増加させることを必
要とする。更に、チャンネル内の線形歪を相殺するため
にクロス接続されたチャンネル等化器が一般的に必要に
なり、これによりシステムの全体的な複雑さが増大す
る。
【０００６】ＱＡＭの変形が直交位相偏位変調（ＱＰＳ
Ｋ）であり、４つのシンボルからなる信号符号点配置が
伝送され、その各々が異なる位相と一定の振幅を有す
る。この変調体系は、次式によって表される直角成分の
合計として実現される。
Ｋ）であり、４つのシンボルからなる信号符号点配置が
伝送され、その各々が異なる位相と一定の振幅を有す
る。この変調体系は、次式によって表される直角成分の
合計として実現される。
【０００７】
【数２】
【０００８】但し、θｍは｛０、π／２、π、３π／
２｝の何れでも良い。直交位相情報を保存するためには
両方の側波帯を伝送することが必要である。ＱＰＳＫ変
調体系は直接ディジタル衛星放送の為の国際標準として
ＩＴＵ−Ｔによって採用されている。ヨーロッパにおい
ては、１６−ＱＡＭ及び６４−ＱＡＭがディジタルケー
ブル放送の為のディジタルビデオ放送（ＤＶＢ）標準で
用いられている。ＱＡＭ及びＱＰＳＫは両方とも同様の
コーディング体系を有しており図１においてＭＰＥＧト
ランスポート層パケットを参照して記述されている。こ
こでは、ＱＰＳＫ及びＱＡＭはＤＶＢ−Ｓ標準（ヨーロ
ッパ電気通信標準ＰｒＥＴＳ３００ ４２１）及びＤＶ
Ｂ−Ｃ標準（ヨーロッパ電気通信標準３００ ４２９）
に従って実現されている。ＭＰＥＧは周知の標準であ
り、そこではデータは各々が１８８バイトを含む複数の
パケットにグループ化されている。この数は非同期転送
モード（ＡＴＭ）伝送や他の周知の電気通信標準との互
換性を保つように選択されている。コーディング処理の
様々な局面はそれぞれのＤＶＢ標準に規定されており、
それらにはランダム化及び同期のための同期反転、リー
ドソロモン符号化、フォーネイ・インターリーブ、畳み
込み符号化、ＤＶＢ−Ｓの場合におけるバイト／ｍｔｕ
ｐｐｌｅマッピング、ＤＶＢ−Ｃの場合における差分マ
ッピングが含まれる。
２｝の何れでも良い。直交位相情報を保存するためには
両方の側波帯を伝送することが必要である。ＱＰＳＫ変
調体系は直接ディジタル衛星放送の為の国際標準として
ＩＴＵ−Ｔによって採用されている。ヨーロッパにおい
ては、１６−ＱＡＭ及び６４−ＱＡＭがディジタルケー
ブル放送の為のディジタルビデオ放送（ＤＶＢ）標準で
用いられている。ＱＡＭ及びＱＰＳＫは両方とも同様の
コーディング体系を有しており図１においてＭＰＥＧト
ランスポート層パケットを参照して記述されている。こ
こでは、ＱＰＳＫ及びＱＡＭはＤＶＢ−Ｓ標準（ヨーロ
ッパ電気通信標準ＰｒＥＴＳ３００ ４２１）及びＤＶ
Ｂ−Ｃ標準（ヨーロッパ電気通信標準３００ ４２９）
に従って実現されている。ＭＰＥＧは周知の標準であ
り、そこではデータは各々が１８８バイトを含む複数の
パケットにグループ化されている。この数は非同期転送
モード（ＡＴＭ）伝送や他の周知の電気通信標準との互
換性を保つように選択されている。コーディング処理の
様々な局面はそれぞれのＤＶＢ標準に規定されており、
それらにはランダム化及び同期のための同期反転、リー
ドソロモン符号化、フォーネイ・インターリーブ、畳み
込み符号化、ＤＶＢ−Ｓの場合におけるバイト／ｍｔｕ
ｐｐｌｅマッピング、ＤＶＢ−Ｃの場合における差分マ
ッピングが含まれる。
【０００９】この技術は現在、ディジタル技術を用いた
ケーブル及び直接衛星テレビジョン等の応用分野におい
てビデオ及び音声データをより効率的に伝送するための
努力が成されている。
ケーブル及び直接衛星テレビジョン等の応用分野におい
てビデオ及び音声データをより効率的に伝送するための
努力が成されている。
【発明が解決しようとする課題】本発明の第１の目的は
制限されたチャンネルにおけるデータの通信のための改
良された信号処理システムを提供することである。本発
明の他の目的はビデオ及び音声信号等を高ビットレート
で受取り復号する改良された経済的な装置を提供するこ
とである。
制限されたチャンネルにおけるデータの通信のための改
良された信号処理システムを提供することである。本発
明の他の目的はビデオ及び音声信号等を高ビットレート
で受取り復号する改良された経済的な装置を提供するこ
とである。
【００１０】本発明の更に他の目的は通信システムにお
ける変調器の周波数に応じて復調周波数のためのロック
を経済的かつ確実に提供する改良された装置を提供する
ことである。本発明の更に他の目的は通信システムにお
ける伝送データの速度に応じてデータサンプリング周波
数を経済的かつ確実にロックさせる改良された装置を提
供することである。
ける変調器の周波数に応じて復調周波数のためのロック
を経済的かつ確実に提供する改良された装置を提供する
ことである。本発明の更に他の目的は通信システムにお
ける伝送データの速度に応じてデータサンプリング周波
数を経済的かつ確実にロックさせる改良された装置を提
供することである。
【００１１】本発明のこれらの目的及び他の目的は一つ
のサンプリングレートで動作するサンプリング回路によ
ってサンプリングされた信号を処理する信号処理装置に
よって達成される。装置はサンプリングレートで動作す
るクロックと、最初に信号の公称ボー・レートに等しい
周期Ｔで動作する第１の数値制御発振器と、サンプリン
グ・レートでサンプルを受け取る補間回路、好ましくは
同期補間回路と、同期補間回路に接続されたループ・フ
ィルタとから成る。ループ・フィルタは周期Ｔ及びサン
プルされた信号のシンボル・レートの間の差異に応じた
出力を有する。第１の数値制御発振器はループ・フィル
タに応じて動作し、連続したサンプルの間の補間距離を
表す出力信号を発生する。同期補間回路は受け取ったサ
ンプルを補間距離に従って補間し、補間されたサンプル
を表す出力信号を発生する。
のサンプリングレートで動作するサンプリング回路によ
ってサンプリングされた信号を処理する信号処理装置に
よって達成される。装置はサンプリングレートで動作す
るクロックと、最初に信号の公称ボー・レートに等しい
周期Ｔで動作する第１の数値制御発振器と、サンプリン
グ・レートでサンプルを受け取る補間回路、好ましくは
同期補間回路と、同期補間回路に接続されたループ・フ
ィルタとから成る。ループ・フィルタは周期Ｔ及びサン
プルされた信号のシンボル・レートの間の差異に応じた
出力を有する。第１の数値制御発振器はループ・フィル
タに応じて動作し、連続したサンプルの間の補間距離を
表す出力信号を発生する。同期補間回路は受け取ったサ
ンプルを補間距離に従って補間し、補間されたサンプル
を表す出力信号を発生する。
【００１２】発明の一局面においては入力信号は変調さ
れており、装置は更にＩ、Ｑ復号器を含む。第１及び第
２のアナログディジタル変換器が復号器の同位相出力及
び直交位相出力にそれぞれ接続されており、同期補間回
路は同位相及び直交位相信号を受け入れる。発明の他の
局面においてはループ・フィルタが補間サンプルの同位
相成分を受け入れ、誤差信号は以下の式に従って計算さ
れる。
れており、装置は更にＩ、Ｑ復号器を含む。第１及び第
２のアナログディジタル変換器が復号器の同位相出力及
び直交位相出力にそれぞれ接続されており、同期補間回
路は同位相及び直交位相信号を受け入れる。発明の他の
局面においてはループ・フィルタが補間サンプルの同位
相成分を受け入れ、誤差信号は以下の式に従って計算さ
れる。
【００１３】
【数３】
【００１４】ここで、Ｉは同位相成分、Ｔはシンボル周
期、ｒは交番するサンプルの間の間隔である。発明のま
た他の局面においてはループ・フィルタが補間サンプル
の同位相成分及び直交位相成分を受け入れ、誤差信号は
以下の式に従って計算される。
期、ｒは交番するサンプルの間の間隔である。発明のま
た他の局面においてはループ・フィルタが補間サンプル
の同位相成分及び直交位相成分を受け入れ、誤差信号は
以下の式に従って計算される。
【００１５】
【数４】
【００１６】ここでＩは同位相成分、Ｑは直交位相成
分、Ｔはシンボル周期、ｒは交番するサンプルの間の間
隔である。発明の更に他の局面においては第１の数値制
御発振器、同期補間回路及びループ・フィルタは集積さ
れた半導体回路、好ましくはＣＭＯＳ回路から成る。装
置はその入力が同期補間回路に接続され、その出力がル
ープ・フィルタに接続された整合フィルタを含んでい
る。好ましくは整合フィルタは平方根累乗コサインフィ
ルタである。
分、Ｔはシンボル周期、ｒは交番するサンプルの間の間
隔である。発明の更に他の局面においては第１の数値制
御発振器、同期補間回路及びループ・フィルタは集積さ
れた半導体回路、好ましくはＣＭＯＳ回路から成る。装
置はその入力が同期補間回路に接続され、その出力がル
ープ・フィルタに接続された整合フィルタを含んでい
る。好ましくは整合フィルタは平方根累乗コサインフィ
ルタである。
【００１７】第１数値制御発振器の出力は状態Ωがシン
ボル周期の区間を越えた場合に常に生成される第１の出
力信号から成り、同期補間回路は第１の出力信号に従っ
て出力を生成する。第１の数値制御発振器の出力は以下
の式に応じた値Δを表す第２の出力信号を含む。
ボル周期の区間を越えた場合に常に生成される第１の出
力信号から成り、同期補間回路は第１の出力信号に従っ
て出力を生成する。第１の数値制御発振器の出力は以下
の式に応じた値Δを表す第２の出力信号を含む。
【００１８】
【数５】
【００１９】ここで、システムクロックはクロック・レ
ートであり、ボー・レートは公称ボー・レートであり、
Ωは第１の数値制御発振器の経過した動作周期の数を表
す状態であり、同期補間回路は第２の出力信号を受け取
った時に補間サンプルを発生する。発明の一局面によれ
ば、同期補間回路はサンプルの同位相成分を受け取る第
１の同期補間回路と、サンプルの直交位相成分を受け取
る第２の同期補間回路から成るユニットである。好まし
くは、同期補間回路は係数のバンクを有する有限インパ
ルスレスポンス・（ＦＩＲ）フィルタから成る。
ートであり、ボー・レートは公称ボー・レートであり、
Ωは第１の数値制御発振器の経過した動作周期の数を表
す状態であり、同期補間回路は第２の出力信号を受け取
った時に補間サンプルを発生する。発明の一局面によれ
ば、同期補間回路はサンプルの同位相成分を受け取る第
１の同期補間回路と、サンプルの直交位相成分を受け取
る第２の同期補間回路から成るユニットである。好まし
くは、同期補間回路は係数のバンクを有する有限インパ
ルスレスポンス・（ＦＩＲ）フィルタから成る。
【００２０】発明のまた他の局面においては係数のバン
クは複数のバンクから成り、同期補間回路には複数の係
数を含むアドレッシング可能なメモリが設けられてい
る。発明の他の局面においては同期補間回路は要求され
た同期補間点に先行し、また後続する複数の同期補間を
行い、装置は更に複数の同期補間に対して線形補間を行
う線形補間回路を有する。
クは複数のバンクから成り、同期補間回路には複数の係
数を含むアドレッシング可能なメモリが設けられてい
る。発明の他の局面においては同期補間回路は要求され
た同期補間点に先行し、また後続する複数の同期補間を
行い、装置は更に複数の同期補間に対して線形補間を行
う線形補間回路を有する。
【００２１】本発明によって、第２の数値制御発振器を
含む復号器を制御する半導体集積キャリア再生回路と、
第２の数値制御発振器に応答し、サンプリングされた信
号の同位相成分及び直交位相成分を受け入れるディジタ
ル・デローテーション（ｄｅｒｏｔａｔｉｏｎ）回路と
から成る変調信号処理のための回路が提供される。キャ
リア再生回路は更にデローテーション回路の出力に接続
された位相誤差推定回路と、位相誤差推定回路の出力に
接続されたループ・フィルタとから成り、第２の数値制
御発振器はループ・フィルタに応答する。
含む復号器を制御する半導体集積キャリア再生回路と、
第２の数値制御発振器に応答し、サンプリングされた信
号の同位相成分及び直交位相成分を受け入れるディジタ
ル・デローテーション（ｄｅｒｏｔａｔｉｏｎ）回路と
から成る変調信号処理のための回路が提供される。キャ
リア再生回路は更にデローテーション回路の出力に接続
された位相誤差推定回路と、位相誤差推定回路の出力に
接続されたループ・フィルタとから成り、第２の数値制
御発振器はループ・フィルタに応答する。
【００２２】発明の更に他の局面においては回路は適応
的に位相誤差を推定し、最小自乗法アルゴリズムを実行
する。回路はデローテートされた同位相値及びデローテ
ートされた直交位相値をそれぞれ受け入れる第１及び第
２のスライサと、デローテートされた同位相値とスライ
スされた同位相値との間の第１の差異及びデローテート
された直交位相値とスライスされた直交位相値との間の
第２の差異をそれぞれ検出する第１及び第２の減算器
と、第１及び第２の差異を受け入れ、位相誤差推定値を
出力するアンギュレータ（ａｎｇｕｌａｔｏｒ）とから
構成される。
的に位相誤差を推定し、最小自乗法アルゴリズムを実行
する。回路はデローテートされた同位相値及びデローテ
ートされた直交位相値をそれぞれ受け入れる第１及び第
２のスライサと、デローテートされた同位相値とスライ
スされた同位相値との間の第１の差異及びデローテート
された直交位相値とスライスされた直交位相値との間の
第２の差異をそれぞれ検出する第１及び第２の減算器
と、第１及び第２の差異を受け入れ、位相誤差推定値を
出力するアンギュレータ（ａｎｇｕｌａｔｏｒ）とから
構成される。
【００２３】好ましくは、集積回路はＣＭＯＳ回路であ
る。本発明は、変調キャリア周波数で変調信号を処理す
る処理装置を提供し、該装置は復号器と、サンプリング
・レートで復号器の出力において動作するサンプリング
回路と、変調キャリア周波数に応じて復号器を制御する
キャリア再生回路とから成っている。キャリア再生回路
は第２の数値制御発振器と、位相誤差推定回路と、第２
の数値制御発振器に応じて動作し、サンプリングされた
信号の同位相成分及び直交位相成分を受け入れるディジ
タル・デローテーション回路と、デローテーション回路
の出力に接続されたループ・フィルタとから成り、第２
の数値制御発振器はループ・フィルタに応答する。サン
プリング回路及びキャリア再生回路は半導体集積回路、
好ましくはＣＭＯＳ回路に集積されている。
る。本発明は、変調キャリア周波数で変調信号を処理す
る処理装置を提供し、該装置は復号器と、サンプリング
・レートで復号器の出力において動作するサンプリング
回路と、変調キャリア周波数に応じて復号器を制御する
キャリア再生回路とから成っている。キャリア再生回路
は第２の数値制御発振器と、位相誤差推定回路と、第２
の数値制御発振器に応じて動作し、サンプリングされた
信号の同位相成分及び直交位相成分を受け入れるディジ
タル・デローテーション回路と、デローテーション回路
の出力に接続されたループ・フィルタとから成り、第２
の数値制御発振器はループ・フィルタに応答する。サン
プリング回路及びキャリア再生回路は半導体集積回路、
好ましくはＣＭＯＳ回路に集積されている。
【００２４】発明の一局面においてはキャリア再生回路
が最小自乗法アルゴリズムに従って位相誤差を適応的に
推定する。該回路はデローテートされた同位相値及びデ
ローテートされた直交位相値をそれぞれ受け入れる第１
及び第２のスライサと、デローテートされた同位相値と
スライスされた同位相値との間の第１の差異及びデロー
テートされた直交位相値及びスライスされた直交位相値
の間の第２の差異をそれぞれ決定する第１及び第２の減
算器と、第１及び第２の差異を受け入れ、位相誤差推定
値を出力するアンギュレータとから成っている。
が最小自乗法アルゴリズムに従って位相誤差を適応的に
推定する。該回路はデローテートされた同位相値及びデ
ローテートされた直交位相値をそれぞれ受け入れる第１
及び第２のスライサと、デローテートされた同位相値と
スライスされた同位相値との間の第１の差異及びデロー
テートされた直交位相値及びスライスされた直交位相値
の間の第２の差異をそれぞれ決定する第１及び第２の減
算器と、第１及び第２の差異を受け入れ、位相誤差推定
値を出力するアンギュレータとから成っている。
【００２５】本発明によって、一サンプリング・レート
で動作するサンプリング回路によってサンプリングされ
る変調信号を処理するが提供される信号処理装置が提供
される。信号は公称ボー・レートを有している。装置は
サンプリング・レートで動作するクロックと、最初に公
称ボー・レートに等しい周期Ｔで動作する第１の数値制
御発振器と、サンプリング・レートでサンプルを受け取
る同期補間回路とから成る。同期補間回路及び第１の数
値制御発振器に接続された第１のループ・フィルタは周
期Ｔと伝送されたサンプリングされた信号のシンボル・
レートとの間の誤差に応じた出力を有しており、第１の
数値制御発振器が第１のループ・フィルタに応じて動作
して連続したサンプルの間の補間距離を表す出力信号を
生成し、同期補間回路が受け取ったサンプルを補間距離
に応じて補間し、補間サンプルを表す出力信号を生成す
る。キャリア再生回路は第２の数値制御発振器と、位相
誤差推定回路と、第２の数値制御発振器に応答し、サン
プリングされた信号の同位相成分及び直交位相成分を受
け入れるディジタルデローテション回路と、デローテー
ション回路の出力に接続された第２のループ・フィルタ
とから成り、第２の数値制御発振器は第２のループ・フ
ィルタに応答する。第１及び第２の数値制御発振器、同
期補間回路、第１及び第２のループ・フィルタ、ディジ
タル・デローテーション回路は半導体集積回路に集積さ
れている。
で動作するサンプリング回路によってサンプリングされ
る変調信号を処理するが提供される信号処理装置が提供
される。信号は公称ボー・レートを有している。装置は
サンプリング・レートで動作するクロックと、最初に公
称ボー・レートに等しい周期Ｔで動作する第１の数値制
御発振器と、サンプリング・レートでサンプルを受け取
る同期補間回路とから成る。同期補間回路及び第１の数
値制御発振器に接続された第１のループ・フィルタは周
期Ｔと伝送されたサンプリングされた信号のシンボル・
レートとの間の誤差に応じた出力を有しており、第１の
数値制御発振器が第１のループ・フィルタに応じて動作
して連続したサンプルの間の補間距離を表す出力信号を
生成し、同期補間回路が受け取ったサンプルを補間距離
に応じて補間し、補間サンプルを表す出力信号を生成す
る。キャリア再生回路は第２の数値制御発振器と、位相
誤差推定回路と、第２の数値制御発振器に応答し、サン
プリングされた信号の同位相成分及び直交位相成分を受
け入れるディジタルデローテション回路と、デローテー
ション回路の出力に接続された第２のループ・フィルタ
とから成り、第２の数値制御発振器は第２のループ・フ
ィルタに応答する。第１及び第２の数値制御発振器、同
期補間回路、第１及び第２のループ・フィルタ、ディジ
タル・デローテーション回路は半導体集積回路に集積さ
れている。
【００２６】発明の一つの形においてはアナログディジ
タル変換器ユニットが入力信号をサンプリング・レート
でサンプリングし、同期補間回路に接続された出力を有
している。アナログディジタル変換器ユニットは半導体
集積回路に集積されている。発明の更に他の局面におい
ては入力信号は変調されており、装置は更にＩ、Ｑ復号
器と、復号器の同位相出力及び直交位相出力にそれぞれ
接続された第１及び第２のアナログディジタル変換器か
ら成るサンプリング回路とから成り、同期補間回路はサ
ンプリング回路の同位相及び直交位相出力を受け入れ
る。本発明のこれらの目的及び他の目的のより良い理解
のために、一例として、発明の詳細な説明を参照して説
明するが、添付の図面とともに参照されたい。
タル変換器ユニットが入力信号をサンプリング・レート
でサンプリングし、同期補間回路に接続された出力を有
している。アナログディジタル変換器ユニットは半導体
集積回路に集積されている。発明の更に他の局面におい
ては入力信号は変調されており、装置は更にＩ、Ｑ復号
器と、復号器の同位相出力及び直交位相出力にそれぞれ
接続された第１及び第２のアナログディジタル変換器か
ら成るサンプリング回路とから成り、同期補間回路はサ
ンプリング回路の同位相及び直交位相出力を受け入れ
る。本発明のこれらの目的及び他の目的のより良い理解
のために、一例として、発明の詳細な説明を参照して説
明するが、添付の図面とともに参照されたい。
【００２７】ディジタル受信機５０の構成は図２及び図
３に示されている。特定のディジタル受信機を参照しな
がら本発明を説明するけれども、当業者には本発明が復
調周波数を変調周波数に正確にロックする必要のある種
々の変調及び復調の形で実行され得ることが理解される
筈である。同様に、ここに教示された内容は、アナログ
信号からディジタル信号への注意深く同期された変換が
要求される多くのシステムに応用可能である。
３に示されている。特定のディジタル受信機を参照しな
がら本発明を説明するけれども、当業者には本発明が復
調周波数を変調周波数に正確にロックする必要のある種
々の変調及び復調の形で実行され得ることが理解される
筈である。同様に、ここに教示された内容は、アナログ
信号からディジタル信号への注意深く同期された変換が
要求される多くのシステムに応用可能である。
【００２８】図２はディジタル受信機５０を含む通信シ
ステムのブロック図を図示している。変調器２０が通信
チャンネル２２を通して信号を変調して送信し、その信
号は最初に受信機フロントエンド２３によって受け入れ
られ、Ｉ、Ｑ復号器２１において復調される。復調信号
はアナログディジタル変換器ＡＤＣ６０においてサンプ
リングされる。タイミング再生はタイミング再生回路６
２によって行われる。キャリアの再生はキャリア再生回
路６４において行われる。受信機は典型的には自動利得
制御（ＡＧＣ）回路６６を含んでいる。サンプリングさ
れたデータは整合フィルタ６８を通して処理され、次に
以下に説明するようにスライサ６９及びエラー訂正回路
７２に提供される。
ステムのブロック図を図示している。変調器２０が通信
チャンネル２２を通して信号を変調して送信し、その信
号は最初に受信機フロントエンド２３によって受け入れ
られ、Ｉ、Ｑ復号器２１において復調される。復調信号
はアナログディジタル変換器ＡＤＣ６０においてサンプ
リングされる。タイミング再生はタイミング再生回路６
２によって行われる。キャリアの再生はキャリア再生回
路６４において行われる。受信機は典型的には自動利得
制御（ＡＧＣ）回路６６を含んでいる。サンプリングさ
れたデータは整合フィルタ６８を通して処理され、次に
以下に説明するようにスライサ６９及びエラー訂正回路
７２に提供される。
【００２９】受信機フロントエンド２３において、高周
波増幅器５２が通信チャンネル２２に接続されている。
チャンネルは典型的には衛星ダウンリンク、テレビジョ
ンケーブル等の制限チャンネルであるが、いかなる通信
チャンネルであっても良い。高周波増幅器５２の出力は
第１の復号器２４によって第１の中間周波数に復調さ
れ、帯域フィルタ２５を通して伝送される。第１の復号
器２４は既知のものであり、その周波数はディジタルア
ナログ変換器ＤＡＣ３７を通して動作するマイクロプロ
セッサインターフェース２９を介してプログラムされる
電圧制御発振器３３により制御される。中間周波数（Ｉ
Ｆ）増幅器からの信号出力３１はＩ、Ｑ復号器２１（図
２）においてそれに含まれる復号器サブユニット１、２
を用いて複素ベースバンド表現に復調され、低域フィル
タ３、４を通して伝送されて、それぞれ同位相及び直交
位相成分である出力信号Ｉデータ及びＱデータが生成さ
れる。これらの信号は高速アナログディジタル変換器ユ
ニットＡＤＣ６０を用いてディジタル表現に変換され
る。
波増幅器５２が通信チャンネル２２に接続されている。
チャンネルは典型的には衛星ダウンリンク、テレビジョ
ンケーブル等の制限チャンネルであるが、いかなる通信
チャンネルであっても良い。高周波増幅器５２の出力は
第１の復号器２４によって第１の中間周波数に復調さ
れ、帯域フィルタ２５を通して伝送される。第１の復号
器２４は既知のものであり、その周波数はディジタルア
ナログ変換器ＤＡＣ３７を通して動作するマイクロプロ
セッサインターフェース２９を介してプログラムされる
電圧制御発振器３３により制御される。中間周波数（Ｉ
Ｆ）増幅器からの信号出力３１はＩ、Ｑ復号器２１（図
２）においてそれに含まれる復号器サブユニット１、２
を用いて複素ベースバンド表現に復調され、低域フィル
タ３、４を通して伝送されて、それぞれ同位相及び直交
位相成分である出力信号Ｉデータ及びＱデータが生成さ
れる。これらの信号は高速アナログディジタル変換器ユ
ニットＡＤＣ６０を用いてディジタル表現に変換され
る。
【００３０】チャンネル２２から受け取った信号は図４
に示された如く変調されており、同位相成分Ｉデータ及
び直交位相成分Ｑデータから成るパルスは平方根累乗フ
ィルタ５及び６によりそれぞれフィルタリングされ、乗
算器７、８においてキャリア周波数ωcで直交するキャ
リアに変調され、加算器９において加算される。典型的
には隣接する通過帯域内の信号が所望の信号１０と共に
伝送される。典型的な応用例においては、整形されたパ
ルスの余剰の帯域幅はナイキスト最小値を３５%超過す
る。随意的には、変調器は中間周波数（ＩＦ）段（図示
せず）を含んでも良い。３３ｎｓのシンボル周期Ｔの
間、ナイキスト周波数はおよそ１５ＭＨｚであり、通過
帯域においてそれはおよそ３０ＭＨｚに同等である。こ
のような信号に対して、４０．５ＭＨｚで３ｄｂのロー
ルオフの性能が要求される。隣接チャンネル、チャンネ
ル歪、ノイズの全てが受信機及び復号器の設計において
考慮されねばならない。復調の詳細な部分は通信チャン
ネルに依存する。
に示された如く変調されており、同位相成分Ｉデータ及
び直交位相成分Ｑデータから成るパルスは平方根累乗フ
ィルタ５及び６によりそれぞれフィルタリングされ、乗
算器７、８においてキャリア周波数ωcで直交するキャ
リアに変調され、加算器９において加算される。典型的
には隣接する通過帯域内の信号が所望の信号１０と共に
伝送される。典型的な応用例においては、整形されたパ
ルスの余剰の帯域幅はナイキスト最小値を３５%超過す
る。随意的には、変調器は中間周波数（ＩＦ）段（図示
せず）を含んでも良い。３３ｎｓのシンボル周期Ｔの
間、ナイキスト周波数はおよそ１５ＭＨｚであり、通過
帯域においてそれはおよそ３０ＭＨｚに同等である。こ
のような信号に対して、４０．５ＭＨｚで３ｄｂのロー
ルオフの性能が要求される。隣接チャンネル、チャンネ
ル歪、ノイズの全てが受信機及び復号器の設計において
考慮されねばならない。復調の詳細な部分は通信チャン
ネルに依存する。
【００３１】再び図２を参照すれば、高速アナログディ
ジタル変換器ＡＤＣ６０はタイミング再生回路６２にお
いて用いられる出力を与え、後者はＡＤＣ６０による正
確なサンプリングを確実にする。元のデータを首尾よく
再生するために、受信機は少なくとも 少なくとも以下
のタスクを実行することが要求される： （ａ）復調周波数の変調周波数へのロック、（ｂ）デー
タサンプリング周波数の伝送されたシンボル・レートへ
のロック、（ｃ）最良の信号対雑音比を得るためのチュ
ーナーの利得の調整、（ｄ）シンボル間干渉（ＩＳＩ）
を最小にするための完全なパルス整形、（ｅ）チャンネ
ル外ノイズを排除するためのナイキストフィルタ動作の
実行キャリア再生回路６４が正確な周波数及び位相が再
生されるようにＩ、Ｑ復号器２１を制御する。ＡＧＣ回
路６６が高周波増幅器５２へのフィードバックを行う。
ＡＧＣ回路６６及びキャリア再生回路６４の両方がＡＤ
Ｃ６０の出力に接続されている。ＡＤＣ６０からの主デ
ィジタル・データストリームが伝送フィルタ（図示せ
ず）の特性に正確に整合する整合フィルタ６８によって
フィルタリングされる。スライサ６９がフィルタ出力６
８からのデータを抽出し、最も近い合法的な符号点配置
点を決定し、適切なフォーマットの表現をエラー訂正回
路７２に供給する。エラー訂正の明細はＤＶＢの仕様書
に明記されており、本発明の範囲外であるためここでは
更に議論しない。
ジタル変換器ＡＤＣ６０はタイミング再生回路６２にお
いて用いられる出力を与え、後者はＡＤＣ６０による正
確なサンプリングを確実にする。元のデータを首尾よく
再生するために、受信機は少なくとも 少なくとも以下
のタスクを実行することが要求される： （ａ）復調周波数の変調周波数へのロック、（ｂ）デー
タサンプリング周波数の伝送されたシンボル・レートへ
のロック、（ｃ）最良の信号対雑音比を得るためのチュ
ーナーの利得の調整、（ｄ）シンボル間干渉（ＩＳＩ）
を最小にするための完全なパルス整形、（ｅ）チャンネ
ル外ノイズを排除するためのナイキストフィルタ動作の
実行キャリア再生回路６４が正確な周波数及び位相が再
生されるようにＩ、Ｑ復号器２１を制御する。ＡＧＣ回
路６６が高周波増幅器５２へのフィードバックを行う。
ＡＧＣ回路６６及びキャリア再生回路６４の両方がＡＤ
Ｃ６０の出力に接続されている。ＡＤＣ６０からの主デ
ィジタル・データストリームが伝送フィルタ（図示せ
ず）の特性に正確に整合する整合フィルタ６８によって
フィルタリングされる。スライサ６９がフィルタ出力６
８からのデータを抽出し、最も近い合法的な符号点配置
点を決定し、適切なフォーマットの表現をエラー訂正回
路７２に供給する。エラー訂正の明細はＤＶＢの仕様書
に明記されており、本発明の範囲外であるためここでは
更に議論しない。
【００３２】好ましい実施例の更に詳細な説明に入る前
に、キャリア再生及びタイミング再生の問題に対する従
来のアプローチを示す図６−９を比較することにより本
発明がより明確に理解されるものと信じる。チューナー
においてはチップ外のＩ、Ｑ直交位相復号器１０が用い
られている。復号器クロックを伝送された信号の周波数
及び位相にロックさせるために外部の電圧制御発振器４
２がキャリア再生回路ブロック４４により制御されてい
る。典型的には電圧制御発振器４２は数ＭＨｚの範囲に
わたって調節可能である。伝送された回路のサンプリン
グは典型的には水晶発振器である外部の電圧制御発振器
４６によって伝送されたシンボル・レート及び位相にロ
ックされる。発振器４６はタイミング再生回路４８によ
って制御されるけれども、一般的に数百ＫＨｚの範囲に
限定される。種々の衛星トランスポンダ及びケーブルテ
レビジョンシステムが異なるシンボル・レートを用いて
いるため、種々の送信装置に適合するために複数の電圧
制御発振器（図示せず）が要求される可能性が有る。或
いは、装置は特定の送信システムにのみ限定して適用さ
れることになる。復調されたデータはアナログディジタ
ル変換器４５、４７においてシステムクロックレートＴ
／２でサンプリングされる。３０Ｍボーのシンボル・レ
ートでは、従ってシステムクロックは６０ＭＨｚで動作
する。Ｔ／２サンプリングはガードナータイミング再生
ループのために必要とされる。しかしながらタイミング
再生ループ外の他の回路はその実動化を簡略にし回路面
積を減少させるために、一般的に低いレートＴのクロッ
クが供給される。整合フィルタ５４、５６でフィルタリ
ングされた後に、Ｉ、Ｑ出力５８、５９は特定の応用例
における要求に従い、スライサ及びエラー訂正回路（図
示せず）に送出される。
に、キャリア再生及びタイミング再生の問題に対する従
来のアプローチを示す図６−９を比較することにより本
発明がより明確に理解されるものと信じる。チューナー
においてはチップ外のＩ、Ｑ直交位相復号器１０が用い
られている。復号器クロックを伝送された信号の周波数
及び位相にロックさせるために外部の電圧制御発振器４
２がキャリア再生回路ブロック４４により制御されてい
る。典型的には電圧制御発振器４２は数ＭＨｚの範囲に
わたって調節可能である。伝送された回路のサンプリン
グは典型的には水晶発振器である外部の電圧制御発振器
４６によって伝送されたシンボル・レート及び位相にロ
ックされる。発振器４６はタイミング再生回路４８によ
って制御されるけれども、一般的に数百ＫＨｚの範囲に
限定される。種々の衛星トランスポンダ及びケーブルテ
レビジョンシステムが異なるシンボル・レートを用いて
いるため、種々の送信装置に適合するために複数の電圧
制御発振器（図示せず）が要求される可能性が有る。或
いは、装置は特定の送信システムにのみ限定して適用さ
れることになる。復調されたデータはアナログディジタ
ル変換器４５、４７においてシステムクロックレートＴ
／２でサンプリングされる。３０Ｍボーのシンボル・レ
ートでは、従ってシステムクロックは６０ＭＨｚで動作
する。Ｔ／２サンプリングはガードナータイミング再生
ループのために必要とされる。しかしながらタイミング
再生ループ外の他の回路はその実動化を簡略にし回路面
積を減少させるために、一般的に低いレートＴのクロッ
クが供給される。整合フィルタ５４、５６でフィルタリ
ングされた後に、Ｉ、Ｑ出力５８、５９は特定の応用例
における要求に従い、スライサ及びエラー訂正回路（図
示せず）に送出される。
【００３３】整合フィルタ５４、５６は典型的にはＤＶ
Ｂ仕様に準拠するために余剰帯域幅α＝０．３５の平方
根累乗コサイン整合フィルタである。これらのフィルタ
は、信号を送信前の特性に再生するために入力信号の送
信において用いられた送信フィルタ（図示せず）に整合
する。キャリア再生回路４４は図７において参照番号６
１で一般的に表された従来のコスタス・ループとして提
供されている。チャンネル変化の後には、位相が獲得可
能になる前に検出されねばならない大きな周波数誤差が
存在するかも知れない。初期周波数誤差を検出するため
には誤差信号６７が周波数誤差に比例するような種類の
周波数ロックループ、或いは周波数掃引装置を用いるこ
とも可能である。
Ｂ仕様に準拠するために余剰帯域幅α＝０．３５の平方
根累乗コサイン整合フィルタである。これらのフィルタ
は、信号を送信前の特性に再生するために入力信号の送
信において用いられた送信フィルタ（図示せず）に整合
する。キャリア再生回路４４は図７において参照番号６
１で一般的に表された従来のコスタス・ループとして提
供されている。チャンネル変化の後には、位相が獲得可
能になる前に検出されねばならない大きな周波数誤差が
存在するかも知れない。初期周波数誤差を検出するため
には誤差信号６７が周波数誤差に比例するような種類の
周波数ロックループ、或いは周波数掃引装置を用いるこ
とも可能である。
【００３４】タイミング再生回路４８は図８により詳細
に示されている。従来のガードナーアルゴリズムが用い
られており、後者によってＡ／Ｄ変換器４５、４７、及
びユニット５５、５７によるＴ／２サンプリングのため
のタイミングサンプル点が得られる。偶数番号サンプル
データサンプルとして用いられる一方、奇数番号サンプ
ルはゼロクロスに対応する。以下の式に従って誤差が計
算される。
に示されている。従来のガードナーアルゴリズムが用い
られており、後者によってＡ／Ｄ変換器４５、４７、及
びユニット５５、５７によるＴ／２サンプリングのため
のタイミングサンプル点が得られる。偶数番号サンプル
データサンプルとして用いられる一方、奇数番号サンプ
ルはゼロクロスに対応する。以下の式に従って誤差が計
算される。
【００３５】
【数６】
【００３６】ここで、Ｉは同位相出力、Ｑは直交位相出
力、Ｔはシンボル周期、ｒは偶数サンプルのサンプル時
間である。ガードナーアルゴリズムはＡ ＢＰＳＫ／Ｑ
ＰＳＫ ｆｏｒ ＳａｍｐｌｅｄＲｅｃｅｉｖｅｒｓ，
Ｇａｒｄｎｅｒ，Ｆｌｏｙｄ Ｍ．，ＩＥＥＥ Ｔｒａ
ｎｓ．Ｃｏｍｍｓ，ＣＯＭ−３４，Ｍａｙ １９８６，
４２３−９頁に大変詳細に説明されている。定性的に述
べれば、誤差信号は奇数番号Ｔ／２サンプルをサンプル
の間の中間点にロックし、奇数番号サンプル点を近傍の
最適サンプル点にロックするためにタイミングサンプル
点が移動しなければならない方向を表している。実際の
システムにおいてはデータはランダム化されているた
め、充分な数のゼロクロスが存在する。
力、Ｔはシンボル周期、ｒは偶数サンプルのサンプル時
間である。ガードナーアルゴリズムはＡ ＢＰＳＫ／Ｑ
ＰＳＫ ｆｏｒ ＳａｍｐｌｅｄＲｅｃｅｉｖｅｒｓ，
Ｇａｒｄｎｅｒ，Ｆｌｏｙｄ Ｍ．，ＩＥＥＥ Ｔｒａ
ｎｓ．Ｃｏｍｍｓ，ＣＯＭ−３４，Ｍａｙ １９８６，
４２３−９頁に大変詳細に説明されている。定性的に述
べれば、誤差信号は奇数番号Ｔ／２サンプルをサンプル
の間の中間点にロックし、奇数番号サンプル点を近傍の
最適サンプル点にロックするためにタイミングサンプル
点が移動しなければならない方向を表している。実際の
システムにおいてはデータはランダム化されているた
め、充分な数のゼロクロスが存在する。
【００３７】このアルゴリズムに従って、減算器３８、
３９において後続した偶数番号サンプルと先行する偶数
番号サンプルの間の差異が計算される。この差異に乗算
器４１、４３においてその間の奇数番号サンプルが乗算
される。サンプル点が早すぎる場合について図９を参照
して説明する。下降エッジ７０の場合、中間の奇数番号
点７１は正の値を有している。後続点７３が先行点７４
よりゼロラインに近いため、偶数番号点７３、７４の間
の差異は負である。こうして、得られる積は負の値を有
する。立ち上がりエッジ８０については、奇数番号中間
点７８は負の値を有する。後続する偶数番号点８２、８
４の間の差異は正である。こうして積は同様に負の値と
なる。
３９において後続した偶数番号サンプルと先行する偶数
番号サンプルの間の差異が計算される。この差異に乗算
器４１、４３においてその間の奇数番号サンプルが乗算
される。サンプル点が早すぎる場合について図９を参照
して説明する。下降エッジ７０の場合、中間の奇数番号
点７１は正の値を有している。後続点７３が先行点７４
よりゼロラインに近いため、偶数番号点７３、７４の間
の差異は負である。こうして、得られる積は負の値を有
する。立ち上がりエッジ８０については、奇数番号中間
点７８は負の値を有する。後続する偶数番号点８２、８
４の間の差異は正である。こうして積は同様に負の値と
なる。
【００３８】同様の分析の結果、遅いサンプリングの場
合にはガードナーアルゴリズムは立ち上がりエッジ及び
下降エッジの両方について正の値を有することが明らか
になる。簡単のために、この内容については繰り返して
記述しない。誤差値がサンプル点をを正確に整列させる
ためにそれがどの方向に移動されねばならないかを示し
ている。
合にはガードナーアルゴリズムは立ち上がりエッジ及び
下降エッジの両方について正の値を有することが明らか
になる。簡単のために、この内容については繰り返して
記述しない。誤差値がサンプル点をを正確に整列させる
ためにそれがどの方向に移動されねばならないかを示し
ている。
【００３９】サンプル点が正確なときにはガードナーア
ルゴリズムによって報告される誤差値はノイズ及びシン
ボル間干渉（ＩＳＩ）の効果を除いてゼロである。しか
しながら、ノイズの効果はゼロ平均を有する。処理の
後、偶数番号サンプルはスライスされ、エラー訂正回路
に供給される再構成されたデータが与えられる。奇数番
号サンプルはデローテーションの前に廃棄される。勿
論、タイミング再生回路を適切に変更することによって
奇数番号サンプルをスライスし、偶数番号サンプルを廃
棄するようにすることも同じく可能である。同様に、Ｔ
の他の分割点でサンプリングを行うようにすることもで
きる。ゼロクロス点における奇数番号サンプルのロック
がデータに対して最適のサンプリング点が得られたこと
を保証するものでは無いけれども、この構成は実際に良
く機能している。正確性の確率が最大である点により近
くロックする他の構成を用いることも可能であるけれど
も、それらは一般的に、実働化が複雑になる。
ルゴリズムによって報告される誤差値はノイズ及びシン
ボル間干渉（ＩＳＩ）の効果を除いてゼロである。しか
しながら、ノイズの効果はゼロ平均を有する。処理の
後、偶数番号サンプルはスライスされ、エラー訂正回路
に供給される再構成されたデータが与えられる。奇数番
号サンプルはデローテーションの前に廃棄される。勿
論、タイミング再生回路を適切に変更することによって
奇数番号サンプルをスライスし、偶数番号サンプルを廃
棄するようにすることも同じく可能である。同様に、Ｔ
の他の分割点でサンプリングを行うようにすることもで
きる。ゼロクロス点における奇数番号サンプルのロック
がデータに対して最適のサンプリング点が得られたこと
を保証するものでは無いけれども、この構成は実際に良
く機能している。正確性の確率が最大である点により近
くロックする他の構成を用いることも可能であるけれど
も、それらは一般的に、実働化が複雑になる。
【００４０】誤差の推定は交互のサンプルにのみ生成さ
れるため、タイミング再生回路４８のロジックは周期Ｔ
で動作する。しかしながら、シフトレジスタ６３、６
５、７５、７７（図８）において偶数番号サンプルが次
の偶数番号位置に伝幡されるためには二つのＴ／２周期
が必要とされる。このため、サンプルはＴ／２で計時さ
れる。
れるため、タイミング再生回路４８のロジックは周期Ｔ
で動作する。しかしながら、シフトレジスタ６３、６
５、７５、７７（図８）において偶数番号サンプルが次
の偶数番号位置に伝幡されるためには二つのＴ／２周期
が必要とされる。このため、サンプルはＴ／２で計時さ
れる。
【００４１】本発明の好ましい実施例を最初に図１０を
参照して説明する。該実施例はキャリア及びタイミング
ループが完全にディジタル領域内で提供され、ＣＭＯＳ
チップ上に集積されている点で上述の従来の回路以上の
利点を有する。その結果、外部システム要素の費用が低
減する。本構成の更に他の利点は復号器が多数の異なる
シンボル・レートで動作可能であり、または可変シンボ
ル・レートの技術とともに動作可能であることである。
上述の如く、従来技術による解決法はシンボル・レート
に対応するために可変の水晶制御発振器を必要としてい
た。
参照して説明する。該実施例はキャリア及びタイミング
ループが完全にディジタル領域内で提供され、ＣＭＯＳ
チップ上に集積されている点で上述の従来の回路以上の
利点を有する。その結果、外部システム要素の費用が低
減する。本構成の更に他の利点は復号器が多数の異なる
シンボル・レートで動作可能であり、または可変シンボ
ル・レートの技術とともに動作可能であることである。
上述の如く、従来技術による解決法はシンボル・レート
に対応するために可変の水晶制御発振器を必要としてい
た。
【００４２】従来技術によるチップ外のＩ、Ｑベースバ
ンド復号器１４０が使用されている。適当なＩ、Ｑ直交
位相ベースバンド復号器はＧＥＣ Ｐｌｅｓｓｅｙ Ｓ
Ｌ１７１０ Ｉ、Ｑ復号器である。外部のサンプルタイ
ミング再生ループはロジックにクロックを提供する固定
の周波数システムクロック１２０により置き換えられて
いる。これは少なくともデータナイキスト周波数に等し
くなければならず、さもなければ、データナイキスト周
波数が満たされることを保証するものでなければならな
い。チップ上の補間回路ユニット１３０は、タイミング
再生ループ１２５の制御に従って、同期したＴ／２間隔
のサンプル値を発生する。各システムクロックの瞬間に
補間回路ユニット１３０によってＴ／２サンプルの１又
はゼロ個のいずれかが生成される。サンプルが生成され
た時には、以降のハードウエアモジュールは「妥当」制
御ストローブ１７０（図１１）の表明によってそのこと
が報知される。
ンド復号器１４０が使用されている。適当なＩ、Ｑ直交
位相ベースバンド復号器はＧＥＣ Ｐｌｅｓｓｅｙ Ｓ
Ｌ１７１０ Ｉ、Ｑ復号器である。外部のサンプルタイ
ミング再生ループはロジックにクロックを提供する固定
の周波数システムクロック１２０により置き換えられて
いる。これは少なくともデータナイキスト周波数に等し
くなければならず、さもなければ、データナイキスト周
波数が満たされることを保証するものでなければならな
い。チップ上の補間回路ユニット１３０は、タイミング
再生ループ１２５の制御に従って、同期したＴ／２間隔
のサンプル値を発生する。各システムクロックの瞬間に
補間回路ユニット１３０によってＴ／２サンプルの１又
はゼロ個のいずれかが生成される。サンプルが生成され
た時には、以降のハードウエアモジュールは「妥当」制
御ストローブ１７０（図１１）の表明によってそのこと
が報知される。
【００４３】図６に図示された外部電圧制御発振器４６
を含む外部キャリア再生ループは、固定周波数の外部水
晶発振器１４５によって置換されている。発振器１４５
はチップ上のディジタル・デローテータ１５０及びチッ
プ上のキャリア再生ループ１５５と協働する。デローテ
ータ１５０及びキャリア再生ループ１５５の両方はＴ間
隔のサンプルとともに動作する。Ｉ及びＱ出力１５２、
１５４はＤＶＢ仕様に応じてスライサ及びエラー訂正回
路に供給される。 タイミング再生 発明によるタイミング再生回路は図１１及び図１２に非
常に詳細に示されている。直交位相復調データはシステ
ムクロックレートでサンプリングされ、後者は上で説明
した如く少なくとも入力データのナイキスト周波数に等
しくなければ成らない。図１２に図示された如く、参照
番号２１０で一般的に示されたチップ上の数値制御発振
器がシンボル時間のカウントを続ける。数値制御発振器
２１０の状態Ωが経過したシンボル周期の数の固定点カ
ウントを表す。各システムクロックの瞬間に状態Ωが制
御信号２６２を用いて公称値から調整された（公称ボー
・レート/システムクロックレート）に等しいレジスタ
２６０内の値だけインクリメントされる。レジスタ２６
０内の値の逆が逆発生器２４０において取られる。逆は
乗算器２４１において値 [（２Ω）モジュロ（ｍｏｄ）
１］／２が乗算され、飽和ブロック２４２において１よ
り小さい値に制限される。ここで図１１及び図１３を参
照すれば、図１１に示された回路の動作を表す一例が示
されており、そこでは（公称ボー・レート／システムク
ロックレート）＝０．４である。状態Ωが図１３内の上
方に向いた矢印の下の行によって示されるＴ／２マーク
を通過する度に、数値制御発振器２１０が信号２１５、
及び連続するサンプルの間の補間距離を表す以下の式に
よって表されるΔ２１７を出力する。
を含む外部キャリア再生ループは、固定周波数の外部水
晶発振器１４５によって置換されている。発振器１４５
はチップ上のディジタル・デローテータ１５０及びチッ
プ上のキャリア再生ループ１５５と協働する。デローテ
ータ１５０及びキャリア再生ループ１５５の両方はＴ間
隔のサンプルとともに動作する。Ｉ及びＱ出力１５２、
１５４はＤＶＢ仕様に応じてスライサ及びエラー訂正回
路に供給される。 タイミング再生 発明によるタイミング再生回路は図１１及び図１２に非
常に詳細に示されている。直交位相復調データはシステ
ムクロックレートでサンプリングされ、後者は上で説明
した如く少なくとも入力データのナイキスト周波数に等
しくなければ成らない。図１２に図示された如く、参照
番号２１０で一般的に示されたチップ上の数値制御発振
器がシンボル時間のカウントを続ける。数値制御発振器
２１０の状態Ωが経過したシンボル周期の数の固定点カ
ウントを表す。各システムクロックの瞬間に状態Ωが制
御信号２６２を用いて公称値から調整された（公称ボー
・レート/システムクロックレート）に等しいレジスタ
２６０内の値だけインクリメントされる。レジスタ２６
０内の値の逆が逆発生器２４０において取られる。逆は
乗算器２４１において値 [（２Ω）モジュロ（ｍｏｄ）
１］／２が乗算され、飽和ブロック２４２において１よ
り小さい値に制限される。ここで図１１及び図１３を参
照すれば、図１１に示された回路の動作を表す一例が示
されており、そこでは（公称ボー・レート／システムク
ロックレート）＝０．４である。状態Ωが図１３内の上
方に向いた矢印の下の行によって示されるＴ／２マーク
を通過する度に、数値制御発振器２１０が信号２１５、
及び連続するサンプルの間の補間距離を表す以下の式に
よって表されるΔ２１７を出力する。
【００４４】
【数７】
【００４５】信号２１５、及びΔ２１７は同位相及び直
交位相成分の各々のための個々の同期補間回路２２１
ａ、２２１ｂから成る同期補間装置２２２により受け取
られる。補間回路ユニット２２２が次に補間距離に基づ
くサンプル値を生成する。Δは０以上であり１より小の
値を有しているけれども固定点の数として表される。１
以上の値は１よりすぐに小なる値に飽和される。制御信
号が正の時にはΔは時おり１より大として評価される。
交位相成分の各々のための個々の同期補間回路２２１
ａ、２２１ｂから成る同期補間装置２２２により受け取
られる。補間回路ユニット２２２が次に補間距離に基づ
くサンプル値を生成する。Δは０以上であり１より小の
値を有しているけれども固定点の数として表される。１
以上の値は１よりすぐに小なる値に飽和される。制御信
号が正の時にはΔは時おり１より大として評価される。
【００４６】このような条件において、値は１の直下の
値に制限される。同期補間装置２２２はΔが１であるか
又は０であるかに応じて進んだサンプル又は遅れたサン
プルを夫々生成するように命令される。補間回路によっ
てカバーされるサンプル時間の広がりは−システムクロ
ック周期である。数値制御発振器２１０は上述のガード
ナーアルゴリズムに基づいたタイミングループ内で動作
する。ミューラーアンドミューラーアルゴリズム等の他
のタイミング再生アルゴリズムもまた使用することがで
る。２次のループ・フィルタ２５９が使用されている。
比例積分（ＰＩ）制御装置２１１が回路に含まれてい
る。その比例及び積分ゲイン定数は要求されたダンピン
グファクタ及び自然周波数を与えるような値に選ばれて
いる。好ましくは、ロック時間を最小にし、チャンネル
獲得を確実にするために比較的高い自然周波数が初期の
チャンネル獲得に用いられる。その後、係数はループ帯
域幅を減少させるために変更され、それによって回路の
ノイズ及び変動に対する感受性が低下される。この「ギ
ヤシフト」動作によって全体的なシステムビットエラー
レートが改善される。
値に制限される。同期補間装置２２２はΔが１であるか
又は０であるかに応じて進んだサンプル又は遅れたサン
プルを夫々生成するように命令される。補間回路によっ
てカバーされるサンプル時間の広がりは−システムクロ
ック周期である。数値制御発振器２１０は上述のガード
ナーアルゴリズムに基づいたタイミングループ内で動作
する。ミューラーアンドミューラーアルゴリズム等の他
のタイミング再生アルゴリズムもまた使用することがで
る。２次のループ・フィルタ２５９が使用されている。
比例積分（ＰＩ）制御装置２１１が回路に含まれてい
る。その比例及び積分ゲイン定数は要求されたダンピン
グファクタ及び自然周波数を与えるような値に選ばれて
いる。好ましくは、ロック時間を最小にし、チャンネル
獲得を確実にするために比較的高い自然周波数が初期の
チャンネル獲得に用いられる。その後、係数はループ帯
域幅を減少させるために変更され、それによって回路の
ノイズ及び変動に対する感受性が低下される。この「ギ
ヤシフト」動作によって全体的なシステムビットエラー
レートが改善される。
【００４７】ガードナーアルゴリズムはデータがＩＳＩ
が比無であることを仮定しているため整合フィルタ２５
４、２５６、好ましくは平方根累乗コサイン整合フィル
タが含まれている。それらはＴ／２サンプリングデータ
のために設計されたハードウエア結線された係数を有し
ているため補間回路ユニット２２２の前におくことはで
きない。上述の如く、ガードナーアルゴリズムはタイミ
ングサンプル点をＴ／２サンプルを用いてロックする。
ループは好ましくは奇数サンプルが入力データのゼロク
ロス点にあり、偶数サンプルがデータサンプルとして用
いられるようなサンプル点を獲得する。
が比無であることを仮定しているため整合フィルタ２５
４、２５６、好ましくは平方根累乗コサイン整合フィル
タが含まれている。それらはＴ／２サンプリングデータ
のために設計されたハードウエア結線された係数を有し
ているため補間回路ユニット２２２の前におくことはで
きない。上述の如く、ガードナーアルゴリズムはタイミ
ングサンプル点をＴ／２サンプルを用いてロックする。
ループは好ましくは奇数サンプルが入力データのゼロク
ロス点にあり、偶数サンプルがデータサンプルとして用
いられるようなサンプル点を獲得する。
【００４８】以下の式に従って同期補間装置２２２に対
するシステムクロックレートサンプルの提示と補間サン
プルの出現の間に遅延が設けられている。
するシステムクロックレートサンプルの提示と補間サン
プルの出現の間に遅延が設けられている。
【００４９】
【数８】
【００５０】ここで、σは（システムクロック周期／
Ｎ）、Ｎは同期補間点の数、ｋ（整数）は補間距離、Δ
Ｎ、Ｄはハードウエアに内在する一定の遅延である。
Ｎ）、Ｎは同期補間点の数、ｋ（整数）は補間距離、Δ
Ｎ、Ｄはハードウエアに内在する一定の遅延である。
【００５１】同期補間装置２２２はシステムクロック・
レートにロックされた有限インパルスレスポンス・フィ
ルタに基づいており、係数がＮセットのバンクから選ば
れ、係数の各組が異なる遅延を補間する。数値制御発振
器２１０から出力された補間距離が、Δが０から１に変
化する際に与えられたサンプルを生成するのにどの係数
のバンクを用いるのかを決定する。これは、図５を参照
することで理解可能であり、図において楕円の表時が補
間の可能性を表している。同期補間は、ナイキストサン
プリングされた信号は周波数領域内の低域フィルタリン
グ動作を実行するのと同等に同期パルスを用いて再構成
可能であることを示すサンプリング理論に基づいてい
る。出力は以下の式により与えられる。
レートにロックされた有限インパルスレスポンス・フィ
ルタに基づいており、係数がＮセットのバンクから選ば
れ、係数の各組が異なる遅延を補間する。数値制御発振
器２１０から出力された補間距離が、Δが０から１に変
化する際に与えられたサンプルを生成するのにどの係数
のバンクを用いるのかを決定する。これは、図５を参照
することで理解可能であり、図において楕円の表時が補
間の可能性を表している。同期補間は、ナイキストサン
プリングされた信号は周波数領域内の低域フィルタリン
グ動作を実行するのと同等に同期パルスを用いて再構成
可能であることを示すサンプリング理論に基づいてい
る。出力は以下の式により与えられる。
【００５２】
【数９】
【００５３】図１５ａ−１５ｃを参照すれば、再構成さ
れた波形５８０は曲線５８２、５８４、５８６により代
表的に表されている全ての成分の合計であることが分か
る。図１５ｂに示された如く、各サンプル点において一
つの非ゼロ成分のみが存在する。実動化を可能にするた
めに、即ち、システムを原因を示すようにするために、
同期パルスの後端は切り揃えなければならない。これは
無視して良い程度の誤差を導入する。既知のサンプルの
間の点において信号の値を補間するために、その点での
各既知のサンプルによる貢献度を合計することが必要で
ある。貢献度はサンプルの振幅及び同期パルスの形状に
基づいて計算される。ＦＩＲフィルタ２５０（図１６）
が計算及び貢献度を合計するのに用いられる。フィルタ
２５０の係数はシステムクロックレートの同期パルスに
基づいて計算される。
れた波形５８０は曲線５８２、５８４、５８６により代
表的に表されている全ての成分の合計であることが分か
る。図１５ｂに示された如く、各サンプル点において一
つの非ゼロ成分のみが存在する。実動化を可能にするた
めに、即ち、システムを原因を示すようにするために、
同期パルスの後端は切り揃えなければならない。これは
無視して良い程度の誤差を導入する。既知のサンプルの
間の点において信号の値を補間するために、その点での
各既知のサンプルによる貢献度を合計することが必要で
ある。貢献度はサンプルの振幅及び同期パルスの形状に
基づいて計算される。ＦＩＲフィルタ２５０（図１６）
が計算及び貢献度を合計するのに用いられる。フィルタ
２５０の係数はシステムクロックレートの同期パルスに
基づいて計算される。
【００５４】図１６に示された如く有限インパルス応答
フィルタ（ＦＩＲフィルタ）２５０はその各々が小さな
リード・オンリーメモリ（ＲＯＭ）２５１を有する複数
の乗算器２５２を有している。乗算器２５２は並列に動
作する。簡潔のために、左端の乗算器２５２のためのＲ
ＯＭ２５１が示されているけれども、各乗算器は動作的
にＲＯＭと連結していることが理解される筈である。種
々の形のメモリを代わりに使用することが可能である。
例えば、有る応用例においては、受信機はマイクロプロ
セッサ（図示せず）による制御によって動作させること
が好ましく、メモリＲＯＭ２５１はプログラム可能な値
を有するＲＡＭとして実現可能である。サンプリング受
信機のためのマイクロプロセッサインターフェースは公
知であり、ここでは更に議論しない。各遅延位相のため
の係数は各ＲＯＭ２５１内に格納されており、アドレス
指定ロジック２４９によって数値制御発振器２１０によ
って提供される補間距離に従ってＲＯＭ２５１内で適切
な係数が選択される。ＲＯＭ２５１のアドレス指定の構
成は従来のものである。フィルタ２５０は複数のタップ
位置２５８を有するシフトレジスタ２５７を含んでい
る。
フィルタ（ＦＩＲフィルタ）２５０はその各々が小さな
リード・オンリーメモリ（ＲＯＭ）２５１を有する複数
の乗算器２５２を有している。乗算器２５２は並列に動
作する。簡潔のために、左端の乗算器２５２のためのＲ
ＯＭ２５１が示されているけれども、各乗算器は動作的
にＲＯＭと連結していることが理解される筈である。種
々の形のメモリを代わりに使用することが可能である。
例えば、有る応用例においては、受信機はマイクロプロ
セッサ（図示せず）による制御によって動作させること
が好ましく、メモリＲＯＭ２５１はプログラム可能な値
を有するＲＡＭとして実現可能である。サンプリング受
信機のためのマイクロプロセッサインターフェースは公
知であり、ここでは更に議論しない。各遅延位相のため
の係数は各ＲＯＭ２５１内に格納されており、アドレス
指定ロジック２４９によって数値制御発振器２１０によ
って提供される補間距離に従ってＲＯＭ２５１内で適切
な係数が選択される。ＲＯＭ２５１のアドレス指定の構
成は従来のものである。フィルタ２５０は複数のタップ
位置２５８を有するシフトレジスタ２５７を含んでい
る。
【００５５】ＲＯＭ２５１に格納された係数はシステム
クロックレートの同期パルスに基づいている。ゼロ遅延
係数がゼロに中心を合わせた同期パルスを有し、Δが０
である時に最後の信号の到着を模する。最大遅延係数が
（Ｎ−１）／Ｎシステムクロック周期に中心を合わせた
同期パルスに対応し、Δが（Ｎ−１）／Ｎより大である
ときにはいつも使用される。
クロックレートの同期パルスに基づいている。ゼロ遅延
係数がゼロに中心を合わせた同期パルスを有し、Δが０
である時に最後の信号の到着を模する。最大遅延係数が
（Ｎ−１）／Ｎシステムクロック周期に中心を合わせた
同期パルスに対応し、Δが（Ｎ−１）／Ｎより大である
ときにはいつも使用される。
【００５６】累乗（raised）コサイン同期パルス係数
は、好ましくはα＝０．３５で、以下の式を用いて生成
される。
は、好ましくはα＝０．３５で、以下の式を用いて生成
される。
【００５７】
【数１０】
【００５８】但し、
【００５９】
【数１１】
【００６０】また、Ｃは係数番号 （例えば−２、−
１、０、１、２）、ｎは補間距離 ０．．．Ｎ−１、６
タップ、８位相補間回路のためのタップ値は以下の表に
より与えられる。行８は利用されていない。
１、０、１、２）、ｎは補間距離 ０．．．Ｎ−１、６
タップ、８位相補間回路のためのタップ値は以下の表に
より与えられる。行８は利用されていない。
【００６１】
【表１】
【００６２】乗算器２５２によって生成されたデータは
加算器ユニット２５３において加算されて、補間データ
として出力される。同期補間装置２２２の動作は更に図
５、１４ａ、１４ｂ及び１５ａ−１５ｃを参照して理解
することができ、図において二つの例示的な遅延が適用
されている。これらの例においては補間回路が６−タッ
プのフィルタ及び８相を有することが仮定されている。
実際上は、タップの数及び位相は、応用の態様及び要求
される解像度に応じて選択される。図１４ａにおいて、
バンク０のための係数が示されている。中心タップ係数
のみが非ゼロである。このようにして出力データは、位
置２５５におけるアナログディジタル値の内容に、それ
に関連するＲＯＭ（図示せず）内に記憶された値が乗算
された値にのみ基づくことになる。図１４ｂにおいて
は、より長時間の遅延に関係しており、バンク０−８の
内のバンク７が選択され、係数は図示された如くであ
る。例えばセンタータップの係数は値が０．９７４であ
る。補間は受け取ったデータの既知の同期パルス形状を
利用する。
加算器ユニット２５３において加算されて、補間データ
として出力される。同期補間装置２２２の動作は更に図
５、１４ａ、１４ｂ及び１５ａ−１５ｃを参照して理解
することができ、図において二つの例示的な遅延が適用
されている。これらの例においては補間回路が６−タッ
プのフィルタ及び８相を有することが仮定されている。
実際上は、タップの数及び位相は、応用の態様及び要求
される解像度に応じて選択される。図１４ａにおいて、
バンク０のための係数が示されている。中心タップ係数
のみが非ゼロである。このようにして出力データは、位
置２５５におけるアナログディジタル値の内容に、それ
に関連するＲＯＭ（図示せず）内に記憶された値が乗算
された値にのみ基づくことになる。図１４ｂにおいて
は、より長時間の遅延に関係しており、バンク０−８の
内のバンク７が選択され、係数は図示された如くであ
る。例えばセンタータップの係数は値が０．９７４であ
る。補間は受け取ったデータの既知の同期パルス形状を
利用する。
【００６３】好ましくは数値制御発振器、同期補間回
路、ループ・フィルタは集積半導体回路から成り、ＣＭ
ＯＳ回路で良い。ユニット内での補間の精度は、線形補
間ユニット２６７を図示している図１７に示された如
く、線形補間のレベルを含めることにより随意的に向上
させることができる。この部分は同期補間の値に対して
線形補間を実行する。図５に示された如く、要求された
補間 点２６１が、先行する同期補間点２６５及び後続
する同期補間点２６３により挟まれる。点２６１の値を
決定するための線形補間は点２６５、２６３に基づいて
実行される。図１７において、σは（システムクロック
周期／Ｎ）、Ｎは同期補間点の数、Ｋ（整数）は補間距
離、ΔＮ、Ｄはハードウエアに内在する一定の遅延、ｆ
（小数）は補間距離、ΔＮである。
路、ループ・フィルタは集積半導体回路から成り、ＣＭ
ＯＳ回路で良い。ユニット内での補間の精度は、線形補
間ユニット２６７を図示している図１７に示された如
く、線形補間のレベルを含めることにより随意的に向上
させることができる。この部分は同期補間の値に対して
線形補間を実行する。図５に示された如く、要求された
補間 点２６１が、先行する同期補間点２６５及び後続
する同期補間点２６３により挟まれる。点２６１の値を
決定するための線形補間は点２６５、２６３に基づいて
実行される。図１７において、σは（システムクロック
周期／Ｎ）、Ｎは同期補間点の数、Ｋ（整数）は補間距
離、ΔＮ、Ｄはハードウエアに内在する一定の遅延、ｆ
（小数）は補間距離、ΔＮである。
【００６４】各システムクロックサンプルは補間点ｋ、
ｋ＋１において同期補間ユニット２６６、２６８におい
て同期補間される。補間の結果には１−ｆ、及びｆが乗
算器２６９、２６４において夫々乗算され、その結果が
加算器２７０において合成され、補間サンプル値が出力
される。図１１及び図１８を参照すれば、整合フィルタ
２５４、２５６は有限インパルス応答フィルタとして提
供されており、妥当信号、即ち補間回路ユニット２２２
により生成されるストローブ１７０により可能化され
る。一例としてフィルタ２９０が図１８に図示されてい
る。シフトレジスタ２８０の動作は妥当信号１７０によ
り可能化される。妥当な入力サンプルの各々について一
つの出力サンプルが生成される。ＦＩＲ係数Ｃ0、．．
Ｃnが過剰帯域幅α＝０.３５を仮定してＴ／２ＦＩＲ平
方根累乗コサインフィルタに対して計算される。フィル
タハードウエア内においては実際にはシステムクロック
１２０（図１０）の早いレートでクロックが供給される
けれども、妥当ストローブ信号１７０の使用により、Ｔ
／２のシステムクロックによるクロッッキングがエミュ
レートされる。 キャリア再生 初めに、キャリア再生ループを、コスタス（Ｃｏｓｔａ
ｓ）アルゴリズム位相誤差推定部３１５、２次のループ
・フィルタ３２０、数値制御発振器 ３１０、ディジタ
ルデローテーション回路３１７を図示した図１９及び図
２０を参照して説明する。この回路は外部の変調及び復
調チェイン内の全ての周波数誤差及び位相変動に追従す
る。好ましくは、追加の適応ループ回路３１９が最小自
乗法（ＬＭＳ）アルゴリズムに従って動作して、ハム及
びジッターを原因とする復調位相ノイズ誤差を推定す
る。
ｋ＋１において同期補間ユニット２６６、２６８におい
て同期補間される。補間の結果には１−ｆ、及びｆが乗
算器２６９、２６４において夫々乗算され、その結果が
加算器２７０において合成され、補間サンプル値が出力
される。図１１及び図１８を参照すれば、整合フィルタ
２５４、２５６は有限インパルス応答フィルタとして提
供されており、妥当信号、即ち補間回路ユニット２２２
により生成されるストローブ１７０により可能化され
る。一例としてフィルタ２９０が図１８に図示されてい
る。シフトレジスタ２８０の動作は妥当信号１７０によ
り可能化される。妥当な入力サンプルの各々について一
つの出力サンプルが生成される。ＦＩＲ係数Ｃ0、．．
Ｃnが過剰帯域幅α＝０.３５を仮定してＴ／２ＦＩＲ平
方根累乗コサインフィルタに対して計算される。フィル
タハードウエア内においては実際にはシステムクロック
１２０（図１０）の早いレートでクロックが供給される
けれども、妥当ストローブ信号１７０の使用により、Ｔ
／２のシステムクロックによるクロッッキングがエミュ
レートされる。 キャリア再生 初めに、キャリア再生ループを、コスタス（Ｃｏｓｔａ
ｓ）アルゴリズム位相誤差推定部３１５、２次のループ
・フィルタ３２０、数値制御発振器 ３１０、ディジタ
ルデローテーション回路３１７を図示した図１９及び図
２０を参照して説明する。この回路は外部の変調及び復
調チェイン内の全ての周波数誤差及び位相変動に追従す
る。好ましくは、追加の適応ループ回路３１９が最小自
乗法（ＬＭＳ）アルゴリズムに従って動作して、ハム及
びジッターを原因とする復調位相ノイズ誤差を推定す
る。
【００６５】ｓｉｎθ及びｃｏｓθによってデローテー
ション回路３１７が制御される。それらはＲＯＭ（図示
せず）に格納された参照表を用いて生成される。三角関
数参照表の構成は周知である。デローテーターは入力デ
ータをθだけ回転する。（Ｉ、Ｑ）が振幅（Ｉ2＋Ｑ2）
のベクトルを表し、係数ｔａｎ-1（Ｉ／Ｑ）＝φである
とする。こうしてＩ＝ｓｉｎφ、Ｑ＝ｃｏｓφとなり、
デローテートされたＩ＝Ｉ’＝ ｓｉｎ（φ＋θ）、
Ｑ’＝ ｃｏｓ（φ＋θ）であることが必要である。 Ｉ’＝ｓｉｎφｃｏｓθ−ｃｏｓφｓｉｎθ＝Ｉｃｏｓ
θ−Ｑｓｉｎθ Ｑ’＝Ｑｃｏｓθ＋Ｉｓｉｎθ となる。
ション回路３１７が制御される。それらはＲＯＭ（図示
せず）に格納された参照表を用いて生成される。三角関
数参照表の構成は周知である。デローテーターは入力デ
ータをθだけ回転する。（Ｉ、Ｑ）が振幅（Ｉ2＋Ｑ2）
のベクトルを表し、係数ｔａｎ-1（Ｉ／Ｑ）＝φである
とする。こうしてＩ＝ｓｉｎφ、Ｑ＝ｃｏｓφとなり、
デローテートされたＩ＝Ｉ’＝ ｓｉｎ（φ＋θ）、
Ｑ’＝ ｃｏｓ（φ＋θ）であることが必要である。 Ｉ’＝ｓｉｎφｃｏｓθ−ｃｏｓφｓｉｎθ＝Ｉｃｏｓ
θ−Ｑｓｉｎθ Ｑ’＝Ｑｃｏｓθ＋Ｉｓｉｎθ となる。
【００６６】これはデローテーション回路３１７に示さ
れた乗算器及び加算器のネットワークにおいて提供され
る。コスタス位相誤差推定部３１５がループを完結す
る。デローテータ３１７は位相推定部３１５と協働して
位相ノイズ及びジッターを補正するために使用される。
このジッターは位相誤差のＬＭＳ適応推定によって追跡
される。図２０を参照すれば、小数部分を有する固定小
数点の数として表されたデローテートされたＩ及びＱ
値、はスライサ３３２、３３４においてそれぞれ最も近
い合法的な符号点配置の値にスライスされる。ＱＰＳＫ
についてはこれは＋１または−１になる。デローテート
された値とスライスされた値との間の差異は減算器３３
６、３３８において得られ、誤差を形成する。Ｉ及びＱ
誤差値は角度誤差推定θ誤差に変換される。ＱＰＳＫ変
調の場合、θ誤差はアンギュレータ３３１に含まれるス
イッチングネットワークによって以下の表２に従って得
られる。アンギュレータ３３１の出力は位相ジッター誤
差又はハム誤差θ推定の適応ＬＭＳ推定である。出願人
による同時係属出願であり、ここに引用するシリアル番
号０８／４８１、１０７号に記述された位相誤差推定回
路を用いることも可能であり、また他の種々の位相誤差
推定回路、例えばコスタスアルゴリズムを実施化した回
路等も同様に使用可能である。
れた乗算器及び加算器のネットワークにおいて提供され
る。コスタス位相誤差推定部３１５がループを完結す
る。デローテータ３１７は位相推定部３１５と協働して
位相ノイズ及びジッターを補正するために使用される。
このジッターは位相誤差のＬＭＳ適応推定によって追跡
される。図２０を参照すれば、小数部分を有する固定小
数点の数として表されたデローテートされたＩ及びＱ
値、はスライサ３３２、３３４においてそれぞれ最も近
い合法的な符号点配置の値にスライスされる。ＱＰＳＫ
についてはこれは＋１または−１になる。デローテート
された値とスライスされた値との間の差異は減算器３３
６、３３８において得られ、誤差を形成する。Ｉ及びＱ
誤差値は角度誤差推定θ誤差に変換される。ＱＰＳＫ変
調の場合、θ誤差はアンギュレータ３３１に含まれるス
イッチングネットワークによって以下の表２に従って得
られる。アンギュレータ３３１の出力は位相ジッター誤
差又はハム誤差θ推定の適応ＬＭＳ推定である。出願人
による同時係属出願であり、ここに引用するシリアル番
号０８／４８１、１０７号に記述された位相誤差推定回
路を用いることも可能であり、また他の種々の位相誤差
推定回路、例えばコスタスアルゴリズムを実施化した回
路等も同様に使用可能である。
【００６７】ＬＭＳアルゴリズム及びその符号変更版は
既知のものであり、ここでは更に説明しない。例えば、
Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｓｅ
ｃｏｎｄ Ｅｄｉｔｉｏｎ、ｂｙ Ｅｄｗａｒｄ Ａ．
Ｌｅｅ ａｎｄ Ｄａｖｉｄ Ｇ．Ｍｅｓｓｅｒｓｃ
ｈｍｉｔｔ、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂ
ｌｉｓｈｅｒｓの第１１章に記述されている。
既知のものであり、ここでは更に説明しない。例えば、
Ｄｉｇｉｔａｌ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ、Ｓｅ
ｃｏｎｄ Ｅｄｉｔｉｏｎ、ｂｙ Ｅｄｗａｒｄ Ａ．
Ｌｅｅ ａｎｄ Ｄａｖｉｄ Ｇ．Ｍｅｓｓｅｒｓｃ
ｈｍｉｔｔ、Ｋｌｕｗｅｒ Ａｃａｄｅｍｉｃ Ｐｕｂ
ｌｉｓｈｅｒｓの第１１章に記述されている。
【００６８】適応アルゴリズムは標準ＬＭＳアルゴリズ
ムに対して、θ推定にリークが付与されている点で変更
されている。通常リークはゼロであるが、Ｎ番目のサイ
クル毎に−（符号（θ推定））となる。これによってθ
誤差が動作の限界を越えて増大することが防止される。
コスタス・ループは軸上の符号点配置点、即ち（１、
０）、（０、１）、（−１、０）、（０、−１）にロッ
クする。このようにして誤差は、この例において、図２
４に示された如く、θ誤差≒ｓｉｎ−１（Ｉ誤差）とし
て推定され、θ誤差＝Ｉ誤差に近似される。同様に他の
符号点配置点についてはθ誤差は以下の表に示された如
く、＋又は−Ｉ誤差又はＱ誤差となる。θ誤差の幾何学
的表現は図２４に示されている。
ムに対して、θ推定にリークが付与されている点で変更
されている。通常リークはゼロであるが、Ｎ番目のサイ
クル毎に−（符号（θ推定））となる。これによってθ
誤差が動作の限界を越えて増大することが防止される。
コスタス・ループは軸上の符号点配置点、即ち（１、
０）、（０、１）、（−１、０）、（０、−１）にロッ
クする。このようにして誤差は、この例において、図２
４に示された如く、θ誤差≒ｓｉｎ−１（Ｉ誤差）とし
て推定され、θ誤差＝Ｉ誤差に近似される。同様に他の
符号点配置点についてはθ誤差は以下の表に示された如
く、＋又は−Ｉ誤差又はＱ誤差となる。θ誤差の幾何学
的表現は図２４に示されている。
【００６９】
【表２】
【００７０】ＱＡＭ変調体系に対する誤差の計算はもっ
と複雑である。上述のタイミング再生制御ループの場合
の如く、捕捉時間を最小にするために２次のループ３２
０内の比例及び積分利得定数ＰＩ制御装置３２１が広帯
域幅の値で動作を開始し、一度ロックが達成された後に
はシステムビットエラーレートを最適化するために低帯
域幅ループセットの値にシフトする。選択値は特定の応
用例における要求に従って容易に選択される。
と複雑である。上述のタイミング再生制御ループの場合
の如く、捕捉時間を最小にするために２次のループ３２
０内の比例及び積分利得定数ＰＩ制御装置３２１が広帯
域幅の値で動作を開始し、一度ロックが達成された後に
はシステムビットエラーレートを最適化するために低帯
域幅ループセットの値にシフトする。選択値は特定の応
用例における要求に従って容易に選択される。
【００７１】チャンネル変更の後は位相を捕捉する前に
決定されねばならない周波数誤差が非常に大になり得
る。初期の周波数誤差を捕捉するために、周波数−ロッ
ク−ループ（即ち、誤差信号が周波数誤差に比例する
か）又は周波数掃引捕捉装置を用いることが好ましい。
ロッッキングを行う回路は図２１を参照して説明されて
おり、この回路は周波数及び位相ロックループ回路３２
１に関している。仮に比例積分ループ３２０が中間周波
数信号から受け取った周波数にロックできない場合に
は、図２１の回路は個別の間隔で数値制御発振器３１０
をして−つの周波数から他の周波数に跳躍させ、入力信
号のキャリアをサーチする。図２１において参照番号４
５８で示したＰＩ制御装置３２１の出力の最高位ビット
は状態マシン４６１から取り込まれた跳躍入力４５０と
合成され、跳躍加算器４１４に提供される。加算器４１
４は数値制御発振器３１０によって受け取られる周波数
オフセット信号４５２を出力する。 第２の実施例 復調の際に同位相成分及び直交位相成分の両方を生成し
ない種々の形の変調が本技術分野で既知となっており、
例えば、残留側波帯（ＶＳＢ）変調はパルス状のベース
バンド信号を振幅変調することにより達成され、帯域幅
を確保するために、振幅変調（ＡＭ）された信号の冗長
な側波帯をが抑圧される。通常、下側波帯が抑圧され
る。ディジタル形式のＶＳＢにおいては、ディジタルパ
ルス振幅変調（ＰＡＭ）信号が用いられている。図２２
を参照して以下に説明する本発明の他の実施例はＶＳＢ
並びに他の変調体系のの受信信号に適当である。第１の
実施例と同様に、アナログディジタル変換器５６０の出
力は整合フィルタ５５２及びタイミング再生回路５２５
が後に設けられた同期補間ユニット５２２に供給されて
いる。これらの構成部品の詳細は第１の実施例の場合と
同一であり、ここで繰り返す必要は無い。デローテーシ
ョン回路５５０及びキャリア再生回路５５５は第１の実
施例と同一の構成を有している。しかしながら、デロー
テータ回路５５０は直交位相入力を必要とし、アナログ
ディジタル変換器５６０によって出力されるサンプリン
グされた復調信号においてこれが欠けているためこれを
生成しなければならない。タイミング再生回路５２５を
同位相成分についてのみガードナーアルゴリズムに従っ
て動作させることが可能であり、その場合には上記の誤
差信号は以下の如くなる。
決定されねばならない周波数誤差が非常に大になり得
る。初期の周波数誤差を捕捉するために、周波数−ロッ
ク−ループ（即ち、誤差信号が周波数誤差に比例する
か）又は周波数掃引捕捉装置を用いることが好ましい。
ロッッキングを行う回路は図２１を参照して説明されて
おり、この回路は周波数及び位相ロックループ回路３２
１に関している。仮に比例積分ループ３２０が中間周波
数信号から受け取った周波数にロックできない場合に
は、図２１の回路は個別の間隔で数値制御発振器３１０
をして−つの周波数から他の周波数に跳躍させ、入力信
号のキャリアをサーチする。図２１において参照番号４
５８で示したＰＩ制御装置３２１の出力の最高位ビット
は状態マシン４６１から取り込まれた跳躍入力４５０と
合成され、跳躍加算器４１４に提供される。加算器４１
４は数値制御発振器３１０によって受け取られる周波数
オフセット信号４５２を出力する。 第２の実施例 復調の際に同位相成分及び直交位相成分の両方を生成し
ない種々の形の変調が本技術分野で既知となっており、
例えば、残留側波帯（ＶＳＢ）変調はパルス状のベース
バンド信号を振幅変調することにより達成され、帯域幅
を確保するために、振幅変調（ＡＭ）された信号の冗長
な側波帯をが抑圧される。通常、下側波帯が抑圧され
る。ディジタル形式のＶＳＢにおいては、ディジタルパ
ルス振幅変調（ＰＡＭ）信号が用いられている。図２２
を参照して以下に説明する本発明の他の実施例はＶＳＢ
並びに他の変調体系のの受信信号に適当である。第１の
実施例と同様に、アナログディジタル変換器５６０の出
力は整合フィルタ５５２及びタイミング再生回路５２５
が後に設けられた同期補間ユニット５２２に供給されて
いる。これらの構成部品の詳細は第１の実施例の場合と
同一であり、ここで繰り返す必要は無い。デローテーシ
ョン回路５５０及びキャリア再生回路５５５は第１の実
施例と同一の構成を有している。しかしながら、デロー
テータ回路５５０は直交位相入力を必要とし、アナログ
ディジタル変換器５６０によって出力されるサンプリン
グされた復調信号においてこれが欠けているためこれを
生成しなければならない。タイミング再生回路５２５を
同位相成分についてのみガードナーアルゴリズムに従っ
て動作させることが可能であり、その場合には上記の誤
差信号は以下の如くなる。
【００７２】
【数１２】
【００７３】但し、Ｉは同一位相出力、Ｔはシンボル周
期、ｒは偶数サンプルのサンプル時間である。Ｑ入力は
図２３に示されたヒルベルト・フィルタにより形成され
る。ヒルベルト・フィルタはインパルス応答性を有し、
以下の式で与えられる伝達関数を有している。
期、ｒは偶数サンプルのサンプル時間である。Ｑ入力は
図２３に示されたヒルベルト・フィルタにより形成され
る。ヒルベルト・フィルタはインパルス応答性を有し、
以下の式で与えられる伝達関数を有している。
【００７４】
【数１３】
【００７５】ヒルベルト・フィルタ１１タップのＦＩＲ
フイルタであり、ＦＩＲフィルタ２９０（図１８）とほ
ぼ同一の方法で設けられている。フィルタはフィルタの
長さに従って直列で動作する複数のセルとして構成され
ている。一つのセル７８２が図２３に図示されており、
他のセルも構造的には同一であることが容易に理解され
る。ハードウエアを少なくするために、乗算器７８６は
各係数及びデータシフトレジスタ７８３におけるタップ
の間で共有されている。
フイルタであり、ＦＩＲフィルタ２９０（図１８）とほ
ぼ同一の方法で設けられている。フィルタはフィルタの
長さに従って直列で動作する複数のセルとして構成され
ている。一つのセル７８２が図２３に図示されており、
他のセルも構造的には同一であることが容易に理解され
る。ハードウエアを少なくするために、乗算器７８６は
各係数及びデータシフトレジスタ７８３におけるタップ
の間で共有されている。
【００７６】セル７８２の乗算器−累算器ユニット７０
５について説明する。データシフトレジスタ７８３はレ
ジスタ７１１、７１２、７１３、７１４から成り、例え
ば１３３ｎｓである周期Ｔによりクロックが供給されて
いる。従って、シフトレジスタ７１０−７１３からの出
力は各１３３ｎｓにのみ変化する。セル７８２は合計４
個の乗算器についてレジスタ７１０−７１３の各々に乗
算器を関係付けることにより提供することもできる。し
かしながら、乗算器７８６は３３ｎｓ、Ｔ／４の間にの
み動作可能であるため、セルは４つのデータレジスタ７
１１−７１４の間のスイッチ７１０によって切り替えら
れる一つの乗算器７８６を有するように設計されてい
る。４つの係数レジスタ７２０−７２３が乗算器７８６
に係数を供給するために設けられている。勿論、係数レ
ジスタ７２０−７２３もまた図２３においてスイッチ７
２４によって示される如く切り替えられることが要求さ
れる。このフィルタの構成においては、セルの出力が次
式に従って生成されることが要求される。
５について説明する。データシフトレジスタ７８３はレ
ジスタ７１１、７１２、７１３、７１４から成り、例え
ば１３３ｎｓである周期Ｔによりクロックが供給されて
いる。従って、シフトレジスタ７１０−７１３からの出
力は各１３３ｎｓにのみ変化する。セル７８２は合計４
個の乗算器についてレジスタ７１０−７１３の各々に乗
算器を関係付けることにより提供することもできる。し
かしながら、乗算器７８６は３３ｎｓ、Ｔ／４の間にの
み動作可能であるため、セルは４つのデータレジスタ７
１１−７１４の間のスイッチ７１０によって切り替えら
れる一つの乗算器７８６を有するように設計されてい
る。４つの係数レジスタ７２０−７２３が乗算器７８６
に係数を供給するために設けられている。勿論、係数レ
ジスタ７２０−７２３もまた図２３においてスイッチ７
２４によって示される如く切り替えられることが要求さ
れる。このフィルタの構成においては、セルの出力が次
式に従って生成されることが要求される。
【００７７】
【数１４】
【００７８】但し、ＣＣoutはセル出力、Ｄnはｎ番目の
データシフトレジスタの内容、Ｃnはｎ番目の係数レジ
スタの内容である。ＣＣoutは加算器７２６を用いて累
積される。ユニット７０５の各出力ＣＣoutはラッチさ
れ、加算器木７２７によって加算される。乗算器は各セ
ルの最大の面積を必要とするため、大きなチップチップ
面積がこうして消費される。 第３の実施例 ここで、図２５を参照して発明の第３の実施例が開示さ
れている。その構成は第１の実施例に同様である。第１
の実施例に関連して説明した図１０を参照すれば明かな
如く、整合フィルタ２５４、２５６の後にデローテータ
１５０が配置されている。この構成は、デローテータ内
に周期Ｔのクロック供給が可能な比較的低価格のハード
ウエアを用い得ることが利点である。しかしながら、整
合フィルタ２５４、２５６に供給される信号が符号点配
置の回転及び周波数誤差によって影響されるため、フィ
ルタリングされた出力は完全に信号源パルスを復元した
ものにはならない。図２５において、デローテータ６５
２は補間回路６２２と、整合フィルタ７５４、７５６の
間に配置されている。ここで、デローテータ６５２はＴ
／２でクロックが供給される必要があるけれども、整合
フィルタ７５４、７５６により生成される信号は原信号
をより正確に復元したものになる。
データシフトレジスタの内容、Ｃnはｎ番目の係数レジ
スタの内容である。ＣＣoutは加算器７２６を用いて累
積される。ユニット７０５の各出力ＣＣoutはラッチさ
れ、加算器木７２７によって加算される。乗算器は各セ
ルの最大の面積を必要とするため、大きなチップチップ
面積がこうして消費される。 第３の実施例 ここで、図２５を参照して発明の第３の実施例が開示さ
れている。その構成は第１の実施例に同様である。第１
の実施例に関連して説明した図１０を参照すれば明かな
如く、整合フィルタ２５４、２５６の後にデローテータ
１５０が配置されている。この構成は、デローテータ内
に周期Ｔのクロック供給が可能な比較的低価格のハード
ウエアを用い得ることが利点である。しかしながら、整
合フィルタ２５４、２５６に供給される信号が符号点配
置の回転及び周波数誤差によって影響されるため、フィ
ルタリングされた出力は完全に信号源パルスを復元した
ものにはならない。図２５において、デローテータ６５
２は補間回路６２２と、整合フィルタ７５４、７５６の
間に配置されている。ここで、デローテータ６５２はＴ
／２でクロックが供給される必要があるけれども、整合
フィルタ７５４、７５６により生成される信号は原信号
をより正確に復元したものになる。
【００７９】ここに開示した構成を参照しつつ本発明を
説明してきたけれども、本発明は上述した詳細に限定さ
れるものではなく、本出願は以下のクレイムの範囲に入
るいかなる変更や変形をも包含することを意図してい
る。
説明してきたけれども、本発明は上述した詳細に限定さ
れるものではなく、本出願は以下のクレイムの範囲に入
るいかなる変更や変形をも包含することを意図してい
る。
【図１】 ＱＡＭ及びＱＰＳＫコーディング及び変調を
図示するブロック図である。
図示するブロック図である。
【図２】 通信システムにおける変調及び復調を示すブ
ロック図である。
ロック図である。
【図３】 図２に図示されたチューナー及びＩ、Ｑ復号
器のより詳細なブロック図である。
器のより詳細なブロック図である。
【図４】 図２に示された変調器回路の一部分を図示す
る線図である。
る線図である。
【図５】 既知のサンプルの間に配置された補間サンプ
ルを示す図である。
ルを示す図である。
【図６】 従来技術による受信機におけるキャリア再生
回路及びタイミング再生回路のブロック図である。
回路及びタイミング再生回路のブロック図である。
【図７】 図６に示されたキャリア再生回路のより詳細
なブロック図である。
なブロック図である。
【図８】 図６に示されたタイミング再生回路のより詳
細なブロック図である。
細なブロック図である。
【図９】 ガードナーアルゴリズムの動作を図示した線
図である。
図である。
【図１０】 本発明によるキャリア再生回路及びタイミ
ング再生回路のブロック図である。
ング再生回路のブロック図である。
【図１１】 図１０に示されたタイミング再生回路をよ
り詳細に、部分的に概略的に示すブロック図である。
り詳細に、部分的に概略的に示すブロック図である。
【図１２】 図１１に示されたタイミング再生回路にお
ける数値制御発振器を図示する略図である。
ける数値制御発振器を図示する略図である。
【図１３】 図１１の回路の動作を図示する線図であ
る。
る。
【図１４】 図１１−１３に図示された回路の動作を理
解するのに役立つ異なる遅延値を有する同期パルスの図
である。
解するのに役立つ異なる遅延値を有する同期パルスの図
である。
【図１５】 同期補間の処理を示す図である。
【図１６】 図１０に示された回路の同期補間ユニット
において用いられるフィルタの略図である。
において用いられるフィルタの略図である。
【図１７】 図１０の回路において用いることが可能な
線形補間ユニットの略図である。
線形補間ユニットの略図である。
【図１８】 図１０の回路において用いられた整合フィ
ルタの略図である。
ルタの略図である。
【図１９】 本発明によるキャリア再生回路のブロック
図である。
図である。
【図２０】 図１９に図示されたキャリア再生回路にお
いて用いられた適応位相トラッキング回路のブロック図
である。
いて用いられた適応位相トラッキング回路のブロック図
である。
【図２１】 図１９に図示された回路において用いられ
たホッピング加算器の電気的略図である。
たホッピング加算器の電気的略図である。
【図２２】 本発明の他の実施例によるキャリア再生回
路及びタイミング再生回路を図示するブロック図であ
る。
路及びタイミング再生回路を図示するブロック図であ
る。
【図２３】 図２２に示された回路において用いられた
ヒルベルト・フィルタのより詳細な線図である。
ヒルベルト・フィルタのより詳細な線図である。
【図２４】 符号点配置回転誤差を図示する線図であ
る。
る。
【図２５】 本発明の第２の他の実施例を図示するブロ
ック図である。
ック図である。
２０ 変調器 ２１ ＩＱ復調器 ４４ キャリア再生回路 ４８ タイミング再生回路 ５０ 受信機 ６０ アナログディジタル変換器 ６８ 整合フィルタ ６９ スライサ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 リチャード ジェイ． ガンマック イギリス国 エイボン ビーエス２ ８ピ ーエヌ ブリストル セントジェイムズ グロースターストリート 22
Claims (4)
- 【請求項１】 一サンプリング・レートで動作するサン
プリング回路によってサンプリングされる信号であっ
て、受け取ったシンボル・レートを有する信号を処理す
る信号処理装置であって、 前記サンプリング・レートで動作するクロックと、 当初前記サンプリング・レートで分周された公称ボー・
レートに等しい周期Ｔで動作する第１の数値制御発振器
と、 前記サンプリング・レートでサンプルを受け取る同期補
間回路と、 前記同期補間回路及び前記第１の数値制御発振器に接続
されて前記周期Ｔ及び前記サンプリングされた信号の前
記受け取ったシンボルレートの間の差異に応じた出力を
有するループ・フィルタとから成り、 前記第１の数値制御発振器は前記ループ・フィルタに応
答して後続するサンプルの間の補間距離を表す出力信号
を生成し、前記補間回路は前記補間距離に従って前記受
け取ったサンプルを補間し、前記補間サンプルを表す出
力信号を生成することを特徴とする信号処理装置。 - 【請求項２】 復号器を制御する動作を成す半導体集積
キャリア再生回路から成る変調信号を処理するための回
路であって、 第２の数値制御発振器と、 前記第２の数値制御発振器に応答し、サンプリングされ
た信号の同位相成分及び直交位相成分を受け入れるディ
ジタルデローテーション回路と、 前記デローテーション回路の出力に接続された位相誤差
推定回路と、 前記位相誤差推定回路の出力に接続されたループ・フィ
ルタとから成り、前記第２の数値制御発振器は前記ルー
プ・フィルタに応答することを特徴とする処理回路。 - 【請求項３】 変調キャリア周波数を有する変調信号を
処理するための信号処理装置であって、 復号器と、 一サンプリング・レートで前記復号器の出力に対して動
作するサンプリング回路と、 前記変調キャリア周波数に従って前記復号器を制御する
ように動作するキャリア再生回路とから成り、該キャリ
ア再生回路は第２の数値制御発振器と、 前記第２の数値制御発振器に応答し、サンプリングされ
た信号の同位相成分及び直交位相成分を受け入れるディ
ジタルデローテーション回路と、 前記デローテーション回路の出力に接続された位相誤差
推定回路と、 前記位相誤差推定回路の出力に接続されたループ・フィ
ルタとから成り、前記第２の数値制御発振器は前記ルー
プ・フィルタに応答し、前記サンプリング回路及び前記
キャリア再生回路は半導体集積回路内に集積されている
ことを特徴とする信号処理装置。 - 【請求項４】 一サンプリング・レートで動作するサン
プリング回路によってサンプリングされる変調信号であ
って、受け取ったシンボル・レートを有する変調信号を
処理するための信号処理装置であって、 前記サンプリング・レートで動作するクロックと、 当初前記サンプリング・レートで分周された公称ボー・
レートに等しい周期Ｔで動作する第１の数値制御発振器
と、 前記サンプリング・レートでサンプルを受け取る同期補
間回路と、 前記同期補間回路及び前記第１の数値制御発振器に接続
され、前記周期Ｔ及び前記サンプリングされた信号の伝
送されたシンボル・レートとの間の差異に応答した出力
を有する第１のループ・フィルタであり、前記第１の数
値制御発振器は前記第１のループ・フィルタに応答して
後続するサンプルの間の補間距離を表す出力信号を発生
し、前記同期補間回路は前記受け取ったサンプルを前記
補間距離に従って補間して前記補間サンプルを表す出力
信号を生成する第１のループ・フィルタと、 キャリア再生回路と、を含み、該キャリア再生回路は、 第２の数値制御発振器と、 前記第２の数値制御発振器に応答し、サンプリングされ
た信号の同位相成分及び直交位相成分を受け入れるディ
ジタルデローテーション回路と、 前記デローテーション回路の出力に接続された位相誤差
推定回路と、 前記位相誤差推定回路の出力に接続されたループ・フィ
ルタとから構成されており、前記第２の数値制御発振器
は前記ループ・フィルタに応答し、 前記第１及び第２の数値制御発振器、前記同期補間回
路、前記第１及び第２のループフィルタ及び前記ディジ
タルデローテーション回路は半導体集積回路内に集積さ
れていることを特徴とする信号処理装置。
Applications Claiming Priority (2)
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|---|---|---|---|
| GB9511551.5 | 1995-06-07 | ||
| GBGB9511551.5A GB9511551D0 (en) | 1995-06-07 | 1995-06-07 | Signal processing system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09130444A true JPH09130444A (ja) | 1997-05-16 |
Family
ID=10775686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8084602A Pending JPH09130444A (ja) | 1995-06-07 | 1996-03-13 | 信号処理装置 |
Country Status (15)
| Country | Link |
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| US (2) | US5724396A (ja) |
| EP (2) | EP0748118B1 (ja) |
| JP (1) | JPH09130444A (ja) |
| KR (1) | KR100300539B1 (ja) |
| CN (1) | CN1079620C (ja) |
| AT (2) | ATE201544T1 (ja) |
| AU (1) | AU710586B2 (ja) |
| CA (1) | CA2170344C (ja) |
| DE (2) | DE69604020T2 (ja) |
| DK (1) | DK0748118T3 (ja) |
| ES (1) | ES2112222T3 (ja) |
| GB (1) | GB9511551D0 (ja) |
| IL (1) | IL117743A0 (ja) |
| MY (1) | MY132131A (ja) |
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