JP4483063B2 - キャリア同期方法及び回路、並びに信号処理装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、キャリア同期方法及び回路、並びに信号処理装置に関し、特にBS(放送衛星)を介して伝送された信号を受信する受信装置に適用して好ましいキャリア同期方法及び回路、並びに信号処理装置に関するものである。
【0002】
【従来の技術】
近年において、ビデオ信号及びオーディオ信号等を符号化し、通信衛星(CS:Communication Satelite)や放送衛星(BS:Broadcasting Satelite) 等を介して伝送し、受信側においてこれを復調するようにしたシステム、いわゆるディジタル放送システムが開発され普及しつつある。
【0003】
上記BSやCSのディジタル放送システムにおいては、変調方式として、BPSK(Binary Phase Shift Keying) 方式やQPSK(Quadrature Phase Shift Keying) 方式が用いられ、さらにBSディジタル放送では、QPSK変調方式よりも伝送効率の高いTC8PSK(Trellis-Coded 8 Phase Shift Keying) 方式等も用いられるようになっている。すなわち、例えばBS信号には、BPSK変調信号、QPSK変調信号、及びTC8PSK変調信号が時分割多重化されて混在している。
【0004】
ここで、BSディジタル放送において伝送するビットストリームとしては、CS、地上波、ケーブル等の他のメディアとの整合性を図る観点から、MPEG(Moving Picture Image Coding Experts Group) 2で規定された、いわゆるトランスポートストリーム(TS:Transport Stream)を基本としている。このTSは、1バイトの同期バイトを含んだ188バイトのパケットで構成されているが、CSディジタル多チャンネル放送、地上波ディジタル放送、ケーブルディジタル放送等では、これに誤り訂正用の16バイトのパリティを付加したリードソロモン符号(RS符号)が用いられていることから、BSディジタル放送でも、TSにRS符号化、具体的にはRS(204,188)符号化を行うようにしている。
【0005】
図9は、このような現在提案されているBSディジタル放送の送信装置の構成例を表している。188バイトのTSパケットには、RS(204,188)符号化により、16バイトのパリティが付加される。このパケットが48個集められて1フレームとされる。
【0006】
各フレームの48個のパケットの先頭の1バイトの同期バイトは、順次、連続して読み出され、フレーム同期およびTMCC発生回路201に入力される。フレーム同期およびTMCC発生回路201は、最初の2つのTSパケットの同期バイトをフレーム同期信号にすげ替える。また、フレーム同期およびTMCC発生回路201は、第3番目以降のTSパケットの同期バイトをTMCC(Transmission Multiplexing Configuration Control) 信号にすげ替える。このTMCC信号には、後述する主信号の変調方式や符号化率などの伝送制御情報が含まれる。これにより、1フレームを構成する48個のパケットのうちの最初の2つのパケットの2個の同期バイトが、フレーム同期信号にすげ替えられ、第3番目以降のパケットの同期バイトが、TMCC信号にすげ替えられることになる。フレーム同期およびTMCC発生回路201で発生されたフレーム同期信号とTMCC信号は、BPSKマッピング回路202に入力され、所定の信号点にマッピングされる。
【0007】
1フレームのうちの最初の2個のTSパケットの主信号は、低階層用の画像信号LQとされ、この信号は、この2個のTSパケットの範囲内でインタリーブ回路203によりインタリーブされ、さらに、畳み込み符号化回路204に入力され、1/2の符号化率で畳み込み符号化される。そして畳み込み符号化された信号はパンクチャリング処理されて符号化率3/4とされてQPSKマッピング回路205に供給される。QPSKマッピング回路205において、QPSK方式で、所定の信号点にマッピングされる。
【0008】
一方、1フレームを構成する48個のパケットのうち、残りの46個のTSパケットの主信号は、高階層用の画像信号HQとされ、この信号は、インタリーブ回路206に入力され、インタリーブされた後、2/3トレリス符号化回路207において符号化され、さらに8PSKマッピング回路208において、信号点にマッピングされる。この2/3トレリス符号化回路207において、いわゆるプラグマティックトレリス符号化を行うようにすると、畳み込み符号化回路204と2/3トレリス符号化回路207は、共通の回路とすることができる。
【0009】
位相基準バースト発生回路209は、受信側での安定したキャリア再生を可能とするために、放送信号の予め定められた位置に挿入するBPSK変調信号を発生するものであり、具体的には、主信号の203シンボル毎に4シンボルの基準バーストを間欠的に多重するためのものである。
【0010】
多重化回路210は、BPSKマッピング回路202、QPSKマッピング回路205、8PSKマッピング回路208、及び位相基準バースト発生回路209からの出力を、フレーム単位で多重化し、出力する。従って、多重化回路210より出力される各フレームの信号は、最初に、BPSK変調されたフレーム同期信号とTMCC信号が配置され、その次に、QPSK変調された低階層用の主信号LQが配置され、最後に8PSK変調された高階層用の主信号HQが配置されたフォーマットとなる。また、主信号には所定周期で位相基準バースト発生回路209からの基準バーストが間欠的に多重される。
【0011】
図10は、BSの伝送信号中のキャリア同期用のBPSK変調信号の部分(図中の斜線部)の具体例を示すものであり、フレームの先頭から順に、32シンボルのBPSK変調されたフレーム同期信号、128シンボルのTMCC信号、32シンボルのBPSK変調されたフレーム同期信号が配置され、これらの192シンボルは全てBPSK変調信号である。これに続く主信号は、上述したように、BPSK変調信号、QPSK変調信号、TC8PSK変調信号のいずれかであるが、主信号の203シンボル毎に、位相基準バースト発生回路209からの4シンボルのBPSK変調信号が配置され、これらの主信号と位相基準信号とが207シンボル周期で繰り返される。なお、TMCC信号近傍部分の192シンボルは、前フレームの位相基準バースト信号部分の4シンボルから連続して配置されるから、これらの合計196シンボルがバースト状のBPSK信号部分として現れることになる。
【0012】
このようなBS信号を受信する受信側では、キャリアの同期を確立し、受信信号系列を監視することでBPSK変調されたフレーム同期信号を検出し、上述したTMCC信号の内容を解釈することにより、TMCC信号に続いて伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知って、適切な復調、復号動作を行うようにしている。
【0013】
【発明が解決しようとする課題】
ところで、上述したように、例えばBS信号には、BPSK変調信号、QPSK変調信号、及びTC8PSK変調信号が時分割多重化されて混在している。このようなBS信号を受信してディジタル信号を復号するためには、キャリア同期回路によるキャリア再生が必要であるが、各変調信号については、BPSK>QPSK>TC8PSKの変調波の順に安定したキャリア再生が行える。このため、キャリア同期をとる場合には、一般的に上記BPSK変調信号の部分が用いられるが、このBPSK変調信号の部分は連続しておらず、間欠的に、いわゆるバースト的に現れることになる。
【0014】
このようなバースト状に現れるキャリア信号に対して同期をとろうとする場合、あるいは同期をとるため等に周波数を検出しようとする場合には、周波数検出精度が充分に得られず、キャリア同期が不安定になって同期捕捉に時間がかかってしまう問題があった。また、C/N(キャリア/ノイズ比)が低い場合や、受信機のフロントエンド部での雑音が多い場合等に、同期外れを起こしやすい問題があった。
【0015】
本発明は、このような実情に鑑みてなされたものであって、バースト状に現れるキャリア信号に対して安定かつ高速にキャリア同期が行えるようなキャリア同期方法及び回路、並びに信号処理装置を提供することを目的とする。
【0016】
【課題を解決するための手段】
上述のような課題を解決するために、本発明に係るキャリア同期方法及び回路は、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、上記入力信号のキャリア同期信号部分をゲート手段により取り出して第1の2次PLL(位相ロックループ)構成を有する第1のキャリア再生ループ系により同期をとり、この第1のキャリア再生ループ系からの出力を第2の2次PLL構成を有する第2のキャリア再生ループ系に供給して同期をとり、上記第1、第2のキャリア再生ループ系の2次PLL構成における自然角周波数(固有角周波数)をそれぞれωn 、ωncとするとき、ωn をωncより高く(ωn>ωnc) 設定する。
【0017】
また、本発明に係る信号処理装置は、情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、上記キャリア同期手段は、上記入力信号のキャリア同期信号部分をゲート手段により取り出して第1の2次PLL(位相ロックループ)構成により同期をとる第1のキャリア再生ループ系と、この第1のキャリア再生ループ系からの出力に対して同期をとる第2の2次PLL構成を有する第2のキャリア再生ループ系とを有して成り、上記第1、第2のキャリア再生ループ系の2次PLL構成における自然角周波数(固有角周波数)をそれぞれωn 、ωncとするとき、ωn をωncより高く(ωn>ωnc) 設定する。
【0018】
これらのキャリア同期方法及び回路、並びに信号処理装置において、上記第1のキャリア再生ループ系は、上記入力信号のキャリア同期部分を取り出すゲート手段と、自然角周波数ωn の2次PLL(位相ロックループ)構成とを有し、上記第2のキャリア再生ループ系は、自然角周波数ωnc(ωnc<ωn) の2次PLL構成を有することが挙げられる。
【0019】
また、上記入力信号は、互いに異なる第1、第2のバースト長のキャリア同期信号部分を有することが挙げられる。
【0020】
本発明によれば、バースト長及びバースト周期が異なるキャリア同期用バースト信号部分にキャリア同期する場合、キャリア再生用PLL(又はコスタスループ等)のキャリア同期のループゲインをバースト長及びバースト周期に対応したゲインに調整した第1のキャリア再生ループ系と、この第1のキャリア再生ループ系の出力を基準入力とする第2のキャリア再生ループ系とを用いて、第2のキャリア再生ループ系を連続(サンプリング)動作することによって、高速で安定したキャリア同期が実現できる。
【0021】
すなわち、上記第1のキャリア再生ループ系となる第1のPLLの自然角周波数ωn と、上記第2のキャリア再生ループ系となる第2のPLLの自然角周波数ωncとを、ωn>ωnc とすることにより、第1のPLLは同期外れを起こしにくく、応答スピードを速くすることができ、また、第2のPLLで再生キャリアの位相雑音(位相ジッタ)を軽減した再生キャリアを得ることができる。
【0022】
【発明の実施の形態】
以下、本発明に係るキャリア同期方法及び回路並びに信号処理装置の好ましい実施の形態について、図面を参照しながら詳細に説明する。
【0023】
図1は本発明に係るキャリア同期方法及び回路の実施の形態となるキャリア同期回路10、及びこのキャリア同期回路10を用いて成る信号処理装置の実施の形態となるBSディジタル放送信号の受信装置のフロントエンド部の構成例を示すブロック図である。
【0024】
この図1において、キャリア同期回路10は、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、第1のキャリア再生ループ系であるPLL(位相ロックループ)回路11により、上記入力信号のキャリア同期信号部分のみを取り出してこのバースト的な信号部分に従ってキャリア同期をとり、この第1のPLL回路11からの出力を第2のキャリア再生ループ系であるPLL回路12に供給し、連続的にキャリア同期をとる。第1のPLL回路11は、後述するように、入力信号のキャリア同期信号部分のみを取り出すためのゲート手段あるいは切換スイッチと、このゲート手段あるいは切換スイッチからの出力が供給される自然角周波数ωn の2次PLL構成とを有している。第2のPLL回路12は、自然角周波数ωnc(ωnc<ωn) の2次PLL構成を有している。
【0025】
図1は、このようなキャリア同期回路10を用いて、BS信号を受信する受信装置を構成する場合のいわゆるフロントエンド部を概略的に示している。
【0026】
この図1において、入力端子21を介して入力された受信信号は、分離部22に送られ、同相成分I信号と直交成分Q信号とに分離される。これは、複素入力信号を実部(リアルパート:I信号)と虚部(イマジナリパート:Q信号)とに分離することに相当する。これらのI信号及びQ信号は、それぞれナイキストフィルタ(Raised Cosine Filter)23及び24に送られた後、合成部25に送られて、再び複素信号に戻される。フィルタ23及び24は、ルートロールオフフィルタであり、入力されたI信号及びQ信号を帯域制限して出力する。合成部25からの出力信号は乗算部26に送られ、この乗算部26は供給された信号を2乗して出力する。乗算部26からの出力信号は、端子41を介して上述したキャリア同期回路10に送られる。また、乗算部26からの出力信号は、複素乗算器44を介してデマッピング部27に送られる。
【0027】
ここで、図2は、端子41を介してキャリア同期回路10に送られる複素信号の虚部(イマジナリパート)を示している。すなわち、端子41には、乗算部26での複素乗算によりバースト信号のBPSK変調成分を打ち消されたキャリアオフセット信号がモニタされる。
【0028】
キャリア同期回路10では、上記BS信号中のキャリア再生が行われ、再生されたキャリア信号が端子42を介して複素乗算器44に送られる。すなわち、端子41からの受信変調(キャリアオフセット)信号は、キャリア同期回路10の第1のPLL回路11に入力される。この第1のPLL回路11には、前記図10のバースト状のキャリア信号部分(図10中の斜線部分)を抜き出すためのゲート制御信号あるいは切換制御信号が端子13を介して入力されており、該キャリア信号部分に対して2次ループ動作による位相推定が間歇的に行われる。第1のPLL回路11からの出力は、第2のPLL回路12に送られ、第1のPLL回路11が推定した周波数を目標に2次ループ動作で連続的に位相推定する。この第2のPLL回路12からの出力が端子42を介して複素乗算器44に送られ、複素乗算器44からの出力がデマッピング部27に送られる。
【0029】
デマッピング部27では、上記送信側におけるBPSK、QPSK、TC8PSKの変調の際にマッピングされた信号点を検出するようなデマッピング処理を行い、その信号点に対応するメトリックを発生して、ビタビ復号部28に送る。ビタビ復号部28では、デマッピング部27からの信号を畳み込み復号処理し、デインターリーブ部29に送る。デインターリーブ部29は、上記送信側でのインターリーブに対応するデインターリーブ処理を行い、その出力をリードソロモン復号部30に送る。リードソロモン復号部30では、上述したRS(204,188)符号の復号処理を行う。このリードソロモン復号部30からの出力信号は、端子31を介して図示しないMPEG復号部に送られる。
【0030】
受信側では搬送波やクロックの同期を確立した後、受信信号系列を監視することでBPSK変調されたフレーム同期信号を検出し、フレーム同期を確立する。このフレーム同期信号の後には、BPSK変調されたTMCCが続いているので、フレーム同期が確立すれば、フレーム同期信号の次の信号をBPSK信号として受信、復調し、TMCC信号を得ることができる。このTMCC信号の内容を解釈することにより、TMCC信号の後に引き続き伝送されてくるペイロード情報を伝送する主信号部のシンボルの変調方式や符号化率等の伝送制御情報を知ることができるので、これに基づいて、主信号の受信および内符号の復号を行うことができる。
【0031】
その後、復調信号中のフレーム同期信号とTMCC信号は、元のように、TS(トランスポートストリーム)の同期信号に置き換えられ、1バイトの同期信号と203バイトの主信号とからなるRS(204,188)符号化されたTSに戻され、さらにこのRS符号を復号することにより、送信されたTSを得ることができる。
【0032】
以上説明したような本発明に係る信号処理装置の実施の形態としてのBSディジタル放送信号の受信装置によれば、キャリア同期回路10において、バースト状のキャリア同期信号に対するキャリア同期が高速かつ安定して行え、C/N(キャリア/ノイズ比)が低い場合や、受信機のフロントエンド部での雑音が多い場合でも同期外れの生じない安定した同期検波が行える。
【0033】
次に、上記図1の受信装置におけるキャリア同期回路10の第1のPLL回路11の具体的な構成例を図3に示し、第2のPLL回路12の具体的な構成例を図4に示す。図3の第1のPLL回路では、ゲート回路としての切換スイッチ121を用いて上記バースト状のキャリア信号部分のみに対して位相推定動作を間歇的に行わせている。図4の第2のPLL回路では、図3の第1のPLL回路からの連続出力信号が入力されて連続的な位相推定を行わせている。
【0034】
先ず、図3の入力端子101には、前記図10と共に説明したようなバースト状のキャリア信号を含むBSディジタル放送の受信信号(BS信号)が入力される。入力端子101からの受信信号は、複素乗算器111を介し、振幅/位相分離回路112で位相成分が分離されて切換スイッチ121の被選択端子aに送られている。この切換スイッチ121の切換制御端子109には、上述した図10に示すようなバースト状のキャリア信号の全てのバースト部分(図10中の斜線部)を選択するための切換制御信号(バーストタイミングパルス信号)が供給されている。
【0035】
すなわち、図3において、振幅/位相分離回路112からの振幅成分は端子104を介して終端(ターミネート)され、位相成分は、切換スイッチ121の被選択端子aに送られる。切換スイッチ121の被選択端子bには、端子103からのゼロレベル信号“0”が入力されており、この切換スイッチ121は、入力端子109からの上記切換制御信号(バーストタイミングパルス信号)により切換制御される。切換スイッチ121では、前記図10の信号中の連続する196シンボルのバースト部分、及び207シンボル周期で4シンボルのバースト部分の全てを抜き出して次段の回路系に送っている。
【0036】
切換スイッチ121からの信号は、増幅度(ゲイン)がωn 2の増幅器122及び増幅度が2dpωnの増幅器126にそれぞれ送られる。ここで、ωn は、2次のPLL(Phase Locked Loop) における自然角周波数を、dp は、2次のPLLにおけるダンピングファクタをそれぞれ表している。増幅器122からの信号は、加算器123に送られて、この加算器123からの出力を単位遅延素子124で遅延した信号と加算される。すなわち、加算器123と単位遅延素子124とで積分器を構成している。加算器123からの出力、及び増幅器126からの出力は加算器125に送られて加算される。この加算器125からの出力信号は、いわゆるPLL誤差信号として、加算器131を介してモジュロ部132に送られ、このモジュロ部132からの出力が単位遅延素子133で遅延されて加算器131に送られている。モジュロ部32は、入力uを2πで割った余り(剰余)である rem(u,2π)を出力する。すなわち、モジュロ部132は、入力位相を0〜2πの範囲の値に変換して出力している。モジュロ部132からの出力は、単位遅延素子134を介して、再び複素信号に変換するための変換部135に送られ、入力された信号のエクスポネンシャル(exponential) がとられる、すなわち、変換部135は、入力位相xを単位円上の複素数 exp(jx)に変換する。変換部135からの複素信号は、複素共役(Conjugate) 部136に送られて位相が反転され、出力端子105より取り出されると共に、上記入力側の複素乗算器111に送られることによって、PLLのループが形成される。なお、加算器125からのPLL誤差信号は、端子106を介して取り出されるようになっている。
【0037】
次に、上記図1の第2のPLL回路12の具体例である図4の構成において、入力端子201には、上記図3に示す第1のPLL回路の出力端子105からの出力信号が供給されている。この図4の振幅/位相分離回路212は、上記図3の振幅/位相分離回路112に相当するものであり、この振幅/位相分離回路212で分離された位相成分を、上記図3に示すような切換スイッチ121を介さずに、上記図3の増幅器122及び126に対応する増幅器222及び226にそれぞれ直接送っている。ここで、増幅器222の増幅度(ゲイン)をωnc 2 とし、増幅器226の増幅度を2dpωnc としており、ωncは、この図4に示す2次のPLL(Phase Locked Loop) における自然角周波数を、dp は該2次のPLLにおけるダンピングファクタをそれぞれ表している。この第2のPLL回路の自然角周波数ωncを、上記図3の第1のPLL回路の自然角周波数ωn よりも小さく(ωnc<ωn) することにより、再生キャリアの位相雑音(位相ジッタ)を軽減した再生キャリアを得ることができる。
【0038】
なお、図4の第2のPLL回路からの出力を図1の複素乗算器44に送る際には、複素共役(Conjugate) 部236による位相反転をする前の信号、すなわち変換部235からの複素信号を、出力端子207から取り出して使用するようにし、この出力端子207からの出力信号を複素乗算器44に送ればよい。また、図4の他の構成は、上述した図3と同様であるため、対応する部分に図3の100番台の参照番号を200番台に付け替えて、説明を省略する。
【0039】
ここで、図5は、上記図3に示す第1のPLL回路の端子106からの誤差信号(PLLエラー)の電圧波形を示しており、前記図10の斜線部に示すバースト状のキャリア同期用信号部分に対応して、TMCC部分(192シンボル)及び前フレームの位相基準バースト部分(4シンボル)の計196シンボル区間と、207シンボル周期毎の4シンボルの位相基準バースト部分とにおける位相推定誤差が観測できる。また、図6は、図3の第1のPLL回路の出力端子105からの複素信号の虚部(イマジナリパート)を示す波形図である。
【0040】
次に、図7は、上記図4に示す第2のPLL回路の端子206からの誤差信号(PLLエラー)の電圧波形を示しており、2200シンボル区間と位相スリップしながら周波数同期がとられ、その後位相同期がとられていることが観測される。また、図8は、図4の第2のPLL回路の出力端子207からの複素信号の虚部を示す波形図であり、同一周波数で同一位相の再生キャリア信号が得られている。
【0041】
以上説明したような本発明の実施の形態によれば、バースト長及びバースト周期が異なるキャリア同期用バースト信号部分にキャリア同期する場合、キャリア再生用PLL(又はコスタスループ等)のキャリア同期のループゲインをバースト長及びバースト周期に対応したゲインに調整した第1のPLL回路11と、この第1のPLL回路11の出力を基準入力とする第2のPLL回路12を用いて、第2のPLL回路12を連続(サンプリング)動作することによって、高速で安定したキャリア同期が行える。
【0042】
すなわち、第1のPLL回路11の自然角周波数ωn と、第2のPLL回路12の自然角周波数ωncとを、ωn>ωnc とすることにより、第1のPLL回路11は同期外れを起こしにくく、応答スピードを速くすることができ、また、第2のPLL回路12で再生キャリアの位相雑音(位相ジッタ)を軽減した再生キャリアを得ることができる。
【0043】
なお、本発明は上述した実施の形態のみに限定されるものではなく、例えば上述した実施の形態ではPLLループを例示したが、この他コスタスループ等の種々のキャリア再生ループを用いることができる。また、バースト状キャリア同期信号のバースト長及びバースト周期は、上記実施の形態の具体例に限定されないことは勿論である。
【0044】
【発明の効果】
本発明に係るキャリア同期方法及び回路によれば、キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、上記入力信号のキャリア同期信号部分を取り出して第1のキャリア再生ループ系により同期をとり、この第1のキャリア再生ループ系からの出力を第2のキャリア再生ループ系に供給して同期をとることにより、バースト状のキャリア同期信号に対するキャリア同期が高速かつ安定して行える。
【0045】
また、このようなキャリア同期手段を有するディジタル放送受信装置等の信号処理装置によれば、C/N(キャリア/ノイズ比)が低い場合や、受信機のフロントエンド部での雑音が多い場合でも同期外れの生じない安定した同期検波が行える。
【図面の簡単な説明】
【図1】本発明の実施の形態となるキャリア同期回路を含む信号処理装置としての受信装置のフロントエンド部の構成の一例を示すブロック図である。
【図2】図1の端子41からキャリア同期回路10に送られる複素信号の虚部(イマジナリパート)を示す波形図である。
【図3】本発明の実施の形態となるキャリア同期回路に用いられる第1のPLL回路の具体例の構成を示すブロック図である。
【図4】本発明の実施の形態となるキャリア同期回路に用いられる第2のPLL回路の具体例の構成を示すブロック図である。
【図5】第1のPLL回路のPLL誤差電圧を示す波形図である。
【図6】第1のPLL回路からの出力信号の虚部(イマジナリパート)を示す波形図である。
【図7】第2のPLL回路のPLL誤差電圧を示す波形図である。
【図8】第2のPLL回路からの出力信号の虚部(イマジナリパート)を示す波形図である。
【図9】BSディジタル放送の送信装置の一例を示す図である。
【図10】BSディジタル放送信号中のキャリア同期用のBPSK変調信号の部分の一例を示す図である。
【符号の説明】
10 キャリア同期回路、 11 第1のPLL回路、 12 第2のPLL回路、 27 デマッピング部、 28 ビタビ復号部、 29 デインターリーブ部、 30 リードソロモン復号部、 111,211 複素乗算器、 112,212 振幅/位相分離回路、 121 切換スイッチ、 122,126,222,226 増幅器
Claims (6)
- キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給され、
上記入力信号のキャリア同期信号部分をゲート手段により取り出して第1の2次PLL(位相ロックループ)構成を有する第1のキャリア再生ループ系により同期をとり、
この第1のキャリア再生ループ系からの出力を第2の2次PLL構成を有する第2のキャリア再生ループ系に供給して同期をとり、
上記第1、第2のキャリア再生ループ系の2次PLL構成における自然角周波数(固有角周波数)をそれぞれωn 、ωncとするとき、ωn をωncより高く(ωn>ωnc) 設定する
キャリア同期方法。 - 上記入力信号は、互いに異なる第1、第2のバースト長のキャリア同期信号部分を有する請求項1記載のキャリア同期方法。
- キャリア同期のためのキャリア同期用信号部分がバースト的に含まれる入力信号が供給されるキャリア同期回路であって、
上記入力信号のキャリア同期信号部分をゲート手段により取り出して第1の2次PLL(位相ロックループ)構成により同期をとる第1のキャリア再生ループ系と、
この第1のキャリア再生ループ系からの出力に対して同期をとる第2の2次PLL構成を有する第2のキャリア再生ループ系とを有し、
上記第1、第2のキャリア再生ループ系の2次PLL構成における自然角周波数(固有角周波数)をそれぞれωn 、ωncとするとき、ωn をωncより高く(ωn>ωnc) 設定する
キャリア同期回路。 - 上記入力信号は、互いに異なる第1、第2のバースト長のキャリア同期信号部分を有する請求項3記載のキャリア同期回路。
- 情報信号が複数の変調方式のいずれかで変調されて送信された信号を受信し、得られた受信信号中の所定の変調方式の部分に対応するキャリア同期信号部分に基づきキャリア信号を再生するキャリア同期手段と、
上記キャリア同期手段からのキャリア信号に基づいて上記受信信号を復号処理して上記情報信号を得る復号手段とを有し、
上記キャリア同期手段は、
上記入力信号のキャリア同期信号部分をゲート手段により取り出して第1の2次PLL(位相ロックループ)構成により同期をとる第1のキャリア再生ループ系と、
この第1のキャリア再生ループ系からの出力に対して同期をとる第2の2次PLL構成を有する第2のキャリア再生ループ系とを有して成り、
上記第1、第2のキャリア再生ループ系の2次PLL構成における自然角周波数(固有角周波数)をそれぞれωn 、ωncとするとき、ωn をωncより高く(ωn>ωnc) 設定する
信号処理装置。 - 上記入力信号は、互いに異なる第1、第2のバースト長のキャリア同期信号部分を有する請求項5記載の信号処理装置。
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