CN106656876B - 一种应用于serdes接收端的连续时间线性自适应均衡器电路 - Google Patents
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Abstract
本发明公开了一种应用于SERDES接收端的连续时间线性自适应均衡器电路,如图1所示。输入差分信号首先通过增益级(Gain Stage)进行放大处理,再由Sampler电路对增益级的输出信号进行采样,采样信息输入到数字控制模块(Digital FSM),根据算法处理结果调整输出码Adapt_code<7:0>,Adapt_code<7:0>反馈输入到增益控制模块(Gain Control Module),增益控制模块动态产生控制电压(Control Voltage)调整增益级的增益实现对输入信号的再均衡。
Description
技术领域
本发明涉及集成电路技术领域,特别是SERDES接收端的自适应均衡器电路的设计。
背景技术
在串行信号通信中,随着传输信号速率不断提高,信号在传输路径中的衰减越来越严重。由于信道低通特性引入的ISI jitter对接收端信号误码率(BER)的影响不断凸显,对自适应均衡器电路的设计要求不断提高。
发明内容
本发明为了解决上述问题,采用数字算法自适应控制,结合Cheery-Hooper放大器提供的宽带性能,提出了一种连续时间线性自适应均衡器电路设计。该电路能够根据输入信号的衰减水平,自动调整均衡器的增益对输入信号进行补偿,达到降低ISI jitter,提高信号误码率的目的。
本发明的技术方案如下:
一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:输入差分信号首先通过增益级(Gain Stage)进行放大处理,再由Sampler电路对增益级的输出信号进行采样,采样信息输入到数字控制模块(Digital FSM),根据算法处理结果调整输出码Adapt_code<7:0>,Adapt_code<7:0>反馈输入到增益控制模块(Gain Control Module),增益控制模块动态产生控制电压(Control Voltage)调整增益级的增益实现对输入信号的再均衡。
所述均衡器增益级(Gain Stage)采用类似Cherry-Hooper放大器结构,在M3和M4的源极之间增加以并联形式连接的简并电阻和简并电容,简并电阻使用可变电阻Rs,简并电容使用MOS管电容M5和M6,可以针对输入信号在规定频点处提供等间隔均匀分布的8档增益。
所述均衡器增益控制模块(Gain Control Module)由9个电阻在电源电位和地电位串联组成,8个电阻分压节点分别由开关连接到M5、M6的源极和漏极连接处,8个开关分别由数字控制模块(Digital FSM)的输出码字Adapt_code<7:0>控制。
所述Sampler采样过程,由均衡器增益级(Gain Stage)处理的输入差分信号,再由两对正交时钟差分信号(CKI/CKIB 、CKQ/CKQB)分别通过两个相同的Sampler(Sampler_Edge/ Sampler_Level)采样,代表输入信号的Edge信息和Level信息,其中两对时钟信号由接收端CDR电路提供。Sampler输出的采样信号,输出到数字控制模块(Digital FSM),经过数字算法处理后,输出温度计码字Adapt_code<7:0>,反馈输入到均衡器的增益控制模块。
所述均衡器增益级(Gain Stage)和增益控制模块(Gain Control Module)在具体实施时,可以合并称为Boost Stage。
本发明的有益效果如下:
可以实现针对在串行信号通信中接收端输入信号的自适应均衡作用,有效消除在信道中引入的ISI jitter,提高接收端信号的BER性能。
附图说明
图1为本发明的模块级联框图。
图2为本发明的具体实施整体结构示意图。
图3为本发明的Boost Stage电路结构示意图。
具体实施方式
如图2所示,该图为本发明的具体实施整体结构示意图,如图3所示,该图为本发明的Boost Stage电路结构示意图。
一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:输入差分信号首先通过增益级(Gain Stage)进行放大处理,再由Sampler电路对增益级的输出信号进行采样,采样信息输入到数字控制模块(Digital FSM),根据算法处理结果调整输出码Adapt_code<7:0>, Adapt_code<7:0>反馈输入到增益控制模块(Gain ControlModule),增益控制模块动态产生控制电压(Control Voltage)调整增益级的增益实现对输入信号的再均衡。
所述均衡器增益级(Gain Stage)采用类似Cherry-Hooper放大器结构,在M3和M4的源极之间增加以并联形式连接的简并电阻和简并电容,简并电阻使用可变电阻Rs,简并电容使用MOS管电容M5和M6,可以针对输入信号在规定频点处提供等间隔均匀分布的8档增益。
所述均衡器增益控制模块(Gain Control Module)由9个电阻在电源电位和地电位串联组成,8个电阻分压节点分别由开关连接到M5、M6的源极和漏极连接处,8个开关分别由数字控制模块(Digital FSM)的输出码字Adapt_code<7:0>控制。
所述Sampler采样过程,由均衡器增益级(Gain Stage)处理的输入差分信号,再由两对正交时钟差分信号(CKI/CKIB 、CKQ/CKQB)分别通过两个相同的Sampler(Sampler_Edge/ Sampler_Level)采样,代表输入信号的Edge信息和Level信息,其中两对时钟信号由接收端CDR电路提供。Sampler输出的采样信号,输出到数字控制模块(Digital FSM),经过数字算法处理后,输出温度计码字Adapt_code<7:0>,反馈输入到均衡器的增益控制模块。
所述均衡器增益级(Gain Stage)和增益控制模块(Gain Control Module)在具体实施时,可以合并称为Boost Stage。
Claims (9)
1.一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:输入差分信号首先通过增益级(Gain Stage)进行放大处理,再由Sampler电路对增益级的输出信号进行采样,采样信息输入到数字控制模块(Digital FSM),根据算法处理结果调整输出码Adapt_code<7:0>,Adapt_code<7:0>反馈输入到增益控制模块(Gain Control Module),增益控制模块动态产生控制电压(Control Voltage)调整增益级的增益实现对输入信号的再均衡;
所述增益级(Gain Stage)采用Cherry-Hooper放大器结构,在M3和M4的源极之间增加以并联形式连接的简并电阻和简并电容,简并电阻使用可变电阻Rs,简并电容使用MOS管电容M5和M6,可以针对输入信号在规定频点处提供等间隔均匀分布的8档增益。
2.根据权利要求1所述一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:均衡器增益级(Gain Stage)的源极简并电容使用MOS电容M5和M6,M5、M6的栅极分别连接到M3、M4的源极,M5和M6的源极和漏极连接在一起由增益控制模块(GainControl Module)控制。
3.根据权利要求2所述一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:均衡器增益控制模块(Gain Control Module)通过调整MOS电容M5和M6的源极和漏极连接处的电压,改变源极简并电容的电容值,实现等间隔均匀分布的8档增益。
4.根据权利要求2所述一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:均衡器增益控制模块(Gain Control Module)由电阻R1-R9在电源电位和地电位串联组成,电阻R1-R8分压节点分别由开关连接到M5、M6的源极和漏极连接处,8个开关分别由数字控制模块(Digital FSM)的输出码字Adapt_code<7:0>控制。
5.根据权利要求4所述一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:均衡器增益控制模块(Gain Control Module)中R1和R9根据增益级放大器的频点和增益调整范围要求,由M5和M6的MOS管C-V特性曲线决定,R2-R8的阻值根据增益级放大器在指定频点提供的等间隔均匀分布8档增益要求,由M5和M6的MOS管C-V特性曲线决定。
6.根据权利要求4所述一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:均衡器增益控制模块(Gain Control Module)中,R1-R9的版图设计需考虑工艺影响,每个电阻设计为固定电阻单元的串联或者并联组合,以提高控制电压的精度,减小误差影响。
7.根据权利要求1所述一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:经过均衡器增益级(Gain Stage)处理的输入差分信号,再由两对正交时钟差分信号(CKI/CKIB、CKQ/CKQB)分别通过两个相同的Sampler采样,代表输入信号的Edge信息和Level信息,其中两对时钟信号由接收端CDR电路提供。
8.根据权利要求1所述一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:Sampler输出的采样信号,输出到数字控制模块(Digital FSM),经过数字算法处理后,输出温度计码字Adapt_code<7:0>,反馈输入到均衡器的增益控制模块。
9.根据权利要求1所述一种应用于SERDES接收端的连续时间线性自适应均衡器电路,其特征在于:环路稳定之后,经过均衡器增益级(Gain Stage)处理的输入差分信号,再由CDR电路恢复的时钟信号(CKQ/CKQB)通过Sampler采样,即为接收端恢复的输入串行信号。
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