JPH10511215A - フィールドエミッションディスプレイにおけるカソード電流制限用の高抵抗値抵抗の形成方法 - Google Patents

Abstract

(57)【要約】 フィールドエミッションディスプレイ（１０）の電流を規制するための抵抗形成方法は、高抵抗値抵抗（３２）をフィールドエミッションディスプレイ用回路に一体化してなる。抵抗（３２）は、フィールドエミッションディスプレイ（１０）のエミッタサイト（１４）およびグラウンドのような他の回路コンポーネントと電気的に接続している。高抵抗値抵抗（３２）は、真性多結晶シリコン、導電性を低下させるドーパントをドープした多結晶シリコン、少量ドープしたポリシリコン、酸窒化チタン、酸窒化タンタルおよびガラスタイプ材料のような高抵抗率材料をフィールドエミッションディスプレイ（１０）のベースプレート（１２）上に堆積した層として形成することができる。接触部（３８、３９）は高抵抗率材料中に形成されて、抵抗（３２）とエミッタサイト（１４）との間、および抵抗（３２）と他の回路コンポーネントとの間を電気的に連絡する。接触部（３８、３９）は、低抵抗値接触部（例えば、オーミックコンタクト）または高抵抗値接触部（例えば、ショットキーコンタクト）として形成することができる。

Description

【発明の詳細な説明】 フィールドエミッションディスプレイにおけるカソード電流制限用の高抵抗値抵 抗の形成方法 本願発明はAdvanced Research Projects Agency(ARPA)により与えられた契約 番号DABT63-93-C-0025に基づき、米国政府の援助を受けてなされたものである。 政府は本願発明についてある程度の権利を有する。 発明の属する技術分野 本発明は、フラットパネルディスプレイに関し、より詳細に言えば、フィール ドエミッションディスプレイ(ＦＥＤ)におけるカソード電流制限用抵抗の形成方 法に関する。 発明の背景 フラットパネルディスプレイは、コンピュータや他の電子機器が生成する情報 を視覚的に表示するものとして近年開発が進んでいる。通常、こうしたディスプ レイは、従来の陰極線管(CRT)ディスプレイに比べて軽量であり消費電力が小さ い。フラットパネルディスプレイの一つのタイプとして、冷陰極フィールドエミ ッションディスプレイ(cold cathode field emission display)が知られている 。 フィールドエミッションディスプレイは、視覚像を形成するために電子放出を 用いる。フィールドエミッションディスプレイはベースプレートとフェイスプレ ートを含む。ベースプレートは、フェイスプレート上の対応 するピクセルサイトに応じたエミッタサイトアレイを有する。各エミッタサイト は、典型的には、尖った頂点や鋭い縁を持つブレードのような尖鋭な突起である 。ベースプレートは真空ギャップによってフェイスプレートと隔てられている。 ゲート電極構造、すなわちグリッドは、エミッタサイトに対応して、エミッタサ イトからの電子放出を発生するのに必要な強い電場をもたらす機能を果たしてい る。エミッタサイトとグリッドの間に十分な電位差が生じると、ファウラー−ノ ルドハイム(Fowler-Nordheim)電子放出が始まる。放出電子は、フェイスプレー ト上に含まれる陰極線ルミネセンス蛍光体を叩いてこれを励起する。この結果、 光子が放出されて、これによって観察者が目で見ることのできる光像が生じる。 なお、ベースプレートからエミッタサイトへの電子流は「カソード電流」と呼ば れ、エミッタサイトからフェイスプレートへの電子流は「放出電流」と呼ばれる 。 フィールドエミッションディスプレイのベースプレートは、エミッタサイトア レイ、および、アレイのアドレシングを行いエミッタサイトからの電子放出を活 性化する回路を含む。ベースプレートは、シリコン（ケイ素）あるいは、ガラス −シリコンのような複合（ハイブリッド）材料からなる基体を含んでもよい。こ のような技術分野では、アレイのアドレッシングを行いエミッタサイトからの電 子放出を活性化するため種々の方法が開発されてきた。さらに、エミッタサイト が活性化されたときにディスプレイの輝度を種々変化させる方法も必要となる。 そうした方法の一つは、所定のフレームにおいて１つの放出アレイが発する電荷 量を変える方法である。別の方法は、カソード電流を変化させることにより活性 化の際に生成される放出電流を変える方法である。 しかし、いずれの方法においても、ジオメトリや表面モルホロジーが少し変わ るだけで、アレイのエミッタサイトから発生する放出電流が大きく変わってしま うという問題がある。放出電流のこのような変化は、像の品 質低下を招くことが多い。このような像の変化の中には、エミッタサイトを高度 の均一性をもって製造したり、ディスプレイ面の１つ１つのピクセルサイトに対 して多数のエミッタサイトを形成することにより制御し得る場合もある。また、 所望の電子放出電流よりも大きな電流を発生することができるエミッタサイトを グリッドにより操作し、エミッタサイトに供給されるカソード電流を制限ないし 規制することにより、像品質をさらに改善することも電気的に実現可能である。 従来技術において、極めて多様な、受動的あるいは能動的な電流制限手法が知ら れている。 こうした手法の１つは、個々のエミッタサイトとエミッタサイトのアレイと直 列に電気抵抗を形成することである。この方法は、Leesに付与された「フィール ドエミッション電流を制限する方法および装置」("Methodand Apparatus Limiti ng Field mission Current")と題する米国特許第3,671,798号に記載されている 。Kochanskiに付与された米国特許第5,283,500号にはこの手法の別の例が記載さ れており、そこでは、パターニングされた抵抗材料を電気経路中に形成すること によりエミッタサイトへのカソード電流を制限している。さらに別の方法は、ベ ースプレート上、エミッタサイトの下にシリコン抵抗層を堆積してエミッタサイ トへのカソード電流を制限している。この手法は、「フィールドエミッタアレイ カソードの電流制限」("Current Limiting of Field Emitter Array Cathodes" と題するKon Jiun Lee の博士論文(1986)に記載されている。また、Ghis 等によ る「封止された真空素子蛍光マイクロチップディスプレイ」("Sealed Vacuum De vices Fluorescent Microtip Displays")と題する論文(IEEE，vo138，no.10（19 91年10月）)にもカソード電流を制限するための直列抵抗が開示されている。 本発明は、フィールドエミッションディスプレイのエミッタサイトへのカソー ド電流を制限するための高抵抗値抵抗形成方法の改良を課題とする。 したがって、本発明は、フィールドエミッションディスプレイその他のフラット パネルディスプレイにおけるカソード電流を規制するための高抵抗値抵抗を形成 する改良法を提供することを目的とする。 さらに、本発明は、フィールドエミッションディスプレイのベースプレート内 に設けた高抵抗値抵抗を用いる、フィールドエミッションディスプレイの電流を 規制するための改良法を提供することを目的とする。 さらにまた、本発明は、簡単で、大量生産に適しており、必要に応じて低い抵 抗値のオーミックコンタクト(ohmic contacts)とともに形成することができる、 フィールドエミッションディスプレイ用の改良された抵抗を提供することを目的 とする。 本発明の他の目的、特長および効果は、以下の記載によりさらに明らかになる であろう。 発明の骨子 本発明によれば、フィールドエミッションディスプレイ(ＦＥＤ)においてカソ ード電流を制御する高抵抗値抵抗の改良された製造方法が提供される。本発明の 方法は、ＦＥＤのベースプレート上に堆積され、フィールドエミッションディス プレイのフィールドエミッタサイトに電気的に直列に接続した高抵抗材料から抵 抗を形成する。この抵抗の全抵抗値は、抵抗材料の抵抗率と抵抗のジオメトリー の関数である。また、これに加えて、抵抗の全抵抗値は、抵抗をエミッタサイト および他の回路コンポーネント（例えばグラウンド）と電気的に直列に接続する ための接触部（コンタクト）における接触抵抗の関数である。抵抗の接触部は、 低い抵抗値（例えば、オーミックコンタクト）に形成することもできるし、高い 抵抗値（例えばショットキーコンタクト）に形成することもできる。高抵抗接触 の場 合、接触抵抗は、抵抗の全抵抗値に大きく寄与する。 抵抗を製造するための好ましい材料は、カソード電流レベル（これは、多くの 場合ナノアンペア域である。）を制限する高い抵抗率を有する材料である。好適 な材料の例としては、真性の(intrinsic)多結晶シリコン（例えば、ポリシリコ ンあるいは少量ドープされたポリシリコン）；窒素や酸素等の導電率低下性不純 物を有する半絶縁性多結晶シリコン(SIPOS:Semi-Insulating Polycrystalline S ilicon)；酸窒化チタン(titaniumoxynitride)や酸窒化タンタル(tantalum oxyni tride)等の他の高抵抗材料；および酸化クロムや酸化チタン等のガラスタイプの 材料が挙げられる。高抵抗値抵抗に望まれる抵抗率は１０⁷〜１０⁹Ω／□以上で あるが、この範囲は、フィールドエミッションディスプレイのピクセル当たりの カソード電流条件に応じて変わる。 本発明のフィールドエミッションディスプレイに用いるベースプレートは、単 結晶シリコンの層として形成することもできる。あるいは、ベースプレートは、 ガラスその他の絶縁性物質から形成される基板上に堆積したアモルファスまたは 微結晶シリコンの島(islands)として形成される。 図面の簡単な説明 図１は、本発明に従い高抵抗値抵抗を堆積層として有するフィールドエミッシ ョンディスプレイ(ＦＥＤ)の一部の模式的断面図。 図１Ａは、低抵抗接触部を有する図１に示す高抵抗値抵抗の形成を図示した図 １の部分的模式図。 図２は、Ｎ-拡散導電領域に接続された堆積層として本発明に従い製造された 高抵抗値抵抗を有するフィールドエミッションディスプレイ(ＦＥＤ)の一部の模 式的断面図。 図２Ａは、低抵抗接触部を有する図２に示す高抵抗値抵抗の形成を示した図２ の一部の模式的断面図。 図３は、ベースプレート上に形成され、ガラス基体上に絶縁されたシリコン含 有島部を含む本発明の別の態様の高抵抗値抵抗の形成を図示した図２の部分的模 式図。 図４Ａは、ベースプレート上に形成され、ガラス基体上に絶縁されたシリコン 含有島部を含む図１に示す抵抗と同様な高抵抗値抵抗の模式図。 図４Ｂは、ベースプレート上に形成され、ガラス基体上に絶縁されたシリコン含 有島部を含む図２に示す抵抗と同様な高抵抗値抵抗の模式図。 図５は、高抵抗 値抵抗がＦＥＤ制御回路と一体化されている本発明の別の態様の電気的模式図。 好適態様の詳細な説明 図１は、フィールドエミッションディスプレイ(ＦＥＤ)のピクセル１０の一部 を模式的に示したものである。ＦＥＤピクセル１０は単結晶Ｐ型シリコン層とし て形成されたベースプレート１２を含む。エミッタサイト１４は当業者において 既知の手法により形成し尖鋭化すればよい。ベースプレート１２の表面は、パタ ーニングおよびエッチングされてエミッタサイト１４を形成する。各エミッタサ イト１４（またはエミッタサイト１４のアレイ）は、ベースプレート１２のＮ- タンク(N-tank)導電性領域１６上に形成される。Ｎタンク導電性領域１６とＰ型 シリコンベースプレート１２は半導体Ｐ／Ｎ接合を形成する。 エミッタサイト１４のまわりに、ゲート電極構造すなわちグリッド１８が設け られる。グリッド１８は、ドープされたポリシリコン、シリサイド化ポリシリコ ン(silicided polysilicon)、すなわちシリサイド層を有す るポリシリコン、あるいはクロムやモリブデンのような金属等の導電性材料から 形成される。グリッド１８はベースプレート１２からはマルチレベル酸化層３６ によって隔てられている。マルチレベル酸化層３６は、二酸化ケイ素、窒化ケイ 素または酸窒化ケイ素等の材料からなる多重層(multiple layers)として形成し てもよい。マルチレベル酸化層３６はエミッタサイト１４を設けるためのエッチ ングされたキャビティ（空洞）２０を含む。 フェイスプレート２２は、エミッタサイト１４と位置合わせされており、エミ ッタサイト１４から放出された電子２８の経路上に蛍光体コーティング２４を有 する。電源２６は、カソードとして機能するエミッタサイト１４に電気的に接続 されている。電源２６はまた、ゲート要素として機能するグリッド１８にも電気 的に接続している。さらに、電源２６はアノードとして機能するフェイスプレー ト２２にも電気的に接続している。 電源２６によりエミッタサイト１４とグリッド１８間に電位差が発生すると、 電子２８がエミッタサイト１４から放出される。これらの電子２８は、フェイス プレート２２上の蛍光体コーティング２４を叩く。この結果、光子が作り出され て目に見える像が形成される。 ここまでに述べてきた回路要素については、いずれも当業者には既知の製造方 法を利用することができ、これによりＦＥＤピクセル１０を形成することができ る。例えば、米国特許第5,151,061号、米国特許第5,186,670号および米国特許第 5,210,472号（これらはいずれも本明細書に参考のために組み入れられている。 ）は、フィールドエミッションディスプレイ用の上記のコンポーネント（例えば 、ベースプレート１２、エミッタサイト１４、グリッド１８、フェイスプレート ２２）を製造するための方法を開示している。 図１に示すように、ベースプレート１２上には、高抵抗率材料を堆積す ることにより高抵抗値抵抗３２が形成される。抵抗３２は、ベースプレート１２ から薄い絶縁層４０により絶縁されている。絶縁層４０はＳｉＯ₂のような材料 で形成される。抵抗３２は、第１接触部３８により、エミッタサイト１４のＮ型 導電性領域１６に電気的に接続する。また、抵抗３２は第２接触部３９によりイ ンターコネクト３４と電気的に接続する。インターコネクト３４は、アルミニウ ム、タングステン、チタン等の導電性金属から形成される導電性のトレースまた はドープされたポリシリコンもしくはシリサイド化ポリシリコン等の導電性の膜 である。インターコネクト３４は、ＦＥＤピクセル１０の他の回路コンポーネン ト（例えば、グラウンドバスや電気的に活性化されたバイアスレベル）と電気的 に接続する。ビア５０は、マルチレベル酸化層３６内に形成されて、インターコ ネクト３４を高抵抗値抵抗３２に接続する。 抵抗３２は、高い抵抗率を有する材料から形成される。抵抗３２の抵抗率は、 材料の抵抗率とともにその寸法(dimensions)の関数である。半導体構造において は、薄層の抵抗は、シート抵抗Ｒ_Sとして定義され四探針法(four point probe m ethod)を用いて測定される。シート抵抗Ｒ_Sの単位はΩ／□である。シート抵抗 （Ｒ_S）はおおよそ4.53Ｖ／Ｉに等しい。ここで、4.53は、プローブ間隔によっ て決まる定数である。 高抵抗値抵抗３２のシート抵抗Ｒ_Sの値として望まれる範囲は、１０⁷〜１０⁹ Ω／□である。シート抵抗Ｒ_Sの好ましい値は、１０⁸Ω／□オーダーである。 ポリシリコンは抵抗性であるが、導電性のシリサイド（金属ケイ化物）層を形 成しリンのようなドーパントをドープしたときには抵抗が小さくなる。本発明の 目標は、高い抵抗性を有する層である。したがって、ドープしていないあるいは 真性のポリシリコンで抵抗を形成することができる。ドープしていないあるいは 真性のポリシリコン抵抗は、約0.5μｍの厚さ の約１０⁹Ω／□以上のシート抵抗Ｒ_Sを有する。このような高抵抗値抵抗３２で は電流の限界は、中程度までの電圧（例えば、１００Ｖ未満）で使用する場合、 ナノアンペア(ｎＡ)のオーダーになる。また、設計上考慮するべき点として、絶 縁されたＮ-タンクの導電性領域１６のベースプレート１２への逆バイアス漏電( reverse biased leakage)は、電流限界範囲よりもずっと低く、典型的には数ピ コアンペア未満である必要がある。 真性あるいはドープしたポリシリコンに加え、その他の高抵抗率材料も抵抗３ ２を形成するのに用いることができる。例を挙げれば、導電性を低下させるドー パント（例えば、酸素、窒素およびこれらの化合物を）含有した半絶縁性多結晶 シリコン(すなわち、SIPOS)によって抵抗３２を形成してもよい。一般的には、 これらの元素でドープされたポリシリコンは抵抗率が高いままである。抵抗３２ は少量ドープしたシリコンから形成することもできる。 他の適当な材料としては、酸窒化タンタル(TaN_xO_y)および酸窒化チタン(TiN_xO_y )が挙げられる。これらの化合物は、窒素の酸素に対する比率が約１：２から２ ：１（すなわち、ｘ＝１〜２、ｙ＝１〜２）である。一般的には、このような材 料は、所望の抵抗率を与えるような元素比で堆積することができる。抵抗３２は 、また、高抵抗ガラス材料、例えば、酸化クロムや酸化マンガンあるいは酸化チ タンで形成することもできる。 抵抗３２の全抵抗値(Ｒ_T)は、シート抵抗（Ｒ_S）に依存するだけでなく、抵抗 ３２を導電性領域１６に電気的に接続する接触部３８の接触抵抗（Ｒ_C1）および 抵抗３２をインターコネクト３４に電気的に接続する接触部３９の接触抵抗（Ｒ_C2 ）に依存する。数式で表せば、抵抗３２の全抵抗値Ｒ_Tは、Ｒ_S＋Ｒ_C1＋Ｒ_C2に 等しい。 接触部３８および３９は、非整流的な低抵抗接触部あるいはノンオーミック(n on-ohmic)な整流的接触部として形成することができる。低抵抗接 触部とした場合には、全抵抗値(Ｒ_T)の実質的にすべては、高抵抗値抵抗３２そ れ自体によりもたらされる。 低抵抗接触部は、インターコネクト３４の形成に先立ち、抵抗３２の接触部領 域をドーパントで処理することにより形成することができる。これは図１Ａに模 式的に表されている。抵抗３２がシリコンベースの材料（例えば、真性ポリシリ コン、少量ドープされたポリシリコン、アモルファスシリコン）で形成される場 合は、ベースプレート１２のＮ-タンク導電性領域１６から、Ｎ+ドーパント（例 えば、リン）が低抵抗接触部に拡散する。抵抗３２を形成するシリコンベースの 材料は、次いで、抵抗３２の抵抗に求められる条件に適い、接触部３９を形成す るようにＮ-型、Ｐ-型いずれのドーパントでドープしてもよい。シリコンベース の材料がＮ-型ドーパントでドープされるときは、シート抵抗（Ｒ_S）はＮ-層の シート抵抗によって決定される。シリコンベースの材料がＰ-型ドーパントでド ープされるときは、シート抵抗（Ｒ_S）は逆Ｎ+／Ｐ-接合漏電(reverse N+/P-jun ction leakage)機構によって決定される。接触部３８と３９はまた、高抵抗接触 部として形成することもできる。例えば、少量ドープされた半導体材料（例えば 、真性ポリシリコンまたは少量ドープされたポリシリコン）を用いてショットキ ーコンタクトを形成することができる。さらに、抵抗３２は、高抵抗ガラスタイ プ材料（例えば、酸化クロム、酸化マンガンあるいは酸化チタン）で形成して高 抵抗接触部３８および３９を形成することができる。いずれの場合も、接触部３ ８と３９の高い接触抵抗は、抵抗の全抵抗値（Ｒ_T）に大きく寄与する。 高抵抗値抵抗３２を備えたＦＥＤピクセル１０を形成する代表的な方法は以下 の通りである： (1)単結晶シリコンベースプレート１２のパターニングとドーピングによりエ ミッタサイト１４を設けるためのＮ-タンク導電性領域１６を形成 する。 (2)シリコンベースプレート１２にマスキングおよびエッチング処理を施して 電子放出サイト（エミッタサイト）１４を形成する。 (3)適当な酸化プロセスを用いてエミッタサイト１４を酸化的に尖鋭化する。 (4)高抵抗値抵抗３２のための薄い絶縁層４０を形成する。薄い絶縁層４０と しては、シリコンベースプレート１２を酸化して形成される二酸化ケイ素層を用 いることができる。 (5)後−接触清浄化調製(post-contanct clean preparation)およびＮ-タンク 導電性領域１６への接触部３８の形成。 (6)適当な堆積法（例えば、ＣＶＤやスパッタリング）を用いて、高抵抗材料 （真性多結晶シリコン、酸素や窒素をドープしたポリシリコン、酸窒化タンタル (TaN_xO_y)、酸窒化チタン(TiN_xO_y)、ガラスタイプ材料）層を接触部３８上に堆積 して高抵抗値抵抗３２を形成する。 (7)絶縁性物質（例えば、二酸化ケイ素、窒化ケイ素あるいは酸窒化ケイ素） をコンフォーマル堆積させてマルチレベル酸化層３６の一つのレベルを形成する 。 (8)導電性ドーパント（例えば、リン）をドープしたポリシリコンを堆積する ことによりグリッド１８を形成する。他の導電性材料（例えば、クロム、モリブ デンその他の金属）も用いることができる。 (9)グリッドを化学的機械的平坦化(CMP)して自己位置合わせ性を形成する（米 国特許第5,186,670号参照） (10)グリッド１８にフォトパターニングおよびドライエッチングを施す。 (11)グリッド１８上にマルチレベル酸化層３６の別のレベルを形成し、ビア５ ０のフォトパターニングとエッチングを行う。 (12)前−接触清浄化調製(post-contanct clean preparation)および高 抵抗値抵抗３２とインターコネクト３４の間に接触部３９を形成する。 (13)適当な導電性材料（例えば、アルミニウム）を堆積させることによりグラ ウンドへのインターコネクト３４を形成する。 (14)エミッタサイト１４を設けるため、グリッド１８を通る開口部を形成する 。グリッド材料によっては、フォトパターニングやウェットエッチングを用いて 行ってもよい。ポリシリコングリッド１８および二酸化ケイ素層を有するシリコ ンエミッタサイト１４では、適当なウェットエッチング剤は希ＨＦ酸である。 (15)ウェットエッチング法を用いてマルチレベル酸化層３６をエッチングして エミッタサイト１４のための空洞２０を開ける。二酸化ケイ素で形成されたマル チレベル酸化層３６では、空洞２０のエッチングのためにＨＦの緩衝溶液を用い ることができる。 図２には、本発明の別の態様に従ってつくられたＦＥＤピクセル１０Ａが示さ れている。この別の態様では、高抵抗値抵抗３２Ａは、インターコネクト３４に 接続するのではなく、基体１２Ａ内に形成された、絶縁されたＮ-拡散導電性領 域１７Ａに接続されている。抵抗３２Ａは、したがって、エミッタサイト１４Ａ のためのＮ-タンク導電性領域１６Ａとその近傍に位置するＮ-拡散導電性領域１ ７Ａとの間に位置する。Ｎ-拡散導電性領域１７Ａはベースプレート１２Ａの残 りの部分から絶縁され、グラウンドや電気的に活性なバイアスレベルのような他 の回路コンポーネントと接続していなくてはならない。 高抵抗値抵抗３２Ａは、本質的には前記と同様に形成される。ＳｉＯ₂のよう な絶縁性物質からなる薄い絶縁性層４０Ａが、高抵抗値抵抗３２Ａとベースプレ ート１２との間に形成される。マルチレベル酸化層３６Ａはグリッド１８Ａをベ ースプレート１２Ａから絶縁する。 高抵抗値抵抗３２Ａは、抵抗３２Ａとエミッタサイト１４Ａを設けるた めのＮ-タンク導電性領域１６Ａとの間に形成された第１の接触部３８Ａを含む 。さらに、高抵抗値抵抗３２Ａは、抵抗３２Ａおよびベースプレート１２Ａ上隣 接するＮ-拡散導電性領域１７Ａとの間に形成された第２の接触部３９Ａを含む 。 図２Ａに示すように、抵抗３２Ａは、シリコンベースの材料（N-またはP-）で 形成することができる。この例では、導電性領域１６Ａと１７Ａからのドーパン トは、抵抗３２Ａ中に拡散して接触部３８Ａと３９Ａを低いオーミックコンタク トとして形成する可能性がある。抵抗３２ＡがＰ-ドープされているときは、電 流制限特性を有する、背中合わせにＮ+／Ｐ-／Ｎ+となったダイオード構造を形 成する。 図２における追加的な設計上の考慮点としては、Ｎ-タンク導電性領域１６Ａ とＮ-拡散導電性領域１７Ａとの間の間隔”Ｘ”は、大きさが小さいことにより 発生するパンチスルーおよび電流の漏れをを回避するように調整されなければな らない。この漏電流は、また、エミッタサイト１４に印加される電圧の関数であ る。 図３には、高抵抗値抵抗３２Ｃの別の態様が示されている。高抵抗値抵抗３２ Ｃは、ガラス基体５２とバリア層５４（例えば、ＳｉＯ₂、ＳｉＮ₄）を含むベー スプレート１２Ｃ上に形成される。ガラス基体５２は、ソーダ石灰ガラス、ホウ ケイ酸ガラス、石英、適当な絶縁性と機械的特性とを有するその他のガラスで形 成することができる。バリア層５４は、ガラス基体５２上に、プラズマエンハン スト化学蒸着法(PECVD：Plasma Enhanced Chemical Vapor Deposition)法等の堆 積法を用いて堆積することができる。 エミッタサイト１４Ｃは、バリア層５４上に形成された絶縁されたシリコン島 部５６上に形成される。シリコン島部５６は、リンのようなＮ+ドーパントでド ープされたアモルファスシリコン層として形成できる。絶縁されたシリコン島部 ５６は、アモルファスシリコンまたは微結晶シリコン を島部５６間に堆積層（ＳｉＯ₂）を用いた堆積とエッチングを施すことにより 形成できる。 導電性材料で形成された第１のインターコネクト５８が、接触部６４を介して シリコン島部５６に、また、接触部６６を介して高抵抗値抵抗３２Ｃに電気的に 接続している。導電性材料で形成された第２のインターコネクト６０が、接触部 ６８と７０を介して高抵抗値抵抗３２Ｃを別の絶縁されたシリコン島部６２に電 気的に接続している。絶縁されたシリコン島部６２もまた、Ｎ+ドープされ、他 の回路コンポーネント（例えば、グラウンド）に電気的に接続している。 高抵抗値抵抗３２Ｃは、前述したのと実質的に同様に、バリア層５４上に高抵 抗物質を堆積することにより形成することができる。材料に求められる条件およ び用いるドーパントに応じて抵抗３２Ｃは連続的なＮ-タイプ、Ｎ+／Ｎ-／Ｎ+タ イプ、Ｎ+／Ｐ-逆接合あるいは、背中合わせのＮ+／Ｐ-／Ｎ+ダイオードとする ことができる。いずれの場合も、全抵抗（Ｒ_T）は抵抗材料と接触部６６、６８ の関数である。さらに、前述のようなガラスタイプの材料で形成された高抵抗値 抵抗３２Ｃに対しては、接触部６６、６８は高抵抗接触部として形成することが できる。 図３に示す高抵抗値抵抗３２Ｃの形成プロセスの流れを以下に示す。 (1)ガラス基体５２を形成し、最初の清浄化を行う。 (2)バリア層５４を形成する。バリア層５４は、ＰＥＣＶＤ法で堆積したＳｉ Ｏ₂層等である。 (3)バリア層５４上に導電層を堆積して島部５６、６２を形成する。導電層は シリコン含有層等であり、ＰＥＣＶＤ法により形成することができる。導電層は 他の導電物質（例えば、金属）で形成することもできる。 (4)エミッタサイト１４Ｃを形成するための材料を堆積する。この材料は、ア モルファスシリコン、あるいはその他の導電性材料（例えば、金属 など）とすることができる。この材料にフォトパターニングおよびエッチングを 施してエミッタサイト１４Ｃを形成する。 (5)導電層（ステップ３）にフォトパターニングおよびエッチングを施して島 部５６および６２を形成する。シリコンを含む島部５６および６２に対しては、 フッ素や塩素ベースの化学物質（例えば、ＣＦ₄、ＣＨＦ₃、Ｃ₂Ｆ₆、Ｃ₃Ｆ₈）を 用いたドライエッチングプロセスを用いることができる。この場合、レジスト層 でエミッタサイト１４Ｃを覆う。 (6)レジストをストリップする。 (7)誘電材料を堆積して島部６２を絶縁する。 (8)接触部６４、７０に対して島部５６および６２への導通用のビアを開ける 。 (9)前述の方法を用いて高抵抗値抵抗３２Ｃを形成する。さらに金属のインタ ーコネクト５８と６０および接触部６６、６８を形成し、前述のようなマルチレ ベル酸化層で絶縁してもよい。最初に堆積されて島部５６と６２を形成する導電 層を抵抗３２Ｃへのインターコネクトを形成するために用いることもできる。 図４Ａに示すように、「オングラス」("on-glass")テクノロジーを用いて高抵 抗値抵抗３２Ｄを形成することもできる。図４Ａに示す態様は、図１に示す態様 と同一であるが、絶縁されたシリコン島部５６Ｄ上に形成されたエミッタサイト １４Ｄを含んでいる。絶縁されたシリコン島部５６Ｄは、真性バリア層７２（例 えば、ＰＥＣＶＤで堆積されたＳｉＯ₂）を用いて、ガラスで形成されたベース プレート１２Ｄ上に形成される。 図４Ｂは、図２に示す態様と同様であるが、絶縁されたシリコンの島部５６Ｅ 上に形成されたエミッタサイト５６Ｅと、ガラスにより形成され、真性バリア層 ７２を備えたベースプレート１２Ｅを含む。高抵抗値抵抗３２Ｅは、絶縁された シリコンの島部５６Ｅと別の絶縁されたシリコンの島 部６２Ｅに電気的に接続されている。 図５には、本発明のさらに別の態様が図示されている。図５に示す態様では、 高抵抗値抵抗３２Ｆが、エミッタサイト１４Ｆを制御する集積回路と一体的に形 成されている。フィールドエミッションを誘導するために、エミッタサイト１４ Ｆは、直列に連結された１対の電界効果トランジスタＱ_CとＱ_Rに連結されている 。トランジスタＱ_Cは、行ライン信号(column line signal)Ｓ_Cによりゲートされ ており、トランジスタＱ_Rは列ライン信号(row line signal)Ｓ_Rによりゲートさ れている。ＣＭＯＳ、ＮＭＯＳおよびＴＴＬに対する標準的な論理信号電圧は一 般的に５ボルト以下であるが、行信号と列信号のいずれにも用いることができる 。上記の直列接続されたＦＥＴ（Ｑ_CとＱ_R）のいずれかまたは両方をオフにする ことにより、ＦＥＤのピクセルの一部をなすエミッタサイト１４Ｆはオフにされ る。この回路の詳細は前記米国特許第5,210,472号に記載されている。 これらの固体素子コンポーネントは当業者には既知の方法で製造することがで きる。高抵抗値抵抗３２Ｆは集積回路の一部として一体化される。高抵抗値抵抗 ３２Ｆは、エミッタサイト１４Ｆへの電流を制限し、ＦＥＤピクセル１０Ｆ内に 電流が逃げないようにする機能がある。 このように、本発明は、フラットパネルディスプレイにおいて電流を規制ない し制限するための高抵抗値抵抗を形成する方法を提供する。以上、本発明の方法 を、いくつかの実施態様について説明してきたが、当業者には理解されるように 、請求の範囲により定義される本発明の範囲を外れることなく、変更や修正を加 えることは可能である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ケヴィン・チャデン アメリカ合衆国，83703 アイダホ，ボイ ジ，クーテナイ 2412

Claims (1)

1. 【特許請求の範囲】 １．以下の工程を含むフィールドエミッションディスプレイ用抵抗の形成方法： 導電性領域を有するベースプレートを形成する； 前記導電性領域上にエミッタサイトを形成する； ベースプレート上に抵抗層を堆積する；および 抵抗層上に前記導電性領域と電気的に接続する第１の接触部、および、別の回 路コンポーネントと電気的に接続する第２の接触部を形成する。 ２．前記ベースプレートが単結晶シリコン層を含み、前記導電性領域がシリコン 層へのドーパントの注入により形成される請求項１に記載の方法。 ３．前記抵抗層が、真性ポリシリコン、導電性を低下させるドーパントをドープ したポリシリコン、少量ドープされたポリシリコン、酸窒化チタン、酸窒化タン タルおよびガラスタイプ材料からなる群より選択される材料によって形成される 請求項１に記載の方法。 ４．材料がシリコンベースの材料であり、接触部が低抵抗接触部として形成され る請求項１に記載の方法。 ５．材料がガラスタイプ材料であり、接触部が高抵抗接触部として形成される請 求項１に記載の方法。 ６．材料がシリコンベースの材料であり、少なくとも１つの接触部が導電性領域 からのドーパントの拡散により形成されるオーミックコンタクトで ある請求項１に記載の方法。 ７．材料が少量ドープされたポリシリコンであり、少なくとも１つの接触部がシ ョットキーコンタクトとして形成される請求項１に記載の方法。 ８．ベースプレートがガラス基体を含み、導電性領域が前記基体上に形成された 絶縁されたシリコン島部を含む請求項１に記載の方法。 ９．材料がシリコンベースの材料であり、接触部が低抵抗接触部として形成され る請求項８に記載の方法。 １０．材料がガラスタイプ材料であり、接触部が高抵抗接触部として形成される 請求項８に記載の方法。 １１．前記第２の接触部が、ベースプレート中に形成された絶縁された導電性領 域と電気的に接触するものである請求項１に記載の方法。 １２．以下の工程： ベースプレートの導電性領域上にエミッタサイトを形成する； ベースプレート上に抵抗性材料を堆積して抵抗層を形成する； 前記抵抗性材料中に前記導電性領域と電気的に接続し抵抗ＲＣ１を有する第１ の接触部を形成する； 前記抵抗性材料中にフィールドエミッションディスプレイの回路コンポーネン トと電気的に接続し抵抗（Ｒ_C2）を有する第２の接触部を形成する； を含み、抵抗の全抵抗値Ｒ_Tが、抵抗層のシート抵抗Ｒ_Sと第１の接触部の抵抗 Ｒ_C1およびＲ_C2の和に等しいフィールドエミッションディスプレイ 用抵抗の形成方法。 １３．抵抗性材料が、真性多結晶シリコン、導電性を低下させるドーパントをド ープした多結晶シリコン、少量ドープされたポリシリコン、酸窒化チタン、酸窒 化タンタルおよびガラスタイプ材料からなる群より選択される材料によって形成 される請求項１２に記載の方法。 １４．材料がシリコンベースの材料であり、第１の接触部が、導電性領域から抵 抗中にドーパントを拡散して形成されるオーミックコンタクトである請求項１２ に記載の方法。 １５．第２の接触部が、導電性材料で形成されたインターコネクトに電気的に接 続される請求項１２に記載の方法。 １６．導電性領域がＮ+ドープされており、抵抗層がＮ-またはＰ-ドープされて いる請求項１２に記載の方法。 １７．第２の接触部が、ベースプレート中に形成されたインターコネクトに電気 的に接続される請求項１２に記載の方法。 １８．材料がガラスタイプ材料であり、接触部が高抵抗接触部として形成される 請求項１２に記載の方法。 １９．導電性領域が単結晶シリコン層で形成される請求項１２に記載の方法。 ２０．導電性領域がガラス基体上に形成され絶縁されたシリコン島部として形成 される請求項１２に記載の方法。 ２１．抵抗性層が、基体上の第２の絶縁されたシリコン島部に電気的に接続され る請求項２０に記載の方法。 ２２．以下の工程： ガラス基体を含むベースプレートを形成する； 基体上に形成され絶縁されたシリコン含有島部を含む導電性領域を形成する； 導電性領域上にエミッタサイトを形成する； ベースプレート上に抵抗層を形成する； 前記抵抗性材料中に前記導電性領域と電気的に接続し抵抗Ｒ_C1を有する第１の 接触部を形成する； 前記抵抗性材料中にフィールドエミッションディスプレイの回路コンポーネン トと電気的に接続し抵抗（Ｒ_C2）を有する第２の接触部を形成する； を含み、抵抗の全抵抗値Ｒ_Tが、抵抗層のシート抵抗Ｒ_Sと第１の接触部の抵抗 Ｒ_C1およびＲ_C2の和に等しいフィールドエミッションディスプレイ用抵抗の形成 方法。 ２３．抵抗層がＮ-ドープのシリコン含有材料であり、第１および第２の接触部 がＮ+ドープされてＮ+／Ｎ-／Ｎ+抵抗構造を形成する請求項２２に記載の方法。 ２４．抵抗層がＰ-ドープのシリコン含有材料であり、第１および第２の 接触部がＮ+ドープされてＮ+／Ｐ-／Ｎ+抵抗構造を形成する請求項２２に記載の 方法。 ２５．抵抗層がＮ-ドープのシリコン含有材料であり、第１および第２の接触部 がＮ-ドープされてＮ-抵抗構造を形成する請求項２２に記載の方法。 ２６．抵抗性材料がシリコンベースの材料であり、第１および第２の接触部が低 抵抗接触部として形成される請求項２２に記載の方法。 ２７．抵抗性材料がガラスタイプの材料であり、第１および第２の接触部が高抵 抗接触部として形成される請求項２６に記載の方法。 ２８．第２の接触部がインターコネクトに電気的に接続しており、該インターコ ネクトはベースプレート中に絶縁された島部として形成された第２の導電性領域 に電気的に接続している請求項２２に記載の方法。