JPH05283366A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05283366A JPH05283366A JP8064192A JP8064192A JPH05283366A JP H05283366 A JPH05283366 A JP H05283366A JP 8064192 A JP8064192 A JP 8064192A JP 8064192 A JP8064192 A JP 8064192A JP H05283366 A JPH05283366 A JP H05283366A
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- Japan
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- film
- sputtering method
- metal film
- bias sputtering
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Abstract
(57)【要約】 （修正有）
【目的】 コンタクトホールあるいはスルーホールにお
けるステップカバレッジが良好であり、配線の信頼性を
確保しつつ、素子へのダメージを低減させることにより
信頼性の高い半導体素子の製造方法を提供すること。 【構成】 半導体基板上に形成された絶縁膜６にコンタ
クトホールあるいはスルーホールを形成する工程と、前
記基板全面にノーバイアススパッタ法により下層Ａｌ膜
８を形成する工程と、該下層Ａｌ膜８上にバイアス・ス
パッタ法により中間層Ａｌ膜９を形成する工程と、該中
間層Ａｌ膜９上にノーバイアス・スパッタ法により上層
Ａｌ膜１０を形成する工程と、前記上層Ａｌ膜１０、中
間Ａｌ膜９および下層Ａｌ膜８を同時にパターニング
し、三層構造のＡｌ配線１１を形成する工程と、を含む
半導体装置の製造方法。
けるステップカバレッジが良好であり、配線の信頼性を
確保しつつ、素子へのダメージを低減させることにより
信頼性の高い半導体素子の製造方法を提供すること。 【構成】 半導体基板上に形成された絶縁膜６にコンタ
クトホールあるいはスルーホールを形成する工程と、前
記基板全面にノーバイアススパッタ法により下層Ａｌ膜
８を形成する工程と、該下層Ａｌ膜８上にバイアス・ス
パッタ法により中間層Ａｌ膜９を形成する工程と、該中
間層Ａｌ膜９上にノーバイアス・スパッタ法により上層
Ａｌ膜１０を形成する工程と、前記上層Ａｌ膜１０、中
間Ａｌ膜９および下層Ａｌ膜８を同時にパターニング
し、三層構造のＡｌ配線１１を形成する工程と、を含む
半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の金属配線の
形成方法に関するものである。
形成方法に関するものである。
【０００２】
【従来の技術】近年、半導体装置を微細化することが強
く要請されている。ところが、半導体素子が微細化され
るに従って、半導体基板上の絶縁膜に形成されるコンタ
クトホール、スルーホールのアスペクト比は大きくな
り、これらのホールにおける金属配線のステップカバレ
ッジの確保が必要となってきている。そのためにステッ
プカバレッジの優れるバイアス・スパッタ法等を用いて
金属配線形成が行われている。バイアス・スパッタ法は
堆積される基板のホルダ電極に負または高周波バイアス
電位を印加して、正に帯電したアルゴンイオンを堆積基
板に衝突させる方法であり、アルゴンイオンにより堆積
された膜のエッチング速度が、基板に平行な面より、傾
斜した面の方が速いことを利用している。傾斜面の金属
の堆積量が少なくなることにより、微小な凹部が埋めら
れていき、最終的に堆積膜表面が平坦に形成される。
く要請されている。ところが、半導体素子が微細化され
るに従って、半導体基板上の絶縁膜に形成されるコンタ
クトホール、スルーホールのアスペクト比は大きくな
り、これらのホールにおける金属配線のステップカバレ
ッジの確保が必要となってきている。そのためにステッ
プカバレッジの優れるバイアス・スパッタ法等を用いて
金属配線形成が行われている。バイアス・スパッタ法は
堆積される基板のホルダ電極に負または高周波バイアス
電位を印加して、正に帯電したアルゴンイオンを堆積基
板に衝突させる方法であり、アルゴンイオンにより堆積
された膜のエッチング速度が、基板に平行な面より、傾
斜した面の方が速いことを利用している。傾斜面の金属
の堆積量が少なくなることにより、微小な凹部が埋めら
れていき、最終的に堆積膜表面が平坦に形成される。
【０００３】しかし、バイアス・スパッタ法で得られる
金属膜はアルゴンイオンの衝突による半導体基板の温度
上昇等により、積層金属の結晶粒子がバイアス電位を印
加しない場合よりも大きくなるために金属粒子の大きさ
にバラツキが生じ、特定の結晶近傍に金属粒子が集中し
やすくなる。これはエレクトロマイグレーション（金属
配線中を通る電子のエレクトロンフォースによって金属
原子が拡散し、ボイドの発生、成長により配線が断線し
てしまう現象）、ストレスマイグレーション（保護膜の
応力によって孔が集中してボイドが生じて、最後には断
線してしまう現象）、ヒロック（突起）の３つの現象の
原因となっている。
金属膜はアルゴンイオンの衝突による半導体基板の温度
上昇等により、積層金属の結晶粒子がバイアス電位を印
加しない場合よりも大きくなるために金属粒子の大きさ
にバラツキが生じ、特定の結晶近傍に金属粒子が集中し
やすくなる。これはエレクトロマイグレーション（金属
配線中を通る電子のエレクトロンフォースによって金属
原子が拡散し、ボイドの発生、成長により配線が断線し
てしまう現象）、ストレスマイグレーション（保護膜の
応力によって孔が集中してボイドが生じて、最後には断
線してしまう現象）、ヒロック（突起）の３つの現象の
原因となっている。
【０００４】バイアス・スパッタ法で得られる金属膜は
前記３つの好ましくない現象に対する耐性が低いため、
バイアス・スパッタ法で形成した金属膜上にノーバイア
ス・スパッタ法による金属膜を積層させて、その耐性を
上げる工夫がなされている（特開平２−９８９６０号、
特開平２−２１９２２４号公報参照）。
前記３つの好ましくない現象に対する耐性が低いため、
バイアス・スパッタ法で形成した金属膜上にノーバイア
ス・スパッタ法による金属膜を積層させて、その耐性を
上げる工夫がなされている（特開平２−９８９６０号、
特開平２−２１９２２４号公報参照）。
【０００５】
【発明が解決しようとする課題】しかしながら、前記特
許公報記載のバイアス・スパッタ法の改良方法でも、形
成膜の堆積とイオン衝撃によるエッチング効果を併用し
て良好なステップカバレッジを得ているために、基板へ
のダメージが避けられず、ホットエレクトロントラップ
によるしきい値変化の増大など半導体装置の信頼性を低
下させるという欠点がある。
許公報記載のバイアス・スパッタ法の改良方法でも、形
成膜の堆積とイオン衝撃によるエッチング効果を併用し
て良好なステップカバレッジを得ているために、基板へ
のダメージが避けられず、ホットエレクトロントラップ
によるしきい値変化の増大など半導体装置の信頼性を低
下させるという欠点がある。
【０００６】そこで、本発明の目的は上記の点を鑑み、
コンタクトホールあるいはスルーホールにおけるステッ
プカバレッジが良好であり、配線の信頼性を確保しつ
つ、素子へのダメージを低減させることにより信頼性の
高い半導体素子の製造方法を提供することにある。
コンタクトホールあるいはスルーホールにおけるステッ
プカバレッジが良好であり、配線の信頼性を確保しつ
つ、素子へのダメージを低減させることにより信頼性の
高い半導体素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】本発明の上記目的は次の
構成で達成される。すなわち、半導体基板上に形成され
た絶縁膜にコンタクトホールあるいはスルーホールを形
成する工程と、前記絶縁膜上の基板全面にノーバイアス
・スパッタ法により下層金属膜を形成する工程と、該下
層金属膜上にバイアス・スパッタ法により中間層金属膜
を形成する工程と、該中間層金属膜上にノーバイアス・
スパッタ法により上層金属膜を形成する工程と、前記上
層金属膜、中間金属膜および下層金属膜を同時にパター
ニングし、三層構造の金属配線を形成する工程と、を含
む半導体装置の製造方法、または、ノーバイアス・スパ
ッタ法により形成された下層金属膜と該下層金属膜上に
バイアス・スパッタ法により形成された中間層金属膜と
該中間層金属膜上にノーバイアス・スパッタ法により形
成された上層金属膜を同時にパターニングして得られる
三層構造の金属配線をコンタクトホールあるいはスルー
ホールが形成された半導体基板上の絶縁膜上に形成した
半導体装置である。
構成で達成される。すなわち、半導体基板上に形成され
た絶縁膜にコンタクトホールあるいはスルーホールを形
成する工程と、前記絶縁膜上の基板全面にノーバイアス
・スパッタ法により下層金属膜を形成する工程と、該下
層金属膜上にバイアス・スパッタ法により中間層金属膜
を形成する工程と、該中間層金属膜上にノーバイアス・
スパッタ法により上層金属膜を形成する工程と、前記上
層金属膜、中間金属膜および下層金属膜を同時にパター
ニングし、三層構造の金属配線を形成する工程と、を含
む半導体装置の製造方法、または、ノーバイアス・スパ
ッタ法により形成された下層金属膜と該下層金属膜上に
バイアス・スパッタ法により形成された中間層金属膜と
該中間層金属膜上にノーバイアス・スパッタ法により形
成された上層金属膜を同時にパターニングして得られる
三層構造の金属配線をコンタクトホールあるいはスルー
ホールが形成された半導体基板上の絶縁膜上に形成した
半導体装置である。
【０００８】
【作用】バイアス・スパッタ法は形成膜の堆積とイオン
衝撃によりエッチング効果を併用するため、コンタクト
ホールは中間層金属膜により埋められ、中間層金属膜表
面には良好な平坦化形状が得られる。また、バイアス・
スパッタ法の際に下地の素子に加わるダメージは全面に
着膜された下層金属膜がバッファ層となるため、低減さ
れる。
衝撃によりエッチング効果を併用するため、コンタクト
ホールは中間層金属膜により埋められ、中間層金属膜表
面には良好な平坦化形状が得られる。また、バイアス・
スパッタ法の際に下地の素子に加わるダメージは全面に
着膜された下層金属膜がバッファ層となるため、低減さ
れる。
【０００９】次に、良好な平坦化形状を有する中間層金
属膜上にノーバイアス・スパッタ法により上層金属膜
を、例えば４０００Å程度の厚さで着膜する。この上層
金属膜はバイアス・スパッタ法によって形成された中間
層金属膜が膜質の関係からエレクトロマイグレーショ
ン、ストレスマイグレーションおよびヒロックに対する
耐性が低いことを補うために形成されて、上層金属膜は
ノーバイアス・スパッタ法によるものであることから、
その耐性は高いものとなる。
属膜上にノーバイアス・スパッタ法により上層金属膜
を、例えば４０００Å程度の厚さで着膜する。この上層
金属膜はバイアス・スパッタ法によって形成された中間
層金属膜が膜質の関係からエレクトロマイグレーショ
ン、ストレスマイグレーションおよびヒロックに対する
耐性が低いことを補うために形成されて、上層金属膜は
ノーバイアス・スパッタ法によるものであることから、
その耐性は高いものとなる。
【００１０】
【実施例】本発明の実施例を図面を用いて説明する。図
１の（ａ）〜（ｃ）と図２の（ａ）（ｂ）には本発明の
一実施例を示す半導体装置の工程断面図を順に示したも
のである。
１の（ａ）〜（ｃ）と図２の（ａ）（ｂ）には本発明の
一実施例を示す半導体装置の工程断面図を順に示したも
のである。
【００１１】まず、図１（ａ）に示すように常法どお
り、シリコン基板１上にソース２、ドレイン３、ゲート
酸化膜４、ゲート電極５、絶縁膜６を形成した後、ソー
ス２およびドレイン３上にコンタクトホール７を形成す
る。金属配線とのコンタクトをとるためのコンタクトホ
ール７の寸法は幅０．８μｍ、深さ１．０μｍ程度であ
る。
り、シリコン基板１上にソース２、ドレイン３、ゲート
酸化膜４、ゲート電極５、絶縁膜６を形成した後、ソー
ス２およびドレイン３上にコンタクトホール７を形成す
る。金属配線とのコンタクトをとるためのコンタクトホ
ール７の寸法は幅０．８μｍ、深さ１．０μｍ程度であ
る。
【００１２】ここで、ソース２とドレイン３はシリコン
基板にリン（Ｐ）を不純物としてドーピングして形成し
た、また、その接合深さは０．２μｍ程度である。ま
た、ゲート酸化膜４は２００Å程度の膜厚とし、ゲート
電極５にはリンをドーピングしたポリシリコン膜を用い
て、厚さ０．３μｍ程度、ゲート長１μｍ程度とした。
絶縁膜６は厚さ０．８μｍ程度の常圧ＣＶＤ法によるシ
リコン酸化膜とし、コンタクトホール７はＲＩＥ（リア
クティブイオンエッチング）により形成した。
基板にリン（Ｐ）を不純物としてドーピングして形成し
た、また、その接合深さは０．２μｍ程度である。ま
た、ゲート酸化膜４は２００Å程度の膜厚とし、ゲート
電極５にはリンをドーピングしたポリシリコン膜を用い
て、厚さ０．３μｍ程度、ゲート長１μｍ程度とした。
絶縁膜６は厚さ０．８μｍ程度の常圧ＣＶＤ法によるシ
リコン酸化膜とし、コンタクトホール７はＲＩＥ（リア
クティブイオンエッチング）により形成した。
【００１３】次に図１（ｂ）に示すように、コンタクト
ホール７を含む全面に、ＤＣマグネトロンスパッタ装置
などを用いて、ノンバイアス・スパッタ法により下層Ａ
ｌ膜８を１５００Å程度の厚さで着膜する。このときの
スパッタ条件はアルゴン圧力は０．２Ｐａ程度、ＤＣパ
ワーは４ｋｗ程度である。
ホール７を含む全面に、ＤＣマグネトロンスパッタ装置
などを用いて、ノンバイアス・スパッタ法により下層Ａ
ｌ膜８を１５００Å程度の厚さで着膜する。このときの
スパッタ条件はアルゴン圧力は０．２Ｐａ程度、ＤＣパ
ワーは４ｋｗ程度である。
【００１４】次に図１（ｃ）に示すように下層Ａｌ膜８
上にバイアス・スパッタ法により中間層Ａｌ膜９を平坦
部が５０００Å程度の厚さになるまで着膜する。このと
きのスパッタ条件はアルゴン圧力は０．８Ｐａ程度、基
板バイアス電圧は−７００〜−８００Ｖ程度である。バ
イアス・スパッタ法は形成膜の堆積とイオン衝撃により
エッチング効果を併用するため、コンタクトホール７は
中間層Ａｌ膜９により埋められ、Ａｌ膜表面には良好な
平坦化形状が得られる。
上にバイアス・スパッタ法により中間層Ａｌ膜９を平坦
部が５０００Å程度の厚さになるまで着膜する。このと
きのスパッタ条件はアルゴン圧力は０．８Ｐａ程度、基
板バイアス電圧は−７００〜−８００Ｖ程度である。バ
イアス・スパッタ法は形成膜の堆積とイオン衝撃により
エッチング効果を併用するため、コンタクトホール７は
中間層Ａｌ膜９により埋められ、Ａｌ膜表面には良好な
平坦化形状が得られる。
【００１５】ここで、下層Ａｌ層８がない場合は、基板
１は直接イオン衝撃にさらされるため、ＭＯＳトランジ
スタのストレステストにおいて、しきい値Ｖｔｈの変動
などの特性変化が観察される。変動値は△Ｖｔｈ＝４０
ｍＶ程度である。しかしながら、本実施例では基板１の
全面に着膜された下層Ａｌ膜８がバッファ層となるた
め、素子へのイオン衝撃は低減される。このことによ
り、ＭＯＳトランジスタのストレステストにおける△Ｖ
ｔｈは４ｍＶ程度に抑えられる。
１は直接イオン衝撃にさらされるため、ＭＯＳトランジ
スタのストレステストにおいて、しきい値Ｖｔｈの変動
などの特性変化が観察される。変動値は△Ｖｔｈ＝４０
ｍＶ程度である。しかしながら、本実施例では基板１の
全面に着膜された下層Ａｌ膜８がバッファ層となるた
め、素子へのイオン衝撃は低減される。このことによ
り、ＭＯＳトランジスタのストレステストにおける△Ｖ
ｔｈは４ｍＶ程度に抑えられる。
【００１６】次に図２（ａ）に示すように、良好な平坦
化形状を有する中間層Ａｌ膜９上に下層Ａｌ膜８と同様
に、ノーバイアス・スパッタ法により上層Ａｌ膜１０を
４０００Å程度の厚さで着膜する。この上層Ａｌ膜１０
はバイアス・スパッタ法によって形成された中間層Ａｌ
膜９が膜質の関係からエレクトロマイグレーション、ス
トレスマイグレーションおよびヒロックに対する耐性が
低いことを補うために形成されており、上層Ａｌ膜１０
はノーバイアス・スパッタ法によるものであることから
その耐性は高い。また、下層Ａｌ膜８も同様の働きをす
る。
化形状を有する中間層Ａｌ膜９上に下層Ａｌ膜８と同様
に、ノーバイアス・スパッタ法により上層Ａｌ膜１０を
４０００Å程度の厚さで着膜する。この上層Ａｌ膜１０
はバイアス・スパッタ法によって形成された中間層Ａｌ
膜９が膜質の関係からエレクトロマイグレーション、ス
トレスマイグレーションおよびヒロックに対する耐性が
低いことを補うために形成されており、上層Ａｌ膜１０
はノーバイアス・スパッタ法によるものであることから
その耐性は高い。また、下層Ａｌ膜８も同様の働きをす
る。
【００１７】次いで、図２（ｂ）に示すように、上層Ａ
ｌ膜１０、中間層Ａｌ膜９、下層Ａｌ膜８を同時にホト
リソグラフィ工程、ＲＩＥ（リアクティブイオンエッチ
ング）工程を経て、パターニングさせ、三層構造のＡｌ
配線１１を形成する。
ｌ膜１０、中間層Ａｌ膜９、下層Ａｌ膜８を同時にホト
リソグラフィ工程、ＲＩＥ（リアクティブイオンエッチ
ング）工程を経て、パターニングさせ、三層構造のＡｌ
配線１１を形成する。
【００１８】このように本実施例のような三層構造の配
線１１を形成すれば、ステップカバレッジの良好なバイ
アス・スパッタ法による中間層Ａｌ膜９で良好な平坦化
形状が得られ、中間層Ａｌ膜９をバイアス・スパッタ法
で形成する際の下地素子へのダメージを下層Ａｌ膜８が
下地素子を全面被覆していることにより低減することが
できる。また、バイアス・スパッタ法で形成された中間
層Ａｌ膜９の上下にエレクトロマイグレーション、スト
レスマイグレーション、ヒロック耐性の優れた良好な膜
質の上層Ａｌ膜１０と下層Ａｌ膜８を備えるため、配線
の信頼性を確保することができる。
線１１を形成すれば、ステップカバレッジの良好なバイ
アス・スパッタ法による中間層Ａｌ膜９で良好な平坦化
形状が得られ、中間層Ａｌ膜９をバイアス・スパッタ法
で形成する際の下地素子へのダメージを下層Ａｌ膜８が
下地素子を全面被覆していることにより低減することが
できる。また、バイアス・スパッタ法で形成された中間
層Ａｌ膜９の上下にエレクトロマイグレーション、スト
レスマイグレーション、ヒロック耐性の優れた良好な膜
質の上層Ａｌ膜１０と下層Ａｌ膜８を備えるため、配線
の信頼性を確保することができる。
【００１９】なお、中間層Ａｌ膜９を形成したのち、レ
ジストエッチバック法により表面のさらなる平坦化をは
かってもよい。本実施例ではコンタクトホールへの適用
例を示しているが、スルーホールであっても効果が得ら
れるのは言うまでもなく、金属材料もアルミニウム材料
に限らずアルミニウム合金材料や高融点金属またそのシ
リサイド等を用いてもよい。
ジストエッチバック法により表面のさらなる平坦化をは
かってもよい。本実施例ではコンタクトホールへの適用
例を示しているが、スルーホールであっても効果が得ら
れるのは言うまでもなく、金属材料もアルミニウム材料
に限らずアルミニウム合金材料や高融点金属またそのシ
リサイド等を用いてもよい。
【００２０】
【発明の効果】このように本発明によれば、ステップカ
バレッジの良好なバイアス・スパッタ法による中間層金
属膜で良好な平坦化形状が得られ、中間層金属膜をバイ
アス・スパッタ法で形成する際の下地素子へのダメージ
はノンバイアス・スパッタ法により形成される下層金属
膜により低減することができる。また、中間層金属膜の
上下にエレクトロマイグレーション、ストレスマイグレ
ーション、ヒロック耐性の優れた良好なノンバイアス・
スパッタ法による上層金属膜と下層金属膜を備えるた
め、配線の信頼性を確保することができる。
バレッジの良好なバイアス・スパッタ法による中間層金
属膜で良好な平坦化形状が得られ、中間層金属膜をバイ
アス・スパッタ法で形成する際の下地素子へのダメージ
はノンバイアス・スパッタ法により形成される下層金属
膜により低減することができる。また、中間層金属膜の
上下にエレクトロマイグレーション、ストレスマイグレ
ーション、ヒロック耐性の優れた良好なノンバイアス・
スパッタ法による上層金属膜と下層金属膜を備えるた
め、配線の信頼性を確保することができる。
【図１】 本発明の一実施例を説明するための半導体装
置の製造工程断面図である。
置の製造工程断面図である。
【図２】 本発明の一実施例を説明するための半導体装
置の製造工程断面図である。
置の製造工程断面図である。
１…シリコン基板、２…ソース、３…ドレイン、４…ゲ
ート酸化膜、５…ゲート電極、６…絶縁膜、７…コンタ
クトホール、８…下層Ａｌ膜、９…中間層Ａｌ膜、１０
…上層Ａｌ膜、１１…Ａｌ配線
ート酸化膜、５…ゲート電極、６…絶縁膜、７…コンタ
クトホール、８…下層Ａｌ膜、９…中間層Ａｌ膜、１０
…上層Ａｌ膜、１１…Ａｌ配線
Claims (2)
- 【請求項１】 半導体基板上に形成された絶縁膜にコン
タクトホールあるいはスルーホールを形成する工程と、
前記絶縁膜上の基板全面にノーバイアス・スパッタ法に
より下層金属膜を形成する工程と、該下層金属膜上にバ
イアス・スパッタ法により中間層金属膜を形成する工程
と、該中間層金属膜上にノーバイアス・スパッタ法によ
り上層金属膜を形成する工程と、前記上層金属膜、中間
金属膜および下層金属膜を同時にパターニングし、三層
構造の金属配線を形成する工程と、を含むことを特徴と
する半導体装置の製造方法。 - 【請求項２】 ノーバイアス・スパッタ法により形成さ
れた下層金属膜と該下層金属膜上にバイアス・スパッタ
法により形成された中間層金属膜と該中間層金属膜上に
ノーバイアス・スパッタ法により形成された上層金属膜
を同時にパターニングして得られる三層構造の金属配線
をコンタクトホールあるいはスルーホールが形成された
半導体基板上の絶縁膜上に形成したことを特徴とする半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8064192A JPH05283366A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8064192A JPH05283366A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283366A true JPH05283366A (ja) | 1993-10-29 |
Family
ID=13723999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8064192A Pending JPH05283366A (ja) | 1992-04-02 | 1992-04-02 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283366A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451179B1 (en) | 1997-01-30 | 2002-09-17 | Applied Materials, Inc. | Method and apparatus for enhancing sidewall coverage during sputtering in a chamber having an inductively coupled plasma |
-
1992
- 1992-04-02 JP JP8064192A patent/JPH05283366A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6451179B1 (en) | 1997-01-30 | 2002-09-17 | Applied Materials, Inc. | Method and apparatus for enhancing sidewall coverage during sputtering in a chamber having an inductively coupled plasma |
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