JP2000164116A - フィ―ルドエミッションディスプレイにおけるカソ―ド電流制限用の高抵抗値抵抗の形成方法 - Google Patents
フィ―ルドエミッションディスプレイにおけるカソ―ド電流制限用の高抵抗値抵抗の形成方法Info
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- Cathode-Ray Tubes And Fluorescent Screens For Display (AREA)
- Electrodes For Cathode-Ray Tubes (AREA)
Abstract
(57)【要約】
【解決課題】 フィールドエミッションディスプレイの
エミッタサイトへのカソード電流を制限するための高抵
抗値抵抗形成方法の改良 【解決手段】 以下の工程：導電性領域を含むベースプ
レートを形成する工程；前記導電性領域上にエミッタサ
イトを形成する工程；ベースプレート上にガラスタイプ
の材料を含む抵抗層を堆積する工程；および前記導電性
領域と電気的に接続する抵抗層上の第１の接触部、およ
び、別の回路コンポーネントと電気的に接続する抵抗層
上の第２の接触部を形成する工程；を含むフィールドエ
ミッションディスプレイ用抵抗の形成方法。
エミッタサイトへのカソード電流を制限するための高抵
抗値抵抗形成方法の改良 【解決手段】 以下の工程：導電性領域を含むベースプ
レートを形成する工程；前記導電性領域上にエミッタサ
イトを形成する工程；ベースプレート上にガラスタイプ
の材料を含む抵抗層を堆積する工程；および前記導電性
領域と電気的に接続する抵抗層上の第１の接触部、およ
び、別の回路コンポーネントと電気的に接続する抵抗層
上の第２の接触部を形成する工程；を含むフィールドエ
ミッションディスプレイ用抵抗の形成方法。
Description
【０００１】
【産業上の利用分野】本発明は、フラットパネルディス
プレイに関し、より詳細に言えば、フィールドエミッシ
ョンディスプレイ(ＦＥＤ)におけるカソード電流制限用
抵抗の形成方法に関する。
プレイに関し、より詳細に言えば、フィールドエミッシ
ョンディスプレイ(ＦＥＤ)におけるカソード電流制限用
抵抗の形成方法に関する。
【０００２】
【従来技術】フラットパネルディスプレイは、コンピュ
ータや他の電子機器が生成する情報を視覚的に表示する
ものとして近年開発が進んでいる。通常、こうしたディ
スプレイは、従来の陰極線管(CRT)ディスプレイに比べ
て軽量であり消費電力が小さい。フラットパネルディス
プレイの一つのタイプとして、冷陰極フィールドエミッ
ションディスプレイ (cold cathode field emission di
splay) が知られている。
ータや他の電子機器が生成する情報を視覚的に表示する
ものとして近年開発が進んでいる。通常、こうしたディ
スプレイは、従来の陰極線管(CRT)ディスプレイに比べ
て軽量であり消費電力が小さい。フラットパネルディス
プレイの一つのタイプとして、冷陰極フィールドエミッ
ションディスプレイ (cold cathode field emission di
splay) が知られている。
【０００３】フィールドエミッションディスプレイは、
視覚像を形成するために電子放出を用いる。フィールド
エミッションディスプレイはベースプレートとフェイス
プレートを含む。ベースプレートは、フェイスプレート
上の対応するピクセルサイトに応じたエミッタサイトア
レイを有する。各エミッタサイトは、典型的には、尖っ
た頂点や鋭い縁を持つブレードのような尖鋭な突起であ
る。ベースプレートは真空ギャップによってフェイスプ
レートと隔てられている。ゲート電極構造、すなわちグ
リッドは、エミッタサイトに対応して、エミッタサイト
からの電子放出を発生するのに必要な強い電場をもたら
す機能を果たしている。エミッタサイトとグリッドの間
に十分な電位差が生じると、ファウラー−ノルドハイム
(Fowler-Nordheim)電子放出が始まる。放出電子は、フ
ェイスプレート上に含まれる陰極線ルミネセンス蛍光体
を叩いてこれを励起する。この結果、光子が放出され
て、これによって観察者が目で見ることのできる光像が
生じる。なお、ベースプレートからエミッタサイトへの
電子流は「カソード電流」と呼ばれ、エミッタサイトか
らフェイスプレートへの電子流は「放出電流」と呼ばれ
る。
視覚像を形成するために電子放出を用いる。フィールド
エミッションディスプレイはベースプレートとフェイス
プレートを含む。ベースプレートは、フェイスプレート
上の対応するピクセルサイトに応じたエミッタサイトア
レイを有する。各エミッタサイトは、典型的には、尖っ
た頂点や鋭い縁を持つブレードのような尖鋭な突起であ
る。ベースプレートは真空ギャップによってフェイスプ
レートと隔てられている。ゲート電極構造、すなわちグ
リッドは、エミッタサイトに対応して、エミッタサイト
からの電子放出を発生するのに必要な強い電場をもたら
す機能を果たしている。エミッタサイトとグリッドの間
に十分な電位差が生じると、ファウラー−ノルドハイム
(Fowler-Nordheim)電子放出が始まる。放出電子は、フ
ェイスプレート上に含まれる陰極線ルミネセンス蛍光体
を叩いてこれを励起する。この結果、光子が放出され
て、これによって観察者が目で見ることのできる光像が
生じる。なお、ベースプレートからエミッタサイトへの
電子流は「カソード電流」と呼ばれ、エミッタサイトか
らフェイスプレートへの電子流は「放出電流」と呼ばれ
る。
【０００４】フィールドエミッションディスプレイのベ
ースプレートは、エミッタサイトアレイ、および、アレ
イのアドレシングを行いエミッタサイトからの電子放出
を活性化する回路を含む。ベースプレートは、シリコン
（ケイ素）あるいは、ガラス−シリコンのような複合
（ハイブリッド）材料からなる基体を含んでもよい。こ
のような技術分野では、アレイのアドレッシングを行い
エミッタサイトからの電子放出を活性化するため種々の
方法が開発されてきた。さらに、エミッタサイトが活性
化されたときにディスプレイの輝度を種々変化させる方
法も必要となる。そうした方法の一つは、所定のフレー
ムにおいて１つの放出アレイが発する電荷量を変える方
法である。別の方法は、カソード電流を変化させること
により活性化の際に生成される放出電流を変える方法で
ある。
ースプレートは、エミッタサイトアレイ、および、アレ
イのアドレシングを行いエミッタサイトからの電子放出
を活性化する回路を含む。ベースプレートは、シリコン
（ケイ素）あるいは、ガラス−シリコンのような複合
（ハイブリッド）材料からなる基体を含んでもよい。こ
のような技術分野では、アレイのアドレッシングを行い
エミッタサイトからの電子放出を活性化するため種々の
方法が開発されてきた。さらに、エミッタサイトが活性
化されたときにディスプレイの輝度を種々変化させる方
法も必要となる。そうした方法の一つは、所定のフレー
ムにおいて１つの放出アレイが発する電荷量を変える方
法である。別の方法は、カソード電流を変化させること
により活性化の際に生成される放出電流を変える方法で
ある。
【０００５】しかし、いずれの方法においても、ジオメ
トリや表面モルホロジーが少し変わるだけで、アレイの
エミッタサイトから発生する放出電流が大きく変わって
しまうという問題がある。放出電流のこのような変化
は、像の品質低下を招くことが多い。このような像の変
化の中には、エミッタサイトを高度の均一性をもって製
造したり、ディスプレイ面の１つ１つのピクセルサイト
に対して多数のエミッタサイトを形成することにより制
御し得る場合もある。また、所望の電子放出電流よりも
大きな電流を発生することができるエミッタサイトをグ
リッドにより操作し、エミッタサイトに供給されるカソ
ード電流を制限ないし規制することにより、像品質をさ
らに改善することも電気的に実現可能である。従来技術
において、極めて多様な、受動的あるいは能動的な電流
制限手法が知られている。
トリや表面モルホロジーが少し変わるだけで、アレイの
エミッタサイトから発生する放出電流が大きく変わって
しまうという問題がある。放出電流のこのような変化
は、像の品質低下を招くことが多い。このような像の変
化の中には、エミッタサイトを高度の均一性をもって製
造したり、ディスプレイ面の１つ１つのピクセルサイト
に対して多数のエミッタサイトを形成することにより制
御し得る場合もある。また、所望の電子放出電流よりも
大きな電流を発生することができるエミッタサイトをグ
リッドにより操作し、エミッタサイトに供給されるカソ
ード電流を制限ないし規制することにより、像品質をさ
らに改善することも電気的に実現可能である。従来技術
において、極めて多様な、受動的あるいは能動的な電流
制限手法が知られている。
【０００６】こうした手法の１つは、個々のエミッタサ
イトとエミッタサイトのアレイと直列に電気抵抗を形成
することである。この方法は、Leesに付与された「フィ
ールドエミッション電流を制限する方法および装置」("
Method and Apparatus Limiting Field Emission Curre
nt"）と題する米国特許第3,671,798号に記載されてい
る。Kochanskiに付与された米国特許第5,283,500号には
この手法の別の例が記載されており、そこでは、パター
ニングされた抵抗材料を電気経路中に形成することによ
りエミッタサイトへのカソード電流を制限している。さ
らに別の方法は、ベースプレート上、エミッタサイトの
下にシリコン抵抗層を堆積してエミッタサイトへのカソ
ード電流を制限している。この手法は、「フィールドエ
ミッタアレイカソードの電流制限」("Current Limiting
of Field Emitter Array Cathodes" と題するKon Jiun
Lee の博士論文(1986)に記載されている。また、Ghis
等による「封止された真空素子蛍光マイクロチップディ
スプレイ」("Sealed VacuumDevices Fluorescent Micro
tip Displays") と題する論文(IEEE, vol38, no.10(199
1年10月））にもカソード電流を制限するための直列抵
抗が開示されている。
イトとエミッタサイトのアレイと直列に電気抵抗を形成
することである。この方法は、Leesに付与された「フィ
ールドエミッション電流を制限する方法および装置」("
Method and Apparatus Limiting Field Emission Curre
nt"）と題する米国特許第3,671,798号に記載されてい
る。Kochanskiに付与された米国特許第5,283,500号には
この手法の別の例が記載されており、そこでは、パター
ニングされた抵抗材料を電気経路中に形成することによ
りエミッタサイトへのカソード電流を制限している。さ
らに別の方法は、ベースプレート上、エミッタサイトの
下にシリコン抵抗層を堆積してエミッタサイトへのカソ
ード電流を制限している。この手法は、「フィールドエ
ミッタアレイカソードの電流制限」("Current Limiting
of Field Emitter Array Cathodes" と題するKon Jiun
Lee の博士論文(1986)に記載されている。また、Ghis
等による「封止された真空素子蛍光マイクロチップディ
スプレイ」("Sealed VacuumDevices Fluorescent Micro
tip Displays") と題する論文(IEEE, vol38, no.10(199
1年10月））にもカソード電流を制限するための直列抵
抗が開示されている。
【０００７】
【発明が解決しようとする課題】本発明は、フィールド
エミッションディスプレイのエミッタサイトへのカソー
ド電流を制限するための高抵抗値抵抗形成方法の改良を
課題とする。したがって、本発明は、フィールドエミッ
ションディスプレイその他のフラットパネルディスプレ
イにおけるカソード電流を規制するための高抵抗値抵抗
を形成する改良法を提供することを目的とする。
エミッションディスプレイのエミッタサイトへのカソー
ド電流を制限するための高抵抗値抵抗形成方法の改良を
課題とする。したがって、本発明は、フィールドエミッ
ションディスプレイその他のフラットパネルディスプレ
イにおけるカソード電流を規制するための高抵抗値抵抗
を形成する改良法を提供することを目的とする。
【０００８】さらに、本発明は、フィールドエミッショ
ンディスプレイのベースプレート内に設けた高抵抗値抵
抗を用いる、フィールドエミッションディスプレイの電
流を規制するための改良法を提供することを目的とす
る。
ンディスプレイのベースプレート内に設けた高抵抗値抵
抗を用いる、フィールドエミッションディスプレイの電
流を規制するための改良法を提供することを目的とす
る。
【０００９】さらにまた、本発明は、簡単で、大量生産
に適しており、必要に応じて低い抵抗値のオーミックコ
ンタクト(ohmic contacts)とともに形成することができ
る、フィールドエミッションディスプレイ用の改良され
た抵抗を提供することを目的とする。本発明の他の目
的、特長および効果は、以下の記載によりさらに明らか
になるであろう。
に適しており、必要に応じて低い抵抗値のオーミックコ
ンタクト(ohmic contacts)とともに形成することができ
る、フィールドエミッションディスプレイ用の改良され
た抵抗を提供することを目的とする。本発明の他の目
的、特長および効果は、以下の記載によりさらに明らか
になるであろう。
【００１０】
【課題解決の手段】本発明によれば、フィールドエミッ
ションディスプレイ(ＦＥＤ)においてカソード電流を制
御する高抵抗値抵抗の改良された製造方法が提供され
る。本発明の方法は、ＦＥＤのベースプレート上に堆積
され、フィールドエミッションディスプレイのフィール
ドエミッタサイトに電気的に直列に接続した高抵抗材料
から抵抗を形成する。この抵抗の全抵抗値は、抵抗材料
の抵抗率と抵抗のジオメトリーの関数である。また、こ
れに加えて、抵抗の全抵抗値は、抵抗をエミッタサイト
および他の回路コンポーネント（例えばグラウンド）と
電気的に直列に接続するための接触部（コンタクト）に
おける接触抵抗の関数である。抵抗の接触部は、低い抵
抗値（例えば、オーミックコンタクト）に形成すること
もできるし、高い抵抗値（例えばショットキーコンタク
ト）に形成することもできる。高抵抗接触の場合、接触
抵抗は、抵抗の全抵抗値に大きく寄与する。
ションディスプレイ(ＦＥＤ)においてカソード電流を制
御する高抵抗値抵抗の改良された製造方法が提供され
る。本発明の方法は、ＦＥＤのベースプレート上に堆積
され、フィールドエミッションディスプレイのフィール
ドエミッタサイトに電気的に直列に接続した高抵抗材料
から抵抗を形成する。この抵抗の全抵抗値は、抵抗材料
の抵抗率と抵抗のジオメトリーの関数である。また、こ
れに加えて、抵抗の全抵抗値は、抵抗をエミッタサイト
および他の回路コンポーネント（例えばグラウンド）と
電気的に直列に接続するための接触部（コンタクト）に
おける接触抵抗の関数である。抵抗の接触部は、低い抵
抗値（例えば、オーミックコンタクト）に形成すること
もできるし、高い抵抗値（例えばショットキーコンタク
ト）に形成することもできる。高抵抗接触の場合、接触
抵抗は、抵抗の全抵抗値に大きく寄与する。
【００１１】抵抗を製造するための好ましい材料は、カ
ソード電流レベル（これは、多くの場合ナノアンペア域
である。）を制限する高い抵抗率を有する材料である。
好適な材料の例としては、真性の(intrinsic)多結晶シ
リコン（例えば、ポリシリコンあるいは少量ドープされ
たポリシリコン）；窒素や酸素等の導電率低下性不純物
を有する半絶縁性多結晶シリコン (SIPOS:Semi-Insulat
ing PolycrystallineSilicon)；酸窒化チタン(titanium
oxynitride)や酸窒化タンタル(tantalum oxynitride)
等の他の高抵抗材料；および酸化クロムや酸化チタン等
のガラスタイプの材料が挙げられる。高抵抗値抵抗に望
まれる抵抗率は１０7〜１０9Ω／□以上であるが、この
範囲は、フィールドエミッションディスプレイのピクセ
ル当たりのカソード電流条件に応じて変わる。
ソード電流レベル（これは、多くの場合ナノアンペア域
である。）を制限する高い抵抗率を有する材料である。
好適な材料の例としては、真性の(intrinsic)多結晶シ
リコン（例えば、ポリシリコンあるいは少量ドープされ
たポリシリコン）；窒素や酸素等の導電率低下性不純物
を有する半絶縁性多結晶シリコン (SIPOS:Semi-Insulat
ing PolycrystallineSilicon)；酸窒化チタン(titanium
oxynitride)や酸窒化タンタル(tantalum oxynitride)
等の他の高抵抗材料；および酸化クロムや酸化チタン等
のガラスタイプの材料が挙げられる。高抵抗値抵抗に望
まれる抵抗率は１０7〜１０9Ω／□以上であるが、この
範囲は、フィールドエミッションディスプレイのピクセ
ル当たりのカソード電流条件に応じて変わる。
【００１２】フィールドエミッションディスプレイに用
いるベースプレートは、単結晶シリコンの層として形成
することもできるが、本発明のベースプレートは、ガラ
スその他の絶縁性物質から形成される基板上に堆積した
アモルファスまたは微結晶シリコンの島(islands)とし
て形成される。
いるベースプレートは、単結晶シリコンの層として形成
することもできるが、本発明のベースプレートは、ガラ
スその他の絶縁性物質から形成される基板上に堆積した
アモルファスまたは微結晶シリコンの島(islands)とし
て形成される。
【００１３】
【発明の実施の態様】以下、単結晶シリコン基板をベー
スプレートとする参考例（図１〜４）に関して説明した
後、本発明の実施態様を説明する。図１は、フィールド
エミッションディスプレイ(ＦＥＤ)のピクセル１０の一
部を模式的に示したものである。ＦＥＤピクセル１０は
単結晶Ｐ型シリコン層として形成されたベースプレート
１２を含む。エミッタサイト１４は当業者において既知
の手法により形成し尖鋭化すればよい。ベースプレート
１２の表面は、パターニングおよびエッチングされてエ
ミッタサイト１４を形成する。各エミッタサイト１４
（またはエミッタサイト１４のアレイ）は、ベースプレ
ート１２のＮ-タンク(N-tank)導電性領域１６上に形成
される。Ｎタンク導電性領域１６とＰ型シリコンベース
プレート１２は半導体Ｐ／Ｎ接合を形成する。
スプレートとする参考例（図１〜４）に関して説明した
後、本発明の実施態様を説明する。図１は、フィールド
エミッションディスプレイ(ＦＥＤ)のピクセル１０の一
部を模式的に示したものである。ＦＥＤピクセル１０は
単結晶Ｐ型シリコン層として形成されたベースプレート
１２を含む。エミッタサイト１４は当業者において既知
の手法により形成し尖鋭化すればよい。ベースプレート
１２の表面は、パターニングおよびエッチングされてエ
ミッタサイト１４を形成する。各エミッタサイト１４
（またはエミッタサイト１４のアレイ）は、ベースプレ
ート１２のＮ-タンク(N-tank)導電性領域１６上に形成
される。Ｎタンク導電性領域１６とＰ型シリコンベース
プレート１２は半導体Ｐ／Ｎ接合を形成する。
【００１４】エミッタサイト１４のまわりに、ゲート電
極構造すなわちグリッド１８が設けられる。グリッド１
８は、ドープされたポリシリコン、シリサイド化ポリシ
リコン(silicided polysilicon)、すなわちシリサイド
層を有するポリシリコン、あるいはクロムやモリブデン
のような金属等の導電性材料から形成される。グリッド
１８はベースプレート１２からはマルチレベル酸化層３
６によって隔てられている。マルチレベル酸化層３６
は、二酸化ケイ素、窒化ケイ素または酸窒化ケイ素等の
材料からなる多重層(multiple layers)として形成して
もよい。マルチレベル酸化層３６はエミッタサイト１４
を設けるためのエッチングされたキャビティ（空洞）２
０を含む。
極構造すなわちグリッド１８が設けられる。グリッド１
８は、ドープされたポリシリコン、シリサイド化ポリシ
リコン(silicided polysilicon)、すなわちシリサイド
層を有するポリシリコン、あるいはクロムやモリブデン
のような金属等の導電性材料から形成される。グリッド
１８はベースプレート１２からはマルチレベル酸化層３
６によって隔てられている。マルチレベル酸化層３６
は、二酸化ケイ素、窒化ケイ素または酸窒化ケイ素等の
材料からなる多重層(multiple layers)として形成して
もよい。マルチレベル酸化層３６はエミッタサイト１４
を設けるためのエッチングされたキャビティ（空洞）２
０を含む。
【００１５】フェイスプレート２２は、エミッタサイト
１４と位置合わせされており、エミッタサイト１４から
放出された電子２８の経路上に蛍光体コーティング２４
を有する。電源２６は、カソードとして機能するエミッ
タサイト１４に電気的に接続されている。電源２６はま
た、ゲート要素として機能するグリッド１８にも電気的
に接続している。さらに、電源２６はアノードとして機
能するフェイスプレート２２にも電気的に接続してい
る。
１４と位置合わせされており、エミッタサイト１４から
放出された電子２８の経路上に蛍光体コーティング２４
を有する。電源２６は、カソードとして機能するエミッ
タサイト１４に電気的に接続されている。電源２６はま
た、ゲート要素として機能するグリッド１８にも電気的
に接続している。さらに、電源２６はアノードとして機
能するフェイスプレート２２にも電気的に接続してい
る。
【００１６】電源２６によりエミッタサイト１４とグリ
ッド１８間に電位差が発生すると、電子２８がエミッタ
サイト１４から放出される。これらの電子２８は、フェ
イスプレート２２上の蛍光体コーティング２４を叩く。
この結果、光子が作り出されて目に見える像が形成され
る。
ッド１８間に電位差が発生すると、電子２８がエミッタ
サイト１４から放出される。これらの電子２８は、フェ
イスプレート２２上の蛍光体コーティング２４を叩く。
この結果、光子が作り出されて目に見える像が形成され
る。
【００１７】ここまでに述べてきた回路要素について
は、いずれも当業者には既知の製造方法を利用すること
ができ、これによりＦＥＤピクセル１０を形成すること
ができる。例えば米国特許第5,151,061号、米国特許第
5,186,670号および米国特許第5,210,472号（これらはい
ずれも本明細書に参考のために組み入れられている。）
は、フィールドエミッションディスプレイ用の上記のコ
ンポーネント（例えば、ベースプレート１２、エミッタ
サイト１４、グリッド１８、フェイスプレート２２）を
製造するための方法を開示している。
は、いずれも当業者には既知の製造方法を利用すること
ができ、これによりＦＥＤピクセル１０を形成すること
ができる。例えば米国特許第5,151,061号、米国特許第
5,186,670号および米国特許第5,210,472号（これらはい
ずれも本明細書に参考のために組み入れられている。）
は、フィールドエミッションディスプレイ用の上記のコ
ンポーネント（例えば、ベースプレート１２、エミッタ
サイト１４、グリッド１８、フェイスプレート２２）を
製造するための方法を開示している。
【００１８】図１に示すように、ベースプレート１２上
には、高抵抗率材料を堆積することにより高抵抗値抵抗
３２が形成される。抵抗３２は、ベースプレート１２か
ら薄い絶縁層４０により絶縁されている。絶縁層４０は
ＳｉＯ2のような材料で形成される。抵抗３２は、第１
接触部３８により、エミッタサイト１４のＮ型導電性領
域１６に電気的に接続する。また、抵抗３２は第２接触
部３９によりインターコネクト３４と電気的に接続す
る。インターコネクト３４は、アルミニウム、タングス
テン、チタン等の導電性金属から形成される導電性のト
レースまたはドープされたポリシリコンもしくはシリサ
イド化ポリシリコン等の導電性の膜である。インターコ
ネクト３４は、ＦＥＤピクセル１０の他の回路コンポー
ネント（例えば、グラウンドバスや電気的に活性化され
たバイアスレベル）と電気的に接続する。ビア５０は、
マルチレベル酸化層３６内に形成されて、インターコネ
クト３４を高抵抗値抵抗３２に接続する。
には、高抵抗率材料を堆積することにより高抵抗値抵抗
３２が形成される。抵抗３２は、ベースプレート１２か
ら薄い絶縁層４０により絶縁されている。絶縁層４０は
ＳｉＯ2のような材料で形成される。抵抗３２は、第１
接触部３８により、エミッタサイト１４のＮ型導電性領
域１６に電気的に接続する。また、抵抗３２は第２接触
部３９によりインターコネクト３４と電気的に接続す
る。インターコネクト３４は、アルミニウム、タングス
テン、チタン等の導電性金属から形成される導電性のト
レースまたはドープされたポリシリコンもしくはシリサ
イド化ポリシリコン等の導電性の膜である。インターコ
ネクト３４は、ＦＥＤピクセル１０の他の回路コンポー
ネント（例えば、グラウンドバスや電気的に活性化され
たバイアスレベル）と電気的に接続する。ビア５０は、
マルチレベル酸化層３６内に形成されて、インターコネ
クト３４を高抵抗値抵抗３２に接続する。
【００１９】抵抗３２は、高い抵抗率を有する材料から
形成される。抵抗３２の抵抗率は、材料の抵抗率ととも
にその寸法(dimensions)の関数である。半導体構造にお
いては、薄層の抵抗は、シート抵抗ＲSとして定義され
四探針法 (four point probemethod)を用いて測定され
る。シート抵抗ＲSの単位はΩ／□である。シート抵抗
（ＲS）はおおよそ4.53Ｖ／Ｉに等しい。ここ で、4.53
は、プローブ間隔によって決まる定数である。
形成される。抵抗３２の抵抗率は、材料の抵抗率ととも
にその寸法(dimensions)の関数である。半導体構造にお
いては、薄層の抵抗は、シート抵抗ＲSとして定義され
四探針法 (four point probemethod)を用いて測定され
る。シート抵抗ＲSの単位はΩ／□である。シート抵抗
（ＲS）はおおよそ4.53Ｖ／Ｉに等しい。ここ で、4.53
は、プローブ間隔によって決まる定数である。
【００２０】高抵抗値抵抗３２のシート抵抗ＲSの値と
して望まれる範囲は、１０7〜１０9Ω／□である。シー
ト抵抗ＲSの好ましい値は、１０8Ω／□オーダ ーであ
る。ポリシリコンは抵抗性であるが、導電性のシリサイ
ド（金属ケイ化物）層を形成しリンのようなドーパント
をドープしたときには抵抗が小さくなる。この態様の目
標は、高い抵抗性を有する層である。したがって、ドー
プしていないあるいは真性のポリシリコンで抵抗を形成
することができる。ドープしていないあるいは真性のポ
リシリコン抵抗は、約0.5μｍの厚さの約１０9Ω／□以
上のシート抵抗ＲSを有する。このような高抵抗値抵抗
３２では電流の限界は、中程度までの電圧（例えば、１
００Ｖ未満）で使用する場合、ナノアンペア(ｎＡ)のオ
ーダーになる。また、設計上考慮するべき点として、絶
縁されたＮ-タンクの導電性領域１６のベースプレー ト
１２への逆バイアス漏電(reverse biased leakage)は、
電流限界範囲よりもずっと低く、典型的には数ピコアン
ペア未満である必要がある。
して望まれる範囲は、１０7〜１０9Ω／□である。シー
ト抵抗ＲSの好ましい値は、１０8Ω／□オーダ ーであ
る。ポリシリコンは抵抗性であるが、導電性のシリサイ
ド（金属ケイ化物）層を形成しリンのようなドーパント
をドープしたときには抵抗が小さくなる。この態様の目
標は、高い抵抗性を有する層である。したがって、ドー
プしていないあるいは真性のポリシリコンで抵抗を形成
することができる。ドープしていないあるいは真性のポ
リシリコン抵抗は、約0.5μｍの厚さの約１０9Ω／□以
上のシート抵抗ＲSを有する。このような高抵抗値抵抗
３２では電流の限界は、中程度までの電圧（例えば、１
００Ｖ未満）で使用する場合、ナノアンペア(ｎＡ)のオ
ーダーになる。また、設計上考慮するべき点として、絶
縁されたＮ-タンクの導電性領域１６のベースプレー ト
１２への逆バイアス漏電(reverse biased leakage)は、
電流限界範囲よりもずっと低く、典型的には数ピコアン
ペア未満である必要がある。
【００２１】真性あるいはドープしたポリシリコンに加
え、その他の高抵抗率材料も抵抗３２を形成するのに用
いることができる。例を挙げれば、導電性を低下させる
ドーパント（例えば、酸素、窒素およびこれらの化合物
を）含有した半絶縁性多結晶シリコン(すなわち、SIPO
S）によって抵抗３２を形成してもよい。一般的には、
これらの元素でドープされたポリシリコンは抵抗率が高
いままである。抵抗３２は少量ドープしたシリコンから
形成することもできる。
え、その他の高抵抗率材料も抵抗３２を形成するのに用
いることができる。例を挙げれば、導電性を低下させる
ドーパント（例えば、酸素、窒素およびこれらの化合物
を）含有した半絶縁性多結晶シリコン(すなわち、SIPO
S）によって抵抗３２を形成してもよい。一般的には、
これらの元素でドープされたポリシリコンは抵抗率が高
いままである。抵抗３２は少量ドープしたシリコンから
形成することもできる。
【００２２】他の適当な材料としては、酸窒化タンタル
(ＴａＮxＯy)および酸窒化チタン(ＴｉＮxＯy)が挙げら
れる。これらの化合物は、窒素の酸素に対する比率が約
１：２から２：１（すなわち、ｘ＝１〜２、ｙ＝１〜
２）である。一般的には、このような材料は、所望の抵
抗率を与えるような元素比で堆積することができる。抵
抗３２は、また、高抵抗ガラス材料、例えば、酸化クロ
ムや酸化マンガンあるいは酸化チタンで形成することも
できる。
(ＴａＮxＯy)および酸窒化チタン(ＴｉＮxＯy)が挙げら
れる。これらの化合物は、窒素の酸素に対する比率が約
１：２から２：１（すなわち、ｘ＝１〜２、ｙ＝１〜
２）である。一般的には、このような材料は、所望の抵
抗率を与えるような元素比で堆積することができる。抵
抗３２は、また、高抵抗ガラス材料、例えば、酸化クロ
ムや酸化マンガンあるいは酸化チタンで形成することも
できる。
【００２３】抵抗３２の全抵抗値(ＲT)は、シート抵抗
（ＲS）に依存するだけでなく、抵抗３２を導電性領域
１６に電気的に接続する接触部３８の接触抵抗（ＲC1）
および抵抗３２をインターコネクト３４に電気的に接続
する接触部３９の接触抵抗（Ｒ C2）に依存する。数式で
表せば、抵抗３２の全抵抗値ＲTは、ＲS＋ＲC1＋ＲC2に
等しい。
（ＲS）に依存するだけでなく、抵抗３２を導電性領域
１６に電気的に接続する接触部３８の接触抵抗（ＲC1）
および抵抗３２をインターコネクト３４に電気的に接続
する接触部３９の接触抵抗（Ｒ C2）に依存する。数式で
表せば、抵抗３２の全抵抗値ＲTは、ＲS＋ＲC1＋ＲC2に
等しい。
【００２４】接触部３８および３９は、非整流的な低抵
抗接触部あるいはノンオーミック(non-ohmic)な整流的
接触部として形成することができる。低抵抗接触部とし
た場合には、全抵抗値(ＲT)の実質的にすべては、高抵
抗値抵抗３２それ自体によりもたらされる。
抗接触部あるいはノンオーミック(non-ohmic)な整流的
接触部として形成することができる。低抵抗接触部とし
た場合には、全抵抗値(ＲT)の実質的にすべては、高抵
抗値抵抗３２それ自体によりもたらされる。
【００２５】低抵抗接触部は、インターコネクト３４の
形成に先立ち、抵抗３２の接触部領域をドーパントで処
理することにより形成することができる。これは図２に
模式的に表されている。抵抗３２がシリコンべースの材
料（例えば、真性ポリシリコン、少量ドープされたポリ
シリコン、アモルファスシリコン）で形成される場合
は、ベースプレート１２のＮ-タンク導電性領域１６か
ら、Ｎ+ドーパント（例えば、リン）が低抵抗接触部に
拡散する。抵抗３２を形成するシリコンベースの材料
は、次いで、抵抗３２の抵抗に求められる条件に適い、
接触部３９を形成するようにＮ-型、Ｐ-型いずれのドー
パントでドープしてもよい。シリコンベースの材料がＮ
-型ドーパントでドープされるときは、シート抵抗
（Ｒs）はＮ-層のシート抵抗によって決定される。シリ
コンベースの材料がＰ-型ドーパントでドープされると
きは、シート抵抗（Ｒs）は逆Ｎ+／Ｐ-接合漏電(revers
e N+/P- junction leakage)機構によって決定される。
形成に先立ち、抵抗３２の接触部領域をドーパントで処
理することにより形成することができる。これは図２に
模式的に表されている。抵抗３２がシリコンべースの材
料（例えば、真性ポリシリコン、少量ドープされたポリ
シリコン、アモルファスシリコン）で形成される場合
は、ベースプレート１２のＮ-タンク導電性領域１６か
ら、Ｎ+ドーパント（例えば、リン）が低抵抗接触部に
拡散する。抵抗３２を形成するシリコンベースの材料
は、次いで、抵抗３２の抵抗に求められる条件に適い、
接触部３９を形成するようにＮ-型、Ｐ-型いずれのドー
パントでドープしてもよい。シリコンベースの材料がＮ
-型ドーパントでドープされるときは、シート抵抗
（Ｒs）はＮ-層のシート抵抗によって決定される。シリ
コンベースの材料がＰ-型ドーパントでドープされると
きは、シート抵抗（Ｒs）は逆Ｎ+／Ｐ-接合漏電(revers
e N+/P- junction leakage)機構によって決定される。
【００２６】接触部３８と３９はまた、高抵抗接触部と
して形成することもできる。例えば、少量ドープされた
半導体材料（例えば、真性ポリシリコンまたは少量ドー
プされたポリシリコン）を用いてショットキーコンタク
トを形成することができる。さらに、抵抗３２は、高抵
抗ガラスタイプ材料（例えば、酸化クロム、酸化マンガ
ンあるいは酸化チタン）で形成して高抵抗接触部３８お
よび３９を形成することができる。いずれの場合も、接
触部３８と３９の高い接触抵抗は、抵抗の全抵抗値（Ｒ
T）に大きく寄与する。
して形成することもできる。例えば、少量ドープされた
半導体材料（例えば、真性ポリシリコンまたは少量ドー
プされたポリシリコン）を用いてショットキーコンタク
トを形成することができる。さらに、抵抗３２は、高抵
抗ガラスタイプ材料（例えば、酸化クロム、酸化マンガ
ンあるいは酸化チタン）で形成して高抵抗接触部３８お
よび３９を形成することができる。いずれの場合も、接
触部３８と３９の高い接触抵抗は、抵抗の全抵抗値（Ｒ
T）に大きく寄与する。
【００２７】高抵抗値抵抗３２を備えたＦＥＤピクセル
１０を形成する代表的な方法は以下の通りである： (1)単結晶シリコンベースプレート１２のパターニング
とドーピングによりエミッタサイト１４を設けるための
Ｎ-タンク導電性領域１６を形成する。 (2)シリコンベースプレート１２にマスキングおよびエ
ッチング処理を施して電子放出サイト（エミッタサイ
ト）１４を形成する。 (3)適当な酸化プロセスを用いてエミッタサイト１４を
酸化的に尖鋭化する。
１０を形成する代表的な方法は以下の通りである： (1)単結晶シリコンベースプレート１２のパターニング
とドーピングによりエミッタサイト１４を設けるための
Ｎ-タンク導電性領域１６を形成する。 (2)シリコンベースプレート１２にマスキングおよびエ
ッチング処理を施して電子放出サイト（エミッタサイ
ト）１４を形成する。 (3)適当な酸化プロセスを用いてエミッタサイト１４を
酸化的に尖鋭化する。
【００２８】(4)高抵抗値抵抗３２のための薄い絶縁層
４０を形成する。薄い絶縁層４０としては、シリコンベ
ースプレート１２を酸化して形成される二酸化ケイ素層
を用いることができる。 (5)後−接触清浄化調製(post-contanct clean preparat
ion)およびＮ- タンク導電性領域１６への接触部３８の
形成。 (6)適当な堆積法（例えば、ＣＶＤやスパッタリング）
を用いて、高抵抗材料（真性多結晶シリコン、酸素や窒
素をドープしたポリシリコン、酸窒化タンタル(ＴａＮx
Ｏy)、酸窒化チタン(ＴｉＮxＯy)、ガラスタイプ材料）
層を接触部３８上に堆積して高抵抗値抵抗３２を形成す
る。
４０を形成する。薄い絶縁層４０としては、シリコンベ
ースプレート１２を酸化して形成される二酸化ケイ素層
を用いることができる。 (5)後−接触清浄化調製(post-contanct clean preparat
ion)およびＮ- タンク導電性領域１６への接触部３８の
形成。 (6)適当な堆積法（例えば、ＣＶＤやスパッタリング）
を用いて、高抵抗材料（真性多結晶シリコン、酸素や窒
素をドープしたポリシリコン、酸窒化タンタル(ＴａＮx
Ｏy)、酸窒化チタン(ＴｉＮxＯy)、ガラスタイプ材料）
層を接触部３８上に堆積して高抵抗値抵抗３２を形成す
る。
【００２９】(7)絶縁性物質（例えば、二酸化ケイ素、
窒化ケイ素あるいは酸窒化ケイ素）をコンフォーマル堆
積させてマルチレベル酸化層３６の一つのレベルを形成
する。 (8)導電性ドーパント（例えば、リン）をドープしたポ
リシリコンを堆積することによりグリッド１８を形成す
る。他の導電性材料（例えば、クロム、モリブデンその
他の金属）も用いることができる。 (9)グリッドを化学的機械的平坦化(ＣＭＰ)して自己位
置合わせ性を形成する（米国特許第5,186,670号参照）
窒化ケイ素あるいは酸窒化ケイ素）をコンフォーマル堆
積させてマルチレベル酸化層３６の一つのレベルを形成
する。 (8)導電性ドーパント（例えば、リン）をドープしたポ
リシリコンを堆積することによりグリッド１８を形成す
る。他の導電性材料（例えば、クロム、モリブデンその
他の金属）も用いることができる。 (9)グリッドを化学的機械的平坦化(ＣＭＰ)して自己位
置合わせ性を形成する（米国特許第5,186,670号参照）
【００３０】(10)グリッド１８にフォトパターニングお
よびドライエッチングを施す。 (11)グリッド１８上にマルチレベル酸化層３６の別のレ
ベルを形成し、ビア５０のフォトパターニングとエッチ
ングを行う。 (12)前−接触清浄化調製(pre-contanct clean preparat
ion)および高抵抗値抵抗３２とインターコネクト３４の
間に接触部３９を形成する。 (13)適当な導電性材料（例えば、アルミニウム）を堆積
させることによりグラウンドへのインターコネクト３４
を形成する。
よびドライエッチングを施す。 (11)グリッド１８上にマルチレベル酸化層３６の別のレ
ベルを形成し、ビア５０のフォトパターニングとエッチ
ングを行う。 (12)前−接触清浄化調製(pre-contanct clean preparat
ion)および高抵抗値抵抗３２とインターコネクト３４の
間に接触部３９を形成する。 (13)適当な導電性材料（例えば、アルミニウム）を堆積
させることによりグラウンドへのインターコネクト３４
を形成する。
【００３１】(14)エミッタサイト１４を設けるため、グ
リッド１８を通る開口部を形成する。グリッド材料によ
っては、フォトパターニングやウェットエッチングを用
いて行ってもよい。ポリシリコングリッド１８および二
酸化ケイ素層を有するシリコンエミッタサイト１４で
は、適当なウェットエッチング剤は希ＨＦ酸である。 (15)ウェットエッチング法を用いてマルチレベル酸化層
３６をエッチングしてエミッタサイト１４のための空洞
２０を開ける。二酸化ケイ素で形成されたマルチレベル
酸化層３６では、空洞２０のエッチングのためにＨＦの
緩衝溶液を用いることができる。
リッド１８を通る開口部を形成する。グリッド材料によ
っては、フォトパターニングやウェットエッチングを用
いて行ってもよい。ポリシリコングリッド１８および二
酸化ケイ素層を有するシリコンエミッタサイト１４で
は、適当なウェットエッチング剤は希ＨＦ酸である。 (15)ウェットエッチング法を用いてマルチレベル酸化層
３６をエッチングしてエミッタサイト１４のための空洞
２０を開ける。二酸化ケイ素で形成されたマルチレベル
酸化層３６では、空洞２０のエッチングのためにＨＦの
緩衝溶液を用いることができる。
【００３２】図３には、参考例の別の態様に従ってつく
られたＦＥＤピクセル１０Ａが示されている。この別の
態様では、高抵抗値抵抗３２Ａは、インターコネクト３
４に接続するのではなく、基体１２Ａ内に形成された、
絶縁されたＮ-拡散導電性領域１７Ａに接続されてい
る。抵抗３２Ａは、したがっ て、エミッタサイト１４
ＡのためのＮ-タンク導電性領域１６Ａとその近傍に位
置するＮ-拡散導電性領域１７Ａとの間に位置する。Ｎ-
拡散導電性領域１７Ａはベースプレート１２Ａの残りの
部分から絶縁され、グラウンドや電気的に活性なバイア
スレベルのような他の回路コンポーネントと接続してい
なくてはならない。
られたＦＥＤピクセル１０Ａが示されている。この別の
態様では、高抵抗値抵抗３２Ａは、インターコネクト３
４に接続するのではなく、基体１２Ａ内に形成された、
絶縁されたＮ-拡散導電性領域１７Ａに接続されてい
る。抵抗３２Ａは、したがっ て、エミッタサイト１４
ＡのためのＮ-タンク導電性領域１６Ａとその近傍に位
置するＮ-拡散導電性領域１７Ａとの間に位置する。Ｎ-
拡散導電性領域１７Ａはベースプレート１２Ａの残りの
部分から絶縁され、グラウンドや電気的に活性なバイア
スレベルのような他の回路コンポーネントと接続してい
なくてはならない。
【００３３】高抵抗値抵抗３２Ａは、本質的には前記と
同様に形成される。ＳｉＯ2のような絶縁性物質からな
る薄い絶縁性層４０Ａが、高抵抗値抵抗３２Ａとベース
プレート１２との間に形成される。マルチレベル酸化層
３６Ａはグリッド１８Ａをベースプレート１２Ａから絶
縁する。
同様に形成される。ＳｉＯ2のような絶縁性物質からな
る薄い絶縁性層４０Ａが、高抵抗値抵抗３２Ａとベース
プレート１２との間に形成される。マルチレベル酸化層
３６Ａはグリッド１８Ａをベースプレート１２Ａから絶
縁する。
【００３４】高抵抗値抵抗３２Ａは、抵抗３２Ａとエミ
ッタサイト１４Ａを設けるためのＮ-タンク導電性領域
１６Ａとの間に形成された第１の接触部３８Ａを含む。
さらに、高抵抗値抵抗３２Ａは、抵抗３２Ａおよびベー
スプレート１２Ａ上隣接するＮ-拡散導電性領域１７Ａ
との間に形成された第２の接触部３９Ａを含む。
ッタサイト１４Ａを設けるためのＮ-タンク導電性領域
１６Ａとの間に形成された第１の接触部３８Ａを含む。
さらに、高抵抗値抵抗３２Ａは、抵抗３２Ａおよびベー
スプレート１２Ａ上隣接するＮ-拡散導電性領域１７Ａ
との間に形成された第２の接触部３９Ａを含む。
【００３５】図４に示すように、抵抗３２Ａは、シリコ
ンベースの材料（Ｎ-またはＰ-）で形成することができ
る。この例では、導電性領域１６Ａと１７Ａからのドー
パントは、抵抗３２Ａ中に拡散して接触部３８Ａと３９
Ａを低いオーミックコンタクトとして形成する可能性が
ある。抵抗３２ＡがＰ-ドープされているときは、電流
制限特性を有する、背中合わせにＮ+／Ｐ-／Ｎ+となっ
たダイオード構造を形成する。
ンベースの材料（Ｎ-またはＰ-）で形成することができ
る。この例では、導電性領域１６Ａと１７Ａからのドー
パントは、抵抗３２Ａ中に拡散して接触部３８Ａと３９
Ａを低いオーミックコンタクトとして形成する可能性が
ある。抵抗３２ＡがＰ-ドープされているときは、電流
制限特性を有する、背中合わせにＮ+／Ｐ-／Ｎ+となっ
たダイオード構造を形成する。
【００３６】図３における追加的な設計上の考慮点とし
ては、Ｎ-タンク導電性領域１６ＡとＮ-拡散導電性領域
１７Ａとの間の間隔”ｘ”は、大きさが小さいことによ
り発生するパンチスルーおよび電流の漏れをを回避する
ように調整されなければならない。この漏電流は、ま
た、エミッタサイト１４に印加される電圧の関数であ
る。
ては、Ｎ-タンク導電性領域１６ＡとＮ-拡散導電性領域
１７Ａとの間の間隔”ｘ”は、大きさが小さいことによ
り発生するパンチスルーおよび電流の漏れをを回避する
ように調整されなければならない。この漏電流は、ま
た、エミッタサイト１４に印加される電圧の関数であ
る。
【００３７】図５には、本発明の実施態様を示す。高抵
抗値抵抗３２Ｃは、ガラス基体５２とバリア層５４（例
えば、ＳｉＯ2、ＳｉＮ4）を含むベースプレート１２Ｃ
上に形成される。ガラス基体５２は、ソーダ石灰ガラ
ス、ホウケイ酸ガラス、石英、適当な絶縁性と機械的特
性とを有するその他のガラスで形成することができる。
バリア層５４は、ガラス基体５２上に、プラズマエンハ
ンスト化学蒸着法 (PECVD：Plasma Enhanced Chemical
Vapor Deposition)法等の堆積法を用いて堆積すること
ができる。
抗値抵抗３２Ｃは、ガラス基体５２とバリア層５４（例
えば、ＳｉＯ2、ＳｉＮ4）を含むベースプレート１２Ｃ
上に形成される。ガラス基体５２は、ソーダ石灰ガラ
ス、ホウケイ酸ガラス、石英、適当な絶縁性と機械的特
性とを有するその他のガラスで形成することができる。
バリア層５４は、ガラス基体５２上に、プラズマエンハ
ンスト化学蒸着法 (PECVD：Plasma Enhanced Chemical
Vapor Deposition)法等の堆積法を用いて堆積すること
ができる。
【００３８】エミッタサイト１４Ｃは、バリア層５４上
に形成された絶縁されたシリコン島部５６上に形成され
る。シリコン島部５６は、リンのようなＮ+ドーパント
でドープされたアモルファスシリコン層として形成でき
る。絶縁されたシリコン島部５６は、アモルファスシリ
コンまたは微結晶シリコンを島部５６間に堆積層（Ｓｉ
Ｏ2）を用いた堆積とエッチングを施すことにより形成
できる。
に形成された絶縁されたシリコン島部５６上に形成され
る。シリコン島部５６は、リンのようなＮ+ドーパント
でドープされたアモルファスシリコン層として形成でき
る。絶縁されたシリコン島部５６は、アモルファスシリ
コンまたは微結晶シリコンを島部５６間に堆積層（Ｓｉ
Ｏ2）を用いた堆積とエッチングを施すことにより形成
できる。
【００３９】導電性材料で形成された第１のインターコ
ネクト５８が、接触部６４を介してシリコン島部５６
に、また、接触部６６を介して高抵抗値抵抗３２Ｃに電
気的に接続している。導電性材料で形成された第２のイ
ンターコネクト６０が、接触部６８と７０を介して高抵
抗値抵抗３２Ｃを別の絶縁されたシリコン島部６２に電
気的に接続している。絶縁されたシリコン島部６２もま
た、Ｎ+ドープされ、他の回路コンポーネント（例え
ば、グラウンド）に電気的に接続している。
ネクト５８が、接触部６４を介してシリコン島部５６
に、また、接触部６６を介して高抵抗値抵抗３２Ｃに電
気的に接続している。導電性材料で形成された第２のイ
ンターコネクト６０が、接触部６８と７０を介して高抵
抗値抵抗３２Ｃを別の絶縁されたシリコン島部６２に電
気的に接続している。絶縁されたシリコン島部６２もま
た、Ｎ+ドープされ、他の回路コンポーネント（例え
ば、グラウンド）に電気的に接続している。
【００４０】高抵抗値抵抗３２Ｃは、前述したのと実質
的に同様に、バリア層５４上に高抵抗物質を堆積するこ
とにより形成することができる。材料に求められる条件
および用いるドーパントに応じて抵抗３２Ｃは連続的な
Ｎ-タイプ、Ｎ+／Ｎ-／Ｎ+タイプ、Ｎ+／Ｐ-逆接合ある
いは、背中合わせのＮ+／Ｐ-／Ｎ+ダイオードとするこ
とができる。いずれの場合も、全抵抗（ＲT）は抵抗材
料と接触部６６、６８の関数である。さらに、前述のよ
うなガラスタイプの材料で形成された高抵抗値抵抗３２
Ｃに対しては、接触部６６、６８は高抵抗接触部として
形成することができる。
的に同様に、バリア層５４上に高抵抗物質を堆積するこ
とにより形成することができる。材料に求められる条件
および用いるドーパントに応じて抵抗３２Ｃは連続的な
Ｎ-タイプ、Ｎ+／Ｎ-／Ｎ+タイプ、Ｎ+／Ｐ-逆接合ある
いは、背中合わせのＮ+／Ｐ-／Ｎ+ダイオードとするこ
とができる。いずれの場合も、全抵抗（ＲT）は抵抗材
料と接触部６６、６８の関数である。さらに、前述のよ
うなガラスタイプの材料で形成された高抵抗値抵抗３２
Ｃに対しては、接触部６６、６８は高抵抗接触部として
形成することができる。
【００４１】図５に示す高抵抗値抵抗３２Ｃの形成プロ
セスの流れを以下に示す。 (1)ガラス基体５２を形成し、最初の清浄化を行う。 (2)バリア層５４を形成する。バリア層５４は、ＰＥＣ
ＶＤ法で堆積したＳｉＯ2層等である。 (3)バリア層５４上に導電層を堆積して島部５６、６２
を形成する。導電層はシリコン含有層等であり、ＰＥＣ
ＶＤ法により形成することができる。導電層は他の導電
物質（例えば、金属）で形成することもできる。
セスの流れを以下に示す。 (1)ガラス基体５２を形成し、最初の清浄化を行う。 (2)バリア層５４を形成する。バリア層５４は、ＰＥＣ
ＶＤ法で堆積したＳｉＯ2層等である。 (3)バリア層５４上に導電層を堆積して島部５６、６２
を形成する。導電層はシリコン含有層等であり、ＰＥＣ
ＶＤ法により形成することができる。導電層は他の導電
物質（例えば、金属）で形成することもできる。
【００４２】(4)エミッタサイト１４Ｃを形成するため
の材料を堆積する。この材料は、アモルファスシリコ
ン、あるいはその他の導電性材料（例えば、金属など）
とすることができる。この材料にフォトパターニングお
よびエッチングを施してエミッタサイト１４Ｃを形成す
る。 (5)導電層（ステップ３）にフォトパターニングおよび
エッチングを施して島部５６および６２を形成する。シ
リコンを含む島部５６および６２に対しては、フッ素や
塩素ベースの化学物質（例えば、ＣＦ4、ＣＨＦ3、Ｃ2
Ｆ6、Ｃ3Ｆ8）を用いたドライエッチングプロセスを用
いることができる。この場合、レジスト層でエミッタサ
イト１４Ｃを覆う。
の材料を堆積する。この材料は、アモルファスシリコ
ン、あるいはその他の導電性材料（例えば、金属など）
とすることができる。この材料にフォトパターニングお
よびエッチングを施してエミッタサイト１４Ｃを形成す
る。 (5)導電層（ステップ３）にフォトパターニングおよび
エッチングを施して島部５６および６２を形成する。シ
リコンを含む島部５６および６２に対しては、フッ素や
塩素ベースの化学物質（例えば、ＣＦ4、ＣＨＦ3、Ｃ2
Ｆ6、Ｃ3Ｆ8）を用いたドライエッチングプロセスを用
いることができる。この場合、レジスト層でエミッタサ
イト１４Ｃを覆う。
【００４３】(6)レジストをストリップする。 (7)誘電材料を堆積して島部６２を絶縁する。 (8)接触部６４、７０に対して島部５６および６２への
導通用のビアを開ける。
導通用のビアを開ける。
【００４４】(9)前述の方法を用いて高抵抗値抵抗３２
Ｃを形成する。さらに金属のインターコネクト５８と６
０および接触部６６、６８を形成し、前述のようなマル
チレベル酸化層で絶縁してもよい。最初に堆積されて島
部５６と６２を形成する導電層を抵抗３２Ｃへのインタ
ーコネクトを形成するために用いることもできる。
Ｃを形成する。さらに金属のインターコネクト５８と６
０および接触部６６、６８を形成し、前述のようなマル
チレベル酸化層で絶縁してもよい。最初に堆積されて島
部５６と６２を形成する導電層を抵抗３２Ｃへのインタ
ーコネクトを形成するために用いることもできる。
【００４５】図６に示すように、「オングラス」("on-g
lass")テクノロジーを用いて高抵抗値抵抗３２Ｄを形成
することもできる。図６に示す態様は、図１に示す態様
と類似であるが、絶縁されたシリコン島部５６Ｄ上に形
成されたエミッタサイト１４Ｄを含んでいる。絶縁され
たシリコン島部５６Ｄは、真性バリア層７２（例えば、
ＰＥＣＶＤで堆積されたＳｉＯ2）を用いて、ガラスで
形成されたベースプレート１２Ｄ上に形成される。
lass")テクノロジーを用いて高抵抗値抵抗３２Ｄを形成
することもできる。図６に示す態様は、図１に示す態様
と類似であるが、絶縁されたシリコン島部５６Ｄ上に形
成されたエミッタサイト１４Ｄを含んでいる。絶縁され
たシリコン島部５６Ｄは、真性バリア層７２（例えば、
ＰＥＣＶＤで堆積されたＳｉＯ2）を用いて、ガラスで
形成されたベースプレート１２Ｄ上に形成される。
【００４６】図７は、図２に示す態様と同様であるが、
絶縁されたシリコンの島部５６Ｅ上に形成されたエミッ
タサイト５６Ｅと、ガラスにより形成され、真性バリア
層７２を備えたベースプレート１２Ｅを含む。高抵抗値
抵抗３２Ｅは、絶縁されたシリコンの島部５６Ｅと別の
絶縁されたシリコンの島部６２Ｅに電気的に接続されて
いる。
絶縁されたシリコンの島部５６Ｅ上に形成されたエミッ
タサイト５６Ｅと、ガラスにより形成され、真性バリア
層７２を備えたベースプレート１２Ｅを含む。高抵抗値
抵抗３２Ｅは、絶縁されたシリコンの島部５６Ｅと別の
絶縁されたシリコンの島部６２Ｅに電気的に接続されて
いる。
【００４７】図８には、本発明のさらに別の態様が図示
されている。図８に示す態様では、高抵抗値抵抗３２Ｆ
が、エミッタサイト１４Ｆを制御する集積回路と一体的
に形成されている。フィールドエミッションを誘導する
ために、エミッタサイト１４Ｆは、直列に連結された１
対の電界効果トランジスタＱCとＱRに連結されている。
トランジスタＱCは、行ライン信号 (column line signa
l)ＳCによりゲートされており、トランジスタＱRは列ラ
イン信号(row line signal)ＳRによりゲートされてい
る。ＣＭＯＳ、ＮＭＯＳおよびＴＴＬに対する標準的な
論理信号電圧は一般的に５ボルト以下であるが、行信号
と列信号のいずれにも用いることができる。上記の直列
接続されたＦＥＴ（ＱCとＱR）のいずれかまたは両方を
オフにすることにより、ＦＥＤのピクセルの一部をなす
エミッタサイト１４Ｆはオフにされる。この回路の詳細
は前記米国特許第5,210,472号に記載されている。
されている。図８に示す態様では、高抵抗値抵抗３２Ｆ
が、エミッタサイト１４Ｆを制御する集積回路と一体的
に形成されている。フィールドエミッションを誘導する
ために、エミッタサイト１４Ｆは、直列に連結された１
対の電界効果トランジスタＱCとＱRに連結されている。
トランジスタＱCは、行ライン信号 (column line signa
l)ＳCによりゲートされており、トランジスタＱRは列ラ
イン信号(row line signal)ＳRによりゲートされてい
る。ＣＭＯＳ、ＮＭＯＳおよびＴＴＬに対する標準的な
論理信号電圧は一般的に５ボルト以下であるが、行信号
と列信号のいずれにも用いることができる。上記の直列
接続されたＦＥＴ（ＱCとＱR）のいずれかまたは両方を
オフにすることにより、ＦＥＤのピクセルの一部をなす
エミッタサイト１４Ｆはオフにされる。この回路の詳細
は前記米国特許第5,210,472号に記載されている。
【００４８】これらの固体素子コンポーネントは当業者
には既知の方法で製造することができる。高抵抗値抵抗
３２Ｆは集積回路の一部として一体化される。高抵抗値
抵抗３２Ｆは、エミッタサイト１４Ｆへの電流を制限
し、ＦＥＤピクセル１０Ｆ内に電流が逃げないようにす
る機能がある。
には既知の方法で製造することができる。高抵抗値抵抗
３２Ｆは集積回路の一部として一体化される。高抵抗値
抵抗３２Ｆは、エミッタサイト１４Ｆへの電流を制限
し、ＦＥＤピクセル１０Ｆ内に電流が逃げないようにす
る機能がある。
【００４９】このように、本発明は、フラットパネルデ
ィスプレイにおいて電流を規制ないし制限するための高
抵抗値抵抗を形成する方法を提供する。以上、本発明の
方法を、いくつかの実施態様について説明してきたが、
当業者には理解されるように図５以下に示す本発明の実
施態様において図１〜４の説明のうち適用可能なものを
利用することその他、請求の範囲により定義される本発
明の範囲を外れることなく、変更や修正を加えることは
可能である。
ィスプレイにおいて電流を規制ないし制限するための高
抵抗値抵抗を形成する方法を提供する。以上、本発明の
方法を、いくつかの実施態様について説明してきたが、
当業者には理解されるように図５以下に示す本発明の実
施態様において図１〜４の説明のうち適用可能なものを
利用することその他、請求の範囲により定義される本発
明の範囲を外れることなく、変更や修正を加えることは
可能である。
【図１】 シリコン単結晶ベースプレートを用いた参考
例における、高抵抗値抵抗を堆積層として有するフィー
ルドエミッションディスプレイ(ＦＥＤ)の一部の模式的
断面図。
例における、高抵抗値抵抗を堆積層として有するフィー
ルドエミッションディスプレイ(ＦＥＤ)の一部の模式的
断面図。
【図２】 低抵抗接触部を有する図１に示す高抵抗値抵
抗の形成を図示した図１の部分的模式図。
抗の形成を図示した図１の部分的模式図。
【図３】 シリコン単結晶ベースプレートを用いた図１
とは異なる参考例における、高抵抗値抵抗をＮ-拡散導
電領域に接続された堆積層として有するフィールドエミ
ッションディスプレイ(ＦＥＤ)の一部の模式的断面図。
とは異なる参考例における、高抵抗値抵抗をＮ-拡散導
電領域に接続された堆積層として有するフィールドエミ
ッションディスプレイ(ＦＥＤ)の一部の模式的断面図。
【図４】 低抵抗接触部を有する図３に示す高抵抗値抵
抗の形成を示した図３の一部の模式的断面図。
抗の形成を示した図３の一部の模式的断面図。
【図５】 ガラス基体上に絶縁されたシリコン含有島部
を含むベースプレートを用いた本発明における、高抵抗
値抵抗の形成を図示した図２に対応する模式図。
を含むベースプレートを用いた本発明における、高抵抗
値抵抗の形成を図示した図２に対応する模式図。
【図６】 ガラス基体上に絶縁されたシリコン含有島部
を含むベースプレートを用いた本発明における、図１に
示すと同様な高抵抗値抵抗の形成を図示した模式図。
を含むベースプレートを用いた本発明における、図１に
示すと同様な高抵抗値抵抗の形成を図示した模式図。
【図７】 ガラス基体上に絶縁されたシリコン含有島部
を含むベースプレートを用いた本発明における、図３に
示す抵抗と同様な高抵抗値抵抗の形成を図示した模式
図。
を含むベースプレートを用いた本発明における、図３に
示す抵抗と同様な高抵抗値抵抗の形成を図示した模式
図。
【図８】 高抵抗値抵抗がＦＥＤ制御回路と一体化され
ている本発明の別の態様の電気的模式図。
ている本発明の別の態様の電気的模式図。
１０ ピクセル １２ ベースプレート １４ エミッタサイト １６ Ｎ−タンク導電性領域 １７ Ｎ−タンク拡散導電性領域 １８ グリッド ２０ キャビティ（空洞） ２２ フェイスプレート ２４ 蛍光体コーティング ２６ 電源 ２８ 電子 ３２ 高抵抗値抵抗 ３４ インターコネクト ３６ マルチレベル酸化層 ３８ 接触部 ３９ 第２接触部 ４０ 絶縁層 ５０ ビア ５２ ガラス基体 ５４ バリア層 ５６、６２ シリコン島部 ５８、６０ インターコネクト ６４、６６、６８、７０ 接触部 ７２ 真性バリア層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 デイヴィッド・エイ・キャセイ・ジュニア アメリカ合衆国，83703 アイダホ，ボイ ジ，ウォーターズ・エッジ 5193エヌ (72)発明者 ケヴィン・チャデン アメリカ合衆国，83703 アイダホ，ボイ ジ，クーテナイ 2412
Claims (11)
- 【請求項１】 以下の工程：導電性領域を含むベースプ
レートを形成する工程；前記導電性領域上にエミッタサ
イトを形成する工程；ベースプレート上にガラスタイプ
の材料を含む抵抗層を堆積する工程；および前記導電性
領域と電気的に接続する抵抗層上の第１の接触部、およ
び、別の回路コンポーネントと電気的に接続する抵抗層
上の第２の接触部を形成する工程；を含むフィールドエ
ミッションディスプレイ用抵抗の形成方法。 - 【請求項２】 ベースプレートがガラス基体を含み、導
電性領域が前記基体上に形成された絶縁されたシリコン
島部を含む請求項１に記載の方法。 - 【請求項３】 以下の工程：ベースプレートの導電性領
域上にエミッタサイトを形成する工程；ベースプレート
上にガラスタイプ材料を含む抵抗層を形成する工程；前
記抵抗層中に前記導電性領域と電気的に接続し抵抗値
（ＲC1）を有する第１の接触部を形成する工程；フィー
ルドエミッションディスプレイの別の回路コンポーネン
トと電気的に接続し抵抗値（ＲC2）を有する第２の接触
部を前記抵抗層中に形成する工程；を含み、抵抗の全抵
抗値ＲTが、抵抗層のシート抵抗値ＲSと第１の接触部の
抵抗値Ｒ C1および第２の接触部の抵抗値ＲC2の総和に等
しいフィールドエミッションディスプレイ用抵抗の形成
方法。 - 【請求項４】 導電性領域が単結晶シリコン層を含む請
求項３に記載の方法。 - 【請求項５】 導電性領域がガラス基体上に形成され絶
縁されたシリコン島部を含む請求項３に記載の方法。 - 【請求項６】 抵抗性層が、基体上の第２の絶縁された
シリコン島部に電気的に接続される請求項３に記載の方
法。 - 【請求項７】 フィールドエミッションディスプレイ用
抵抗の形成方法であってガラス基体を含むベースプレー
トを形成する工程；基体上に形成され絶縁されたシリコ
ン含有島部を含む導電性領域を形成する工程；導電性領
域上にエミッタサイトを形成する工程；ベースプレート
上にシリコン含有材料を含む抵抗層を形成する工程；前
記抵抗層と前記導電性領域とを電気的に接続し抵抗値
（ＲC1）を有する第１のオーミックコンタクトを形成す
る工程；抵抗値（ＲC2）を有し、前記抵抗と他の回路コ
ンポーネントとを電気的に接続する第２のオーミックコ
ンタクトを形成する工程；を含み、抵抗の全抵抗値ＲT
が、抵抗層のシート抵抗値ＲSと第１の接触部の抵抗値
ＲC1および第２の接触部の抵抗値ＲC2の和に等しいもの
であるフィールドエミッションディスプレイ用抵抗の形
成方法。 - 【請求項８】 抵抗層がＮ-ドープされており、第１お
よび第２の接触部がＮ+ドープされてＮ+／Ｎ-／Ｎ+抵抗
構造を形成する請求項７に記載の方法。 - 【請求項９】 抵抗層がＰ-ドープされており、第１お
よび第２の接触部がＮ+ドープされて Ｎ+／Ｐ-／Ｎ+抵
抗構造を形成する請求項７に記載の方法。 - 【請求項１０】 抵抗層がＮ-ドープされており、第１
および第２の接触部がＮ-ドープされて、連続的なＮ-抵
抗構造を形成する請求項７に記載の方法。 - 【請求項１１】 フィールドエミッションディスプレイ
のベースプレート上に形成され、ガラス材料を含む抵抗
層；前記抵抗層と、フィールドエミッションディスプレ
イのエミッタサイトと電気的に接続するベースプレート
上の導電性領域との間に形成される第１の接触部；およ
び前記抵抗層と、フィールドエミッションディスプレイ
の別の回路コンポーネントとの間に形成される第２の接
触部；を含む、フィールドエミッションディスプレイ用
抵抗。
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| Application Number | Priority Date | Filing Date | Title |
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| US08/502388 | 1995-07-14 | ||
| US08/502,388 US5585301A (en) | 1995-07-14 | 1995-07-14 | Method for forming high resistance resistors for limiting cathode current in field emission displays |
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ID=23997593
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| JP09506764A Expired - Fee Related JP3116309B2 (ja) | 1995-07-14 | 1996-07-12 | フィールドエミッションディスプレイにおけるカソード電流制限用の高抵抗値抵抗の形成方法 |
| JP2000021971A Expired - Fee Related JP3116324B2 (ja) | 1995-07-14 | 2000-01-31 | フィールドエミッションディスプレイにおけるカソード電流制限用の高抵抗値抵抗の形成方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008041460A (ja) * | 2006-08-07 | 2008-02-21 | National Institute Of Advanced Industrial & Technology | 電界放出素子用エミッタ作製方法 |
Families Citing this family (38)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5652181A (en) * | 1993-11-10 | 1997-07-29 | Micron Display Technology, Inc. | Thermal process for forming high value resistors |
| US5920296A (en) * | 1995-02-01 | 1999-07-06 | Pixel International | Flat screen having individually dipole-protected microdots |
| US5585301A (en) * | 1995-07-14 | 1996-12-17 | Micron Display Technology, Inc. | Method for forming high resistance resistors for limiting cathode current in field emission displays |
| CA2227322A1 (en) * | 1995-08-04 | 1997-02-20 | Printable Field Emitters Limited | Field electron emission materials and devices |
| KR100201553B1 (ko) * | 1995-09-25 | 1999-06-15 | 하제준 | Mosfet를 일체화한 전계방출 어레이의 구조 및 그 제조 방법 |
| US6181308B1 (en) | 1995-10-16 | 2001-01-30 | Micron Technology, Inc. | Light-insensitive resistor for current-limiting of field emission displays |
| US5789851A (en) * | 1995-12-15 | 1998-08-04 | Balzers Aktiengesellschaft | Field emission device |
| US20010045794A1 (en) * | 1996-01-19 | 2001-11-29 | Alwan James J. | Cap layer on glass panels for improving tip uniformity in cold cathode field emission technology |
| JP2856135B2 (ja) * | 1996-01-30 | 1999-02-10 | 日本電気株式会社 | 電界放出冷陰極素子の固定構造及び固定方法 |
| JP3134772B2 (ja) * | 1996-04-16 | 2001-02-13 | 双葉電子工業株式会社 | 電界放出型表示素子およびその駆動方法 |
| US5757138A (en) * | 1996-05-01 | 1998-05-26 | Industrial Technology Research Institute | Linear response field emission device |
| US5668437A (en) * | 1996-05-14 | 1997-09-16 | Micro Display Technology, Inc. | Praseodymium-manganese oxide layer for use in field emission displays |
| US5770919A (en) * | 1996-12-31 | 1998-06-23 | Micron Technology, Inc. | Field emission device micropoint with current-limiting resistive structure and method for making same |
| US6144351A (en) * | 1997-02-19 | 2000-11-07 | Micron Technology, Inc. | Field emitter display baseplate and method of fabricating same |
| US5903100A (en) * | 1997-03-07 | 1999-05-11 | Industrial Technology Research Institute | Reduction of smearing in cold cathode displays |
| US5970340A (en) | 1997-06-24 | 1999-10-19 | Micron Technology, Inc. | Method for making semiconductor device incorporating an electrical contact to an internal conductive layer |
| US5956611A (en) * | 1997-09-03 | 1999-09-21 | Micron Technologies, Inc. | Field emission displays with reduced light leakage |
| US6165568A (en) * | 1998-02-09 | 2000-12-26 | Micron Technology, Inc. | Methods for forming field emission display devices |
| US6458645B2 (en) * | 1998-02-26 | 2002-10-01 | Micron Technology, Inc. | Capacitor having tantalum oxynitride film and method for making same |
| US6028322A (en) * | 1998-07-22 | 2000-02-22 | Micron Technology, Inc. | Double field oxide in field emission display and method |
| US6278229B1 (en) | 1998-07-29 | 2001-08-21 | Micron Technology, Inc. | Field emission displays having a light-blocking layer in the extraction grid |
| US6133693A (en) * | 1998-07-30 | 2000-10-17 | Alliedsignal Inc. | Interconnects and electrodes for high luminance emissive displays |
| US6436788B1 (en) | 1998-07-30 | 2002-08-20 | Micron Technology, Inc. | Field emission display having reduced optical sensitivity and method |
| US6710538B1 (en) * | 1998-08-26 | 2004-03-23 | Micron Technology, Inc. | Field emission display having reduced power requirements and method |
| US6059625A (en) * | 1999-03-01 | 2000-05-09 | Micron Technology, Inc. | Method of fabricating field emission arrays employing a hard mask to define column lines |
| US6017772A (en) | 1999-03-01 | 2000-01-25 | Micron Technology, Inc. | Field emission arrays and method of fabricating emitter tips and corresponding resistors thereof with a single mask |
| US6197607B1 (en) | 1999-03-01 | 2001-03-06 | Micron Technology, Inc. | Method of fabricating field emission arrays to optimize the size of grid openings and to minimize the occurrence of electrical shorts |
| US6008063A (en) * | 1999-03-01 | 1999-12-28 | Micron Technology, Inc. | Method of fabricating row lines of a field emission array and forming pixel openings therethrough |
| US6822386B2 (en) * | 1999-03-01 | 2004-11-23 | Micron Technology, Inc. | Field emitter display assembly having resistor layer |
| US6369497B1 (en) | 1999-03-01 | 2002-04-09 | Micron Technology, Inc. | Method of fabricating row lines of a field emission array and forming pixel openings therethrough by employing two masks |
| US6635983B1 (en) * | 1999-09-02 | 2003-10-21 | Micron Technology, Inc. | Nitrogen and phosphorus doped amorphous silicon as resistor for field emission device baseplate |
| US6373174B1 (en) * | 1999-12-10 | 2002-04-16 | Motorola, Inc. | Field emission device having a surface passivation layer |
| JP4107792B2 (ja) * | 2000-08-28 | 2008-06-25 | 独立行政法人科学技術振興機構 | 可視光応答性を有する金属オキシナイトライドからなる光触媒 |
| KR100477321B1 (ko) * | 2002-01-12 | 2005-03-18 | 김형수 | 스티렌계 영구제전성 수지 조성물의 제조방법 |
| US20050212448A1 (en) * | 2002-11-20 | 2005-09-29 | Makoto Shibusawa | Organic EL display and active matrix substrate |
| US7078306B1 (en) * | 2003-03-24 | 2006-07-18 | Integrated Device Technology, Inc. | Method for forming a thin film resistor structure |
| US6720569B1 (en) * | 2003-05-13 | 2004-04-13 | Motorola, Inc. | Electro-optical device including a field emission array and photoconductive layer |
| KR20060092512A (ko) * | 2005-02-18 | 2006-08-23 | 삼성에스디아이 주식회사 | 전자방출소자 및 그 제작 방법과 이를 채용한 전자방출 표시장치 |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3500102A (en) * | 1967-05-15 | 1970-03-10 | Us Army | Thin electron tube with electron emitters at intersections of crossed conductors |
| US3671798A (en) * | 1970-12-11 | 1972-06-20 | Nasa | Method and apparatus for limiting field-emission current |
| US3814968A (en) * | 1972-02-11 | 1974-06-04 | Lucas Industries Ltd | Solid state radiation sensitive field electron emitter and methods of fabrication thereof |
| US3970887A (en) * | 1974-06-19 | 1976-07-20 | Micro-Bit Corporation | Micro-structure field emission electron source |
| NL184589C (nl) * | 1979-07-13 | 1989-09-01 | Philips Nv | Halfgeleiderinrichting voor het opwekken van een elektronenbundel en werkwijze voor het vervaardigen van een dergelijke halfgeleiderinrichting. |
| FR2623013A1 (fr) * | 1987-11-06 | 1989-05-12 | Commissariat Energie Atomique | Source d'electrons a cathodes emissives a micropointes et dispositif de visualisation par cathodoluminescence excitee par emission de champ,utilisant cette source |
| US5142184B1 (en) * | 1990-02-09 | 1995-11-21 | Motorola Inc | Cold cathode field emission device with integral emitter ballasting |
| US5212426A (en) * | 1991-01-24 | 1993-05-18 | Motorola, Inc. | Integrally controlled field emission flat display device |
| JP2626276B2 (ja) * | 1991-02-06 | 1997-07-02 | 双葉電子工業株式会社 | 電子放出素子 |
| US5318918A (en) * | 1991-12-31 | 1994-06-07 | Texas Instruments Incorporated | Method of making an array of electron emitters |
| US5151061A (en) * | 1992-02-21 | 1992-09-29 | Micron Technology, Inc. | Method to form self-aligned tips for flat panel displays |
| US5186670A (en) * | 1992-03-02 | 1993-02-16 | Micron Technology, Inc. | Method to form self-aligned gate structures and focus rings |
| US5210472A (en) * | 1992-04-07 | 1993-05-11 | Micron Technology, Inc. | Flat panel display in which low-voltage row and column address signals control a much pixel activation voltage |
| US5319233A (en) * | 1992-05-13 | 1994-06-07 | Motorola, Inc. | Field emission device employing a layer of single-crystal silicon |
| US5283500A (en) * | 1992-05-28 | 1994-02-01 | At&T Bell Laboratories | Flat panel field emission display apparatus |
| US5378962A (en) * | 1992-05-29 | 1995-01-03 | The United States Of America As Represented By The Secretary Of The Navy | Method and apparatus for a high resolution, flat panel cathodoluminescent display device |
| US5359256A (en) * | 1992-07-30 | 1994-10-25 | The United States Of America As Represented By The Secretary Of The Navy | Regulatable field emitter device and method of production thereof |
| JP3142388B2 (ja) * | 1992-09-16 | 2001-03-07 | 富士通株式会社 | 陰極装置 |
| JP2861755B2 (ja) * | 1993-10-28 | 1999-02-24 | 日本電気株式会社 | 電界放出型陰極装置 |
| US5550426A (en) * | 1994-06-30 | 1996-08-27 | Motorola | Field emission device |
| US5525857A (en) * | 1994-08-19 | 1996-06-11 | Texas Instruments Inc. | Low density, high porosity material as gate dielectric for field emission device |
| US5502347A (en) * | 1994-10-06 | 1996-03-26 | Motorola, Inc. | Electron source |
| US5578896A (en) * | 1995-04-10 | 1996-11-26 | Industrial Technology Research Institute | Cold cathode field emission display and method for forming it |
| US5585301A (en) * | 1995-07-14 | 1996-12-17 | Micron Display Technology, Inc. | Method for forming high resistance resistors for limiting cathode current in field emission displays |
-
1995
- 1995-07-14 US US08/502,388 patent/US5585301A/en not_active Expired - Lifetime
-
1996
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Cited By (1)
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| JP2008041460A (ja) * | 2006-08-07 | 2008-02-21 | National Institute Of Advanced Industrial & Technology | 電界放出素子用エミッタ作製方法 |
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