KR100637166B1 - 평판표시장치의 제조방법 - Google Patents

평판표시장치의 제조방법 Download PDF

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KR100637166B1 KR1020040048932A KR20040048932A KR100637166B1 KR 100637166 B1 KR100637166 B1 KR 100637166B1 KR 1020040048932 A KR1020040048932 A KR 1020040048932A KR 20040048932 A KR20040048932 A KR 20040048932A KR 100637166 B1 KR100637166 B1 KR 100637166B1
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Abstract

본 발명은 평판표시장치에서 박막 트랜지스터의 구동 전극과 표시 전극간의 접촉 저항을 저감시키는 것을 목적으로 하며, 상기 목적을 달성하기 위하여, 기판상에, 티타늄층을 포함하는 소스 및 드레인 전극을 가지는 박막 트랜지스터를 형성하는 단계; 상기 소스 및 드레인 전극을 덮는 절연막을 형성하고, 상기 절연막에 상기 소스 및 드레인 전극 중 어느 하나를 노출시키는 비아홀을 형성하는 단계; 상기 티타늄층 상에 형성된 산화막을 제거하는 단계; 및 상기 산화막이 제거된 상태에서 무산소 분위기를 유지하며, 비아홀을 통해 상기 소스 및 드레인 전극 중 어느 하나에 직접 접촉하는 표시 전극을 형성하는 단계;를 포함하는 평판표시장치의 제조방법을 제공한다.

Description

평판표시장치의 제조방법{Method for manufacturing flat panel display device}
도 1은 통상적인 액티브 매트릭스형 유기 전계 발광 표시장치의 화소부 단면도를 나타낸 것이다.
도 2a는 본 발명에 따른 평판표시장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 2b는 본 발명에 따른 평판표시장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 2c는 본 발명에 따른 평판표시장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 2d는 본 발명에 따른 평판표시장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 2e는 본 발명에 따른 평판표시장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 2f는 본 발명에 따른 평판표시장치의 제조방법을 설명하기 위한 공정 단면도이다.
도 2g는 본 발명에 따라, 소스 및 드레인 전극과 표시 전극 사이에 산화층이 존재하지 않고 두 전극이 계면에서 직접 접촉하는 평판표시장치를 나타낸 단면도이다.
도 3은 소스 및 드레인 전극과 ITO 전극간의 접촉저항을 측정한 그래프로서, 시료(A)는 MoW과 ITO전극간의 접촉저항, 시료(B,C,D,E)는 Ti/Al/Ti/TiO2와 ITO전극간의 접촉저항, 시료(G,H,I,J)는 Ti/Al/Ti/TiO2와 ITO전극간의 접촉저항을 나타낸다.
<도면의 주요 부분에 대한 부호의 설명>
10,40: 기판, 11,41: 버퍼층,
12,42: 게이트 절연막, 13,43: 층간 절연막,
14,44: 패시베이션막, 14a,44a: 제 1 비아홀,
15a,45a: 제 2 비아홀, 15,45: 평탄화막,
16,46: 화소정의막, 46a: 화소정의용 개구부,
21,51: 활성반도체층, 22,52: 게이트 전극,
23,53: 소스/드레인 전극 53a,53c:Ti층
53b:Al층 53d:산화막(TiO2)
31,61: 제 1 전극층(ITO층), 32,62: 유기층,
33,63: 제 2 전극층 Rc: 접촉 저항
본 발명은 평판표시장치의 제조방법에 관한 것으로, 더욱 상세하게는 박막 트랜지스터의 소스 및 드레인 전극과 표시 전극과의 접촉계면에 형성되는 산화막을 제거함으로써 소스 및 드레인 전극과 표시 전극과의 접촉저항을 감소시킨 평판표시장치의 제조방법에 관한 것이다.
평판표시장치에서는 박막 트랜지스터 또는 박막 트랜지스터의 조합으로 이루어진 CMOS 구동 회로의 구동 전극인 소스 전극 또는 드레인 전극에 의해 표시 전극에 구동 전압 및 구동 전류가 가해지고, 표시 전극에 의해 형성되는 전계에 의하여 유기 발광층에서 발광이 이루어지거나(유기 전계 발광 표시장치의 경우) 또는 액정 분자의 배향이 변환됨으로써(액정 표시장치의 경우) 화소 출력이 이루어진다.
평판표시장치에서, 박막 트랜지스터의 소스 및 드레인 전극의 적어도 하나는 절연막 내의 비아홀(또는 콘택홀)을 통해 표시 전극과 전기적 및 물리적으로 접촉한다.
도 1은 통상적인 유기 전계 발광 표시장치의 화소부 단면도를 나타낸 것이다. 도 1에서, 유기 전계 발광 표시장치는 유기 전계 발광소자(OLED) 및 유기 전계 발광소자를 구동하기 위한 박막 트랜지스터(TFT)로 구성된다.
박막 트랜지스터(TFT)는 기판(10) 상에 고농도의 불순물로 도핑된 드레인 영역과 소스 영역 및 상기 드래인 영역과 소스 영역의 사이에 형성된 채널 영역을 갖는 반도체 활성층(21)을 가지며, 이 반도체 활성층 상에서 게이트 절연막(12)을 사이에 두고 절연되어 형성된 게이트 전극(22), 게이트 전극 상에서 층간절연막(13) 을 사이에 두고 반도체 활성층(21)의 드레인 영역과 소스 영역과 콘택홀을 통해 접속된 드레인 전극 및 소스 전극(23) 등으로 구성된다.
그리고, 소스/드레인 전극(23) 상부로는 박막 트랜지스터(TFT)를 외부로부터 보호 및 절연하기 위한 절연막(14,15)이 구비된다. 도 1에 도시된 절연막에서는, 박막 트랜지스터 상에 SiO2, SiNx 등으로 이루어진 패시베이션막(14)이 형성되고, 이 패시베이션 막(14)의 상부에는 아크릴, 폴리 이미드, BCB 등의 유기물질로 평탄화막(15)이 형성되어 있다. 패시베이션 막(14) 및 평탄화막(15)에는 포토리소그래피 또는 천공에 의해 소스/드레인 전극(23)에 이어지는 비아홀(14a,15a)이 형성된다. 그리고, 이 평탄화막(15)의 상부에 투명한 ITO 전극으로 이루어진 애노드 전극층(31)이 형성됨으로써, 애노드 전극층(31)은 소스/드레인 전극(23)에 전기적으로 접속된다. 그리고, 애노드 전극층(31)을 덮도록 유기물로 화소정의막(Pixel Define Layer: 16)이 형성된다. 이 화소정의막(16)에 소정의 개구(16a)를 형성한 후, 이 개구(16a)로 한정된 영역 내에 유기층(32)을 형성한다. 유기층(32)은 발광층을 포함한 것이 된다. 그리고, 이 유기층(32)을 덮도록 캐소드 전극층(33)이 형성된다. 상기 유기층(32)은 애노드 전극층(31)과 캐소드 전극층(33)의 서로 대향되는 부분에서 정공 및 전자의 주입을 받아 발광된다.
일반적으로, 상기 소스 및 드레인 전극용 재료로서는 몰리브덴-텅스텐 합금(MoW)이 사용될 수 있다. 그러나, 몰리브덴-텅스텐 합금(MoW)은 비저항(specific resistance)이 높아 신호배선의 배선저항을 높이고, 이는 신호배 선에 있어 신호지연을 유발시킬 수 있다. 신호지연은 평판표시장치의 화질저하를 초래한다.
이를 해결하기 위해, 소스 및 드레인 전극을 몰리브덴막과 상기 몰리브덴막 상에 저저항을 갖는 알루미늄막이 위치하는 이층막으로 형성할 수 있다. 그러나, 상기 소스 및 드레인 전극 중 어느 하나는 표시전극인 ITO막과 접하게 되는데, 이 경우 상기 알루미늄막과 상기 ITO막 사이에는 산화막이 형성될 수 있어 상기 화소전극과 이에 접하는 소스 및 드레인 전극 사이의 접촉저항이 증가될 수 있다. 따라서, 산화하기 쉬운 알루미늄막을 표시전극과 접촉시키는 것은 곤란하다.
본 발명은 상기 종래 기술의 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 평판표시장치의 박막 트랜지스터가 티타늄층을 포함하는 소스 및 드레인 전극을 가지는 경우 상기 티타늄층이 표시 전극과 접속될 때, 접촉 저항이 저감된 평판표시장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은, 평판표시장치의 박막 트랜지스터가 티타늄층을 포함하는 소스 및 드레인 전극을 가지는 경우 티타늄층상에 형성되는 산화막이 제거된 평판표시장치의 제조방법을 제공하는 것에 있다.
본 발명의 또 다른 목적은 배선저항이 저감되고, 열적안정성의 특성이 개선된 평판표시장치의 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명은,
기판상에, 티타늄층을 포함하는 소스 및 드레인 전극을 가지는 박막 트랜지스터를 형성하는 단계;
상기 소스 및 드레인 전극을 덮는 절연막을 형성하고, 상기 절연막에 상기 소스 및 드레인 전극 중 어느 하나를 노출시키는 비아홀을 형성하는 단계;
상기 티타늄층 상에 형성된 산화막을 제거하는 단계; 및
상기 산화막이 제거된 상태에서 무산소 분위기를 유지하며, 비아홀을 통해 상기 소스 및 드레인 전극 중 어느 하나에 직접 접촉하는 표시 전극을 형성하는 단계;를 포함하는 평판표시장치의 제조방법을 제공한다. 예컨대, 비아홀이 형성되기 전의 공정 및 비아홀 형성시의 세정 과정에서 유입된 산소에 의해 티타늄층이 산화되는 현상이 발생하지만, 표시 전극을 형성하기 직전에 드라이 에칭으로 산화막을 제거함으로써 소스 및 드레인 전극과 표시 전극간의 접촉 저항 증가가 방지될 수 있다.
본 발명의 다른 특징에 따르면, 상기 비아홀 형성단계는 유산소 분위기에서 이루어지고, 상기 산화막 제거단계는 무산소 분위기에서 이루어질 수 있다. 비아홀 형성단계에서 산소가 유입되는 경우에는, 비아홀 형성이 완료한 직후, 산화막 제거단계가 무산소 분위기에서 이루어진다.
그러나, 한편으로는, 상기 비아홀 형성단계가 무산소 분위기에서 이루어지는 경우에는, 상기 비아홀 형성단계 및 상기 산화막 제거단계는 무산소 분위기에서, 동시에 이루어질 수도 있다.
그리고, 본 발명의 다른 특징에 따르면, 상기 산화막을 제거하는 단계는 아 르곤(Ar) 가스에 의해 이루어질 수 있다. 특히, 에칭용 가스로서 아르곤 가스만을 사용함으로써, 티타늄이 다른 가스와 반응하여 불필요한 부산물을 생성하는 현상을 방지할 수 있다.
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이하에서는 도면을 참조하면서, 본 발명의 바람직한 실시예에 따른 평판표시장치 및 그 제조방법을 설명한다. 도면들에서 동일한 부호는 동일한 구성요소를 표시하며, 이해의 편의상 실물의 배율과 달리 특정 구성요소가 확대 또는 강조될 수 있다. 특히, 도면에서 소스 및 드레인 전극의 크기가 강조되었음에 유의해야 한다.
도 2a 내지 도 2g는 본 발명에 따른 평판표시장치의 제조방법을 설명하기 위한 공정 단면도로서, 액티브 매트릭스형 유기 전계 발광 표시장치의 단면도를 나타낸 것이다. 그러나, 상기 도면은 설명의 편의상 도시된 것이고 본 발명의 범위가 액티브 매트릭스형 유기 전계 발광 표시장치에 한정되는 것은 아니다. 본 발명의 특징이 적용되는 한, 액티브 매트릭스 및 패시브 매트릭스, 매트릭스 방식 및 에어리어 방식, 유기 및 무기 전계 발광 표시장치, 액정표시장치 등을 불문하고 본 발명의 범위에 속함에 유의해야 한다.
도 2a는 유기 전계 발광 표시장치의 단면도로서, 기판상에 박막 트랜지스터(TFT) 및 절연막인 패시베이션막(44)과 평탄화막(45)이 형성된 모습을 나타낸다.
기판(40)은 투명한 글라스재가 채용될 수 있는 데, 반드시 이에 한정되는 것은 아니고, 플라스틱재가 사용될 수도 있다. 글라스(Glass)재의 기판(40)을 사용할 경우에는 이 기판(40) 상에 버퍼층(41)을 형성하여 불순원소의 침투를 막고, 표면을 평탄하게 한다. 버퍼층(41)은 SiO2로 형성할 수 있으며, PECVD법, APCVD법, LPCVD법, ECR법 등에 의해 증착될 수 있으며, 대략 3000Å 정도로 증착 가능하다.
도 2a에서 볼 수 있는 바와 같이, TFT는 버퍼층(41) 상에 형성된 반도체 활성층(51)과, 이 반도체 활성층(51)의 상부에 형성된 게이트 절연막(42)과, 게이트 절연막(42) 상부의 게이트 전극(52)을 갖는다. 그리고, 상기 반도체 활성층(51)과 콘택 홀을 통해 접하는 소스/드레인 전극(53)을 갖는다.
상기 반도체 활성층(51)은 무기반도체 또는 유기반도체로 형성될 수 있는데, 대략 500Å 정도로 형성될 수 있다. 반도체 활성층(51)을 무기반도체 중 폴리 실리콘으로 형성할 경우에는 비정질 실리콘을 형성한 후, 각종 결정화방법에 의해 다결정화할 수 있다. 이 활성층은 N형 또는 P형 불순물이 고농도로 도핑된 소스 및 드레인 영역을 가지며, 그 사이로 채널 영역을 갖는다.
상기 반도체 활성층(51)의 상부에는 SiO2 등에 의해 게이트 절연막(42)이 구비되고, 게이트 절연막(42) 상부의 소정 영역에는 MoW, Al, Cr, Al/Cu 등의 도전성 금속막으로 게이트 전극(52)이 형성된다. 상기 게이트 전극(52)을 형성하는 물질에는 반드시 이에 한정되지 않으며, 도전성 폴리머 등 다양한 도전성 물질이 게이트 전극(52)으로 사용될 수 있다. 상기 게이트 전극(52)이 형성되는 영역은 반도체 활성층(51)의 채널 영역에 대응된다.
상기 게이트 전극(52)의 상부로는 SiO2 및/또는 SiNx 등으로 층간 절연막(inter-insulator: 43)이 형성되고, 이 층간 절연막(43)과 게이트 절연막(42)에 콘택 홀이 천공되어진 상태에서 소스 및 드레인 전극(53)이 상기 층간 절연막(43)의 상부에 형성되어진다. 상기 소스 및 드레인 전극(53)의 상부로는 SiNx 또는 SiO2로 이루어진 패시베이션막(44)이 형성된다.
그런데, 소스 및 드레인 전극용 재료로서 몰리브덴-텅스텐 합금(MoW)보다도 배선저항, 열적안정성 및 화소전극과의 접촉저항을 낮추기 위하여 Al 또는 Al합금층과 상기 Al 또는 Al합금층의 상층과 하층에 각각 티타늄층(Ti)을 적층한 다층금속막이 사용될 수 있다.
Ti(53a)/Al(53b)/Ti(53c)의 다층 금속층으로 이루어진 소스 및 드레인 전극(53)을 포함하는 박막 트랜지스터를 형성한 다음, 박막 트랜지스터를 덮는 절연막(44,45)을 도포한다. 절연막은 박막 트랜지스터를 보호하는 역할 및 절연하는 역할을 담당하는 것으로서, 아크릴, BCB, 폴리이미드 등으로 형성된 평탄화막(45)으로만 형성될 수도 있으나, 소스 및 드레인 전극을 덮는 SiNx 또는 SiO2 로 형성된 패시베이션막(44)과, 패시베이션막을 덮는 아크릴, BCB, 폴리이미드 등으로 형성된 평탄화막(45)으로 이루어진 이중막으로 형성될 수도 있다.
이어서, 상기 절연막(44,45) 상에 레지스트막을 도포한 다음, 이 레지스트막에 대하여 포토리소그래피 기술로 비아홀을 형성하기 위한 마스크 패턴을 전사함으로써, 레지스트 패턴을 형성한다.
그리고, 상기 레지스트 패턴을 마스크로 하여 상기 박막 트랜지스터를 덮는 절연막에 드라이 에칭을 실시함으로써, 소스 및 드레인 전극을 노출시키는 비아홀을 형성한다. 그 후, 절연막 상에 표시 전극을 형성함으로써, 표시 전극이 비아홀을 통해 소스 및 드레인 전극 중 어느 하나에 전기적 및 물리적으로 접속하게 된다.
그런데, 도 2a와 같이, 제조 공정 중의 각 공정을 거치면서 진공 조건이 해 제되어 산소에 노출되는 경우, Ti/Al/Ti로 이루어진 소스 및 드레인 전극의 표면층인 티타늄층(Ti)이 산화되어 산화막(TiO2;53d)이 형성된다. 티타늄층의 표면이 산화막으로 변환되면, 소스 및 드레인 전극과 표시 전극간의 접촉저항이 증가하게 된다. 소스 및 드레인 전극과 표시 전극간의 접촉저항이 증가하면, 화소의 휘도가 감소하며 화소를 구동하기 위한 소비 전력이 증가하게 된다. 다만, 소스 및 드레인 전극(53)의 형성 이후에 무산소 분위기가 유지되면, 산화막(53d)은 형성되지 않을 수도 있다.
그 후, 도 2b와 같이, 상기 패시베이션막(44)에 드라이 에칭에 의해 제 1 비아홀(44a)이 형성된다. 그리고, 이 패시베이션 막(44)의 상부에는 아크릴, BCB, 폴리 이미드 등에 의한 평탄화막(45)을 형성한다. 이 평탄화막(45)에 포토리소그래피 공정 또는 기타 천공작업에 의해, 상기 패시베이션막(44)의 제 1 비아홀(44a)과 연통되도록 제 2 비아홀(45a)을 형성한다. 제 1 비아홀(44a) 및 제 2 비아홀(45a)은 동시에 형성될 수도 있는데, 제 2 비아홀(45a)이 포토리소그래피 공정상 레지스트(PR)를 마스크로 하는 감광 및 현상에 의해 형성된 후, 제 1 비아홀(44a)이 드라이 에칭에 의해 형성될 수 있다.
그런데, 제 1 비아홀(44a) 또는 제 2 비아홀(45a)의 형성시 세정작업에서는 통상적으로 산소가 유입되므로 소스 및 드레인 전극(53)의 티타늄층(Ti;53c)의 표면에는 도 2b의 확대도와 같이 얇은 산화막(53d)이 형성된다. 이 산화막(53d)은 대략적으로 두께 10~50Å의 산화티타늄(TiO2)으로 이루어진다. 산화막(53d)은 제조 공정상에서 의도되지 않은 부산물로서, 비아홀에서 접촉되는 표시 전극과의 접촉 저항을 증가시키는 원인이 된다.
도 2c는 드라이 에칭에 의하여 산화막이 제거되는 모습을 나타낸 단면도이다. 비아홀(44a,45a)이 형성된 기판(40)을 드라이 에칭용 진공 챔버에 넣고, 진공챔버에 불활성 가스를 주성분으로 하는 에칭용 가스를 유입시킨다.
고주파 전원이 연결된 캐소드 전극상에 비아홀(44a,45a) 및 접촉 영역을 배치시키고 에칭용 가스를 유입시키면, 도 2c의 확대도에 나타난 바와 같이, 에칭용 가스가 플라즈마로 여기되면서 발생한 양이온이 캐소드 전극을 향해 가속되며, 양이온의 운동에너지에 의해 산화막(53d)이 제거된다.
따라서, 소스 및 드레인 전극의 티타늄층(53)과 표시 전극(61)과의 사이에서, 산화층(TiO2;53d)이 개재되지 않으므로, 소스 및 드레인 전극의 티타늄층(53)이 표시 전극(61)과 직접 접촉되는 평판표시장치가 얻어진다.
드라이 에칭시에, 소스 및 드레인 전극(53)의 표면인 티타늄(Ti)이 에칭 가스와 반응하여 부산물이 생성되는 현상을 방지하기 위하여, 에칭 가스로는 불활성 가스를 사용하는 것이 바람직하며, 더욱 바람직하게는 아르곤(Ar)이 주성분으로 이루어진 가스를 사용할 수 있다.
한편, 도 2b의 비아홀 형성단계가 유산소 분위기에서 이루어짐으로 인해 산소가 유입되는 경우에는 산화막(53d)이 발생하므로, 비아홀 형성이 완료한 직후, 산화막 제거단계가 무산소 분위기에서 이루어진다.
그러나, 다른 한편으로는, 상기 비아홀 형성단계가 무산소 분위기에서 이루어지는 경우에는, 상기 비아홀 형성단계 및 상기 산화막 제거단계가 무산소 분위기에서, 동시에 이루어질 수도 있음은 물론이다.
한편, 도 3은 소스 및 드레인 전극(23)과 ITO로 형성된 표시 전극(31)간의 접촉 저항을 측정한 그래프를 나타낸 것으로서, 표시 전극이 ITO일 때, 제 1 시료(A)는 소스 및 드레인 전극(23)이 MoW로 형성된 경우의 접촉 저항을 나타내고, 제 2 내지 제 5 시료(B,C,D,E)는 Ti/Al/Ti로 형성되었으나 TiO2가 발생된 경우의 접촉 저항, 제 6 내지 제 9시료(G,H,I,J)는 Ti/Al/Ti로 형성되었을 때 발생한 TiO2가 제거된 경우의 접촉 저항을 나타낸다.
제 1 시료는 MoW 전극과 ITO 전극간의 접촉 저항이 5 오옴 레벨로서 매우 낮다.
배선 저항을 낮추기 위하여 사용되는 Ti/Al/Ti 전극은 티타늄층(Ti) 표면에 산화티타늄막(TiO2)이 형성됨으로 인하여 ITO 전극간의 접촉 저항은 제 2 내지 제 5 시료(B,C,D,E)에 대해 나타난 것과 같이 60 오옴 레벨의 높은 저항을 나타내고 있다. 제 2 내지 제 5 시료(B,C,D,E)와 같이, 소스 및 드레인 전극(53)과 표시 전극(31)간의 접촉저항이 증가하면, 화소의 휘도가 감소하며 화소를 구동하기 위한 소비 전력이 증가하는 문제점이 발생한다.
제 6 시료(G), 제 7 시료(H), 제 8 시료(I), 제 9 시료(J)는 본 발명에 따라 Ti/Al/Ti 전극의 표면에 형성된 산화티타늄막(TiO2)를 Ar 에칭 가스로 제거한 경우 로서, 실험에 의한 에칭 조건은, 에칭 가스를 Ar 100%로 하고, 압력 1 Torr 미만, 플라즈마 형성용 전원의 주파수는 13.56MHz, 에칭 시간은 40~60초 정도로 하였다.
도 3의 실험 그래프에서 볼 수 있는 바와 같이, 본 발명에 따라 Ti/Al/Ti 전극의 표면에 형성된 산화티타늄막(TiO2)를 제거한 경우에는 대략 6~9 오옴 레벨의 낮은 접촉 저항을 얻어낼 수 있다. 이로써, 박막 트랜지스터(TFT)의 소스 및 드레인 전극과 표시 전극간의 구동 전력을 낮출 수 있으며 발광 소자의 발광 휘도를 높일 수 있다.
한편, 드라이 에칭에 의해 티타늄층(Ti) 상에 형성된 산화막(TiO2)이 제거된 상태부터 표시 전극의 형성시까지는 무산소 분위기가 유지되어야 하며, 바람직하게는 진공 상태가 유지되어야 한다. 산소가 존재하면 티타늄층(Ti)에 또 다시 산화막이 생성될 우려가 있기 때문이다.
도 2d에 도시된 바와 같이, 산화막 제거 후 무산소 분위기를 유지하면서, 절연막(45) 상부에 유기 전계 발광 소자(OLED)의 표시 전극인 제 1 전극층(61)을 형성해, 이 제 1 전극층(61)이 제 1 및 제 2 비아홀(44a)(45a)을 통해 상기 소스/드레인 전극(53) 중 어느 하나에 연결되도록 한다.
상기 제 1 전극층(61)은 ITO, IZO, ZnO, 또는 In2O3로 이루어진 투명 전극으로 구비될 수 있으나, 반드시 그에 한정되는 것은 아니다.
이어서, 도 2e와 같이, 상기 제 1 전극층(61)의 상부로는 아크릴, BCB, 폴리 이미드 등에 의해 화소정의막(46)를 형성하고, 화소정의막(46)에 화소정의용 개구 부(46a)를 형성한다.
그 후, 도 2f와 같이, 화소정의용 개구부(46a) 상에 유기 전계 발광 소자(OLED)의 유기층(62)을 형성한다. 상기 유기 전계 발광 소자(OLED)는 전류의 흐름에 따라 적, 녹, 청색의 빛을 발광하여 소정의 화상 정보를 표시하는 것으로, TFT의 소스/드레인 전극(53)에 연결되어 이로부터 플러스 전원을 공급받는 제 1 전극층(61)과, 전체 화소를 덮도록 구비되어 마이너스 전원을 공급하는 제 2 전극층(63), 및 이들 제 1 전극층(61)과 제 2 전극층(63)의 사이에 배치되어 발광하는 유기층(62)으로 구성된다.
상기 제 1 전극층(61)과 제 2 전극층(63)은 상기 유기층(62)에 의해 서로 소정간격 이격되어 있으며, 유기층(62)에 서로 다른 극성의 전압을 가해 유기층(62)에서 발광이 이루어지도록 한다. 상기 제 1 전극층(61)은 애노드 전극의 기능을 하고, 상기 제 2 전극층(63)은 캐소드 전극의 기능을 하는 데, 물론, 이들 제 1 전극층(61)과 제 2 전극층(63)의 극성은 반대로 되어도 무방하다.
마지막으로, 도 2g와 같이, 제 2 전극층(63)이 기판의 전면에 증착된다. 제 2 전극층(63)은 투명 전극 또는 반사형 전극으로 구비될 수 있는데, 투명전극으로 사용될 때에는 이 제 2 전극층(63)이 캐소드 전극으로 사용되므로, 일함수가 작은 금속 즉, Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물이 유기층(62)의 방향을 향하도록 증착한 후, 그 위에 ITO, IZO, ZnO, 또는 In2O3 등의 투명 전극 형성용 물질로 보조 전극층이나 버스 전극 라인을 형성할 수 있다. 그리고, 반사형 전극으 로 사용될 때에는 위 Li, Ca, LiF/Ca, LiF/Al, Al, Mg, 및 이들의 화합물을 전면 증착하여 형성한다.
한편, 본 발명에 따른 평판표시장치의 구체적인 구조는 상기 제조방법에서 설명한 구조와 동일하므로, 반복되는 설명은 생략한다.
본 발명에 따른 평판표시장치는, 도 2g의 확대도에 도시한 바와 같이, 소스 및 드레인 전극의 티타늄층(Ti;53c)과 표시 전극(61)과의 사이에서 산화막(TiO2;53d)이 개재되지 않으므로 소스 및 드레인 전극의 티타늄층(53c)은 표시 전극(61)과 직접 접촉한다.
특히, 드라이 에칭에 의해 균일하고 세밀한 에칭이 가능하므로, 소스 및 드레인 전극의 티타늄층(53c)과 표시 전극(61) 사이의 모든 계면에서 산화막(53d)의 개재없이 두 전극은 직접 접촉한다. 또한, 드라이 에칭에 의해 균일하고 세밀한 에칭이 가능함에 따라, 티타늄층(53c)과 표시 전극(61) 사이의 모든 계면에서 접촉 저항이 10 오옴 이하로 일정하게 유지될 수 있다.
상기한 본 발명에 따른 평판표시장치의 제조방법에 따르면 다음과 같은 효과를 얻을 수 있다.
첫째, 평판표시장치의 박막 트랜지스터가 티타늄층을 포함하는 소스 및 드레인 전극을 가지는 경우, 제조 공정중에 발생한 산화막이 제거됨으로써 표시 전극과산화막의 개재없이 직접 접촉하게 되므로 전극간의 접촉 저항이 저감된 평판표시장치의 제조방법이 제공될 수 있다.
둘째, 소스 및 드레인 전극과 표시 전극 사이의 접촉 저항이 저감되므로, 화소의 발광 휘도가 증대되고, 소비 전력이 저감될 수 있다.
셋째, 티타늄층에 발생된 산화막을 드라이 에칭에 의해 제거함으로써, 소스 및 드레인 전극과 표시 전극 사이의 모든 계면에 대해 균일한 에칭이 가능하고, 균일한 접촉 저항을 얻어 낼 수 있으므로, 신뢰성 높은 평판표시장치의 제조방법이 제공된다.
넷째, Ti/Al/Ti로 이루어진 다층의 소스 및 드레인 전극을 사용함으로써, 낮은 배선저항, 열적안정성을 개선할 수 있을 뿐 아니라, 티타늄층에 형성된 산화막을 제거함으로써 화소전극과의 접촉저항 특성까지 개선된 평판표시장치의 제조방법이 제공된다.
한편, 위에서 설명한 바와 같이, 본 발명을 가장 바람직한 실시예를 기준으로 설명하였으나, 상기 실시예는 본 발명의 이해를 돕기 위한 것일 뿐이며, 본 발명의 내용이 그에 한정되는 것이 아니다. 본 발명의 구성에 대한 일부 구성요소의 부가,삭감,변경,수정 등이 있더라도 첨부된 특허청구범위에 의하여 정의되는 본 발명의 기술적 사상에 속하는 한, 본 발명의 범위에 해당된다.
예를 들어, 상기 실시예는 액티브 매트릭스형 유기 전계 발광 표시장치를 기준으로 하고, 표시 전극의 예로서 유기 전계 발광소자(OLED)의 제 1 전극(애노드 전극)을 설명하였다. 그러나, 본 발명의 범위가 액티브 매트릭스형 유기 전계 발광 표시장치에 한정되는 것은 아니며, 액티브 매트릭스 및 패시브 매트릭스, 매트 릭스 방식 및 에어리어 방식, 유기 및 무기 전계 발광 표시장치, 액정표시장치 등을 불문하고, 박막 트랜지스터의 소스 및 드레인 전극이 티타늄층(Ti)을 포함하고 표시 전극과의 접촉 계면에서 산화층(TiO2)이 제거되는 모든 실시예는 본 발명의 범위에 속함에 유의해야 한다.

Claims (8)

  1. 기판상에, 티타늄층을 포함하는 소스 및 드레인 전극을 가지는 박막 트랜지스터를 형성하는 단계;
    상기 소스 및 드레인 전극을 덮는 절연막을 형성하고, 상기 절연막에 상기 소스 및 드레인 전극 중 어느 하나를 노출시키는 비아홀을 형성하는 단계;
    상기 티타늄층 상에 형성된 산화막을 제거하는 단계; 및
    상기 산화막이 제거된 상태에서 무산소 분위기를 유지하며, 비아홀을 통해 상기 소스 및 드레인 전극 중 어느 하나에 직접 접촉하는 표시 전극을 형성하는 단계;를 포함하는 평판표시장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 비아홀 형성단계는 유산소 분위기에서 이루어지고, 상기 산화막 제거단계는 무산소 분위기에서 이루어지는 것을 특징으로 하는 평판표시장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 비아홀 형성단계 및 상기 산화막 제거단계는 무산소 분위기에서, 동시에 이루어지는 것을 특징으로 하는 평판표시장치의 제조방법.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 산화막을 제거하는 단계는 Ar 가스에 의한 에칭으로 이루어지는 것을 특징으로 하는 평판표시장치의 제조방법.
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