JPH10247728A - ゲート電極の形成方法 - Google Patents
ゲート電極の形成方法Info
- Publication number
- JPH10247728A JPH10247728A JP9049931A JP4993197A JPH10247728A JP H10247728 A JPH10247728 A JP H10247728A JP 9049931 A JP9049931 A JP 9049931A JP 4993197 A JP4993197 A JP 4993197A JP H10247728 A JPH10247728 A JP H10247728A
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- JP
- Japan
- Prior art keywords
- gate electrode
- electrode pattern
- polysilicon
- insulating film
- forming
- Prior art date
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- Pending
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- Electrodes Of Semiconductors (AREA)
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 半導体装置におけるポリシリコン製のゲート
電極として、エッチング時に発生するプラズマチャージ
アップにより、しきい値電圧（Ｖｔｈ）シフトやポテン
シャルシフトが起こるのを抑えることのできる、ゲート
電極の形成方法の提供が望まれている。 【解決手段】 まず、フィールド領域とアクティブ領域
とを形成した基体１１上に、不純物をドーピングしない
高抵抗の状態でポリシリコンを堆積してポリシリコン膜
１２を形成する。次に、このポリシリコン膜１２をパタ
ーニングしてゲート電極パターン１４を形成する。続い
て、このゲート電極パターン１４を覆って平坦化絶縁膜
１５を形成する。次いで、この平坦化絶縁膜１５をエッ
チバックしてゲート電極パターン１４の上面を露出させ
る。その後、このゲート電極パターン１４に不純物をド
ーピングしてこれに導電性を付与し、ゲート電極１６と
する。
電極として、エッチング時に発生するプラズマチャージ
アップにより、しきい値電圧（Ｖｔｈ）シフトやポテン
シャルシフトが起こるのを抑えることのできる、ゲート
電極の形成方法の提供が望まれている。 【解決手段】 まず、フィールド領域とアクティブ領域
とを形成した基体１１上に、不純物をドーピングしない
高抵抗の状態でポリシリコンを堆積してポリシリコン膜
１２を形成する。次に、このポリシリコン膜１２をパタ
ーニングしてゲート電極パターン１４を形成する。続い
て、このゲート電極パターン１４を覆って平坦化絶縁膜
１５を形成する。次いで、この平坦化絶縁膜１５をエッ
チバックしてゲート電極パターン１４の上面を露出させ
る。その後、このゲート電極パターン１４に不純物をド
ーピングしてこれに導電性を付与し、ゲート電極１６と
する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
るポリシリコン製のゲート電極の形成方法に関する。
るポリシリコン製のゲート電極の形成方法に関する。
【０００２】
【従来の技術】近年、ＭＯＳ型トランジスタや固体撮像
素子（ＣＣＤ）などの半導体装置では、そのゲート電極
として、微細加工に優れているなどの理由によりポリシ
リコンが用いられるようになってきている。ポリシリコ
ン製のゲート電極の形成にあたっては、ポリシリコンそ
のままでは抵抗が高いため、ポリシリコンに対し、拡
散、イオン注入、堆積中の不純物添加といった方法を施
すことにより不純物をドーピングし、ポリシリコンの抵
抗値を下げている。
素子（ＣＣＤ）などの半導体装置では、そのゲート電極
として、微細加工に優れているなどの理由によりポリシ
リコンが用いられるようになってきている。ポリシリコ
ン製のゲート電極の形成にあたっては、ポリシリコンそ
のままでは抵抗が高いため、ポリシリコンに対し、拡
散、イオン注入、堆積中の不純物添加といった方法を施
すことにより不純物をドーピングし、ポリシリコンの抵
抗値を下げている。
【０００３】すなわち、従来では、ポリシリコンを堆積
した後に得られたポリシリコン膜の中に不純物を取り込
み、あるいは堆積と同時にこれの中に不純物を取り込
み、このポリシリコン膜を低抵抗化してこれに導電性を
付与し、その後、フォトレジストを用いたエッチングに
よって該ポリシリコン膜をパターニングし、ゲート電極
を得るようにしている。
した後に得られたポリシリコン膜の中に不純物を取り込
み、あるいは堆積と同時にこれの中に不純物を取り込
み、このポリシリコン膜を低抵抗化してこれに導電性を
付与し、その後、フォトレジストを用いたエッチングに
よって該ポリシリコン膜をパターニングし、ゲート電極
を得るようにしている。
【０００４】
【発明が解決しようとする課題】ところで、このような
従来の方法では、ポリシリコンをエッチングする際には
これの抵抗値がすでに下がっており、このポリシリコン
は導電性が付与されたものとなっている。また、近年で
は微細加工技術が進むに伴い、ポリシリコンゲート電極
のエッチングについては、プラズマ中での異方性エッチ
ングを採用するのが主流になっている。
従来の方法では、ポリシリコンをエッチングする際には
これの抵抗値がすでに下がっており、このポリシリコン
は導電性が付与されたものとなっている。また、近年で
は微細加工技術が進むに伴い、ポリシリコンゲート電極
のエッチングについては、プラズマ中での異方性エッチ
ングを採用するのが主流になっている。
【０００５】しかしながら、このようなプラズマを用い
た方法では、エッチングした際、図２に示すようにプラ
ズマによるチャージ（帯電）により、電荷がゲート電極
１におけるゲート絶縁膜２上に集まるといった、アンテ
ナ効果と称される現象が起こる。
た方法では、エッチングした際、図２に示すようにプラ
ズマによるチャージ（帯電）により、電荷がゲート電極
１におけるゲート絶縁膜２上に集まるといった、アンテ
ナ効果と称される現象が起こる。
【０００６】すなわち、シリコン基板３において絶縁膜
の厚さが、例えばフィールド酸化膜４：ゲート絶縁膜２
＝１０：１である場合に、単位面積当たりの容量はフィ
ールド酸化膜４：ゲート絶縁膜２＝１０：１となる。ポ
リシリコン膜（ゲート電極１）に導電性が有り低抵抗値
である場合、該ポリシリコン膜（ゲート電極１）上は同
電位となるので、ゲート絶縁膜２上ではフィールド酸化
膜４上に比べ単位面積あたり１０倍の電荷が集中し、シ
リコン基板３との間の電位差が大となり、ゲート絶縁膜
２中に電荷が注入されてしまうのである。
の厚さが、例えばフィールド酸化膜４：ゲート絶縁膜２
＝１０：１である場合に、単位面積当たりの容量はフィ
ールド酸化膜４：ゲート絶縁膜２＝１０：１となる。ポ
リシリコン膜（ゲート電極１）に導電性が有り低抵抗値
である場合、該ポリシリコン膜（ゲート電極１）上は同
電位となるので、ゲート絶縁膜２上ではフィールド酸化
膜４上に比べ単位面積あたり１０倍の電荷が集中し、シ
リコン基板３との間の電位差が大となり、ゲート絶縁膜
２中に電荷が注入されてしまうのである。
【０００７】しかして、このようにゲート絶縁膜４中に
電荷が注入され電流が流れると、しきい値電圧（Ｖｔ
ｈ）シフトが起きたり、ポテンシャルシフトが起こるな
どの不都合が生じてしまう。
電荷が注入され電流が流れると、しきい値電圧（Ｖｔ
ｈ）シフトが起きたり、ポテンシャルシフトが起こるな
どの不都合が生じてしまう。
【０００８】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、ＭＯＳ型トランジスタや
固体撮像素子（ＣＣＤ）などの半導体装置におけるポリ
シリコン製のゲート電極として、エッチング時に発生す
るプラズマチャージアップにより、しきい値電圧（Ｖｔ
ｈ）シフトやポテンシャルシフトが起こるのを抑えるこ
とのできる、ゲート電極の形成方法を提供することにあ
る。
で、その目的とするところは、ＭＯＳ型トランジスタや
固体撮像素子（ＣＣＤ）などの半導体装置におけるポリ
シリコン製のゲート電極として、エッチング時に発生す
るプラズマチャージアップにより、しきい値電圧（Ｖｔ
ｈ）シフトやポテンシャルシフトが起こるのを抑えるこ
とのできる、ゲート電極の形成方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】本発明のゲート電極の形
成方法では、半導体装置におけるポリシリコン製のゲー
ト電極を形成するに際して、まず、フィールド領域とア
クティブ領域とを形成した基体上に、不純物をドーピン
グしない高抵抗の状態でポリシリコンを堆積してポリシ
リコン膜を形成し、次に、このポリシリコン膜をパター
ニングしてゲート電極パターンを形成し、続いて、この
ゲート電極パターンを覆って平坦化絶縁膜を形成し、次
いで、この平坦化絶縁膜をエッチバックして前記ゲート
電極パターンの上面を露出させ、その後、該ゲート電極
パターンに不純物をドーピングしてこのゲート電極パタ
ーンに導電性を付与し、ゲート電極とすることを前記課
題の解決手段とした。
成方法では、半導体装置におけるポリシリコン製のゲー
ト電極を形成するに際して、まず、フィールド領域とア
クティブ領域とを形成した基体上に、不純物をドーピン
グしない高抵抗の状態でポリシリコンを堆積してポリシ
リコン膜を形成し、次に、このポリシリコン膜をパター
ニングしてゲート電極パターンを形成し、続いて、この
ゲート電極パターンを覆って平坦化絶縁膜を形成し、次
いで、この平坦化絶縁膜をエッチバックして前記ゲート
電極パターンの上面を露出させ、その後、該ゲート電極
パターンに不純物をドーピングしてこのゲート電極パタ
ーンに導電性を付与し、ゲート電極とすることを前記課
題の解決手段とした。
【００１０】このゲート電極の形成方法によれば、不純
物をドーピングしていない高抵抗の状態のポリシリコン
膜をエッチングしてゲート電極パターンを形成し、その
後、このパターンに不純物をドーピングするようにした
ので、前記エッチングとしてプラズマ中での異方性エッ
チングを採用しても、ゲート電極パターンが高抵抗であ
ることにより、プラズマによるチャージによってゲート
電極パターンが帯電しても電荷が該ゲート電極パターン
中を流れることがほとんどなく、したがってゲート絶縁
膜中に電流が流れることが抑えられる。
物をドーピングしていない高抵抗の状態のポリシリコン
膜をエッチングしてゲート電極パターンを形成し、その
後、このパターンに不純物をドーピングするようにした
ので、前記エッチングとしてプラズマ中での異方性エッ
チングを採用しても、ゲート電極パターンが高抵抗であ
ることにより、プラズマによるチャージによってゲート
電極パターンが帯電しても電荷が該ゲート電極パターン
中を流れることがほとんどなく、したがってゲート絶縁
膜中に電流が流れることが抑えられる。
【００１１】
【発明の実施の形態】以下、本発明のゲート電極の形成
方法を詳しく説明する。図１（ａ）〜（ｄ）は、本発明
のゲート電極の形成方法を、ＭＯＳ型トランジスタや固
体撮像素子（ＣＣＤ）等のポリシリコン製ゲート電極の
形成に適用した１合の一実施形態例を示す図である。
方法を詳しく説明する。図１（ａ）〜（ｄ）は、本発明
のゲート電極の形成方法を、ＭＯＳ型トランジスタや固
体撮像素子（ＣＣＤ）等のポリシリコン製ゲート電極の
形成に適用した１合の一実施形態例を示す図である。
【００１２】この形成方法では、まず、図１（ａ）に示
すようにシリコン基板上にＳｉＯ2からなる絶縁膜１０
を形成した基体１１を用意し、この基体１１上にＣＶＤ
法等によって不純物をドーピングしない状態のポリシリ
コンを堆積し、高抵抗のポリシリコン膜１２を形成す
る。ここで、基体１１に形成された絶縁膜１０は、ＬＯ
ＣＯＳ法等によって形成されるフィールド酸化膜（図示
略）と、熱酸化法によって形成されるゲート絶縁膜（図
示略）とからなっており、これによって基体１１は、フ
ィールド領域（図示略）とアクティブ領域（図示略）と
を分離形成したものとなっている。なお、図１において
はその別を省略している。
すようにシリコン基板上にＳｉＯ2からなる絶縁膜１０
を形成した基体１１を用意し、この基体１１上にＣＶＤ
法等によって不純物をドーピングしない状態のポリシリ
コンを堆積し、高抵抗のポリシリコン膜１２を形成す
る。ここで、基体１１に形成された絶縁膜１０は、ＬＯ
ＣＯＳ法等によって形成されるフィールド酸化膜（図示
略）と、熱酸化法によって形成されるゲート絶縁膜（図
示略）とからなっており、これによって基体１１は、フ
ィールド領域（図示略）とアクティブ領域（図示略）と
を分離形成したものとなっている。なお、図１において
はその別を省略している。
【００１３】このようにしてポリシリコン膜１２を形成
したら、該ポリシリコン膜１２上にレジスト層（図示
略）を形成し、さらにこれを公知のリソグラフィー法等
によってゲート電極形状にパターニングし、図１（ｂ）
に示すようにレジストパターン１３を形成する。
したら、該ポリシリコン膜１２上にレジスト層（図示
略）を形成し、さらにこれを公知のリソグラフィー法等
によってゲート電極形状にパターニングし、図１（ｂ）
に示すようにレジストパターン１３を形成する。
【００１４】続いて、このレジストパターン１３をマス
クにして前記ポリシリコン膜１２をプラズマ中にて異方
性エッチング処理し、ゲート電極パターン１４を形成す
る。このとき、ポリシリコン膜１２は不純物がドーピン
グされておらず高抵抗のままであるから、プラズマによ
るチャージによってゲート電極パターン１４が帯電して
も電荷が該ゲート電極パターン１４中を流れることがほ
とんどなく、したがって絶縁膜１０におけるゲート絶縁
膜（図示略）中に電流が流れることがほとんどない。そ
の後、レジストパターン１３をウエットエッチングやア
ッシングによって除去する。
クにして前記ポリシリコン膜１２をプラズマ中にて異方
性エッチング処理し、ゲート電極パターン１４を形成す
る。このとき、ポリシリコン膜１２は不純物がドーピン
グされておらず高抵抗のままであるから、プラズマによ
るチャージによってゲート電極パターン１４が帯電して
も電荷が該ゲート電極パターン１４中を流れることがほ
とんどなく、したがって絶縁膜１０におけるゲート絶縁
膜（図示略）中に電流が流れることがほとんどない。そ
の後、レジストパターン１３をウエットエッチングやア
ッシングによって除去する。
【００１５】次いで、このゲート電極パターン１４を覆
って図１（ｃ）に示すようにＨＴＯ（High Temperature
Oxide）やＳＯＧ（Spin On Glass ）などからなる平坦
化絶縁膜１５を形成する。続いて、この平坦化絶縁膜１
５をエッチバックし、図１（ｄに示すように前記ゲート
電極パターン１４の上面を露出させる。
って図１（ｃ）に示すようにＨＴＯ（High Temperature
Oxide）やＳＯＧ（Spin On Glass ）などからなる平坦
化絶縁膜１５を形成する。続いて、この平坦化絶縁膜１
５をエッチバックし、図１（ｄに示すように前記ゲート
電極パターン１４の上面を露出させる。
【００１６】その後、該ゲート電極パターン１４に拡散
法やイオン注入法によってＰ（リン）やＢ（ホウ素）等
の不純物をドーピングし、このゲート電極パターン１４
に導電性を付与し、これをゲート電極１６とする。な
お、この後には、必要に応じて平坦化絶縁膜１５を除去
し、さらに各種の半導体装置構成要素を形成し、半導体
装置を得る。
法やイオン注入法によってＰ（リン）やＢ（ホウ素）等
の不純物をドーピングし、このゲート電極パターン１４
に導電性を付与し、これをゲート電極１６とする。な
お、この後には、必要に応じて平坦化絶縁膜１５を除去
し、さらに各種の半導体装置構成要素を形成し、半導体
装置を得る。
【００１７】このようなゲート電極１６の形成方法にあ
っては、抵抗値が高い状態のままでポリシリコン膜１２
をエッチングし、これによりプラズマによるチャージに
よって得られるゲート電極パターン１４が帯電しても電
荷が該ゲート電極パターン１４中をほとんど流れないよ
うにしたので、絶縁膜１０におけるゲート絶縁膜（図示
略）中に電流が流れることがほとんどなく、したがって
しきい値電圧（Ｖｔｈ）シフトやポテンシャルシフトが
起こるのを抑えることができる。
っては、抵抗値が高い状態のままでポリシリコン膜１２
をエッチングし、これによりプラズマによるチャージに
よって得られるゲート電極パターン１４が帯電しても電
荷が該ゲート電極パターン１４中をほとんど流れないよ
うにしたので、絶縁膜１０におけるゲート絶縁膜（図示
略）中に電流が流れることがほとんどなく、したがって
しきい値電圧（Ｖｔｈ）シフトやポテンシャルシフトが
起こるのを抑えることができる。
【００１８】
【発明の効果】以上説明したように本発明のゲート電極
の形成方法は、不純物をドーピングしていない高抵抗の
状態のポリシリコン膜をエッチングしてゲート電極パタ
ーンを形成するようにした方法であるから、このエッチ
ングとしてプラズマ中での異方性エッチングを採用した
場合に、ゲート電極パターンが高抵抗であることによっ
てプラズマによるチャージによりゲート電極パターンが
帯電しても、電荷が該ゲート電極パターン中を流れるこ
とがほとんどなく、したがってゲート絶縁膜中に電流が
流れることがほとんどなく、これによりしきい値電圧
（Ｖｔｈ）シフトやポテンシャルシフトが起こるのを抑
えることができる。
の形成方法は、不純物をドーピングしていない高抵抗の
状態のポリシリコン膜をエッチングしてゲート電極パタ
ーンを形成するようにした方法であるから、このエッチ
ングとしてプラズマ中での異方性エッチングを採用した
場合に、ゲート電極パターンが高抵抗であることによっ
てプラズマによるチャージによりゲート電極パターンが
帯電しても、電荷が該ゲート電極パターン中を流れるこ
とがほとんどなく、したがってゲート絶縁膜中に電流が
流れることがほとんどなく、これによりしきい値電圧
（Ｖｔｈ）シフトやポテンシャルシフトが起こるのを抑
えることができる。
【図１】（ａ）〜（ｄ）は、本発明のゲート電極の形成
方法の一実施例を工程順に説明するための要部側断面図
である。
方法の一実施例を工程順に説明するための要部側断面図
である。
【図２】従来の課題を説明するための模式図である。
１０ 絶縁膜 １１ 基体 １２ ポリシリコン膜 １４ ゲート電極パターン １５ 平坦化絶縁膜
１６ ゲート電極
１６ ゲート電極
Claims (1)
- 【請求項１】 半導体装置におけるポリシリコン製のゲ
ート電極を形成するに際し、 まず、フィールド領域とアクティブ領域とを形成した基
体上に、不純物をドーピングしない高抵抗の状態でポリ
シリコンを堆積してポリシリコン膜を形成し、 次に、このポリシリコン膜をパターニングしてゲート電
極パターンを形成し、 続いて、このゲート電極パターンを覆って平坦化絶縁膜
を形成し、 次いで、この平坦化絶縁膜をエッチバックして前記ゲー
ト電極パターンの上面を露出させ、 その後、該ゲート電極パターンに不純物をドーピングし
てこのゲート電極パターンに導電性を付与し、ゲート電
極とすることを特徴とするゲート電極の形成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049931A JPH10247728A (ja) | 1997-03-05 | 1997-03-05 | ゲート電極の形成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9049931A JPH10247728A (ja) | 1997-03-05 | 1997-03-05 | ゲート電極の形成方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10247728A true JPH10247728A (ja) | 1998-09-14 |
Family
ID=12844772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9049931A Pending JPH10247728A (ja) | 1997-03-05 | 1997-03-05 | ゲート電極の形成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10247728A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278141A (ja) * | 2009-08-26 | 2009-11-26 | Sony Corp | Ｃｍｏｓ固体撮像素子の駆動方法 |
-
1997
- 1997-03-05 JP JP9049931A patent/JPH10247728A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009278141A (ja) * | 2009-08-26 | 2009-11-26 | Sony Corp | Ｃｍｏｓ固体撮像素子の駆動方法 |
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