JPH065857A - 半導体装置 - Google Patents
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- JPH065857A JPH065857A JP16091292A JP16091292A JPH065857A JP H065857 A JPH065857 A JP H065857A JP 16091292 A JP16091292 A JP 16091292A JP 16091292 A JP16091292 A JP 16091292A JP H065857 A JPH065857 A JP H065857A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 230000005684 electric field Effects 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 3
- 230000005669 field effect Effects 0.000 claims 1
- 239000010408 film Substances 0.000 abstract description 57
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 20
- 239000010409 thin film Substances 0.000 abstract description 11
- 238000005530 etching Methods 0.000 abstract description 8
- 238000000059 patterning Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 108091006146 Channels Proteins 0.000 description 30
- 229920005591 polysilicon Polymers 0.000 description 10
- 238000000206 photolithography Methods 0.000 description 8
- 229910004298 SiO 2 Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 238000002955 isolation Methods 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 239000000969 carrier Substances 0.000 description 2
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000007687 exposure technique Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005036 potential barrier Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 縦型超薄膜トランジスタにおいて、ゲート電
極の形成を改善し、チャネル領域のチャネル長が一様な
半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０の両側には、ドレイン領域２２、
ソース領域２４が形成されて、このドレイン領域２２、
ソース領域２４に挟まれた領域にチャネル領域２６が形
成されている。また、基板１０および突出部２０の表面
はすべてＳｉＯ2 で形成される酸化膜によって覆われて
おり、チャネル領域２６の表面にはゲート電極３２が形
成されている。更に、ゲート電極３２を形成する際に、
ｐｏｌｙ−Ｓｉ膜を基板全面が平坦になるように形成す
るので、パターニングし易く、従って、エッチングによ
ってゲート幅が均一なゲート電極３２が形成され、チャ
ネル長Ｌは常に一定となる。
極の形成を改善し、チャネル領域のチャネル長が一様な
半導体装置を提供する。 【構成】 基板１０の上部には突出部２０が形成されて
おり、この突出部２０の両側には、ドレイン領域２２、
ソース領域２４が形成されて、このドレイン領域２２、
ソース領域２４に挟まれた領域にチャネル領域２６が形
成されている。また、基板１０および突出部２０の表面
はすべてＳｉＯ2 で形成される酸化膜によって覆われて
おり、チャネル領域２６の表面にはゲート電極３２が形
成されている。更に、ゲート電極３２を形成する際に、
ｐｏｌｙ−Ｓｉ膜を基板全面が平坦になるように形成す
るので、パターニングし易く、従って、エッチングによ
ってゲート幅が均一なゲート電極３２が形成され、チャ
ネル長Ｌは常に一定となる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体基板上にＭＯＳ
トランジスタなどの素子を形成する半導体装置に関す
る。
トランジスタなどの素子を形成する半導体装置に関す
る。
【０００２】
【従来の技術】従来より、各種の半導体装置が提案され
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
ており、特にＭＯＳトランジスタを内蔵したものが多く
利用されている。そして、このような半導体装置におい
ては、その集積度を上昇させるために素子構造の微細化
が進んでいる。
【０００３】ここで、通常の半導体装置は、平板状の半
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタを形成している場合が多い。この場合
には、ゲート領域を薄い絶縁層を介しゲート電極で覆っ
た状態でその両側の領域にイオンをドープして、ソース
領域、ドレイン領域を形成しＭＯＳトランジスタを半導
体基板の所定領域に形成している。そして、このような
半導体装置のＭＯＳトランジスタを微細化していくと、
各種の問題が生じる。すなわち、ドレイン付近の電界増
加に伴いドレイン空乏層がソース近傍の電位障壁近くま
で伸びパンチスルー電流が発生するなどの短チャネル効
果が発生したり、チャネル内における電界強度の増加に
伴いキャリアのエネルギーが増加し衝突電離により電子
正孔対が発生するホットキャリア効果が発生したり、さ
らにチャネルの垂直方向の電界が大きくなりキャリアの
移動度が小さくなったり、隣接する素子との素子分離が
十分行えなくなる等の問題が発生する。従って、従来の
半導体装置では、そのゲート長をサブミクロン程度以下
とすると、十分な性能、信頼性を保持できないという問
題点があった。
導体基板（例えば、Ｓｉ基板）の所定の領域に複数のＭ
ＯＳトランジスタを形成している場合が多い。この場合
には、ゲート領域を薄い絶縁層を介しゲート電極で覆っ
た状態でその両側の領域にイオンをドープして、ソース
領域、ドレイン領域を形成しＭＯＳトランジスタを半導
体基板の所定領域に形成している。そして、このような
半導体装置のＭＯＳトランジスタを微細化していくと、
各種の問題が生じる。すなわち、ドレイン付近の電界増
加に伴いドレイン空乏層がソース近傍の電位障壁近くま
で伸びパンチスルー電流が発生するなどの短チャネル効
果が発生したり、チャネル内における電界強度の増加に
伴いキャリアのエネルギーが増加し衝突電離により電子
正孔対が発生するホットキャリア効果が発生したり、さ
らにチャネルの垂直方向の電界が大きくなりキャリアの
移動度が小さくなったり、隣接する素子との素子分離が
十分行えなくなる等の問題が発生する。従って、従来の
半導体装置では、そのゲート長をサブミクロン程度以下
とすると、十分な性能、信頼性を保持できないという問
題点があった。
【０００４】一方、これらの問題点を改善するものとし
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
て、ＳＯＩ（Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏ
ｒ）超薄膜トランジスタが提案されている。このＳＯＩ
超薄膜トランジスタは、半導体基板上に酸化絶縁膜を形
成し、この酸化絶縁膜上にソース、ゲート、ドレイン領
域を形成したものである。この超薄膜トランジスタによ
れば、絶縁膜上にトランジスタを形成するため、短チャ
ネル効果、ホットキャリア効果の発生を抑制できると共
に、チャネル全体に電圧を印加できるため垂直方向の電
界を小さくしてキャリア移動度を大きく維持でき、さら
に素子分離性に優れているという効果が得られる。
【０００５】しかし、この超薄膜トランジスタはその構
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。
造上、絶縁膜上にトランジスタを形成するためのＳｉ基
板を形成することが必要である。ところが、絶縁膜（例
えば、ＳｉＯ2 ）にＳｉ単結晶層を形成することは技術
的に非常に難しい。特に、良質なＳｉエピタキシャル膜
を形成することは現在のところ不可能であり、好適な性
能を持つ超薄膜トランジスタを製造することは困難であ
った。
【０００６】そこで、本願発明者らは、超薄膜トランジ
スタに類似の効果を得られる半導体装置として、Ｓｉ基
板上に突出部を設け、この突出部内にソース、チャネ
ル、ドレイン領域を設ける縦型超薄膜トランジスタを特
願平４−１７１７６号で提案している。すなわち、この
縦型超薄膜トランジスタは、Ｓｉ基板上に突起部を異方
性エッチングによって形成している。そして、絶縁体膜
（いわゆる、ゲート酸化膜）を介し配置された導電膜で
あるポリシリコン膜（ｐｏｌｙ−Ｓｉ膜）からなるゲー
ト電極が、この突起部の中央部分にカバーしており、ゲ
ート電極の内側をチャネル領域とし、その両側がドレイ
ン領域、ソース領域とされている。そして、ゲート電極
は、このポリシリコン膜形成後、その上にゲート加工用
のレジストを形成し、フォトリソグラフィによりパター
ニングして、エッチングすることによって形成される。
一方、ドレイン領域、ソース領域及びチャネル領域の下
方に、基板の組成がそのまま残る素子分離部を形成して
いる。
スタに類似の効果を得られる半導体装置として、Ｓｉ基
板上に突出部を設け、この突出部内にソース、チャネ
ル、ドレイン領域を設ける縦型超薄膜トランジスタを特
願平４−１７１７６号で提案している。すなわち、この
縦型超薄膜トランジスタは、Ｓｉ基板上に突起部を異方
性エッチングによって形成している。そして、絶縁体膜
（いわゆる、ゲート酸化膜）を介し配置された導電膜で
あるポリシリコン膜（ｐｏｌｙ−Ｓｉ膜）からなるゲー
ト電極が、この突起部の中央部分にカバーしており、ゲ
ート電極の内側をチャネル領域とし、その両側がドレイ
ン領域、ソース領域とされている。そして、ゲート電極
は、このポリシリコン膜形成後、その上にゲート加工用
のレジストを形成し、フォトリソグラフィによりパター
ニングして、エッチングすることによって形成される。
一方、ドレイン領域、ソース領域及びチャネル領域の下
方に、基板の組成がそのまま残る素子分離部を形成して
いる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述の
縦型超薄膜トランジスタにおいて、フォトリソグラフィ
により所望のゲート電極のパターニングをすることは、
困難であった。すなわち、上述の縦型超薄膜トランジス
タは、素子領域を突出形成するので、その基板上に深い
段差を有する。従って、その形状に沿ってポリシリコン
膜を形成すると、その全面にゲート加工用のレジスト層
を形成し、フォトリソグラフィによってゲート電極のパ
ターニングする場合、どうしても凹部のフォトリソグラ
フィの解像度は、突出部上面のそれに比べて悪化してし
まい、レジストが残留してしまう。このため、ポリシリ
コン膜を垂直にエッチングすることができなかった。
縦型超薄膜トランジスタにおいて、フォトリソグラフィ
により所望のゲート電極のパターニングをすることは、
困難であった。すなわち、上述の縦型超薄膜トランジス
タは、素子領域を突出形成するので、その基板上に深い
段差を有する。従って、その形状に沿ってポリシリコン
膜を形成すると、その全面にゲート加工用のレジスト層
を形成し、フォトリソグラフィによってゲート電極のパ
ターニングする場合、どうしても凹部のフォトリソグラ
フィの解像度は、突出部上面のそれに比べて悪化してし
まい、レジストが残留してしまう。このため、ポリシリ
コン膜を垂直にエッチングすることができなかった。
【０００８】従って、上述のように形成されたゲート電
極によって覆われたチャネル領域のチャネル長は、チャ
ネル領域の下方に行くにしたがって長くなる、すなわち
チャネル長が一様でなくなるため、良好なゲート電極を
得ることができなかった。
極によって覆われたチャネル領域のチャネル長は、チャ
ネル領域の下方に行くにしたがって長くなる、すなわち
チャネル長が一様でなくなるため、良好なゲート電極を
得ることができなかった。
【０００９】本発明は、上記問題を解決することを課題
としてなされたものであり、縦型超薄膜トランジスタに
おいて、ゲート電極の形成を改善し、チャネル領域のチ
ャネル長が一様な半導体装置を提供することを目的とす
る。
としてなされたものであり、縦型超薄膜トランジスタに
おいて、ゲート電極の形成を改善し、チャネル領域のチ
ャネル長が一様な半導体装置を提供することを目的とす
る。
【００１０】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間にチャネル領域と、を設け、そのチャネル領域に
絶縁体膜を介して電界を印加するゲート電極を設けた電
界トランジスタを有する半導体装置において、ゲート電
極は、前記素子領域の上面を覆い、かつ前記素子領域間
を埋め尽くすように形成され、その前記素子領域間に形
成された導電膜の上面と前記素子領域の上面を覆うよう
に形成された導電膜の上面がほぼ面一となっていること
を特徴とする。
は、半導体基板上に素子領域を突出形成し、ここにソー
ス領域と、ドレイン領域と、該ソース領域及びドレイン
領域間にチャネル領域と、を設け、そのチャネル領域に
絶縁体膜を介して電界を印加するゲート電極を設けた電
界トランジスタを有する半導体装置において、ゲート電
極は、前記素子領域の上面を覆い、かつ前記素子領域間
を埋め尽くすように形成され、その前記素子領域間に形
成された導電膜の上面と前記素子領域の上面を覆うよう
に形成された導電膜の上面がほぼ面一となっていること
を特徴とする。
【００１１】
【作用】本発明に係る半導体装置において、ゲート電極
となる導電膜（ポリシリコン膜）が素子領域の上面を覆
い、かつ前記素子領域間を埋め尽くすように形成され、
その際その前記素子領域間に形成された導電膜の上面と
前記素子領域の上面を覆うように形成された導電膜の上
面がほぼ面一となっている。このため、この導電膜の上
にゲート加工用のレジストを形成し、フォトリソグラフ
ィによってゲート電極のパターニングをする場合、フォ
トリソグラフィの解像に不均一が生じず、レジストが残
留することがない。従って、導電膜（ポリシリコン膜）
を異方性エッチング装置により垂直にエッチングするこ
とができる。
となる導電膜（ポリシリコン膜）が素子領域の上面を覆
い、かつ前記素子領域間を埋め尽くすように形成され、
その際その前記素子領域間に形成された導電膜の上面と
前記素子領域の上面を覆うように形成された導電膜の上
面がほぼ面一となっている。このため、この導電膜の上
にゲート加工用のレジストを形成し、フォトリソグラフ
ィによってゲート電極のパターニングをする場合、フォ
トリソグラフィの解像に不均一が生じず、レジストが残
留することがない。従って、導電膜（ポリシリコン膜）
を異方性エッチング装置により垂直にエッチングするこ
とができる。
【００１２】
【実施例】以下、本発明に係る半導体装置について、図
面に基づいて説明する。
面に基づいて説明する。
【００１３】図１は、上述のようにして製造された半導
体装置の構成を説明するための斜視図である。
体装置の構成を説明するための斜視図である。
【００１４】ｐ型のＳｉ基板１０の上部には、突出部２
０が形成されている。そして、この突出部２０の両側に
は、ｎ+ 型のドレイン領域２２、ｎ+ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。
０が形成されている。そして、この突出部２０の両側に
は、ｎ+ 型のドレイン領域２２、ｎ+ 型のソース領域２
４が形成されており、このドレイン領域２２、ソース領
域２４に挟まれた領域に基板１０と同じｐ型のチャネル
領域２６が形成されている。そして、これらドレイン領
域２２、ソース領域２４、チャネル領域２６はその下端
が突出部２０内に収まっており、突出部２０の下部には
基板１０の一部である素子分離部２８が形成されてい
る。
【００１５】また、基板１０及び突出部２０の表面はす
べてＳｉＯ2 で形成される酸化膜３０によって覆われて
おり、チャネル領域２６の表面にはゲート電極３２が形
成されている。このため、この酸化膜３０はゲート酸化
膜として機能する。また、ゲート電極３２は、外部との
電気的接続のため、基板１０の所定の端部まで引き回さ
れている。
べてＳｉＯ2 で形成される酸化膜３０によって覆われて
おり、チャネル領域２６の表面にはゲート電極３２が形
成されている。このため、この酸化膜３０はゲート酸化
膜として機能する。また、ゲート電極３２は、外部との
電気的接続のため、基板１０の所定の端部まで引き回さ
れている。
【００１６】特に、ゲート電極３２（ｐｏｌｙ−Ｓｉ膜
によって形成されている）が突出部２０の上面を覆い、
かつ突出部２０間を埋め尽くすように形成されている。
さらに、その突出部２０間に形成されたゲート電極３２
の上面と突出部２０の上面を覆うように形成されたゲー
ト電極３２の上面はほぼ面一となっている。また、図２
に示されるように、ゲート電極３２は精度良く形成され
ているので、そのゲート幅が一定である。従って、この
ゲート電極３２に覆われているチャネル領域２６のチャ
ネル長Ｌは、常に一定となっている。
によって形成されている）が突出部２０の上面を覆い、
かつ突出部２０間を埋め尽くすように形成されている。
さらに、その突出部２０間に形成されたゲート電極３２
の上面と突出部２０の上面を覆うように形成されたゲー
ト電極３２の上面はほぼ面一となっている。また、図２
に示されるように、ゲート電極３２は精度良く形成され
ているので、そのゲート幅が一定である。従って、この
ゲート電極３２に覆われているチャネル領域２６のチャ
ネル長Ｌは、常に一定となっている。
【００１７】一方、このような半導体装置では、突出部
２０内に１つのＭＯＳトランジスタが構成されている。
従って、ドレイン領域２２、ソース領域２４にそれぞれ
ドレイン電極、ソース電極を接続すれば、ゲート電極３
２への電圧の印加によって、チャネル領域２６の電位を
制御しドレイン領域２２→ソース領域２４間の電流を制
御することができる。この例では、形成されているＭＯ
Ｓトランジスタがｎチャネルであるため、ゲート電極に
正の電圧を印加することによって、電流が流れる。
２０内に１つのＭＯＳトランジスタが構成されている。
従って、ドレイン領域２２、ソース領域２４にそれぞれ
ドレイン電極、ソース電極を接続すれば、ゲート電極３
２への電圧の印加によって、チャネル領域２６の電位を
制御しドレイン領域２２→ソース領域２４間の電流を制
御することができる。この例では、形成されているＭＯ
Ｓトランジスタがｎチャネルであるため、ゲート電極に
正の電圧を印加することによって、電流が流れる。
【００１８】さらに、前述の素子分離部２８は基板１０
の一部である。そこで、衝突電離によって発生する基板
と同極性の余剰キャリア（本例の場合、正孔）が基板１
０に排出されることになり、チャネル領域２６に溜まる
ことがない。従って、余剰キャリアの蓄積に伴うキンク
（Ｋｉｎｋ）現象の発生がなく、また余剰の正孔による
疑似短チャネル効果の発生がない。また、消費電力によ
り発生した熱が基板１０に容易に拡散するため、チャネ
ル領域２６の加熱を防止することができる。
の一部である。そこで、衝突電離によって発生する基板
と同極性の余剰キャリア（本例の場合、正孔）が基板１
０に排出されることになり、チャネル領域２６に溜まる
ことがない。従って、余剰キャリアの蓄積に伴うキンク
（Ｋｉｎｋ）現象の発生がなく、また余剰の正孔による
疑似短チャネル効果の発生がない。また、消費電力によ
り発生した熱が基板１０に容易に拡散するため、チャネ
ル領域２６の加熱を防止することができる。
【００１９】さらに、トランジスタを縦型とし、チャネ
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
ル領域２６をゲート電極３２によって取り囲んでいるた
め、チャネル領域全体の電圧を所定の値に制御すること
ができ、動作性能を非常に高いものとすることができ
る。
【００２０】また、本発明に係る半導体装置の製造方法
について、図面に基づいて説明する。
について、図面に基づいて説明する。
【００２１】本実施例の半導体装置の製造方法につい
て、図３に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０表面上に、ＳｉＯ2 膜（またはＳｉＮ膜）に
よる線幅０．１μｍ程度の線状パターンを形成する（Ｓ
１）。この線状パターンの形成は、電子（ＥＢ）ビーム
描画露光装置及び多層レジスト露光技術などを利用した
超微細パターニング技術によって行う。そして、このＳ
ｉＯ2 （またはＳｉＮ）線状パターンをマスクとして、
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ- ｉｎ
ｇ）などによって基板１０に異方性エッチングを施し、
所定の凹部４０を形成して突出部２０を形成する（Ｓ
２）。次に、このマスクとして機能したＳｉＯ2 パター
ン１２を除去して、基板１０の全表面を熱酸化しＳｉＯ
2 酸化膜３０を形成する（Ｓ３）。そして、全表面にポ
リシリコン膜（Ｐｏｌｙ−Ｓｉ膜）を形成する（Ｓ
４）。
て、図３に基づいて説明する。まず、Ｓｉ単結晶からな
る基板１０表面上に、ＳｉＯ2 膜（またはＳｉＮ膜）に
よる線幅０．１μｍ程度の線状パターンを形成する（Ｓ
１）。この線状パターンの形成は、電子（ＥＢ）ビーム
描画露光装置及び多層レジスト露光技術などを利用した
超微細パターニング技術によって行う。そして、このＳ
ｉＯ2 （またはＳｉＮ）線状パターンをマスクとして、
ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ- ｉｎ
ｇ）などによって基板１０に異方性エッチングを施し、
所定の凹部４０を形成して突出部２０を形成する（Ｓ
２）。次に、このマスクとして機能したＳｉＯ2 パター
ン１２を除去して、基板１０の全表面を熱酸化しＳｉＯ
2 酸化膜３０を形成する（Ｓ３）。そして、全表面にポ
リシリコン膜（Ｐｏｌｙ−Ｓｉ膜）を形成する（Ｓ
４）。
【００２２】本発明の特徴的なことは、Ｐｏｌｙ−Ｓｉ
膜が凹部４０を埋め尽くすように形成され、かつ全面に
形成されたＰｏｌｙ−Ｓｉ膜の上面が平坦な面とするこ
とである。すなわち、本実施例において、突出部２０間
を０．４μｍとすると、ｐｏｌｙ−Ｓｉ膜は夫々の突出
部２０の側壁から０．２μｍの膜厚になるようにＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ：化学蒸着）法によって形成される。従って、突出部
２０間はｐｏｌｙ−Ｓｉ膜で隙間なく埋め尽くされ、更
に突出部２０の上面には、膜厚０．２μｍのｐｏｌｙ−
Ｓｉ膜が形成されている。このため、平坦なｐｏｌｙ−
Ｓｉ膜の上面にゲート加工用レジスト層を形成して、容
易にフォトリソグラフィによってゲート電極３２に該当
する部分をパターニングすることができる。このパター
ニングの後、選択性の高い異方性エッチングによって、
良好な形状のゲート電極３２を形成する（Ｓ５）。
膜が凹部４０を埋め尽くすように形成され、かつ全面に
形成されたＰｏｌｙ−Ｓｉ膜の上面が平坦な面とするこ
とである。すなわち、本実施例において、突出部２０間
を０．４μｍとすると、ｐｏｌｙ−Ｓｉ膜は夫々の突出
部２０の側壁から０．２μｍの膜厚になるようにＣＶＤ
（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ：化学蒸着）法によって形成される。従って、突出部
２０間はｐｏｌｙ−Ｓｉ膜で隙間なく埋め尽くされ、更
に突出部２０の上面には、膜厚０．２μｍのｐｏｌｙ−
Ｓｉ膜が形成されている。このため、平坦なｐｏｌｙ−
Ｓｉ膜の上面にゲート加工用レジスト層を形成して、容
易にフォトリソグラフィによってゲート電極３２に該当
する部分をパターニングすることができる。このパター
ニングの後、選択性の高い異方性エッチングによって、
良好な形状のゲート電極３２を形成する（Ｓ５）。
【００２３】その後、イオン注入によりドレイン領域２
２、ソース領域２４を形成する（本実施例では、例えば
リンの注入によるｎ+ 領域の形成）。ここで、このイオ
ン注入は、不純物の照射方向をマスク、電圧印加などに
よって斜め方向のみに限定する斜入射イオン注入装置に
よって行う（Ｓ６）。そして、ソース及びドレイン領域
の酸化膜を除去したのち、必要に応じてアニール処理を
行って各領域の結晶構造等を調整する。
２、ソース領域２４を形成する（本実施例では、例えば
リンの注入によるｎ+ 領域の形成）。ここで、このイオ
ン注入は、不純物の照射方向をマスク、電圧印加などに
よって斜め方向のみに限定する斜入射イオン注入装置に
よって行う（Ｓ６）。そして、ソース及びドレイン領域
の酸化膜を除去したのち、必要に応じてアニール処理を
行って各領域の結晶構造等を調整する。
【００２４】なお、図示しないが、マスクとして機能し
たＳｉＯ2 パターン１２を除去することなく、突出部２
０の上面の酸化膜厚を他の部分より厚めにしておいても
良い。その場合には、ゲート電極３２形成時に選択性の
低いエッチングを行っても、深い凹部４０に形成されて
いるｐｏｌｙ−Ｓｉ膜をエッチングしている間に、突出
部２０上面の薄いｐｏｌｙ−Ｓｉ膜を削り終え、更に酸
化膜３０をエッチングし、基板１０を露出させてしてし
まうことがない。
たＳｉＯ2 パターン１２を除去することなく、突出部２
０の上面の酸化膜厚を他の部分より厚めにしておいても
良い。その場合には、ゲート電極３２形成時に選択性の
低いエッチングを行っても、深い凹部４０に形成されて
いるｐｏｌｙ−Ｓｉ膜をエッチングしている間に、突出
部２０上面の薄いｐｏｌｙ−Ｓｉ膜を削り終え、更に酸
化膜３０をエッチングし、基板１０を露出させてしてし
まうことがない。
【００２５】
【発明の効果】以上説明したように、本発明に係る半導
体装置によれば、ゲート電極となる導電膜（ポリシリコ
ン膜）が素子領域の上面を覆い、かつ前記素子領域間を
埋め尽くすように形成され、その際その前記素子領域間
に形成された導電膜の上面と前記素子領域の上面を覆う
ように形成された導電膜の上面がほぼ面一となってい
る。このため、この導電膜の上にゲート加工用のレジス
トを形成し、フォトリソグラフィによってゲート電極の
パターンする場合、容易に精度良く微細なパターニング
をすることができる。
体装置によれば、ゲート電極となる導電膜（ポリシリコ
ン膜）が素子領域の上面を覆い、かつ前記素子領域間を
埋め尽くすように形成され、その際その前記素子領域間
に形成された導電膜の上面と前記素子領域の上面を覆う
ように形成された導電膜の上面がほぼ面一となってい
る。このため、この導電膜の上にゲート加工用のレジス
トを形成し、フォトリソグラフィによってゲート電極の
パターンする場合、容易に精度良く微細なパターニング
をすることができる。
【００２６】また、上述のパターニングによって、導電
膜（ポリシリコン膜）を垂直にエッチングすることがで
き、チャネル領域のチャネル長が一様なゲート電極を得
ることができる。
膜（ポリシリコン膜）を垂直にエッチングすることがで
き、チャネル領域のチャネル長が一様なゲート電極を得
ることができる。
【図１】半導体装置の構成を示す斜視図である。
【図２】半導体装置のゲート電極の形状を説明する側面
図である。
図である。
【図３】半導体装置の製造工程の説明図である。
１０ 基板 １２ ＳｉＯ2 パターン ２０ 突出部 ２２ ドレイン領域 ２４ ソース領域 ２６ チャネル領域 ３０ 酸化膜 ３２ ゲート電極 ４０ 凹部 Ｌ チャネル長
Claims (1)
- 【請求項１】 半導体基板上に素子領域を突出形成し、
ここにソース領域と、ドレイン領域と、該ソース領域及
びドレイン領域間にチャネル領域と、を設け、そのチャ
ネル領域に絶縁体膜を介して電界を印加するゲート電極
を設けた電界効果トランジスタを有する半導体装置にお
いて、 ゲート電極は、前記素子領域の上面を覆い、かつ前記素
子領域間を埋め尽くすように形成され、その前記素子領
域間に形成された導電膜の上面と前記素子領域の上面を
覆うように形成された導電膜の上面がほぼ面一となって
いることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16091292A JPH065857A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16091292A JPH065857A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH065857A true JPH065857A (ja) | 1994-01-14 |
Family
ID=15725011
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16091292A Pending JPH065857A (ja) | 1992-06-19 | 1992-06-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH065857A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10653417B2 (en) | 2006-01-31 | 2020-05-19 | Ethicon Llc | Surgical instrument |
-
1992
- 1992-06-19 JP JP16091292A patent/JPH065857A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10653417B2 (en) | 2006-01-31 | 2020-05-19 | Ethicon Llc | Surgical instrument |
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