JPH1050719A - バイポーラトランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 バイポーラトランジスタにおける遮断周波数
及び最大発振周波数の改善を図る。 【解決手段】 ベース電極５４及びエミッタ電極５５か
らの不純物拡散で外部ベース領域５２及びエミッタ領域
４７が自己整合的に形成されてなるバイポーラトランジ
スタにおいて、ベース領域４６の片側のみにベース電極
５４に接続された外部ベース領域５２が形成された構成
とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バイポーラトラン
ジスタ及びその製造方法に関する。

【０００２】

【従来の技術】バイポーラトランジスタとして、例えば
ベース電極及びエミッタ電極からの不純物拡散で自己整
合的に外部ベース領域及びエミッタ領域を形成して成る
いわゆる自己整合型のバイポーラトランジスタが知られ
ている。

【０００３】図１５は、自己整合型のバイポーラトラン
ジスタを示す。このバイポーラトランジスタ（この例で
はｎｐｎバイポーラトランジスタを示す）１は、ｐ型の
シリコン半導体基板２上に高濃度のｎ型埋め込み層３を
介してコレクタ領域となるｎ型エピタキシャル層４が形
成され、選択酸化（いわゆるＬＯＣＯＳ）による絶縁
層、即ち素子分離領域５により区分された１の領域にｐ
型のベース領域６及びｎ型のエミッタ領域７が形成さ
れ、他の領域に高濃度のｎ型のコレクタ電極取り出し領
域８が形成されてなる。

【０００４】ｐ型ベース領域６は、ｎ型エピタキシャル
層４の表面に形成された真性ベース領域１０と、之に接
触してベース電極１１であるｐ型不純物がドープされた
多結晶シリコン層からの不純物拡散で形成された外部ベ
ース領域（いわゆるグラフトベース領域）１２とから形
成される。外部ベース領域１２は真性ベース領域１０を
挟んで両側に形成される。

【０００５】ｎ型のエミッタ領域７は、エミッタ電極１
３であるｎ型不純物がドープされた多結晶シリコン層か
らの不純物拡散で形成される。エミッタ領域７は、側壁
絶縁膜（いわゆるサイドウォール）２２によって小さい
面積に形成される。即ち、エミッタ領域７と外部ベース
領域１２は、夫々エミッタ電極１３とベース電極１１か
らの不純物拡散で自己整合的に形成される。

【０００６】エミッタ電極１３には、例えば埋め込みタ
ングステン層１５を介して例えばＡｌＣｕによるエミッ
タ電極配線１６が接続され、ベース電極１１には、同様
に埋め込みタングステン層１５を介してＡｌＣｕによる
ベース電極配線１７が接続され、コレクタ電極取り出し
領域８には、同様に埋め込みタングステン層１５を介し
てＡｌＣｕによるコレクタ電極配線１８が接続される。
１９，２０及び２１は層間絶縁膜を示す。

【０００７】図１６〜図２０は、上記バイポーラトラン
ジスタ１の製造方法を示す。先ず、図１６Ａに示すよう
に、ｐ型シリコン半導体基板２上に例えばＳｂの固相拡
散によりｎ型埋め込み層３３を形成し、コレクタ領域と
なるｎ型のエピタキシャル層４を成長する。その後、選
択酸化（ＬＯＣＯＳ）による素子分離領域５を形成す
る。

【０００８】次に、図１６Ｂに示すように、素子分離領
域５で区分された他の領域Ｂに高濃度のｎ型不純物のイ
オン注入により、コレクタ電極取り出し領域８を形成す
る。その後、層間絶縁膜１９を堆積し、素子分離領域５
で区分された１の領域Ａに対応するベースコンタクト部
分の層間絶縁膜１９を選択的に除去し、ｎ型エピタキシ
ャル層４が臨む開口２３を形成する。

【０００９】次に、図１７Ｃに示すように、全面にベー
ス電極となるべき、多結晶シリコン層２４を堆積し、こ
の多結晶シリコン層２４中に高濃度のｐ型不純物２５を
イオン注入する。

【００１０】次に、図１７Ｄに示すように、多結晶シリ
コン層２２をパターニングしてベース電極１１を形成す
る。

【００１１】次に、図１８Ｅに示すように、ベース電極
１１のオフセット層間絶縁膜２０を形成し、続いてオフ
セット層間絶縁膜２０上に、エミッタコンタクト部分に
対応する位置に開口２６を有するフォトレジスト層２７
を形成する。

【００１２】次に、図１８Ｆに示すように、フォトレジ
スト層２７をマスクにオフセット層間絶縁膜２０及びベ
ース電極１１を選択エッチングして、エミッタコンタク
ト用の開口２８を形成する。そして、この開口２８を通
してｐ型不純物をイオン注入してｐ型の真性ベース領域
１０を形成する。

【００１３】次に、図１９Ｇに示すように、層間絶縁膜
の堆積及びエッチングにより、開口２８の内側に側壁絶
縁膜２２を形成する。

【００１４】次に、図１９Ｈに示すように、開口２８を
含んでエミッタ電極となる多結晶シリコン層３０を堆積
し、この多結晶シリコン層３０中に高濃度のｎ型不純物
をイオン注入する。そして選択エッチングによりパター
ニングして多結晶シリコン層３０によるエミッタ電極１
３を形成する。

【００１５】次に、図２０Ｉに示すように層間絶縁膜２
１を堆積し、その後、高温熱処理のフローを行い、層間
絶縁膜２１の平坦化を行う。同時に、この高温熱処理で
ベース電極１１及びエミッタ電極１３中からの不純物拡
散を行い、真性ベース領域１０に接続する高濃度の外部
ベース領域１２を形成すると共に、真性ベース領域１０
内にｎ型エミッタ領域７を形成する。真性ベース領域１
０と外部ベース領域１２によってベース領域６が形成さ
れる。

【００１６】次に、層間絶縁膜２１，２０及び１９のベ
ース電極１１、エミッタ電極１３及びコレクタ電極取り
出し領域８に対応する部分に、コンタクトホールを形成
し、夫々のコンタクトホール内に例えば埋め込みタング
ステン層１５を形成し、各タングステン層１５上に之等
と接続する例えばＡｌＣｕによるベース電極配線１７、
エミッタ電極配線１６及びコレクタ電極配線１８を形成
し、図２０Ｊ及び図１５に示すｎｐｎ自己整合型のバイ
ポーラトランジスタ１を得る。

【００１７】

【発明が解決しようとする課題】ところで、上述したバ
イポーラトランジスタ１においては、外部ベース領域１
２が真性ベース領域１０の両側に存在するので、その分
だけ外部ベース領域１２とコレクタ領域４間の接合面積
が広くなる。ここでベース・コレクタ接合容量Ｃｊｃ
は、その接合面積に比例するので、容量はその分増大す
る。これによって、バイポーラトランジスタの最も重要
なデバイスパラメータである遮断周波数（ｆ _t ）及び最
大発振周波数（ｆ_max ）の低下が懸念される問題があ
る。

【００１８】また、外部ベース領域１２がコレクタ電
極、即ち表面側のコレクタ電極取り出し領域８側にも存
在するので、その分だけ真性ベース領域１０とコレクタ
電極取り出し領域８間の距離、即ち、ｎ⁺ 埋め込み層３
の横方向の長さが大きくなる。ここで、ｎ⁺ 埋め込み層
３の抵抗は、横方向長さに反比例する為、その増加分だ
けコレクタ抵抗（γｃ）が増大する。これによって、バ
イポーラトランジスタの最も重要なデバイスパラメータ
である遮断周波数（ｆ_t ）及び最大発振周波数
（ｆ_max ）の低下が懸念される問題がある。

【００１９】さらに、コレクタ電極配線１８側に外部ベ
ース領域１２を形成すると、バイポーラトランジスタの
活性領域（いわゆるアクティブ領域）とコレクタ電極取
り出し領域８間に素子分離領域５が必要となり、この素
子分離領域５は耐圧確保のため、横方向の長さを短くで
きず、トランジスタ面積を縮小することが難しいという
問題がある。

【００２０】本発明は、上述の点に鑑み、ベース・コレ
クタ間接合容量の低減及びコレクタ抵抗の低減を可能に
し、遮断周波数及び最大発振周波数を改善できるように
したバイポーラトランジスタ及びその製造方法を提供す
るものである。

【００２１】

【課題を解決するための手段】本発明に係るバイポーラ
トランジスタは、ベース電極からの不純物拡散による外
部ベース領域をベース領域の片側のみに形成した構成と
する。

【００２２】外部ベース領域がベース領域の片側のみに
形成されるので、ベース・コレクタ間の接合容量の低減
が図られる。またコレクタ領域の埋め込み層の横方向長
さの短縮化が図れる。

【００２３】本発明に係るバイポーラトランジスタは、
外部ベース領域の基板深さ方向の不純物濃度分布を緩や
かにした構成とする。

【００２４】外部ベース領域の不純物濃度分布が基板深
さ方向に緩やかであるので、ベース・コレクタ間接合容
量の低減が図れる。

【００２５】本発明に係るバイポーラトランジスタの製
造方法は、半導体基板の表面に形成した絶縁層にベース
コンタクト用の第１の開口を形成した後、ベース電極及
び層間絶縁膜を順次形成し、ベース電極及び層間絶縁膜
に対して一方の内側壁が絶縁層で規定され、他方の内側
縁がベース電極で規定されるエミッタコンタクト用の第
２の開口を形成し、ベース電極からの不純物拡散によっ
て外部ベース領域を形成する。

【００２６】本発明の製造方法によれば、ベース領域の
片側のみに外部ベース領域を形成することができる。

【００２７】

【発明の実施の形態】本発明に係るバイポーラトランジ
スタは、ベース電極及びエミッタ電極からの不純物拡散
で外部ベース領域及びエミッタ領域が自己整合的に形成
されてなるバイポーラトランジスタにおいて、ベース領
域の片側のみにベース電極に接続された外部ベース領域
が形成された構成とする。

【００２８】本発明は、上記バイポーラトランジスタに
おいて、ベース領域のコレクタ電極側とは反対側にのみ
ベース電極に接続された外部ベース領域が形成された構
成とする。

【００２９】本発明に係るバイポーラトランジスタは、
外部ベース領域の基板深さ方向の不純物濃度分布を緩や
かにした構成とする。

【００３０】本発明に係るバイポーラトランジスタの製
造方法は、半導体基板の表面に形成した絶縁層にベース
コンタクト用の第１の開口を形成する工程と、第１の開
口を含んでベース電極及び層間絶縁膜を順次形成する工
程と、ベース電極及び層間絶縁膜に対して、一方の内側
縁が絶縁層で規定され、他方の内側縁がベース電極で規
定されるエミッタコンタクト用の第２の開口を形成する
工程と、真性ベース領域、エミッタ電極からの不純物拡
散によるエミッタ領域及びベース電極からの不純物拡散
による外部ベース領域を形成する工程を有する。

【００３１】本発明は、上記バイポーラトランジスタの
製造方法において、絶縁層を素子分離層で形成し、一方
の側の素子分離層に重なるように第１の開口を形成する
ようになす。

【００３２】以下、図面を参照して本発明の実施例を説
明する。

【００３３】図１は、本発明に係るバイポーラトランジ
スタ、いわゆる自己整合型のバイポーラトランジスタの
一例を示す。本例に係るバイポーラトランジスタ４１
は、第１導電型例えばｐ型のシリコン半導体基板４２上
に第２導電型、即ちｎ型の高濃度の埋め込み層４３を介
してコレクタ領域となる第２導電型、即ちｎ型のエピタ
キシャル層４４が形成され、選択酸化（いわゆるＬＯＣ
ＯＳ）による絶縁層、即ち素子分離領域４５により区分
された１の領域に第１導電型、即ちｐ型のベース領域４
６及び第２導電型、即ちｎ型のエミッタ領域４７が形成
され、他の領域にｎ型埋め込み層４３に接続するｎ型の
高濃度のコレクタ電極取り出し領域４８が形成されてな
る。

【００３４】ｐ型のベース領域４６は、コレクタ領域と
なるｎ型エピタキシャル層４４の表面に形成された真性
ベース領域５０、リンクベース領域５１及び之に接触す
る外部ベース領域５２とから構成される。外部ベース領
域５２は、ベース電極５４であるｐ型不純物がドープさ
れた多結晶シリコン層からの不純物拡散で形成される。
ｎ型のエミッタ領域４７は、エミッタ電極５５であるｎ
型不純物がドープされた多結晶シリコン層からの不純物
拡散で形成される。即ち、エミッタ領域４７と外部ベー
ス領域５２は、夫々エミッタ電極５５及びベース電極５
４からの不純物拡散で自己整合的に形成される。

【００３５】本例では、特に、外部ベース領域５２をベ
ース領域４６の片側のみに、即ちベース領域４６のコレ
クタ電極即ち表面のコレクタ電極取り出し領域４８側と
は反対側にのみ形成する。

【００３６】このため、層間絶縁膜５６及びその上のベ
ース電極５４となる多結晶シリコン層に対して後述する
ベースコンタクト用の開口を形成する際に、一方の内側
縁が素子分離領域４５であるＬＯＣＯＳ酸化層で規定さ
れ、他方の内側縁がベース電極４５となる多結晶シリコ
ン層で規定されるような開口を形成し、他方の例のみベ
ース電極４５がｎ型エピタキシャル層４４に接触し、一
方の側ではベース電極４５がｎ型エピタキシャル層４４
に接触しないようにして、之よりベース電極４５からの
不純物拡散で外部ベース領域５２を片側のみに形成す
る。

【００３７】ベース電極５４上にはエミッタ電極５５と
の層間絶縁をとるためのオフセット絶縁膜５７が形成さ
れると共に、エミッタコンタクト用の開口の内側に側壁
絶縁膜（いわゆるサイドウォール）５８が形成され、こ
の側壁絶縁膜５８によって、エミッタ領域４７は小さい
面積に形成される。６０はキャッピング絶縁膜、６１は
例えばＢＰＳＧ（ボロ・リンシリケートガラス）等によ
る平坦化層間絶縁膜を示す。

【００３８】そして、キャッピング絶縁膜６０及び平坦
化層間絶縁膜６１に形成したコンタクトホール内に、夫
々ベース電極５４、エミッタ電極５５及びコレクタ電極
取り出し領域４８と接続する例えば埋め込みタングステ
ン層６２が形成され、各埋め込みタングステン層６２上
に之等と接続する例えばＡｌＣｕによるベース電極配線
６３、エミッタ電極配線６４及びコレクタ電極配線６５
が形成される。

【００３９】図２〜図６は、図１のバイポーラトランジ
スタ４１の製造方法の実施例を示す。先ず、図２Ａに示
すように、ｐ型シリコン半導体基板４２上に例えばＳｂ
の固相拡散により高濃度のｎ型埋め込み層４３を形成
し、コレクタ領域となるｎ型のエピタキシャル層（例え
ば比抵抗ρｓが１．０Ω・ｃｍ）４４を例えば１．０μ
ｍの厚さに成長する。その後、選択酸化（ＬＯＣＯＳ）
による例えば厚さ４００ｎｍの素子分離領域４５を形成
する。

【００４０】ここで、素子分離領域４５のパターニン
グ、即ちバイポーラトランジスタの活性領域を形成すべ
き１の領域Ａとコレクタ電極取り出し領域を形成すべき
他の領域Ｂを区分する素子分離領域４５のパターニング
は、コレクタ電極取り出し領域側にグラフトベース領域
を形成しないことから、従来技術の時よりもエミッタコ
ンタクト部分側に近づき（例えば０．３〜０．５μｍ程
度近づき）、更に素子分離領域４５の幅Ｗもその分だけ
縮小する。

【００４１】次に、図２Ｂに示すように、素子分離領域
４５で区分された他の領域Ｂに高濃度のｎ型不純物のイ
オン注入（燐を７０ＫｅＶ、４００ＫｅＶで３×１０¹⁵
ｃｍ ² 、７×１０¹⁵ｃｍ² 程度のイオン注入）により、
コレクタ電極取り出し領域４８を形成する。その後、層
間絶縁膜（例えばＴＥＯＳを用いた減圧ＣＶＤによるＳ
ｉＯ₂ 膜、膜厚１５０ｎｍ）５６を堆積し、素子分離領
域４５で区分された１の領域Ａに対応するベースコンタ
クト部分の層間絶縁膜５６及び一部素子分離領域４５に
跨がるように例えばドライエッチングにより選択的に除
去し、ｎ型エピタキシャル層４４の臨むベースコンタク
ト用の開口７１を形成する。

【００４２】ここで、ベースコンタクト用の開口７１の
パターニングは、図示するように、コレクタ電極取り出
し領域４８側の素子分離領域４５と一部オーバーラップ
（例えば０．３〜０．５μｍ程度）する。このため、こ
の領域のパターニングは、素子分離領域４５の途中（例
えば厚み方向で２００ｎｍ程度の位置）で止まり、ｎ型
エピタキシャル層４４に到達しない。即ち、このベース
コンタクト用の開口７１は、一方の内側縁が層間絶縁膜
５６で規定され、他方の内側縁が素子分離領域４５で規
定されることになる。

【００４３】次に、図３Ｃに示すように、全面にベース
電極となるべき半導体層、即ち例えば厚さ１５０ｎｍ程
度の多結晶シリコン層７２を堆積し、この多結晶シリコ
ン層７２中に高濃度のｐ型不純物をイオン注入する（例
えばＢＦ₂ ⁺ 、３０ＫｅＶ、５×１０¹⁵ｃｍ² のイオン
注入を行う）。続いて、多結晶シリコン層７２上にベー
ス電極のオフセット絶縁膜５７（例えばＴＥＯＳを用い
た減圧ＣＶＤによるＳｉＯ₂ 膜、膜厚３００ｎｍ程度）
を堆積する。

【００４４】次に、図３Ｄに示すように、フォトレジス
ト膜をマスクにドライエッチングによりオフセット絶縁
膜５７及び多結晶シリコン層７２を選択的にエッチング
除去し、エミッタコンタクト用の開口７３を形成する。
開口７３は例えば長さ１０μｍ、幅０．８μｍ程度であ
る。

【００４５】ここで、エミッタコンタクト用の開口７３
のパターニングは、その他方の内側縁をコレクタ電極取
り出し領域４８側の素子分離領域４５の端部に合わせる
ように行い、その開口７３の一方の内側縁側においては
多結晶シリコン層７２の一方がｎ型エピタキシャル層４
４に接触するも、他方の内側縁側において、多結晶シリ
コン層７２がｎ型エピタキシャル層４４に接触しないよ
うに、即ち、多結晶シリコン層７２とｎ型エピタキシャ
ル層４４との接触面積を０にする。つまり、開口７３
は、その一方の内側縁が多結晶シリコン層７２で規定さ
れ、他方の内側縁が素子分離領域４５で規定される。

【００４６】次いで、開口７３を通じてｎ型エピタキシ
ャル層４４にｎ型不純物をイオン注入し（例えば燐を４
００ＫｅＶ、２×１０¹²ｃｍ² 程度イオン注入し）、比
較的高濃度のコレクタ領域４４Ａを形成し、続いて、ｐ
型不純物をイオン注入し（例えばＢＦ₂ ⁺ 、３０Ｋｅ
Ｖ、３×１０¹³ｃｍ² 程度のイオン注入）、ベース領域
を構成するｐ型の真性ベース領域５０及びリンクベース
領域５１を形成する。

【００４７】次に、図４Ｅに示すように、絶縁膜（例え
ばＴＥＯＳを用いた減圧ＣＶＤによるＳｉＯ₂ 膜、膜厚
５００ｎｍ程度）を堆積し、エッチバックしてエミッタ
コンタクト用の開口７３の内側壁にエミッタ電極とベー
ス電極を分離するための例えば幅０．２５μｍ程度の側
壁絶縁膜（いわゆるサイドウォール）５８を形成する。

【００４８】次に、図４Ｆに示すように、層間絶縁膜５
７と共に多結晶シリコン層７２を選択エッチングにより
パターニングし、多結晶シリコン層７２によるベース電
極５４を形成する。

【００４９】次に、図５Ｇに示すように、エミッタ電極
となる半導体層、例えば厚さ１５０ｎｍ程度の多結晶シ
リコン層７５を堆積し、この多結晶シリコン層７５中に
高濃度のｎ型不純物をイオン注入する（例えばＡｓ⁺ 、
７０ＫｅＶ、１×１０¹⁶ｃｍ ² のイオン注入を行う）。
そして、多結晶シリコン層７５に対して選択エッチング
によりパターニングして多結晶シリコン層７５によるエ
ミッタ電極５５を形成する。

【００５０】次に、図５Ｈに示すように、例えばＴＥＯ
Ｓを用いた減圧ＣＶＤによる厚さ１５０ｎｍ程度のＳｉ
Ｏ₂ 膜の層間絶縁膜、即ちキャッピング絶縁膜６０、及
び例えばＴＥＯＳを用いた厚さ６００ｎｍ程度のＢＰＳ
Ｇ膜の平坦化層間絶縁膜６１を堆積し、その後、例えば
Ｎ₂ 雰囲気中、９００℃、１０分程度の高温熱処理のフ
ローを行い層間絶縁膜６１の平坦化を行う。同時に、こ
の高温熱処理でベース電極５４及びエミッタ電極５５か
らの夫々不純物拡散（例えばＢ⁺ ，Ａｓ⁺ ）を行い、リ
ンクベース領域５１に接続する高濃度のｐ型外部ベース
領域５２を形成すると共に、真性ベース領域５０内にｎ
型エミッタ領域４７を形成する。真性ベース領域５０、
リンクベース領域５１及び外部ベース領域５２によって
ベース領域４６が構成される。

【００５１】次に、平坦化層間絶縁膜６１、キャッピン
グ絶縁膜６０及び層間絶縁膜５６のベース電極５４、エ
ミッタ電極５５及びコレクタ電極取り出し領域４８に対
応する部分に、コンタクトホールを形成し、夫々のコン
タクトホール内に例えば埋め込みタングステン層６２を
形成し、各タングステン層６２上に之等と接続するＡｌ
Ｃｕによるベース電極配線６３、エミッタ電極配線６４
及びコレクタ電極配線６５を形成し、図６に示す目的の
ｎｐｎ自己整合型のバイポーラトランジスタ４１を得
る。

【００５２】上述のバイポーラトランジスタ４１によれ
ば、外部ベース領域５２がベース領域４６の片側のみに
形成され、外部ベース領域５２とコレクタ領域であるｎ
型エピタキシャル層４４とコレクタ領域であるｎ型エピ
タキシャル層４４の接触面積が、図１５の従来のバイポ
ーラトランジスタ１に比べて約半分になる。従って接合
面積に比例するベース・コレクタ接合容量（Ｃｊｃ）も
約半分になる。

【００５３】更に、外部ベース領域５２はコレクタ電極
取り出し領域４８側とは反対側のみに形成されることに
より、ｎ⁺ 埋め込み層４３の横方向の長さＬが従来例に
比べ縮小分ｌだけ短くなる。

【００５４】従って、素子分離領域４５Ａの幅の縮小分
ｌ、ｎ⁺ 埋め込み層４３の横方向の長さをＬとすると、
ｎ⁺ 埋め込み層４３の抵抗は、（Ｌ−ｌ）／Ｌ倍になり
コレクタ抵抗（γｃ）を低減することができる。

【００５５】これによって、バイポーラトランジスタの
最も重要なデバイスパラメータである遮断周波数
（ｆ_t ）及び最大発振周波数（ｆ_max ）の改善が得られ
る。

【００５６】ここで、遮断周波数（ｆ_t ）及び最大発振
周波数（ｆ_max ）は、夫々数１及び数２によって表わさ
れる。尚、ｆ_t ，ｆ_max は、値が大きい程、特性が良
い。

【００５７】

【数１】 ｆ_t ＝〔２π（τｅ＋τｂ＋τｘ＋τｅ）〕^-1 ＝〔２π（τｅ＋τｂ＋τｘ＋γｃ×Ｃｊｃ）〕^-1

【００５８】

【数２】 ｆ_max ＝〔ｆ_t ／（８π×ｒｂｂ′×Ｃｊｃ）〕^1/2

【００５９】 但し、τｅ：エミッタ・ベース接合の充放電時定数 τｂ：ベース時定数 τｘ：コレクタ空乏層走行時間 τｃ：ベース・コレクタ空乏層走行時間 γｃ：コレクタ抵抗 Ｃｊｃ：ベースコレクタ接合容量 γｂｂ′：ベース抵抗

【００６０】数１、数２より、コレクタ抵抗（γｃ）及
びベース・コレクタ接合容量（Ｃｊｃ）の低減によっ
て、遮断周波数（ｆ_t ）及び最大発振周波数（ｆ_max ）
が改善される。

【００６１】図７は、本発明に係るバイポーラトランジ
スタの他の例を示す。同図において、図１と対応する部
分には同一符号を付して示す。

【００６２】本例に係るバイポーラトランジスタ８１
は、第１導電型例えばｐ型のシリコン半導体基板４２上
に第２導電型、即ちｎ型の高濃度の埋め込み層４３を介
してコレクタ領域となる第２導電型、即ちｎ型のエピタ
キシャル層４４が形成され、選択酸化（いわゆるＬＯＣ
ＯＳ）による素子分離領域４５により区分された素子形
成領域に、第１導電型即ちｐ型のベース領域４６及び第
２導電型即ちｎ型のエミッタ領域４７が形成され、さら
にｎ型埋め込み層４３に接続する高濃度のｎ型コレクタ
電極取り出し領域４８が形成されてなる。

【００６３】この例では、前述のバイポーラトランジス
タ４１とは異なり、ベース領域４６及びエミッタ領域４
７が形成されているいわゆる活性領域とコレクタ電極取
り出し領域４８との間に素子分離領域４５は形成されな
い。

【００６４】ｐ型のベース領域４６は、真性ベース領域
５０、リンクベース領域５１及び之に接触する外部ベー
ス領域５２とから構成される。外部ベース領域５２は、
ベース電極５４であるｐ型不純物がドープされた多結晶
シリコン層からの不純物拡散で形成される。ｎ型のエミ
ッタ領域４７は、エミッタ電極５５であるｎ型不純物が
ドープされた多結晶シリコン層からの不純物拡散で形成
される。

【００６５】本例では、外部ベース領域５２をベース領
域４６の片側のみに、即ち、ベース領域４６のコレクタ
電極即ち表面のコレクタ電極取り出し領域４８側とは反
対側にのみ形成する。

【００６６】特に、層間絶縁膜５６及びその上のベース
電極５４となる多結晶シリコン層に対して、後述するベ
ースコンタクト用の開口を形成する際に、一方の内側縁
が層間絶縁膜５６で規定され、他方の内側縁がベース電
極４５となる多結晶シリコン層で規定されるような開口
を形成し、他方の側のみにベース電極４５がｎ型エピタ
キシャル層と接触し、一方の側ではベース電極４５がｎ
型エピタキシャル層４４に接触しないようにして、之よ
りベース電極４５からの不純物拡散で外部ベース領域５
２を片側のみに形成する。

【００６７】ベース電極５４上には、エミッタ電極５５
との層間絶縁をとるためのオフセット絶縁膜５７が形成
されると共に、エミッタコンタクト用の開口の内側に側
壁絶縁膜（いわゆるサイドウォール）５８が形成され、
この側壁絶縁膜５８によって、エミッタ領域４７は小さ
い面積に形成される。６１は例えばＢＰＳＧ等による平
坦化層間絶縁膜を示す。

【００６８】平坦化層間絶縁膜６１及びオフセット絶縁
膜５７に形成した各コンタクトホール内に、夫々ベース
電極５４、エミッタ電極５５及びコレクタ電極取り出し
領域４８と接続する例えば埋め込みタングステン層６２
が形成され、各埋め込みタングステン層６２上に之等と
接続する例えばＡｌＣｕによるベース電極配線６３、エ
ミッタ電極配線６４及びコレクタ電極配線６５が形成さ
れる。

【００６９】図８〜図１２は、図７のバイポーラトラン
ジスタ８１の製造方法の実施例を示す。先ず、図８Ａに
示すように、ｐ型シリコン半導体基板４２上に例えばＳ
ｂの固相拡散により高濃度のｎ型埋め込み層４３を形成
し、コレクタ領域となるｎ型のエピタキシャル層（例え
ば比抵抗ρｓが１．０Ω・ｃｍ）４４を例えば１．０μ
ｍの厚さに成長する。その後、選択酸化（ＬＯＣＯＳ）
による例えば厚さ４００ｎｍの素子分離領域４５を形成
する。

【００７０】ここで、素子分離領域４５のパターニング
は、ベース領域及びエミッタ領域が形成される所謂活性
処理とコレクタ電極取り出し領域間に素子分離領域４５
が形成されないようにする。

【００７１】次に、図８Ｂに示すように、素子分離領域
４５で区分された素子形成領域Ｃの一部に、高濃度のｎ
型不純物のイオン注入（例えば燐を７０ＫｅＶ、４００
ＫｅＶで３×１０¹⁵ｃｍ² 、７×１０¹⁵ｃｍ² 程度のイ
オン注入）により、コレクタ電極取り出し領域４８を形
成する。その後、層間絶縁膜（例えばＴＥＯＳを用いた
減圧ＣＶＤによるＳｉＯ₂ 膜、膜厚１５０ｎｍ）５６を
堆積し、例えばドライエッチングによりｎ型エピタキシ
ャル層４４が臨むベースコンタクト用の開口７１を形成
する。

【００７２】ここで、ベースコンタクト用の開口７１の
パターニングは、図１５の従来例に比べて外部ベース領
域の片側分の幅（例えば０．４μｍ程度）だけ小さくな
る。

【００７３】次に、図９Ｃに示すように、全面にベース
電極となるべき半導体層、即ち例えば厚さ１５０ｎｍ程
度の多結晶シリコン層７２を堆積し、この多結晶シリコ
ン層７２中に高濃度のｐ型不純物７６をイオン注入する
（例えばＢＦ₂ ⁺ 、３０ＫｅＶ、５×１０¹⁵ｃｍ² のイ
オン注入を行う）。

【００７４】次に、図９Ｄに示すように、多結晶シリコ
ン層７２をドライエッチングによりパターニングし、ベ
ース電極５４を形成する。

【００７５】次に、図１０Ｅに示すように、ベース電極
５４のオフセット層間絶縁膜５７（例えばＴＥＯＳを用
いた減圧ＣＶＤによるＳｉＯ₂ 膜、膜厚３００ｎｍ程
度）を堆積する。続いて、このオフセット層間絶縁膜５
７上に例えば長さ１０μｍ、幅０．８μｍの開口７７を
有するフォトレジスト層７８を形成する。このフォトレ
ジスト層７８の開口７７においては、その一方の内端縁
がベースコンタクト用の開口７１内に在って、他方の内
端縁がベースコンタクト用の開口７１の内端縁よりコレ
クタ電極取り出し領域４８側に、即ちオフセット層間絶
縁膜５７上に存するように形成する。

【００７６】次に、図１０Ｆに示すように、フォトレジ
スト層７８をマスクにオフセット層間絶縁膜５７及びベ
ース電極５４をドライエッチングにより選択的に除去
し、エミッタコンタクト用の開口７３を形成する。

【００７７】ここで、エミッタコンタクト用の開口７３
は、一方の内側縁が層間絶縁膜５６で規定され、他方の
内側縁がベース電極５４によって規定される。続いて、
この開口７３を通してｐ型不純物をイオン注入し（例え
ばＢＦ₂ ⁺ 、５０ＫｅＶ、５×１０¹³ｃｍ² 程度のイオ
ン注入）、ベース領域を構成するｐ型の真性ベース領域
５０及びリンクベース領域５１を形成する。

【００７８】次に、図１１Ｇに示すように、絶縁膜（例
えばＴＥＯＳを用いた減圧ＣＶＤによるＳｉＯ₂ 膜、膜
厚５００ｎｍ程度）を堆積し、エッチバックしてエミッ
タコンタクト用の開口７３の内側壁にエミッタ電極とベ
ース電極を分離するための側壁絶縁膜（いわゆるサイド
ウォール）５８を形成する。

【００７９】次に、図１１Ｈに示すように、エミッタ電
極となる半導体層、例えば厚さ１５０ｎｍ程度の多結晶
シリコン層７５を堆積し、この多結晶シリコン層７５中
に高濃度のｎ型不純物をイオン注入する（例えばＡ
ｓ⁺ 、２５ＫｅＶ、１×１０¹⁶ｃｍ² のイオン注入を行
う）。そして、多結晶シリコン層７５に対して選択エッ
チングによりパターニングして多結晶シリコン層７５に
よるエミッタ電極５５を形成する。

【００８０】次に、図１２Ｉに示すように、例えばＴＥ
ＯＳを用いた減圧ＣＶＤによる厚さ１００ｎｍ程度の絶
縁膜及び厚さ５００ｎｍ程度のＢＰＳＧ膜の平坦化層間
絶縁膜６１を堆積し、その後、例えばＮ₂ 雰囲気中、９
００℃、１０分程度の高温熱処理のフローを行い、層間
絶縁膜６１の平坦化を行う。同時に、この高温熱処理で
ベース電極５４及びエミッタ電極５５からの夫々の不純
物拡散で、リンクベース領域５１に接続する高濃度のｐ
型外部ベース領域５２を形成すると共に、真性ベース領
域５０内にｎ型エミッタ領域４７を形成する。真性ベー
ス領域５０、リンクベース領域５１及び外部ベース領域
５２によってベース領域４６が構成される。

【００８１】次に、平坦化層間絶縁膜６１及び層間絶縁
膜５６のベース電極５４、エミッタ電極５５及びコレク
タ電極取り出し領域４８に対応する部分に、コンタクト
ホールを形成し、夫々のコンタクトホール内に例えば埋
め込みタングステン層６２を形成し、各タングステン層
６２上に之等と接続する例えばＡｌＣｕによるベース電
極配線６３、エミッタ電極配線６４及びコレクタ電極配
線６５を形成し、図１２Ｊに示す目的のｎｐｎ自己整合
型のバイポーラトランジスタ８１を得る。

【００８２】上述のバイポーラトランジスタ８１によれ
ば、外部ベース領域５２がベース領域４６の片側のみに
形成され、従来例の図１５に比較して外部ベース領域５
２とコレクタ領域（即ちｎ型エピタキシャル層）４４の
接触面積が半分になるので、接合面積に比例するベース
・コレクタ接合容量（Ｃｊｃ）が約１／２になる。

【００８３】また、従来例に比較してベース領域４６及
びエミッタ領域４７を有するいわゆる活性領域とコレク
タ電極取り出し領域４８との間にＬＯＣＯＳによる素子
分離領域が形成されないので、コレクタ電極即ち表面の
コレクタ電極取り出し領域４８は上記活性領域側に近づ
き、ｎ⁺ 埋め込み層４３の長さが短くなり（例えば０．
５〜１．０μｍ程度短くなり）、コレクタ抵抗（γｃ）
を低減することができる。

【００８４】さらに、上記活性領域とコレクタ電極取り
出し領域４８との間に素子分離領域４５を形成しないた
め、コレクタ電極取り出し領域４８は活性領域側に近づ
くのでトランジスタ面積が縮小（例えばエミッタ長１０
μｍで５〜１０μｍ² 減少）する。これによっても、コ
レクタ・基板間容量Ｃｊｓも減少する。

【００８５】従って、之等の効果によって、バイポーラ
トランジスタの最も重要なデバイスパラメータである遮
断周波数（ｆ_t ）及び最大発振周波数（ｆ_max ）を改善
することができる。

【００８６】図１３は、本発明に係るバイポーラトラン
ジスタの他の例を示す。同図は要部、即ちベース領域及
びエミッタ領域の構成部分のみを示す。本例のバイポー
ラトランジスタ９１は、コレクタ領域となるｎ型エピタ
キシャル層９２にｐ型の真性ベース領域９３及び外部ベ
ース領域９４からなるベース領域９５が形成され、真性
ベース領域９３内に例えば多結晶シリコン層からなるエ
ミッタ電極９７からの不純物拡散によるｎ型エミッタ領
域９６が形成されて成る。９８は外部ベース領域９４に
接続されて、例えば金属よりなるベース電極配線、１０
０はエミッタ電極９７に接続された金属のエミッタ電極
配線、９９は層間絶縁膜を示す。

【００８７】本例では、特に、外部ベース領域９４を基
板深さ方向に濃度分布が緩やかになるように形成する。
図示の例では表面から順次Ｐ⁺ 領域９４ａ、Ｐ^- 領域９
４ｂ及びＰ^--領域９４ｃを形成するようにしている。

【００８８】このバイポーラトランジスタ９１は、例え
ば次のようにして製造される。ｎ型エピタキシャル層９
２の表面に選択的にｐ型不純物をイオン注入して真性ベ
ース領域９３を形成した後、外部ベース領域となる領域
を開口したレジストマスクを形成する。

【００８９】次いで、レジストマスクの開口を通じて外
部ベース領域９４にｐ型不純物を基板の深さ位置から濃
度の薄い順番にイオン注入し、熱処理してＰ^--領域９４
ｃ、Ｐ^- 領域９４ｂ及びＰ⁺ 領域９４ａで示す濃度分布
傾斜が緩やかな拡散層を得る。

【００９０】エミッタ領域９６は、ｎ型不純物をドーピ
ングした多結晶シリコン層によるエミッタ電極９７から
の不純物の熱拡散で形成する。そして、層間絶縁膜９９
を堆積し、コンタクトホールを開口し、金属配線を形成
するプロセスを経てバイポーラトランジスタ９１の完成
に至る。

【００９１】このバイポーラトランジスタ９１によれ
ば、外部ベース領域９４の濃度が基板深さ方向に緩やか
になっていることによって、外部ベース領域９４とコレ
クタ領域９２間の空乏層容量が低減する。

【００９２】また、真性ベース領域９３と外部ベース領
域９４間の接触面積が増えるためベース抵抗を低減する
ことができる。この結果、バイポーラトランジスタの動
作スピードを向上させることができる。また、遮断周波
数（ｆ_t ）及び最大発振周波数（ｆ_max ）を改善するこ
とができる。

【００９３】この外部ベース領域の濃度を基板深さ方向
に緩やかにして外部ベース領域とコレクタ領域間の接合
容量を低減する構成は、前述の図１及び図７に示す自己
整合型のバイポーラトランジスタ４１及び８１にも適用
できる。

【００９４】その例を図１４に示す。図１４の実施例で
は、外部ベース領域に対応する領域において、先にイオ
ン注入によって深い位置にＰ^- 領域１０２を形成して置
き、その後、不純物ドープされた多結晶シリコン層によ
るベース電極５４からの不純物拡散でＰ⁺ 領域１０２を
形成して、これらＰ^- 領域１０１及びＰ⁺ 領域１０２に
よって外部ベース領域５２を形成するようになす。他の
構成は図１又は図７と同様であるので、対応する部分に
は同一符号を付して重複説明を省略する。

【００９５】このような自己整合型のバイポーラトラン
ジスタにおいては、前述の効果に加えて、更に外部ベー
ス領域５２とコレクタ領域４４間の接合容量、いわゆる
空乏層容量が低減する。

【００９６】尚、上例では、ｎｐｎバイポーラトランジ
スタについて説明したが、ｐｎｐバイポーラトランジス
タにおいても適用できること勿論である。

【００９７】

【発明の効果】本発明に係るバイポーラトランジスタに
よれば、ベース領域の片側のみに外部ベース領域を形成
するので、ベース・コレクタ間接合容量を低減すること
ができる。

【００９８】また、ベース領域のコレクタ電極側とは反
対側にのみ外部ベース領域を形成するときは、ベース・
コレクタ間接合容量の低減に加えてコレクタ埋め込み層
の長さも短縮され、コレクタ抵抗の低減も可能となる。

【００９９】また、外部ベース領域の基板深さ方向の不
純物濃度分布を緩やかにするときは、外部ベース及びコ
レクタ領域間の空乏層容量を低減することができる。

【０１００】この結果、本発明のバイポーラトランジス
タでは、遮断周波数及び最大発振周波数を改善すること
ができる。またバイポーラトランジスタの動作スピード
を向上することができる。

【０１０１】本発明に係るバイポーラトランジスタの製
造方法によれば、ベース領域の片側にのみ外部ベース領
域が形成されるので、遮断周波数及び最大発振周波数が
改善されたバイポーラトランジスタを容易に製造するこ
とができる。

【図面の簡単な説明】

【図１】本発明に係るバイポーラトランジスタの第１実
施例を示す構成図である。

【図２】Ａ 本発明の第１実施例に係るバイポーラトラ
ンジスタの製造工程図である。 Ｂ 本発明の第１実施例に係るバイポーラトランジスタ
の製造工程図である。

【図３】Ｃ 本発明の第１実施例に係るバイポーラトラ
ンジスタの製造工程図である。 Ｄ 本発明の第１実施例に係るバイポーラトランジスタ
の製造工程図である。

【図４】Ｅ 本発明の第１実施例に係るバイポーラトラ
ンジスタの製造工程図である。 Ｆ 本発明の第１実施例に係るバイポーラトランジスタ
の製造工程図である。

【図５】Ｇ 本発明の第１実施例に係るバイポーラトラ
ンジスタの製造工程図である。 Ｈ 本発明の第１実施例に係るバイポーラトランジスタ
の製造工程図である。

【図６】Ｉ 本発明の第１実施例に係るバイポーラトラ
ンジスタの製造工程図である。 Ｊ 本発明の第１実施例に係るバイポーラトランジスタ
の製造工程図である。

【図７】本発明に係るバイポーラトランジスタの第２実
施例を示す構成図である。

【図８】Ａ 本発明の第２実施例に係るバイポーラトラ
ンジスタの製造工程図である。 Ｂ 本発明の第２実施例に係るバイポーラトランジスタ
の製造工程図である。

【図９】Ｃ 本発明の第２実施例に係るバイポーラトラ
ンジスタの製造工程図である。 Ｄ 本発明の第２実施例に係るバイポーラトランジスタ
の製造工程図である。

【図１０】Ｅ 本発明の第２実施例に係るバイポーラト
ランジスタの製造工程図である。 Ｆ 本発明の第２実施例に係るバイポーラトランジスタ
の製造工程図である。

【図１１】Ｇ 本発明の第２実施例に係るバイポーラト
ランジスタの製造工程図である。 Ｈ 本発明の第２実施例に係るバイポーラトランジスタ
の製造工程図である。

【図１２】Ｉ 本発明の第２実施例に係るバイポーラト
ランジスタの製造工程図である。 Ｊ 本発明の第２実施例に係るバイポーラトランジスタ
の製造工程図である。

【図１３】本発明に係るバイポーラトランジスタの第３
実施例の要部の構成図である。

【図１４】本発明に係るバイポーラトランジスタの第４
実施例の要部の構成図である。

【図１５】従来例に係るバイポーラトランジスタの構成
図である。

【図１６】Ａ 従来例に係るバイポーラトランジスタの
製造工程図である。 Ｂ 従来例に係るバイポーラトランジスタの製造工程図
である。

【図１７】Ｃ 従来例に係るバイポーラトランジスタの
製造工程図である。 Ｄ 従来例に係るバイポーラトランジスタの製造工程図
である。

【図１８】Ｅ 従来例に係るバイポーラトランジスタの
製造工程図である。 Ｆ 従来例に係るバイポーラトランジスタの製造工程図
である。

【図１９】Ｇ 従来例に係るバイポーラトランジスタの
製造工程図である。 Ｈ 従来例に係るバイポーラトランジスタの製造工程図
である。

【図２０】Ｉ 従来例に係るバイポーラトランジスタの
製造工程図である。 Ｊ 従来例に係るバイポーラトランジスタの製造工程図
である。

【符号の説明】

４１，４２ ｐ型半導体基板、４３ ｎ⁺ 埋め込み層、
４４ コレクタ領域、４５ 素子分離領域（ＬＯＣＯ
Ｓ）、４６ ベース領域、４７ エミッタ領域、５０
真性ベース領域、５１ リンクベース領域、５２ 外部
ベース領域、５４ベース電極、５５ エミッタ電極、５
７ 層間絶縁膜

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ベース電極及びエミッタ電極からの不純
   物拡散で外部ベース領域及びエミッタ領域が自己整合的
   に形成されてなるバイポーラトランジスタにおいて、 ベース領域の片側のみに前記ベース電極に接続された前
   記外部ベース領域が形成されて成ることを特徴とするバ
   イポーラトランジスタ。
2. 【請求項２】 前記ベース領域のコレクタ電極側とは反
   対側にのみ前記ベース電極に接続された前記外部ベース
   領域が形成されて成ることを特徴とする請求項１に記載
   のバイポーラトランジスタ。
3. 【請求項３】 外部ベース領域の基板深さ方向の不純物
   濃度分布が緩やかであることを特徴とするバイポーラト
   ランジスタ。
4. 【請求項４】 半導体基板の表面に形成した絶縁層にベ
   ースコンタクト用の第１の開口を形成する工程と、 前記第１の開口を含んでベース電極及び層間絶縁膜を順
   次形成する工程と、 前記ベース電極及び前記層間絶縁膜に対して、一方の内
   側縁が前記絶縁層で規定され、他方の内側縁が前記ベー
   ス電極で規定されるエミッタコンタクト用の第２の開口
   を形成する工程と、 真性ベース領域、エミッタ電極からの不純物拡散による
   エミッタ領域及び前記ベース電極からの不純物拡散によ
   る外部ベース領域を形成する工程とを有することを特徴
   とするバイポーラトランジスタの製造方法。
5. 【請求項５】 前記絶縁層が素子分離層で形成され、一
   方の側の素子分離層に重なるように前記第１の開口を形
   成することを特徴とする請求項３に記載のバイポーラト
   ランジスタの製造方法。