JPH1042163A - 歪補正回路 - Google Patents
歪補正回路Info
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- JPH1042163A JPH1042163A JP8197749A JP19774996A JPH1042163A JP H1042163 A JPH1042163 A JP H1042163A JP 8197749 A JP8197749 A JP 8197749A JP 19774996 A JP19774996 A JP 19774996A JP H1042163 A JPH1042163 A JP H1042163A
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- signal
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- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/16—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by deflecting electron beam in cathode-ray tube, e.g. scanning corrections
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- H04N3/23—Distortion correction, e.g. for pincushion distortion correction, S-correction
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- H04N3/233—Distortion correction, e.g. for pincushion distortion correction, S-correction using active elements
- H04N3/2335—Distortion correction, e.g. for pincushion distortion correction, S-correction using active elements with calculating means
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- Signal Processing (AREA)
- Details Of Television Scanning (AREA)
- Video Image Reproduction Devices For Color Tv Systems (AREA)
- Processing Of Color Television Signals (AREA)
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】
【課題】 複雑な部品定数の設計を要することなく、歪
補正することが可能な歪補正回路を提供すること。 【解決手段】 Ａ／Ｄ変換された輝度信号１０３と色差
信号１０９をラインメモリ回路１２８にメモリし、メモ
リした信号を読み出す際には、読み出しクロック１２４
を用いて、その読み出し速度を水平周期と垂直周期でパ
ラボラ状に変調し、変調されたディジタル信号をＤ／Ａ
変換してアナログの輝度信号と色差信号に戻し、インナ
ーピンクッション歪或いはインナーバレル歪を補正す
る。ディジタル処理によって映像信号自身に変調をかけ
ることで歪補正するので、従来のようなアナログ補正に
より発生する回路ドリフトがなく、しかも繁雑なアナロ
グ回路設計の必要がない。
補正することが可能な歪補正回路を提供すること。 【解決手段】 Ａ／Ｄ変換された輝度信号１０３と色差
信号１０９をラインメモリ回路１２８にメモリし、メモ
リした信号を読み出す際には、読み出しクロック１２４
を用いて、その読み出し速度を水平周期と垂直周期でパ
ラボラ状に変調し、変調されたディジタル信号をＤ／Ａ
変換してアナログの輝度信号と色差信号に戻し、インナ
ーピンクッション歪或いはインナーバレル歪を補正す
る。ディジタル処理によって映像信号自身に変調をかけ
ることで歪補正するので、従来のようなアナログ補正に
より発生する回路ドリフトがなく、しかも繁雑なアナロ
グ回路設計の必要がない。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビジョン受像
機などに搭載されて画面歪を補正する歪補正回路に関す
る。
機などに搭載されて画面歪を補正する歪補正回路に関す
る。
【０００２】
【従来の技術】従来、カラー受像管の偏向では、蛍光面
の曲率半径は偏向中心から蛍光面までの管軸上の距離に
比べて大きいので（蛍光面はほぼ平坦）、蛍光面上のラ
スタは糸巻き状に歪む。この糸巻き歪は、ピンクッショ
ン歪とも呼ばれている。このピンクッション歪に対し
て、画面全体に均一にピンクッション歪補正をかけても
画面周辺部と中央部の歪みが異なり、画面周辺部に対し
て中央部にピンクッション歪が発生（以下、インナーピ
ンクッション歪という）する。
の曲率半径は偏向中心から蛍光面までの管軸上の距離に
比べて大きいので（蛍光面はほぼ平坦）、蛍光面上のラ
スタは糸巻き状に歪む。この糸巻き歪は、ピンクッショ
ン歪とも呼ばれている。このピンクッション歪に対し
て、画面全体に均一にピンクッション歪補正をかけても
画面周辺部と中央部の歪みが異なり、画面周辺部に対し
て中央部にピンクッション歪が発生（以下、インナーピ
ンクッション歪という）する。
【０００３】図７は、ダイオードモジュレータ回路と呼
ばれる電圧変調型の歪補正回路を示している。ここで
は、ネガティブ方式のダイオードモジュレータ回路につ
い説明する。
ばれる電圧変調型の歪補正回路を示している。ここで
は、ネガティブ方式のダイオードモジュレータ回路につ
い説明する。
【０００４】図７において、入力端子１には水平周期の
パルスが供給され、水平出力トランジスタＱ1 のベース
に入力される。水平出力トランジスタＱ1 のコレクタ・
エミッタ間に並列にダンパダイオードＤ1 がカソードが
コレクタ側にくるように接続され、さらに並列に共振コ
ンデンサＣ2 が接続され、さらに並列に水平偏向コイル
ＬY と、リニアリティコイルＬ1 及びダンピング抵抗Ｒ
1 の並列回路と、Ｓ字補正コンデンサＣ4 ，Ｃ5 との直
列回路が接続されている。
パルスが供給され、水平出力トランジスタＱ1 のベース
に入力される。水平出力トランジスタＱ1 のコレクタ・
エミッタ間に並列にダンパダイオードＤ1 がカソードが
コレクタ側にくるように接続され、さらに並列に共振コ
ンデンサＣ2 が接続され、さらに並列に水平偏向コイル
ＬY と、リニアリティコイルＬ1 及びダンピング抵抗Ｒ
1 の並列回路と、Ｓ字補正コンデンサＣ4 ，Ｃ5 との直
列回路が接続されている。
【０００５】また、水平出力トランジスタＱ1 のコレク
タは、フライバックトランスＦＢＴの一次巻線Ｔ1 を介
して電源端子２に接続され、電源電圧ＶB が供給される
ようになっている。さらに、水平出力トランジスタＱ1
のコレクタと基準電位点との間には共振コンデンサＣ1
が接続されている。
タは、フライバックトランスＦＢＴの一次巻線Ｔ1 を介
して電源端子２に接続され、電源電圧ＶB が供給される
ようになっている。さらに、水平出力トランジスタＱ1
のコレクタと基準電位点との間には共振コンデンサＣ1
が接続されている。
【０００６】そして、水平出力トランジスタＱ1 のエミ
ッタは変調用のダイオードＤ2 と共振コンデンサＣ3 か
ら成る並列回路を介して基準電位点に接続されると共
に、変調用コイルＬ3 及び変調用コンデンサＣ6 を介し
て基準電位点に接続されている。また、前記Ｓ字補正コ
ンデンサＣ4 と前記Ｓ字補正コンデンサＣ5 の接続点Ａ
は、コイルＬ2 を介して基準電位点に接続されている。
ッタは変調用のダイオードＤ2 と共振コンデンサＣ3 か
ら成る並列回路を介して基準電位点に接続されると共
に、変調用コイルＬ3 及び変調用コンデンサＣ6 を介し
て基準電位点に接続されている。また、前記Ｓ字補正コ
ンデンサＣ4 と前記Ｓ字補正コンデンサＣ5 の接続点Ａ
は、コイルＬ2 を介して基準電位点に接続されている。
【０００７】変調用コイルＬ3 及び変調用コンデンサＣ
6 の接続点Ｂは、抵抗Ｒ2 及びトランジスタＱ2 のコレ
クタ・エミッタ路を介して基準電位点に接続されてい
る。トランジスタＱ2 のベースに接続した端子３には、
垂直周期のパラボラ波電圧を発生する図示しないバラボ
ラ波発生回路が接続されている。
6 の接続点Ｂは、抵抗Ｒ2 及びトランジスタＱ2 のコレ
クタ・エミッタ路を介して基準電位点に接続されてい
る。トランジスタＱ2 のベースに接続した端子３には、
垂直周期のパラボラ波電圧を発生する図示しないバラボ
ラ波発生回路が接続されている。
【０００８】上記の回路は、水平出力トランジスタＱ1
にダンパダイオードＤ1 及び共振コンデンサＣ2 を並列
に接続した水平出力回路であり、さらに歪補正するため
の歪補正回路をＳ字補正コンデンサＣ4 ，Ｃ5 の周辺部
分に接続した構成となっている。Ｓ字補正コンデンサは
Ｃ4 ，Ｃ5 に分割されており、その接続点Ａと基準電位
点間にコイルＬ2 が挿入されており、Ｓ字補正コンデン
サＣ5 の一端（Ｑ1 のエミッタ）と基準電位点間に歪補
正回路としてのコイルＬ3 ，コンデンサＣ6 の直列回
路、及び共振コンデンサＣ3 が並列に接続して、歪補正
を行っている。また、ダイオードＤ2 は、トランジスタ
Ｑ1 のエミッタに負電圧が発生するため、水平出力トラ
ンジスタＱ1 の動作を保証すると共にこの電位を保証す
るために設けてある。
にダンパダイオードＤ1 及び共振コンデンサＣ2 を並列
に接続した水平出力回路であり、さらに歪補正するため
の歪補正回路をＳ字補正コンデンサＣ4 ，Ｃ5 の周辺部
分に接続した構成となっている。Ｓ字補正コンデンサは
Ｃ4 ，Ｃ5 に分割されており、その接続点Ａと基準電位
点間にコイルＬ2 が挿入されており、Ｓ字補正コンデン
サＣ5 の一端（Ｑ1 のエミッタ）と基準電位点間に歪補
正回路としてのコイルＬ3 ，コンデンサＣ6 の直列回
路、及び共振コンデンサＣ3 が並列に接続して、歪補正
を行っている。また、ダイオードＤ2 は、トランジスタ
Ｑ1 のエミッタに負電圧が発生するため、水平出力トラ
ンジスタＱ1 の動作を保証すると共にこの電位を保証す
るために設けてある。
【０００９】水平走査期間において、水平出力トランジ
スタＱ1 またはダンパダイオードＤ1 を介して水平偏向
電流が流れる。Ｓ字補正コンデンサＣ5 よりコイルＬ2
を介して電流Ｉ1 が流れ、Ｓ字補正コンデンサＣ4 とＣ
5 に蓄積された電荷が水平偏向電流Ｉy としてコイルＬ
1 を介して水平偏向コイルＬy に流れる。水平偏向コイ
ル側のＳ字補正コンデンサＣ4 には水平偏向電流Ｉy の
みが流れ、Ｓ字補正コンデンサＣ5 にはＩ1 とＩy の両
方の電流が流れる。トランジスタＱ2 のベースに接続し
た端子３にはパラボラ波発生回路から垂直周期のパラボ
ラ波電圧が供給され、コンデンサＣ6 の端子電圧Ｖm を
パラボラ状に変調する。コンデンサＣ6に発生する電圧
Ｖm を垂直周期でパラボラ状に変調すると水平偏向電流
Ｉy の電源となるＳ字補正コンデンサ電圧（Ｖc5＋Ｖc
4）は、Ｖc5＋Ｖc4＝ＶB＋Ｖm のように変調される。こ
のとき、Ｓ字補正コンデンサの容量についは、Ｃ5 ＜＜
Ｃ4 の条件に設定してあるため、Ｖc4は無視できるた
め、Ｖm を変調することによりＶc5が垂直周期でパラボ
ラ状に変調される。これにより、Ｓ字補正コンデンサＣ
5 の両端には図８に示すような垂直周期でパラボラ状に
変調された水平周期の電圧Ｖc5が発生する。
スタＱ1 またはダンパダイオードＤ1 を介して水平偏向
電流が流れる。Ｓ字補正コンデンサＣ5 よりコイルＬ2
を介して電流Ｉ1 が流れ、Ｓ字補正コンデンサＣ4 とＣ
5 に蓄積された電荷が水平偏向電流Ｉy としてコイルＬ
1 を介して水平偏向コイルＬy に流れる。水平偏向コイ
ル側のＳ字補正コンデンサＣ4 には水平偏向電流Ｉy の
みが流れ、Ｓ字補正コンデンサＣ5 にはＩ1 とＩy の両
方の電流が流れる。トランジスタＱ2 のベースに接続し
た端子３にはパラボラ波発生回路から垂直周期のパラボ
ラ波電圧が供給され、コンデンサＣ6 の端子電圧Ｖm を
パラボラ状に変調する。コンデンサＣ6に発生する電圧
Ｖm を垂直周期でパラボラ状に変調すると水平偏向電流
Ｉy の電源となるＳ字補正コンデンサ電圧（Ｖc5＋Ｖc
4）は、Ｖc5＋Ｖc4＝ＶB＋Ｖm のように変調される。こ
のとき、Ｓ字補正コンデンサの容量についは、Ｃ5 ＜＜
Ｃ4 の条件に設定してあるため、Ｖc4は無視できるた
め、Ｖm を変調することによりＶc5が垂直周期でパラボ
ラ状に変調される。これにより、Ｓ字補正コンデンサＣ
5 の両端には図８に示すような垂直周期でパラボラ状に
変調された水平周期の電圧Ｖc5が発生する。
【００１０】この垂直周期でパラボラ状に変調された電
圧波形により、画面上下部と画面中央部で水平リニアリ
ティが異なり、画面中央部で中縮みするインナーピンク
ッション歪について、画面上では図９(a) のように点線
から実線のように均一なピンクッション歪に補正され
る。そして、さらに偏向ヨークによる磁界分布調整を行
って図９(b) のように歪補正される。
圧波形により、画面上下部と画面中央部で水平リニアリ
ティが異なり、画面中央部で中縮みするインナーピンク
ッション歪について、画面上では図９(a) のように点線
から実線のように均一なピンクッション歪に補正され
る。そして、さらに偏向ヨークによる磁界分布調整を行
って図９(b) のように歪補正される。
【００１１】図１０は、ポジティブ方式のダイオードモ
ジュレータ回路の回路図を示している。図７におけるネ
ガティブ方式のダイオードモジュレータ回路の接続と比
べ、水平出力トランジスタＱ1 のエミッタが基準電位点
に接続され、ダイオードＤ2がダンパダイオードＤ1 と
同じ向きで直列に接続されている点で異なっている。ま
た、水平出力トランジスタＱ1 のコレクタと基準電位点
との間に共振コンデンサＣ1 を設けていない点で異なっ
ている。図７の回路がＣ点において負の電位であること
を用いて歪補正を行ったのに対し、図１０ではＣ点が正
の電圧であることを用いて歪補正を行っている。
ジュレータ回路の回路図を示している。図７におけるネ
ガティブ方式のダイオードモジュレータ回路の接続と比
べ、水平出力トランジスタＱ1 のエミッタが基準電位点
に接続され、ダイオードＤ2がダンパダイオードＤ1 と
同じ向きで直列に接続されている点で異なっている。ま
た、水平出力トランジスタＱ1 のコレクタと基準電位点
との間に共振コンデンサＣ1 を設けていない点で異なっ
ている。図７の回路がＣ点において負の電位であること
を用いて歪補正を行ったのに対し、図１０ではＣ点が正
の電圧であることを用いて歪補正を行っている。
【００１２】しかしながら、図７または図１０の回路で
は、コイルやコンデンサなどの大物部品を使用している
ため、基板面積的にもコスト的にも不利で、しかも機種
変更などにより、偏向ヨークのインダクタンスや受像管
の曲率が変更される度に、部品定数を設計する必要があ
り、作業が繁雑であった。
は、コイルやコンデンサなどの大物部品を使用している
ため、基板面積的にもコスト的にも不利で、しかも機種
変更などにより、偏向ヨークのインダクタンスや受像管
の曲率が変更される度に、部品定数を設計する必要があ
り、作業が繁雑であった。
【００１３】
【発明が解決しようとする課題】上記の如く、従来の回
路では、使用部品が大きく、コストも高く、偏向ヨーク
のインダクタンスや受像管の曲率が変更される度に、部
品定数の設定を行う必要があり、設計する上で繁雑であ
った。
路では、使用部品が大きく、コストも高く、偏向ヨーク
のインダクタンスや受像管の曲率が変更される度に、部
品定数の設定を行う必要があり、設計する上で繁雑であ
った。
【００１４】そこで、本発明は、上記の問題に鑑み、繁
雑な部品定数の設計を要することなく、画面歪を補正す
ることができる歪補正回路を提供することを目的とする
ものである。
雑な部品定数の設計を要することなく、画面歪を補正す
ることができる歪補正回路を提供することを目的とする
ものである。
【００１５】
【課題を解決するための手段】請求項１記載の発明によ
る歪補正回路は、アナログ方式の輝度信号及び色差信号
を入力し、それぞれディジタル信号に変換するＡ／Ｄ変
換手段と、Ａ／Ｄ変換された信号を記憶するメモリ手段
と、前記メモリ手段への書き込み、読み出しを制御する
ものであって、前記メモリ手段に書き込んだデータを読
み出す際に、読み出し速度を水平周期と垂直周期とでパ
ラボラ状に変調する書き込み・読み出し制御手段と、前
記メモリ手段から読み出された信号を、アナログの輝度
信号及び色差信号に変換するＤ／Ａ変換手段とを具備し
たものである。
る歪補正回路は、アナログ方式の輝度信号及び色差信号
を入力し、それぞれディジタル信号に変換するＡ／Ｄ変
換手段と、Ａ／Ｄ変換された信号を記憶するメモリ手段
と、前記メモリ手段への書き込み、読み出しを制御する
ものであって、前記メモリ手段に書き込んだデータを読
み出す際に、読み出し速度を水平周期と垂直周期とでパ
ラボラ状に変調する書き込み・読み出し制御手段と、前
記メモリ手段から読み出された信号を、アナログの輝度
信号及び色差信号に変換するＤ／Ａ変換手段とを具備し
たものである。
【００１６】請求項２記載の発明は、請求項１記載の歪
補正回路において、前記書き込み・読み出し制御手段
は、読み出し速度をパラボラ状に変調する際に、垂直周
期の画面中央部で水平方向の変調速度を速くし、画面上
下部で遅くし、また、水平周期の画面中央部で変調速度
を遅くし、画面左右部で速くし、かつ、垂直周期の画面
中央部と上下部でも水平周期において、画面の中央部の
走査ラインでは画面上下部の走査ラインに比し、画面左
右部において変調速度を速くするようにして、インナー
ピンクッション歪を補正することを特徴とする。
補正回路において、前記書き込み・読み出し制御手段
は、読み出し速度をパラボラ状に変調する際に、垂直周
期の画面中央部で水平方向の変調速度を速くし、画面上
下部で遅くし、また、水平周期の画面中央部で変調速度
を遅くし、画面左右部で速くし、かつ、垂直周期の画面
中央部と上下部でも水平周期において、画面の中央部の
走査ラインでは画面上下部の走査ラインに比し、画面左
右部において変調速度を速くするようにして、インナー
ピンクッション歪を補正することを特徴とする。
【００１７】請求項３記載の発明は、請求項１記載の歪
補正回路において、前記書き込み・読み出し制御手段
は、垂直周期の画面中央部で水平方向の変調速度を遅く
し、画面上下部で速くし、また、水平周期の画面中央部
で変調速度を遅くし、画面左右部で速くし、かつ、垂直
周期の画面中央部と上下部でも水平周期において、画面
の中央部の走査ラインでは画面上下部の走査ラインに比
し、画面左右部において変調速度を遅くするようにし
て、インナーバレル歪補正を行うことを特徴とする。
補正回路において、前記書き込み・読み出し制御手段
は、垂直周期の画面中央部で水平方向の変調速度を遅く
し、画面上下部で速くし、また、水平周期の画面中央部
で変調速度を遅くし、画面左右部で速くし、かつ、垂直
周期の画面中央部と上下部でも水平周期において、画面
の中央部の走査ラインでは画面上下部の走査ラインに比
し、画面左右部において変調速度を遅くするようにし
て、インナーバレル歪補正を行うことを特徴とする。
【００１８】請求項４記載の発明は、請求項１記載の歪
補正回路において、前記書き込み・読み出し制御手段
は、水平同期信号に基づき、第１のタイミング信号と水
平走査周波数の所定倍の周波数の書き込み用の第１のク
ロックと水平走査周波数の前記とは異なる所定倍の周波
数の第２のクロックとを発生するクロック発生回路と、
前記第２のクロックに基づいてクロックを発振するもの
で、その発振周波数が水平周期と垂直周期とでパラボラ
状に変調されるディジタル制御発振器と、前記水平同期
信号に基づいて水平周期のパラボラ波信号を発生して、
前記ディジタル制御発振器に供給する水平パラボラ発生
回路と、垂直同期信号に基づいて垂直周期のパラボラ波
信号を発生して、前記ディジタル制御発振器に供給する
垂直パラボラ発生回路と、前記ディジタル制御発振器の
出力をアナログ信号に変換し、読み出しクロックとして
前記メモリ手段に出力するＤ／Ａ変換器と、前記第１の
タイミング信号及び前記第１のクロックに基づいて書き
込みタイミング信号を発生する一方、前記第１のタイミ
ング信号及び前記Ｄ／Ａ変換器からの読み出しクロック
に基づいて読み出しタイミング信号を発生するタイミン
グ発生回路とを具備したものである。
補正回路において、前記書き込み・読み出し制御手段
は、水平同期信号に基づき、第１のタイミング信号と水
平走査周波数の所定倍の周波数の書き込み用の第１のク
ロックと水平走査周波数の前記とは異なる所定倍の周波
数の第２のクロックとを発生するクロック発生回路と、
前記第２のクロックに基づいてクロックを発振するもの
で、その発振周波数が水平周期と垂直周期とでパラボラ
状に変調されるディジタル制御発振器と、前記水平同期
信号に基づいて水平周期のパラボラ波信号を発生して、
前記ディジタル制御発振器に供給する水平パラボラ発生
回路と、垂直同期信号に基づいて垂直周期のパラボラ波
信号を発生して、前記ディジタル制御発振器に供給する
垂直パラボラ発生回路と、前記ディジタル制御発振器の
出力をアナログ信号に変換し、読み出しクロックとして
前記メモリ手段に出力するＤ／Ａ変換器と、前記第１の
タイミング信号及び前記第１のクロックに基づいて書き
込みタイミング信号を発生する一方、前記第１のタイミ
ング信号及び前記Ｄ／Ａ変換器からの読み出しクロック
に基づいて読み出しタイミング信号を発生するタイミン
グ発生回路とを具備したものである。
【００１９】請求項１記載の発明においては、Ａ／Ｄ変
換された輝度信号と色差信号を一度メモリ手段にメモリ
し、メモリした信号を読み出す際には、その読み出し速
度を水平周期と垂直周期でパラボラ状に変調し、変調さ
れたディジタル信号をＤ／Ａ変換してアナログの輝度信
号と色差信号に戻し、インナーピンクッション歪或いは
インナーバレル歪を補正する。ディジタル処理によって
映像信号自身に変調をかけることによって歪補正でき、
従来のようなアナログ補正により発生する回路ドリフト
がなく、繁雑なアナログ回路設計の必要がなくなる。
換された輝度信号と色差信号を一度メモリ手段にメモリ
し、メモリした信号を読み出す際には、その読み出し速
度を水平周期と垂直周期でパラボラ状に変調し、変調さ
れたディジタル信号をＤ／Ａ変換してアナログの輝度信
号と色差信号に戻し、インナーピンクッション歪或いは
インナーバレル歪を補正する。ディジタル処理によって
映像信号自身に変調をかけることによって歪補正でき、
従来のようなアナログ補正により発生する回路ドリフト
がなく、繁雑なアナログ回路設計の必要がなくなる。
【００２０】請求項２記載の発明においては、インナー
ピンクッション歪を補正できる。
ピンクッション歪を補正できる。
【００２１】請求項３記載の発明においては、インナー
バレル歪を補正できる。
バレル歪を補正できる。
【００２２】請求項４記載の発明においては、読み出し
クロックの発生を、ディジタル制御発振器でディジタル
的に行い、かつ読み出しクロックの周波数を、水平周期
と垂直周期とでパラボラ状に精確に変調することができ
る。
クロックの発生を、ディジタル制御発振器でディジタル
的に行い、かつ読み出しクロックの周波数を、水平周期
と垂直周期とでパラボラ状に精確に変調することができ
る。
【００２３】
【発明の実施の形態】発明の実施の形態について図面を
参照して説明する。図１は本発明の一実施の形態の歪補
正回路を示すブロック図であり、図２は図１の歪補正回
路が用いられるテレビジョン受像機などのディスプレイ
装置を示すブロック図である。図２のディスプレイ装置
から説明する。
参照して説明する。図１は本発明の一実施の形態の歪補
正回路を示すブロック図であり、図２は図１の歪補正回
路が用いられるテレビジョン受像機などのディスプレイ
装置を示すブロック図である。図２のディスプレイ装置
から説明する。
【００２４】図２において、ディスプレイ装置は、アナ
ログ方式の輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入
力し、それぞれディジタル信号に変換して、メモリ手段
に書き込み、その後メモリ手段から読み出しを行う際
に、水平同期信号ＨＤ，垂直同期信号ＶＤに基づいた信
号でＹ，Ｒ−Ｙ，Ｂ−Ｙの各信号の読み出し速度を水平
周期（以下、１Ｈという）と垂直周期（以下、１Ｖとい
う）とでパラボラ状に変調して読み出し、再びアナログ
の輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙに変換して出
力する歪補正回路１００と、歪補正回路１００から出力
された輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力
し、Ｒ（赤），Ｇ（緑），Ｂ（青）の３原色信号を出力
するビデオ出力回路２００と、前記水平同期信号ＨＤ，
垂直同期信号ＶＤを入力し、陰極線管（ＣＲＴ）４００
の偏向ヨークに水平偏向電流，垂直偏向電流を供給する
偏向回路３００と、ＣＲＴ４００とで構成されている。
偏向回路３００は、歪補正回路（ＤＰＣ回路）を含んで
おり、インナーピンクッション歪やインナーバレル歪の
補正機能を有している。
ログ方式の輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入
力し、それぞれディジタル信号に変換して、メモリ手段
に書き込み、その後メモリ手段から読み出しを行う際
に、水平同期信号ＨＤ，垂直同期信号ＶＤに基づいた信
号でＹ，Ｒ−Ｙ，Ｂ−Ｙの各信号の読み出し速度を水平
周期（以下、１Ｈという）と垂直周期（以下、１Ｖとい
う）とでパラボラ状に変調して読み出し、再びアナログ
の輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙに変換して出
力する歪補正回路１００と、歪補正回路１００から出力
された輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力
し、Ｒ（赤），Ｇ（緑），Ｂ（青）の３原色信号を出力
するビデオ出力回路２００と、前記水平同期信号ＨＤ，
垂直同期信号ＶＤを入力し、陰極線管（ＣＲＴ）４００
の偏向ヨークに水平偏向電流，垂直偏向電流を供給する
偏向回路３００と、ＣＲＴ４００とで構成されている。
偏向回路３００は、歪補正回路（ＤＰＣ回路）を含んで
おり、インナーピンクッション歪やインナーバレル歪の
補正機能を有している。
【００２５】図１において、入力端子１０１にはアナロ
グの輝度信号Ｙが入力され、Ａ／Ｄ変換器１０２でディ
ジタル輝度信号１０３に変換されて、メモリ手段として
のラインメモリ回路１２８に供給される。また、入力端
子１０４，１０５にはそれぞれアナログの色差信号Ｒ−
Ｙ，Ｂ−Ｙが入力され、多重されてＡ／Ｄ変換器１０８
に供給され、ここでディジタル色信号１０９に変換され
て、ラインメモリ回路１２８に供給される。
グの輝度信号Ｙが入力され、Ａ／Ｄ変換器１０２でディ
ジタル輝度信号１０３に変換されて、メモリ手段として
のラインメモリ回路１２８に供給される。また、入力端
子１０４，１０５にはそれぞれアナログの色差信号Ｒ−
Ｙ，Ｂ−Ｙが入力され、多重されてＡ／Ｄ変換器１０８
に供給され、ここでディジタル色信号１０９に変換され
て、ラインメモリ回路１２８に供給される。
【００２６】ラインメモリ回路１２８へのディジタル信
号の書き込みは、タイミング回路１２５からの書き込み
タイミング信号１２６に従って、クロック発生回路１１
１からの書き込みクロック１１２を用いて行われる。
号の書き込みは、タイミング回路１２５からの書き込み
タイミング信号１２６に従って、クロック発生回路１１
１からの書き込みクロック１１２を用いて行われる。
【００２７】入力端子１１０には水平同期信号ＨＤが入
力され、クロック発生回路１１１に供給されている。ク
ロック発生回路１１１は、書き込み，読み出しタイミン
グを与えるためのタイミング信号１１２のほか、水平走
査周波数ｆH の９１０倍の周波数の９１０・ｆH クロッ
ク（１１３）と、水平走査周波数ｆH の２７３０倍の周
波数の２７３０・ｆH クロック（１１４）を発生する。
力され、クロック発生回路１１１に供給されている。ク
ロック発生回路１１１は、書き込み，読み出しタイミン
グを与えるためのタイミング信号１１２のほか、水平走
査周波数ｆH の９１０倍の周波数の９１０・ｆH クロッ
ク（１１３）と、水平走査周波数ｆH の２７３０倍の周
波数の２７３０・ｆH クロック（１１４）を発生する。
【００２８】タイミング信号１１２はタイミング発生回
路１２５に供給されている。９１０・ｆH クロック（１
１３）は前記ラインメモリ回路１２８に書き込みクロッ
クとして供給される一方、タイミング発生回路１２５に
供給されている。タイミング発生回路１２５は、前記タ
イミング信号１１２と前記９１０・ｆH クロック（１１
３）を用いて、９１０・ｆH クロック（１１３）に同期
した書き込みタイミング信号１２６を発生して、ライン
メモリ回路１２８に供給する。
路１２５に供給されている。９１０・ｆH クロック（１
１３）は前記ラインメモリ回路１２８に書き込みクロッ
クとして供給される一方、タイミング発生回路１２５に
供給されている。タイミング発生回路１２５は、前記タ
イミング信号１１２と前記９１０・ｆH クロック（１１
３）を用いて、９１０・ｆH クロック（１１３）に同期
した書き込みタイミング信号１２６を発生して、ライン
メモリ回路１２８に供給する。
【００２９】２７３０・ｆH クロック（１１４）は、デ
ィジタル制御発振器１１５０に供給されている。ディジ
タル発振器１１５は、２７３０・ｆH クロック（１１
４）に基づいて読み出し用のクロックをディジタル的に
発生するもので、その読み出しクロック周波数つまり読
み出し速度を、水平パラボラ発生回路１１７からの水平
パラボラ波信号と垂直パラボラ発生回路１１８からの垂
直パラボラ波信号とを用いて１Ｈと１Ｖで変調する機能
を有している。
ィジタル制御発振器１１５０に供給されている。ディジ
タル発振器１１５は、２７３０・ｆH クロック（１１
４）に基づいて読み出し用のクロックをディジタル的に
発生するもので、その読み出しクロック周波数つまり読
み出し速度を、水平パラボラ発生回路１１７からの水平
パラボラ波信号と垂直パラボラ発生回路１１８からの垂
直パラボラ波信号とを用いて１Ｈと１Ｖで変調する機能
を有している。
【００３０】水平パラボラ発生回路１１７は、入力端子
１１０に供給される水平同期信号ＨＤに基づいて１Ｈの
パラボラ波信号を発生し、制御信号としてディジタル制
御発振器１１５に供給する。また、垂直パラボラ発生回
路１１８は、入力端子１１６に供給される垂直同期信号
ＶＤに基づいて１Ｖのパラボラ波信号を発生し、制御信
号としてディジタル制御発振器１１５に供給する。ディ
ジタル制御発振器１１５から出力される１Ｈと１Ｖでパ
ラボラ状に速度変調されたディジタルのクロック信号１
２０は、Ｄ／Ａ変換器１２１でアナログのクロック信号
１２２に変換され、波形成形回路１２３で波形成形され
た後、読み出しクロック１２４としてラインメモリ回路
１２８に供給される一方前記タイミング発生回路１２５
にも供給される。タイミング発生回路１２５は、タイミ
ング信号１１２と読み出しクロック１２４を用いて、読
み出しクロック１２４に同期した読み出しタイミング信
号１２７を発生して、ラインメモリ回路１２８に供給す
る。符号１１０〜１２７に示す回路部分は、書き込み・
読み出し制御手段を構成している。
１１０に供給される水平同期信号ＨＤに基づいて１Ｈの
パラボラ波信号を発生し、制御信号としてディジタル制
御発振器１１５に供給する。また、垂直パラボラ発生回
路１１８は、入力端子１１６に供給される垂直同期信号
ＶＤに基づいて１Ｖのパラボラ波信号を発生し、制御信
号としてディジタル制御発振器１１５に供給する。ディ
ジタル制御発振器１１５から出力される１Ｈと１Ｖでパ
ラボラ状に速度変調されたディジタルのクロック信号１
２０は、Ｄ／Ａ変換器１２１でアナログのクロック信号
１２２に変換され、波形成形回路１２３で波形成形され
た後、読み出しクロック１２４としてラインメモリ回路
１２８に供給される一方前記タイミング発生回路１２５
にも供給される。タイミング発生回路１２５は、タイミ
ング信号１１２と読み出しクロック１２４を用いて、読
み出しクロック１２４に同期した読み出しタイミング信
号１２７を発生して、ラインメモリ回路１２８に供給す
る。符号１１０〜１２７に示す回路部分は、書き込み・
読み出し制御手段を構成している。
【００３１】ラインメモリ回路１２８では、記憶されて
いるディジタル輝度信号Ｙ及びディジタル色信号Ｒ−
Ｙ，Ｂ−Ｙが、その読み出し速度が変調されて、信号１
２９，１３０として読み出され、ディジタル輝度信号１
２９はＤ／Ａ変換器１３１に、ディジタル色信号１３０
はＤ／Ａ変換器１３３，１３４に供給される。
いるディジタル輝度信号Ｙ及びディジタル色信号Ｒ−
Ｙ，Ｂ−Ｙが、その読み出し速度が変調されて、信号１
２９，１３０として読み出され、ディジタル輝度信号１
２９はＤ／Ａ変換器１３１に、ディジタル色信号１３０
はＤ／Ａ変換器１３３，１３４に供給される。
【００３２】Ｄ／Ａ変換器１３１では、ディジタル輝度
信号をアナログの輝度信号Ｙに変換し、出力端子１３２
から出力する。Ｄ／Ａ変換器１３３では、多重されてい
るディジタル色信号からＲ−Ｙのディジタル色差信号を
分離し、アナログの色差信号Ｒ−Ｙに変換し、出力端子
１３５から出力する。Ｄ／Ａ変換器１３４では、多重さ
れているディジタル色信号からＢ−Ｙのディジタル色差
信号を分離し、アナログの色差信号Ｂ−Ｙに変換し、出
力端子１３６から出力する。
信号をアナログの輝度信号Ｙに変換し、出力端子１３２
から出力する。Ｄ／Ａ変換器１３３では、多重されてい
るディジタル色信号からＲ−Ｙのディジタル色差信号を
分離し、アナログの色差信号Ｒ−Ｙに変換し、出力端子
１３５から出力する。Ｄ／Ａ変換器１３４では、多重さ
れているディジタル色信号からＢ−Ｙのディジタル色差
信号を分離し、アナログの色差信号Ｂ−Ｙに変換し、出
力端子１３６から出力する。
【００３３】次に、図１の動作を、図４(a) に示すよう
なインナーピンクッション歪を補正する場合について、
図３(a) ，(b) 及び図４(a) 〜(c) を参照しながら説明
する。
なインナーピンクッション歪を補正する場合について、
図３(a) ，(b) 及び図４(a) 〜(c) を参照しながら説明
する。
【００３４】入力端子１０１，１０４，１０５にアナロ
グ方式の輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力
し、入力端子１１０，１１６に水平同期信号ＨＤ，垂直
同期信号ＶＤを入力する。アナログの輝度信号Ｙ及び色
差信号Ｒ−Ｙ，Ｂ−ＹをそれぞれＡ／Ｄ変換器１０２，
１０８でディジタル信号に変換して、ラインメモリ回路
１２８に書き込む。このときの書き込みは、タイミング
発生回路１２５からの書き込みタイミング信号とクロッ
ク発生回路１１１からの書き込みクロック１１３によっ
て行われる。書き込みクロック１１３は、９１０・ｆH
の一定周波数のクロックである。
グ方式の輝度信号Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙを入力
し、入力端子１１０，１１６に水平同期信号ＨＤ，垂直
同期信号ＶＤを入力する。アナログの輝度信号Ｙ及び色
差信号Ｒ−Ｙ，Ｂ−ＹをそれぞれＡ／Ｄ変換器１０２，
１０８でディジタル信号に変換して、ラインメモリ回路
１２８に書き込む。このときの書き込みは、タイミング
発生回路１２５からの書き込みタイミング信号とクロッ
ク発生回路１１１からの書き込みクロック１１３によっ
て行われる。書き込みクロック１１３は、９１０・ｆH
の一定周波数のクロックである。
【００３５】そして、読み出しを行う際には、２７３０
・ｆH のクロック１１４に基づいてディジタル制御発振
器１１５がディジタルの読み出しクロックを発振する
が、その際に水平パラボラ発生回路１１７と垂直パラボ
ラ発生回路１１８からの１Ｈのパラボラ波信号と１Ｖの
パラボラ波信号を制御信号として用いて、発振信号の周
波数（即ち、読み出し周波数）を水平周期及び垂直周期
で変調する。その変調されたディジタルのクロック信号
は、Ｄ／Ａ変換器１２１でアナログ信号に変換され、波
形成形された後、読み出しクロック１２４としてライン
メモリ回路１２８に供給される。ラインメモリ回路１２
８に記憶されたディジタル輝度信号及びディジタル色信
号は、読み出しクロック１２４により読み出し速度が１
Ｈと１Ｖとでパラボラ状に変調して読み出される。
・ｆH のクロック１１４に基づいてディジタル制御発振
器１１５がディジタルの読み出しクロックを発振する
が、その際に水平パラボラ発生回路１１７と垂直パラボ
ラ発生回路１１８からの１Ｈのパラボラ波信号と１Ｖの
パラボラ波信号を制御信号として用いて、発振信号の周
波数（即ち、読み出し周波数）を水平周期及び垂直周期
で変調する。その変調されたディジタルのクロック信号
は、Ｄ／Ａ変換器１２１でアナログ信号に変換され、波
形成形された後、読み出しクロック１２４としてライン
メモリ回路１２８に供給される。ラインメモリ回路１２
８に記憶されたディジタル輝度信号及びディジタル色信
号は、読み出しクロック１２４により読み出し速度が１
Ｈと１Ｖとでパラボラ状に変調して読み出される。
【００３６】図３(a) に、１Ｖでの読み出し速度の変調
波形を示し、図３(b) に１Ｈでの読み出し速度の変調波
形を示す。インナーピンクッション歪を補正するために
は、図３(a) に示すように１Ｖの画面中央部で水平方向
の変調速度を速くし、画面上下部で遅くする。また、図
３(b) に示すように１Ｈの画面中央部で変調速度を遅く
し、画面左右部で速くする。かつ、図３(b) に示すよう
に１Ｖの画面中央部と上下部でも１Ｈの期間において、
変調速度を変える。つまり、図３(b) に示すように画面
の中央部の走査ラインでは画面上下部の走査ラインに比
し、画面左右部において変調速度を速くし、画面の上下
部の走査ラインでは画面中央部の走査ラインに比し、画
面左右部において変調速度を遅くするようにする。
波形を示し、図３(b) に１Ｈでの読み出し速度の変調波
形を示す。インナーピンクッション歪を補正するために
は、図３(a) に示すように１Ｖの画面中央部で水平方向
の変調速度を速くし、画面上下部で遅くする。また、図
３(b) に示すように１Ｈの画面中央部で変調速度を遅く
し、画面左右部で速くする。かつ、図３(b) に示すよう
に１Ｖの画面中央部と上下部でも１Ｈの期間において、
変調速度を変える。つまり、図３(b) に示すように画面
の中央部の走査ラインでは画面上下部の走査ラインに比
し、画面左右部において変調速度を速くし、画面の上下
部の走査ラインでは画面中央部の走査ラインに比し、画
面左右部において変調速度を遅くするようにする。
【００３７】ラインメモリ回路１２８より読み出された
ディジタル輝度信号及びディジタル色信号は、Ｄ／Ａ変
換器１３１，１３３，１３４で再びアナログの輝度信号
Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙに変換されて、図示しな
いビデオ出力回路に供給され、ＣＲＴ上に表示される。
ディジタル輝度信号及びディジタル色信号は、Ｄ／Ａ変
換器１３１，１３３，１３４で再びアナログの輝度信号
Ｙ及び色差信号Ｒ−Ｙ，Ｂ−Ｙに変換されて、図示しな
いビデオ出力回路に供給され、ＣＲＴ上に表示される。
【００３８】以上述べたラインメモリ回路１２８におけ
る１Ｖ，１Ｈでの読み出し速度変調の回路を利用するこ
とにより、ＣＲＴ上に表示される画像は、図４(c) に示
すように歪補正される。即ち、上記の歪補正されない状
態では、表示される画像は図４(a) に示すようなインナ
ーピンクッション歪を伴ったものであるが、本実施の形
態の歪補正回路１００を用いることにより、図４(b) に
示すような均一なピンクッション歪に補正される。さら
に確実を期するため偏向回路３００内の歪補正回路によ
ってピンクッション歪の補正を行うことによって図４
(c) に示すようにピンクッション歪の除去された画像が
表示される。
る１Ｖ，１Ｈでの読み出し速度変調の回路を利用するこ
とにより、ＣＲＴ上に表示される画像は、図４(c) に示
すように歪補正される。即ち、上記の歪補正されない状
態では、表示される画像は図４(a) に示すようなインナ
ーピンクッション歪を伴ったものであるが、本実施の形
態の歪補正回路１００を用いることにより、図４(b) に
示すような均一なピンクッション歪に補正される。さら
に確実を期するため偏向回路３００内の歪補正回路によ
ってピンクッション歪の補正を行うことによって図４
(c) に示すようにピンクッション歪の除去された画像が
表示される。
【００３９】次に、図６(a) に示すようなインナーバレ
ル歪を補正する場合について、図５(a) ，(b) 及び図６
(a) 〜(c) を参照しながら説明する。
ル歪を補正する場合について、図５(a) ，(b) 及び図６
(a) 〜(c) を参照しながら説明する。
【００４０】歪補正を行わない状態でインナーバレル歪
が生じる場合には、図５(a) のように読み出し速度の変
調波形を、図３(a) の場合とは極性反転することによ
り、歪補正することができる。
が生じる場合には、図５(a) のように読み出し速度の変
調波形を、図３(a) の場合とは極性反転することによ
り、歪補正することができる。
【００４１】図５(a) に、１Ｖでの読み出し速度の変調
波形を示し、図５(b) に１Ｈでの読み出し速度の変調波
形を示す。インナーバレル歪を補正するためには、図５
(a)に示すように１Ｖの画面中央部で水平方向の変調速
度を遅くし、画面上下部で速くする。また、図５(b) に
示すように１Ｈの画面中央部で変調速度を遅くし、画面
左右部で速くする。かつ、図５(b) に示すように１Ｖの
画面中央部と上下部でも１Ｈの期間において、変調速度
を変える。つまり、図５(b) に示すように画面の中央部
の走査ラインでは画面上下部の走査ラインに比し、画面
左右部において変調速度を遅くし、画面の上下部の走査
ラインでは画面中央部の走査ラインに比し、画面左右部
において変調速度を速くするようにする。
波形を示し、図５(b) に１Ｈでの読み出し速度の変調波
形を示す。インナーバレル歪を補正するためには、図５
(a)に示すように１Ｖの画面中央部で水平方向の変調速
度を遅くし、画面上下部で速くする。また、図５(b) に
示すように１Ｈの画面中央部で変調速度を遅くし、画面
左右部で速くする。かつ、図５(b) に示すように１Ｖの
画面中央部と上下部でも１Ｈの期間において、変調速度
を変える。つまり、図５(b) に示すように画面の中央部
の走査ラインでは画面上下部の走査ラインに比し、画面
左右部において変調速度を遅くし、画面の上下部の走査
ラインでは画面中央部の走査ラインに比し、画面左右部
において変調速度を速くするようにする。
【００４２】以上述べたラインメモリ回路１２８におけ
る１Ｖ，１Ｈでの読み出し速度変調の回路を利用するこ
とにより、ＣＲＴ上に表示される画像は、図６(c) に示
すように歪補正される。即ち、上記の歪補正されない状
態では、表示される画像は図６(a) に示すようなインナ
ーバレル歪を伴ったものであるが、本実施の形態の歪補
正回路１００を用いることにより、図６(b) に示すよう
な均一なバレル歪に補正される。さらに確実を期するた
め偏向回路３００内の歪補正回路によってバレル歪の補
正を行うことによって図６(c) に示すようにバレル歪の
除去された画像が表示される。
る１Ｖ，１Ｈでの読み出し速度変調の回路を利用するこ
とにより、ＣＲＴ上に表示される画像は、図６(c) に示
すように歪補正される。即ち、上記の歪補正されない状
態では、表示される画像は図６(a) に示すようなインナ
ーバレル歪を伴ったものであるが、本実施の形態の歪補
正回路１００を用いることにより、図６(b) に示すよう
な均一なバレル歪に補正される。さらに確実を期するた
め偏向回路３００内の歪補正回路によってバレル歪の補
正を行うことによって図６(c) に示すようにバレル歪の
除去された画像が表示される。
【００４３】
【発明の効果】以上述べたように本発明によれば、従来
は偏向回路にてアナログ補正により行っていたインナー
ピンクッション歪補正或いはインナーバレル歪補正を、
ディジタル処理によって映像信号自身に変調をかけるこ
とで補正できるので、従来のようにアナログ補正により
発生する回路ドリフトがなく、繁雑なアナログ回路設計
の必要がなくなるという効果がある。
は偏向回路にてアナログ補正により行っていたインナー
ピンクッション歪補正或いはインナーバレル歪補正を、
ディジタル処理によって映像信号自身に変調をかけるこ
とで補正できるので、従来のようにアナログ補正により
発生する回路ドリフトがなく、繁雑なアナログ回路設計
の必要がなくなるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施の形態の歪補正回路を示すブロ
ック図。
ック図。
【図２】図１の歪補正回路が用いられるディスプレイ装
置の構成を示すブロック図。
置の構成を示すブロック図。
【図３】図１のラインメモリ回路における、インナーピ
ンクッション歪除去のための読み出し速度の変調波形を
示す図。
ンクッション歪除去のための読み出し速度の変調波形を
示す図。
【図４】図１の回路でインナーピンクッション歪を補正
する動作を説明する図。
する動作を説明する図。
【図５】図１のラインメモリ回路における、インナーバ
レル歪除去のための読み出し速度の変調波形を示す図。
レル歪除去のための読み出し速度の変調波形を示す図。
【図６】図１の回路でインナーバレル歪を補正する動作
を説明する図。
を説明する図。
【図７】従来例のネガティブタイプのダイオードモジュ
レータ方式歪補正回路を示す回路図。
レータ方式歪補正回路を示す回路図。
【図８】図７の回路における補正電圧波形を示す波形
図。
図。
【図９】図７の回路におけるインナーピンクッション歪
補正を説明する図。
補正を説明する図。
【図１０】他の従来例のポジティブタイプのダイオード
モジュレータ方式歪補正回路を示す回路図。
モジュレータ方式歪補正回路を示す回路図。
１０１…アナログ輝度信号の入力端子 １０２，１０８…Ａ／Ｄ変換器 １０４，１０５…アナログ色差信号の入力端子 １１０…水平同期信号の入力端子 １１１…クロック発生回路 １１５…ディジタル制御発振器 １１６…垂直同期信号の入力端子 １１７…水平パラボラ発生回路 １１８…垂直パラボラ発生回路 １２１…Ｄ／Ａ変換器 １２５…タイミング発生回路 １２８…ラインメモリ回路 １３１，１３３，１３４…Ｄ／Ａ変換器 １３２…アナログ輝度信号の出力端子 １３５，１３６…アナログ色差信号の出力端子
Claims (4)
- 【請求項１】アナログ方式の輝度信号及び色差信号を入
力し、それぞれディジタル信号に変換するＡ／Ｄ変換手
段と、 Ａ／Ｄ変換された信号を記憶するメモリ手段と、 前記メモリ手段への書き込み、読み出しを制御するもの
であって、前記メモリ手段に書き込んだデータを読み出
す際に、読み出し速度を水平周期と垂直周期とでパラボ
ラ状に変調する書き込み・読み出し制御手段と、 前記メモリ手段から読み出された信号を、アナログの輝
度信号及び色差信号に変換するＤ／Ａ変換手段とを具備
したことを特徴とする歪補正回路。 - 【請求項２】前記書き込み・読み出し制御手段は、読み
出し速度をパラボラ状に変調する際に、垂直周期の画面
中央部で水平方向の変調速度を速くし、画面上下部で遅
くし、また、水平周期の画面中央部で変調速度を遅く
し、画面左右部で速くし、かつ、垂直周期の画面中央部
と上下部でも水平周期において、画面の中央部の走査ラ
インでは画面上下部の走査ラインに比し、画面左右部に
おいて変調速度を速くするようにして、インナーピンク
ッション歪を補正することを特徴とする請求項１記載の
歪補正回路。 - 【請求項３】前記書き込み・読み出し制御手段は、垂直
周期の画面中央部で水平方向の変調速度を遅くし、画面
上下部で速くし、また、水平周期の画面中央部で変調速
度を遅くし、画面左右部で速くし、かつ、垂直周期の画
面中央部と上下部でも水平周期において、画面の中央部
の走査ラインでは画面上下部の走査ラインに比し、画面
左右部において変調速度を遅くするようにして、インナ
ーバレル歪補正を行うことを特徴とする請求項１記載の
歪補正回路。 - 【請求項４】前記書き込み・読み出し制御手段は、 水平同期信号に基づき、第１のタイミング信号と水平走
査周波数の所定倍の周波数の書き込み用の第１のクロッ
クと水平走査周波数の前記とは異なる所定倍の周波数の
第２のクロックとを発生するクロック発生回路と、 前記第２のクロックに基づいてクロックを発振するもの
で、その発振周波数が水平周期と垂直周期とでパラボラ
状に変調されるディジタル制御発振器と、 前記水平同期信号に基づいて水平周期のパラボラ波信号
を発生して、前記ディジタル制御発振器に供給する水平
パラボラ発生回路と、 垂直同期信号に基づいて垂直周期のパラボラ波信号を発
生して、前記ディジタル制御発振器に供給する垂直パラ
ボラ発生回路と、 前記ディジタル制御発振器の出力をアナログ信号に変換
し、読み出しクロックとして前記メモリ手段に出力する
Ｄ／Ａ変換器と、 前記第１のタイミング信号及び前記第１のクロックに基
づいて書き込みタイミング信号を発生する一方、前記第
１のタイミング信号及び前記Ｄ／Ａ変換器からの読み出
しクロックに基づいて読み出しタイミング信号を発生す
るタイミング発生回路とを具備したことを特徴とする請
求項１記載の歪補正回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19774996A JP3688399B2 (ja) | 1996-07-26 | 1996-07-26 | 歪補正回路 |
| TW086107772A TW344932B (en) | 1996-07-26 | 1997-06-05 | Distortion correction circuit |
| KR1019970034370A KR100276490B1 (ko) | 1996-07-26 | 1997-07-23 | 왜곡보정회로 |
| DE0821519T DE821519T1 (de) | 1996-07-26 | 1997-07-23 | Verzerrungskorrektionsschaltung |
| US08/898,751 US6002454A (en) | 1996-07-26 | 1997-07-23 | Distortion correction circuit |
| DE69703188T DE69703188T2 (de) | 1996-07-26 | 1997-07-23 | Verzerrungskorrektionsschaltung |
| EP97305535A EP0821519B1 (en) | 1996-07-26 | 1997-07-23 | Distortion correction circuit |
| CN97104681A CN1096791C (zh) | 1996-07-26 | 1997-07-25 | 失真校正电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19774996A JP3688399B2 (ja) | 1996-07-26 | 1996-07-26 | 歪補正回路 |
Publications (2)
| Publication Number | Publication Date |
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