JPH10308954A - モニタの自己診断回路及びその方法 - Google Patents
モニタの自己診断回路及びその方法Info
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- JPH10308954A JPH10308954A JP8175534A JP17553496A JPH10308954A JP H10308954 A JPH10308954 A JP H10308954A JP 8175534 A JP8175534 A JP 8175534A JP 17553496 A JP17553496 A JP 17553496A JP H10308954 A JPH10308954 A JP H10308954A
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 検査回路が内蔵されたモニタの自己診断回路
及びその方法を提供する。 【解決手段】 ビデオプリアンプ及びＰＬＬ回路２０
と、その回路に接続されたビデオメインアンプ回路３０
の出力信号を整形して回路２０にフィードバックする第
１信号整形部３１と、コネクタ１０から入力された水平
・垂直同期信号とＣＲＴに印加される水平・垂直同期信
号とを比較して位相差を検出する水平発振及びＰＬＬ回
路５０、垂直発振及びＰＬＬ回路７０と、それらの回路
５０、７０にフィードバックする第２、３信号整形部６
１、８１と、モニタ各部の回路に駆動電源を供給するＳ
ＭＰＳ９０の出力電圧を整形する第４信号整形部９１
と、コネクタからの水平・垂直同期信号、各回路２０、
５０、７０の出力利得情報及び位相差信号、第４信号整
形部を介するＳＭＰＳの出力電圧を受け取って、各回路
の異常有無を判別し、判別されたデータをコネクタから
外部へ伝送するマイクロプロセッサより構成される。
及びその方法を提供する。 【解決手段】 ビデオプリアンプ及びＰＬＬ回路２０
と、その回路に接続されたビデオメインアンプ回路３０
の出力信号を整形して回路２０にフィードバックする第
１信号整形部３１と、コネクタ１０から入力された水平
・垂直同期信号とＣＲＴに印加される水平・垂直同期信
号とを比較して位相差を検出する水平発振及びＰＬＬ回
路５０、垂直発振及びＰＬＬ回路７０と、それらの回路
５０、７０にフィードバックする第２、３信号整形部６
１、８１と、モニタ各部の回路に駆動電源を供給するＳ
ＭＰＳ９０の出力電圧を整形する第４信号整形部９１
と、コネクタからの水平・垂直同期信号、各回路２０、
５０、７０の出力利得情報及び位相差信号、第４信号整
形部を介するＳＭＰＳの出力電圧を受け取って、各回路
の異常有無を判別し、判別されたデータをコネクタから
外部へ伝送するマイクロプロセッサより構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ディスプレイ装置
（本明細書においては、モニタと総称する。）の検査回
路及び方法に係り、特にモニタに内蔵された検査回路に
より、モニタの各部分別に容易に検査を実施することが
できるモニタの自己診断回路及びその方法に関する。
（本明細書においては、モニタと総称する。）の検査回
路及び方法に係り、特にモニタに内蔵された検査回路に
より、モニタの各部分別に容易に検査を実施することが
できるモニタの自己診断回路及びその方法に関する。
【０００２】
【従来の技術】ＣＲＴ（陰極線管）などの画像表示部
と、その画像表示部を駆動する駆動回路などから構成さ
れるモニタは、生産及び出荷時、その他必要に応じて一
定の検査が必要とされる。
と、その画像表示部を駆動する駆動回路などから構成さ
れるモニタは、生産及び出荷時、その他必要に応じて一
定の検査が必要とされる。
【０００３】モニタを検査するための各種方法が従来よ
り知られている。例えば、モニタ自体が生成するセルフ
ラスタ(self raster)信号が表示された画面を見ながら
作業員がビデオ状態を検査する方法がある。あるいは、
モニタ内部のハードウェア状態を検査するために、外部
機器（例えば、オシロスコープや電圧／電流測定器な
ど）を用いる方法がある。
り知られている。例えば、モニタ自体が生成するセルフ
ラスタ(self raster)信号が表示された画面を見ながら
作業員がビデオ状態を検査する方法がある。あるいは、
モニタ内部のハードウェア状態を検査するために、外部
機器（例えば、オシロスコープや電圧／電流測定器な
ど）を用いる方法がある。
【０００４】しかし、上記検査方法は、検査に比較的長
い時間を要し、また別途外部機器を接続しなければなら
ないなど、検査作業が煩雑であった。
い時間を要し、また別途外部機器を接続しなければなら
ないなど、検査作業が煩雑であった。
【０００５】
【発明が解決しようとする課題】本発明は、上記のよう
な従来のモニタの検査作業の問題点鑑みてなされたもの
であり、その目的は、モニタに内蔵されたマイクロプロ
セッサにより、モニタ内部のハードウェア動作状態を各
部分別に検査して、この検査されたデータをコンピュー
タや外部機器に伝送することにより、その不良部位を容
易に認知できる自己診断機能を内蔵したモニタ回路を提
供することである。
な従来のモニタの検査作業の問題点鑑みてなされたもの
であり、その目的は、モニタに内蔵されたマイクロプロ
セッサにより、モニタ内部のハードウェア動作状態を各
部分別に検査して、この検査されたデータをコンピュー
タや外部機器に伝送することにより、その不良部位を容
易に認知できる自己診断機能を内蔵したモニタ回路を提
供することである。
【０００６】本発明の他の目的は、モニタの動作を中央
制御するマイクロプロセッサに内蔵されたメモリ素子、
例えばＲＯＭ、ＲＡＭやＥＥＰＲＯＭなどの異常の有無
を検査して、この検査データをコンピュータや外部機器
に伝送することにより、その不良部位を容易に認知する
ことを可能にしたモニタの自己診断方法を提供すること
である。
制御するマイクロプロセッサに内蔵されたメモリ素子、
例えばＲＯＭ、ＲＡＭやＥＥＰＲＯＭなどの異常の有無
を検査して、この検査データをコンピュータや外部機器
に伝送することにより、その不良部位を容易に認知する
ことを可能にしたモニタの自己診断方法を提供すること
である。
【０００７】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、ＣＲＴ（４０）と、外部機器よりコネク
タ（１０）を介して入力されたＲ、Ｇ、Ｂビデオ信号、
水平同期信号、垂直同期信号に基づいてＣＲＴ（４０）
を駆動する駆動回路を内蔵するモニタの自己診断回路に
おいて：コネクタ（１０）を介して入力されるＲ、Ｇ、
Ｂビデオ信号とＣＲＴ（４０）に印加されるＲ、Ｇ、Ｂ
ビデオ信号とを比較して位相差を検出し、検出された信
号を出力するビデオプリアンプ及びＰＬＬ回路（２０）
と；ビデオプリアンプ及びＰＬＬ回路（２０）の出力端
に接続されたビデオメインアンプ回路（３０）の出力信
号を整形してビデオプリアンプ及びＰＬＬ回路（２０）
の入力端にフィードバックする第１信号整形部（３１）
と；コネクタ（１０）を介して入力される水平同期信号
とＣＲＴ（４０）に印加される水平同期信号とを比較し
て位相差を検出し、検出された信号を出力する水平発振
及びＰＬＬ回路（５０）と；水平発振及びＰＬＬ回路
（５０）の出力端に接続された水平出力回路（６０）の
出力信号を整形して、水平発振及びＰＬＬ回路（５０）
にフィードバックする第２信号整形部（６０）と；コネ
クタ（１０）を介して入力される垂直同期信号とＣＲＴ
（４０）に印加される垂直同期信号とを比較して位相差
を検出し、検出された信号を出力する垂直発振及びＰＬ
Ｌ回路（７０）と；垂直発振及びＰＬＬ回路（７０）の
出力端に接続された垂直出力回路（８０）の出力信号を
整形して、前記垂直発振及びＰＬＬ回路（７０）にフィ
ードバックする第３信号整形部（８１）と；モニタの各
駆動回路に駆動電源を供給する電源装置（９０）から出
力される各電圧を整形する第４信号整形部（９１）と；
ビデオプリアンプ及びＰＬＬ回路（２０）からの位相差
信号と、水平発振及びＰＬＬ回路（５０）からの位相差
信号と、垂直発振及びＰＬＬ回路（７０）からの位相差
信号と、第４信号整形部（９１）を介して入力される電
源装置（９０）の出力電圧とを受け取り、それらの信号
情報に基づいて、モニタの各回路の異常の有無を判別
し、判別されたデータをコネクタ（１０）を通して外部
へ伝送するマイクロプロセッサ（１００）と；から構成
されることを特徴としている。
に、本発明は、ＣＲＴ（４０）と、外部機器よりコネク
タ（１０）を介して入力されたＲ、Ｇ、Ｂビデオ信号、
水平同期信号、垂直同期信号に基づいてＣＲＴ（４０）
を駆動する駆動回路を内蔵するモニタの自己診断回路に
おいて：コネクタ（１０）を介して入力されるＲ、Ｇ、
Ｂビデオ信号とＣＲＴ（４０）に印加されるＲ、Ｇ、Ｂ
ビデオ信号とを比較して位相差を検出し、検出された信
号を出力するビデオプリアンプ及びＰＬＬ回路（２０）
と；ビデオプリアンプ及びＰＬＬ回路（２０）の出力端
に接続されたビデオメインアンプ回路（３０）の出力信
号を整形してビデオプリアンプ及びＰＬＬ回路（２０）
の入力端にフィードバックする第１信号整形部（３１）
と；コネクタ（１０）を介して入力される水平同期信号
とＣＲＴ（４０）に印加される水平同期信号とを比較し
て位相差を検出し、検出された信号を出力する水平発振
及びＰＬＬ回路（５０）と；水平発振及びＰＬＬ回路
（５０）の出力端に接続された水平出力回路（６０）の
出力信号を整形して、水平発振及びＰＬＬ回路（５０）
にフィードバックする第２信号整形部（６０）と；コネ
クタ（１０）を介して入力される垂直同期信号とＣＲＴ
（４０）に印加される垂直同期信号とを比較して位相差
を検出し、検出された信号を出力する垂直発振及びＰＬ
Ｌ回路（７０）と；垂直発振及びＰＬＬ回路（７０）の
出力端に接続された垂直出力回路（８０）の出力信号を
整形して、前記垂直発振及びＰＬＬ回路（７０）にフィ
ードバックする第３信号整形部（８１）と；モニタの各
駆動回路に駆動電源を供給する電源装置（９０）から出
力される各電圧を整形する第４信号整形部（９１）と；
ビデオプリアンプ及びＰＬＬ回路（２０）からの位相差
信号と、水平発振及びＰＬＬ回路（５０）からの位相差
信号と、垂直発振及びＰＬＬ回路（７０）からの位相差
信号と、第４信号整形部（９１）を介して入力される電
源装置（９０）の出力電圧とを受け取り、それらの信号
情報に基づいて、モニタの各回路の異常の有無を判別
し、判別されたデータをコネクタ（１０）を通して外部
へ伝送するマイクロプロセッサ（１００）と；から構成
されることを特徴としている。
【０００８】なお、上記自己診断回路のマイクロプロセ
ッサ（１００）は、ビデオプリアンプ及びＰＬＬ回路
（２０）、水平発振及びＰＬＬ回路（５０）、垂直発振
及びＰＬＬ回路（７０）の出力利得を制御するようにフ
ォーマットされた信号を出力し、その信号に応じたビデ
オプリアンプ及びＰＬＬ回路（２０）、水平発振及びＰ
ＬＬ回路（５０）、垂直発振及びＰＬＬ回路（７０）の
出力利得に関する情報を受け取り、それらの信号情報に
基づいて、モニタの各回路の異常の有無を判別し、判別
されたデータを前記コネクタを通して外部へ伝送するこ
とも可能である。
ッサ（１００）は、ビデオプリアンプ及びＰＬＬ回路
（２０）、水平発振及びＰＬＬ回路（５０）、垂直発振
及びＰＬＬ回路（７０）の出力利得を制御するようにフ
ォーマットされた信号を出力し、その信号に応じたビデ
オプリアンプ及びＰＬＬ回路（２０）、水平発振及びＰ
ＬＬ回路（５０）、垂直発振及びＰＬＬ回路（７０）の
出力利得に関する情報を受け取り、それらの信号情報に
基づいて、モニタの各回路の異常の有無を判別し、判別
されたデータを前記コネクタを通して外部へ伝送するこ
とも可能である。
【０００９】また、上記自己診断回路において、ビデオ
プリアンプ及びＰＬＬ回路（２０）は、少なくとも三つ
以上の位相比較器（ＣＯＭ）を含むように構成され、水
平発振及び前記ＰＬＬ回路（５０）は少なくとも一つ以
上の位相比較器（ＣＯＭ）を含むように構成され、垂直
発振及びＰＬＬ回路（７０）は少なくとも一つ以上の位
相比較器を含むように構成することが好ましい。。
プリアンプ及びＰＬＬ回路（２０）は、少なくとも三つ
以上の位相比較器（ＣＯＭ）を含むように構成され、水
平発振及び前記ＰＬＬ回路（５０）は少なくとも一つ以
上の位相比較器（ＣＯＭ）を含むように構成され、垂直
発振及びＰＬＬ回路（７０）は少なくとも一つ以上の位
相比較器を含むように構成することが好ましい。。
【００１０】また、マイクロプロセッサ（１００）は、
ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭなどのメモリ素子とＡ／
Ｄコンバータを含むことが好ましく、さらにＡ／Ｄコン
バータは入出力装置（１０１、１０２）として構成する
ことができる。かかる構成により、マイクロプロセッサ
（１００）は、Ａ／Ｄコンバータまたは入出力装置を介
して、ビデオプリアンプ及びＰＬＬ回路（２０）、水平
発振及びＰＬＬ回路（５０）、垂直発振及びＰＬＬ回路
（７０）から出力される位相差信号、第４信号整形部
（９１）から出力される電圧信号とを受け取ることが好
ましい。
ＲＯＭ、ＲＡＭ、ＥＥＰＲＯＭなどのメモリ素子とＡ／
Ｄコンバータを含むことが好ましく、さらにＡ／Ｄコン
バータは入出力装置（１０１、１０２）として構成する
ことができる。かかる構成により、マイクロプロセッサ
（１００）は、Ａ／Ｄコンバータまたは入出力装置を介
して、ビデオプリアンプ及びＰＬＬ回路（２０）、水平
発振及びＰＬＬ回路（５０）、垂直発振及びＰＬＬ回路
（７０）から出力される位相差信号、第４信号整形部
（９１）から出力される電圧信号とを受け取ることが好
ましい。
【００１１】また、ビデオプリアンプ及びＰＬＬ回路
（２０）、水平発振及びＰＬＬ回路（５０）、垂直発振
及びＰＬＬ回路（７０）は、少なくとも一つ以上のＡ／
Ｄコンバータを内蔵し、出力利得をマイクロプロセッサ
に伝送するように構成することもできる。その際に、マ
イクロプロセッサは（１００）、ビデオプリアンプ及び
ＰＬＬ回路（２０）、水平発振及びＰＬＬ回路（５
０）、垂直発振及びＰＬＬ回路（７０）と、開始状態
（Ｓ）、縦続アドレス（Ｓ／Ａ）、書込／読出ビット
（Ｒ／Ｗ）、第１応答信号（Ａ１）、第１データ（ＤＡ
ＴＡ１）、第２応答信号（Ａ２）、第２データ（ＤＡＴ
Ａ２）、データ（１）、停止状態（Ｐ）より構成された
フォーマットでデータを伝送するように構成することが
好ましい。
（２０）、水平発振及びＰＬＬ回路（５０）、垂直発振
及びＰＬＬ回路（７０）は、少なくとも一つ以上のＡ／
Ｄコンバータを内蔵し、出力利得をマイクロプロセッサ
に伝送するように構成することもできる。その際に、マ
イクロプロセッサは（１００）、ビデオプリアンプ及び
ＰＬＬ回路（２０）、水平発振及びＰＬＬ回路（５
０）、垂直発振及びＰＬＬ回路（７０）と、開始状態
（Ｓ）、縦続アドレス（Ｓ／Ａ）、書込／読出ビット
（Ｒ／Ｗ）、第１応答信号（Ａ１）、第１データ（ＤＡ
ＴＡ１）、第２応答信号（Ａ２）、第２データ（ＤＡＴ
Ａ２）、データ（１）、停止状態（Ｐ）より構成された
フォーマットでデータを伝送するように構成することが
好ましい。
【００１２】本発明にかかるモニタの自己診断回路は、
コンピュータの出力ケーブルと接続されるコネクタ（１
０）を介して入力されるＲ、Ｇ、Ｂビデオ信号出力が、
ビデオプリアンプ及びＰＬＬ回路（２０）とビデオメイ
ンアンプ回路（３０）を介してＣＲＴ（４０）に印加さ
れるように接続され；コネクタ（１０）を介して入力さ
れる水平同期信号が、水平発振及びＰＬＬ回路（５０）
と水平出力回路（６０）を通してＣＲＴ（４０）に印加
されるように接続され；コネクタ（１０）を介して入力
される垂直同期信号が、垂直発振及びＰＬＬ回路（７
０）と垂直出力回路（８０）を通してＣＲＴ（４０）に
印加されるように接続され；電源装置（９０）によりモ
ニタの回路の各部に応じた所定電圧を生成し、かかる電
圧をモニタ回路の各部に供給するように構成されたモニ
タ回路において：ビデオメインアンプ回路（３０）の出
力信号を整形してビデオプリアンプ及びＰＬＬ回路（２
０）の入力端にフィードバックして、コネクタ（１０）
を介して入力されるビデオ信号と比較する第１信号整形
部（３１）と；水平出力回路（６０）の出力信号を整形
して水平発振及びＰＬＬ回路（５０）の入力端にフィー
ドバックして、コネクタ（１０）を介して入力される水
平同期信号と比較する第２信号整形部（６１）と；垂直
出力回路（８０）の出力信号を整形して垂直発振及びＰ
ＬＬ回路（７０）の入力端にフィードバックして、コネ
クタ（１０）を介して入力される垂直同期信号と比較す
る第３信号整形部（８１）と；電源装置（９０）から出
力されるそれぞれの電圧を整形する第４信号整形部（９
１）と；ビデオプリアンプ及びＰＬＬ回路（２０）、水
平発振及びＰＬＬ回路（５０）、垂直発振及びＰＬＬ回
路（７０）それぞれに、出力利得に対する情報を要求
し、要求に対する出力利得情報を受け取るとともに、ビ
デオプリアンプ及びＰＬＬ回路（２０）、水平発振及び
ＰＬＬ回路（５０）、垂直発振及びＰＬＬ回路（７０）
から出力される位相比較信号を受け取り、それらの信号
情報に応じて、ビデオプリアンプ及びＰＬＬ回路（２
０）、水平発振及びＰＬＬ回路（５０）、垂直発振及び
ＰＬＬ回路（７０）の異常の有無を判別し、第４信号整
形部（９１）を通して入力される電源信号を検出し電源
装置（９０）の異常の有無を判別し、これらの結果をコ
ネクタを（１０）通して外部機器に伝送するマイクロプ
ロセッサ（１００）と；から成ることを特徴としてい
る。
コンピュータの出力ケーブルと接続されるコネクタ（１
０）を介して入力されるＲ、Ｇ、Ｂビデオ信号出力が、
ビデオプリアンプ及びＰＬＬ回路（２０）とビデオメイ
ンアンプ回路（３０）を介してＣＲＴ（４０）に印加さ
れるように接続され；コネクタ（１０）を介して入力さ
れる水平同期信号が、水平発振及びＰＬＬ回路（５０）
と水平出力回路（６０）を通してＣＲＴ（４０）に印加
されるように接続され；コネクタ（１０）を介して入力
される垂直同期信号が、垂直発振及びＰＬＬ回路（７
０）と垂直出力回路（８０）を通してＣＲＴ（４０）に
印加されるように接続され；電源装置（９０）によりモ
ニタの回路の各部に応じた所定電圧を生成し、かかる電
圧をモニタ回路の各部に供給するように構成されたモニ
タ回路において：ビデオメインアンプ回路（３０）の出
力信号を整形してビデオプリアンプ及びＰＬＬ回路（２
０）の入力端にフィードバックして、コネクタ（１０）
を介して入力されるビデオ信号と比較する第１信号整形
部（３１）と；水平出力回路（６０）の出力信号を整形
して水平発振及びＰＬＬ回路（５０）の入力端にフィー
ドバックして、コネクタ（１０）を介して入力される水
平同期信号と比較する第２信号整形部（６１）と；垂直
出力回路（８０）の出力信号を整形して垂直発振及びＰ
ＬＬ回路（７０）の入力端にフィードバックして、コネ
クタ（１０）を介して入力される垂直同期信号と比較す
る第３信号整形部（８１）と；電源装置（９０）から出
力されるそれぞれの電圧を整形する第４信号整形部（９
１）と；ビデオプリアンプ及びＰＬＬ回路（２０）、水
平発振及びＰＬＬ回路（５０）、垂直発振及びＰＬＬ回
路（７０）それぞれに、出力利得に対する情報を要求
し、要求に対する出力利得情報を受け取るとともに、ビ
デオプリアンプ及びＰＬＬ回路（２０）、水平発振及び
ＰＬＬ回路（５０）、垂直発振及びＰＬＬ回路（７０）
から出力される位相比較信号を受け取り、それらの信号
情報に応じて、ビデオプリアンプ及びＰＬＬ回路（２
０）、水平発振及びＰＬＬ回路（５０）、垂直発振及び
ＰＬＬ回路（７０）の異常の有無を判別し、第４信号整
形部（９１）を通して入力される電源信号を検出し電源
装置（９０）の異常の有無を判別し、これらの結果をコ
ネクタを（１０）通して外部機器に伝送するマイクロプ
ロセッサ（１００）と；から成ることを特徴としてい
る。
【００１３】なお、上記自己診断回路において、マイク
ロプロセッサ（１００）は、ＲＯＭ、ＲＡＭ、ＥＥＰＲ
ＯＭなどのメモリ素子とＡ／Ｄコンバータを含むことが
好ましく、さらに、Ａ／Ｄコンバータは入出力装置（１
０１、１０２）から構成することができる。かかる構成
により、マイクロプロセッサ（１００）は、Ａ／Ｄコン
バータまたは入出力装置を介して、ビデオプリアンプ及
びＰＬＬ回路（２０）、水平発振及びＰＬＬ回路（５
０）、垂直発振及びＰＬＬ回路（７０）から出力される
位相差信号と、第４信号整形部（９１）から出力される
電圧信号とを受け取ることが可能である。
ロプロセッサ（１００）は、ＲＯＭ、ＲＡＭ、ＥＥＰＲ
ＯＭなどのメモリ素子とＡ／Ｄコンバータを含むことが
好ましく、さらに、Ａ／Ｄコンバータは入出力装置（１
０１、１０２）から構成することができる。かかる構成
により、マイクロプロセッサ（１００）は、Ａ／Ｄコン
バータまたは入出力装置を介して、ビデオプリアンプ及
びＰＬＬ回路（２０）、水平発振及びＰＬＬ回路（５
０）、垂直発振及びＰＬＬ回路（７０）から出力される
位相差信号と、第４信号整形部（９１）から出力される
電圧信号とを受け取ることが可能である。
【００１４】さらに、マイクロプロセッサ（１００）
は、ビデオプリアンプ及びＰＬＬ回路（２０）、水平発
振及びＰＬＬ回路（５０）、垂直発振及びＰＬＬ回路
（７０）と、開始状態（Ｓ）、縦続アドレス（Ｓ／
Ａ）、書込／読出ビット（Ｒ／Ｗ）、第１応答信号（Ａ
１）、第１データ（ＤＡＴＡ１）、第２応答信号（Ａ
２）、第２データ（ＤＡＴＡ２）、データ（１）、停止
状態（Ｐ）より構成されたフォーマットでデータを伝送
するように構成することが好ましい。
は、ビデオプリアンプ及びＰＬＬ回路（２０）、水平発
振及びＰＬＬ回路（５０）、垂直発振及びＰＬＬ回路
（７０）と、開始状態（Ｓ）、縦続アドレス（Ｓ／
Ａ）、書込／読出ビット（Ｒ／Ｗ）、第１応答信号（Ａ
１）、第１データ（ＤＡＴＡ１）、第２応答信号（Ａ
２）、第２データ（ＤＡＴＡ２）、データ（１）、停止
状態（Ｐ）より構成されたフォーマットでデータを伝送
するように構成することが好ましい。
【００１５】本発明のさらに別の構成は、モニタの動作
を中央制御するマイクロプロセッサ（１００）に内蔵さ
れたＲＯＭの異常の有無を検査する制御方法において：
ＲＯＭ領域の全てのアドレスに書き込まれたデータの合
計が特定値（例えば、“０”または“１”）となるよう
に設定する第１ステップと；ＲＯＭの第１アドレスから
アドレス数を増分して、アドレスが最終アドレスとなる
までアドレスに書き込まれたデータを累算し合計値を求
める第２ステップと；求められたたデータの合計値が初
期値に設定した特定値か否かを判定して、その合計値が
特定値である場合には、ＲＯＭの領域は正常であると判
断し、かかる結果を示すデータをコネクタ（１０）を通
して外部に伝送し、その合計値が特定値でない場合に
は、ＲＯＭの領域は異常であると判断し、かかる結果を
示すデータをコネクタ（１０）を通して外部へ伝送する
第３ステップと；から成ることを特徴としている。
を中央制御するマイクロプロセッサ（１００）に内蔵さ
れたＲＯＭの異常の有無を検査する制御方法において：
ＲＯＭ領域の全てのアドレスに書き込まれたデータの合
計が特定値（例えば、“０”または“１”）となるよう
に設定する第１ステップと；ＲＯＭの第１アドレスから
アドレス数を増分して、アドレスが最終アドレスとなる
までアドレスに書き込まれたデータを累算し合計値を求
める第２ステップと；求められたたデータの合計値が初
期値に設定した特定値か否かを判定して、その合計値が
特定値である場合には、ＲＯＭの領域は正常であると判
断し、かかる結果を示すデータをコネクタ（１０）を通
して外部に伝送し、その合計値が特定値でない場合に
は、ＲＯＭの領域は異常であると判断し、かかる結果を
示すデータをコネクタ（１０）を通して外部へ伝送する
第３ステップと；から成ることを特徴としている。
【００１６】本発明のさら別な構成は、モニタの動作を
中央制御するマイクロプロセッサ（１００）に内蔵され
たＲＡＭまたはＥＥＰＲＯＭの異常の有無を検査する制
御方法において：使用可能なＲＡＭまたはＥＥＰＲＯＭ
のアドレスに任意のデータを書き込むとともに、その書
き込まれたデータを読み出して、両データを互いに比較
する第１ステップと；その両データが等しければ、ＲＡ
ＭまたはＥＥＰＲＯＭのアドレスが最終アドレスとなる
まで増分して第１ステップを反復する第２ステップと；
第２ステップが完了するまで、比較された両データ値が
等しければ、ＲＡＭまたはＥＥＰＲＯＭの領域は良好で
あると判別して、ＲＡＭまたはＥＥＰＲＯＭ領域は正常
であるとの判別信号を外部に出力する第３ステップと；
第１、第２ステップで比較された両データ値が相違する
場合は、ＲＡＭまたはＥＥＰＲＯＭ領域には異常がある
と判断して、ＲＡＭまたはＥＥＰＲＯＭ領域は不良であ
るとの判別データを外部へ出力する第４ステップと；を
から成ることを特徴としている。
中央制御するマイクロプロセッサ（１００）に内蔵され
たＲＡＭまたはＥＥＰＲＯＭの異常の有無を検査する制
御方法において：使用可能なＲＡＭまたはＥＥＰＲＯＭ
のアドレスに任意のデータを書き込むとともに、その書
き込まれたデータを読み出して、両データを互いに比較
する第１ステップと；その両データが等しければ、ＲＡ
ＭまたはＥＥＰＲＯＭのアドレスが最終アドレスとなる
まで増分して第１ステップを反復する第２ステップと；
第２ステップが完了するまで、比較された両データ値が
等しければ、ＲＡＭまたはＥＥＰＲＯＭの領域は良好で
あると判別して、ＲＡＭまたはＥＥＰＲＯＭ領域は正常
であるとの判別信号を外部に出力する第３ステップと；
第１、第２ステップで比較された両データ値が相違する
場合は、ＲＡＭまたはＥＥＰＲＯＭ領域には異常がある
と判断して、ＲＡＭまたはＥＥＰＲＯＭ領域は不良であ
るとの判別データを外部へ出力する第４ステップと；を
から成ることを特徴としている。
【００１７】
【発明の実施の形態】以下に添付図面を参照しながら、
本発明に基づいて構成されたモニタの自己診断回路及び
その方法の好適な実施の形態について詳細に説明する。
本発明に基づいて構成されたモニタの自己診断回路及び
その方法の好適な実施の形態について詳細に説明する。
【００１８】図１は、本発明の実施の一形態にかかるモ
ニタの自己診断回路のブロック図であり、コンピュータ
の出力ケーブルに接続されるコネクタ１０を介して入力
されるＲ、Ｇ、Ｂビデオ信号の出力端は、ビデオプリア
ンプ及びＰＬＬ回路２０の入力端に接続され、ビデオプ
リアンプ及びＰＬＬ回路２０の出力端はビデオメインア
ンプ３０の入力端に接続され、さらにビデオメインアン
プ回路３０の出力端がＣＲＴ４０に接続されて、ＣＲＴ
４０に所定のビデオ信号を印加する。
ニタの自己診断回路のブロック図であり、コンピュータ
の出力ケーブルに接続されるコネクタ１０を介して入力
されるＲ、Ｇ、Ｂビデオ信号の出力端は、ビデオプリア
ンプ及びＰＬＬ回路２０の入力端に接続され、ビデオプ
リアンプ及びＰＬＬ回路２０の出力端はビデオメインア
ンプ３０の入力端に接続され、さらにビデオメインアン
プ回路３０の出力端がＣＲＴ４０に接続されて、ＣＲＴ
４０に所定のビデオ信号を印加する。
【００１９】コネクタ１０を通して入力される水平同期
信号ＨＳＹＮＣは、水平発振及びＰＬＬ回路５０の入力
端に接続され、水平発振及びＰＬＬ回路５０の出力端が
水平出力回路６０の入力端に接続され、水平出力回路６
０の出力端がＣＲＴ４０に接続されて、ＣＲＴ４０に所
定の水平同期信号ＨＳＹＮＣを印加する。コネクタ１０
を通して入力される垂直同期信号ＶＳＹＮＣは、垂直発
振及びＰＬＬ回路７０の入力端に接続され、垂直発振及
びＰＬＬ回路７０の出力端が垂直出力回路８０の入力端
に接続され、垂直出力回路８０の出力端がＣＲＴ４０に
接続されて、ＣＲＴ４０に所定の垂直同期信号ＶＳＹＮ
Ｃを印加する。
信号ＨＳＹＮＣは、水平発振及びＰＬＬ回路５０の入力
端に接続され、水平発振及びＰＬＬ回路５０の出力端が
水平出力回路６０の入力端に接続され、水平出力回路６
０の出力端がＣＲＴ４０に接続されて、ＣＲＴ４０に所
定の水平同期信号ＨＳＹＮＣを印加する。コネクタ１０
を通して入力される垂直同期信号ＶＳＹＮＣは、垂直発
振及びＰＬＬ回路７０の入力端に接続され、垂直発振及
びＰＬＬ回路７０の出力端が垂直出力回路８０の入力端
に接続され、垂直出力回路８０の出力端がＣＲＴ４０に
接続されて、ＣＲＴ４０に所定の垂直同期信号ＶＳＹＮ
Ｃを印加する。
【００２０】モニタに入力される駆動電源ＡＣは、スイ
ッチングモード電源装置（以下、ＳＭＰＳと称する。）
９０を通して、所定の電圧（５Ｖ、１２Ｖ、８０Ｖな
ど）を生成しモニタの各部に供給する。
ッチングモード電源装置（以下、ＳＭＰＳと称する。）
９０を通して、所定の電圧（５Ｖ、１２Ｖ、８０Ｖな
ど）を生成しモニタの各部に供給する。
【００２１】このように構成される通常のモニタ制御回
路において、本発明は、ビデオメインアンプ回路３０の
出力信号を整形してビデオプリアンプ及びＰＬＬ回路２
０の入力端にフィードバックしてコネクタ１０を通して
入力されるＲ、Ｇ、Ｂビデオ信号と比較する第１信号整
形部３１と、水平出力回路６０の出力信号を整形して水
平発振及びＰＬＬ回路５０の入力端にフィードバックし
てコネクタ１０を通して入力される水平同期信号ＨＳＹ
ＮＣと比較する第２信号整形部６１と、垂直出力回路８
０の出力信号を整形して垂直発振及びＰＬＬ回路７０の
入力端にフィードバックしてコネクタ１０を通して入力
される垂直同期信号ＶＳＹＮＣと比較する第３信号整形
部８１と、ＳＭＰＳ９０からモニタの各部に出力される
各電圧を整形する第４信号整形部９１と、コネクタ１０
を通して入力される水平同期信号ＨＳＹＮＣ及び垂直同
期信号ＶＳＹＮＣが印加されるように接続されるととも
に、ビデオプリアンプ及びＰＬＬ回路２０、水平発振及
びＰＬＬ回路５０、垂直発振及びＰＬＬ回路７０のそれ
ぞれの出力利得に関するデータを受け取り、また前記各
回路２０、５０、７０から出力される位相比較信号を受
け取ることで、前記各回路２０、５０、７０の異常の有
無を判別し、この結果を前記コネクタ１０を通して外部
機器へ伝送するマイクロプロセッサ１００と、から主に
構成されている。
路において、本発明は、ビデオメインアンプ回路３０の
出力信号を整形してビデオプリアンプ及びＰＬＬ回路２
０の入力端にフィードバックしてコネクタ１０を通して
入力されるＲ、Ｇ、Ｂビデオ信号と比較する第１信号整
形部３１と、水平出力回路６０の出力信号を整形して水
平発振及びＰＬＬ回路５０の入力端にフィードバックし
てコネクタ１０を通して入力される水平同期信号ＨＳＹ
ＮＣと比較する第２信号整形部６１と、垂直出力回路８
０の出力信号を整形して垂直発振及びＰＬＬ回路７０の
入力端にフィードバックしてコネクタ１０を通して入力
される垂直同期信号ＶＳＹＮＣと比較する第３信号整形
部８１と、ＳＭＰＳ９０からモニタの各部に出力される
各電圧を整形する第４信号整形部９１と、コネクタ１０
を通して入力される水平同期信号ＨＳＹＮＣ及び垂直同
期信号ＶＳＹＮＣが印加されるように接続されるととも
に、ビデオプリアンプ及びＰＬＬ回路２０、水平発振及
びＰＬＬ回路５０、垂直発振及びＰＬＬ回路７０のそれ
ぞれの出力利得に関するデータを受け取り、また前記各
回路２０、５０、７０から出力される位相比較信号を受
け取ることで、前記各回路２０、５０、７０の異常の有
無を判別し、この結果を前記コネクタ１０を通して外部
機器へ伝送するマイクロプロセッサ１００と、から主に
構成されている。
【００２２】ビデオプリアンプ及びＰＬＬ回路２０、水
平発振及びＰＬＬ回路５０、垂直発振及びＰＬＬ回路７
０の各位相差信号出力端ＰＤは、マイクロプロセッサ１
００のＡ／Ｄ（アナログ／ディジタル）コンバータ１０
１に接続され、第４信号整形部９１を通して入力される
ＳＭＰＳ９０の出力電圧は、マイクロプロセッサ１００
のＡ／Ｄコンバータ１０２に接続される。ここで、各Ａ
／Ｄコンバータ１０１、１０２は、入出力装置として構
成することができる。
平発振及びＰＬＬ回路５０、垂直発振及びＰＬＬ回路７
０の各位相差信号出力端ＰＤは、マイクロプロセッサ１
００のＡ／Ｄ（アナログ／ディジタル）コンバータ１０
１に接続され、第４信号整形部９１を通して入力される
ＳＭＰＳ９０の出力電圧は、マイクロプロセッサ１００
のＡ／Ｄコンバータ１０２に接続される。ここで、各Ａ
／Ｄコンバータ１０１、１０２は、入出力装置として構
成することができる。
【００２３】マイクロプロセッサ１００は、ビデオプリ
アンプ及びＰＬＬ回路２０、水平発振及びＰＬＬ回路５
０、垂直発振及びＰＬＬ回路７０から情報を受け取った
り、コネクタ１０を通してコンピュータや外部機器に情
報を伝送するために、所定の通信用プロトコル信号Ｉ２
Ｃを用いる。
アンプ及びＰＬＬ回路２０、水平発振及びＰＬＬ回路５
０、垂直発振及びＰＬＬ回路７０から情報を受け取った
り、コネクタ１０を通してコンピュータや外部機器に情
報を伝送するために、所定の通信用プロトコル信号Ｉ２
Ｃを用いる。
【００２４】また、ビデオプリアンプ及びＰＬＬ回路２
０、水平発振及びＰＬＬ回路５０、垂直発振及びＰＬＬ
回路７０は、Ａ／Ｄ（アナログ／ディジタル）コンバー
タを少なくとも一つ以上は内蔵するように構成されてお
り、従って、各回路２０、５０、７０の出力利得など
は、マイクロプロセッサ１００を介して制御することが
可能である。すなわち、マイクロプロセッサ１００は、
各回路２０、５０、７０の出力利得を制御する信号を伝
送し、各回路２０、５０、７０は、マイクロプロセッサ
１００の制御（要求）に応答して、自分の出力利得に関
するデータをマイクロプロセッサ１００に伝送する。な
お、マイクロプロセッサ１００と回路２０、５０、７０
との間の伝送線は入出力用の二本の線から構成すること
が好ましい。
０、水平発振及びＰＬＬ回路５０、垂直発振及びＰＬＬ
回路７０は、Ａ／Ｄ（アナログ／ディジタル）コンバー
タを少なくとも一つ以上は内蔵するように構成されてお
り、従って、各回路２０、５０、７０の出力利得など
は、マイクロプロセッサ１００を介して制御することが
可能である。すなわち、マイクロプロセッサ１００は、
各回路２０、５０、７０の出力利得を制御する信号を伝
送し、各回路２０、５０、７０は、マイクロプロセッサ
１００の制御（要求）に応答して、自分の出力利得に関
するデータをマイクロプロセッサ１００に伝送する。な
お、マイクロプロセッサ１００と回路２０、５０、７０
との間の伝送線は入出力用の二本の線から構成すること
が好ましい。
【００２５】マイクロプロセッサ１００内部には、図示
していないが、本実施の形態を実施するための所定のプ
ログラムが格納されたＲＯＭと、各種のデータを適宜に
格納及び読み出しを行うＲＡＭと、データを一時的に、
場合によっては長期間格納するためのＥＥＰＲＯＭなど
のメモリ素子が設けられている。
していないが、本実施の形態を実施するための所定のプ
ログラムが格納されたＲＯＭと、各種のデータを適宜に
格納及び読み出しを行うＲＡＭと、データを一時的に、
場合によっては長期間格納するためのＥＥＰＲＯＭなど
のメモリ素子が設けられている。
【００２６】また、ビデオプリアンプ及びＰＬＬ回路２
０、水平発振及びＰＬＬ回路５０、垂直発振及びＰＬＬ
回路７０は、二つの信号の位相を比較する図２に示すよ
うな位相比較器ＣＯＭを少なくとも一つ以上含んでい
る。すなわち、コネクタ１０を通して入力される信号Ａ
（例えば、Ｒ、Ｇ、Ｂ信号、水平同期信号、垂直同期信
号）と、第１、２、３信号整形部３１、６１、８１を介
してフィードバックされる各信号Ｂとは、各回路２０、
５０、７０の位相比較器ＣＯＭに入力される。そして、
位相比較器ＣＯＭは、二つの信号Ａ、Ｂを比較して、そ
の位相差信号Ｃを出力端ＰＣに出力するように構成され
る。
０、水平発振及びＰＬＬ回路５０、垂直発振及びＰＬＬ
回路７０は、二つの信号の位相を比較する図２に示すよ
うな位相比較器ＣＯＭを少なくとも一つ以上含んでい
る。すなわち、コネクタ１０を通して入力される信号Ａ
（例えば、Ｒ、Ｇ、Ｂ信号、水平同期信号、垂直同期信
号）と、第１、２、３信号整形部３１、６１、８１を介
してフィードバックされる各信号Ｂとは、各回路２０、
５０、７０の位相比較器ＣＯＭに入力される。そして、
位相比較器ＣＯＭは、二つの信号Ａ、Ｂを比較して、そ
の位相差信号Ｃを出力端ＰＣに出力するように構成され
る。
【００２７】なお、図３は、図２に示す位相比較器ＣＯ
Ｍの入出力状態を示した図であり、信号Ａの入力と信号
Ｂの入力が位相比較器ＣＯＭに入力されることにより、
位相比較器ＣＯＭの出力端ＰＤに、信号Ｃで示すような
位相差信号が出力される。
Ｍの入出力状態を示した図であり、信号Ａの入力と信号
Ｂの入力が位相比較器ＣＯＭに入力されることにより、
位相比較器ＣＯＭの出力端ＰＤに、信号Ｃで示すような
位相差信号が出力される。
【００２８】図４は、ビデオプリアンプ及びＰＬＬ回路
２０、水平発振及びＰＬＬ回路５０、垂直発振及びＰＬ
Ｌ回路７０のデータを受け取るマイクロプロセッサ１０
０のデータ伝送のフォーマットの一例を示したもので、
開始状態（Ｓ）、連続アドレス（Ｓ／Ａ）、書込／読出
ビット（Ｒ／Ｗ）、第１応答信号（Ａ１）、第１データ
（ＤＡＴＡ１）、第２応答信号（Ａ２）、第２データ
（ＤＡＴＡ２）、データ（１）、停止状態（Ｐ）より構
成され、マイクロプロセッサ１００は、各回路２０、５
０、７０に所定のデータを送り、その伝送データに対す
る応答信号を受け取り、その応答信号から各回路２０、
５０、７０の異常有無を判断する。
２０、水平発振及びＰＬＬ回路５０、垂直発振及びＰＬ
Ｌ回路７０のデータを受け取るマイクロプロセッサ１０
０のデータ伝送のフォーマットの一例を示したもので、
開始状態（Ｓ）、連続アドレス（Ｓ／Ａ）、書込／読出
ビット（Ｒ／Ｗ）、第１応答信号（Ａ１）、第１データ
（ＤＡＴＡ１）、第２応答信号（Ａ２）、第２データ
（ＤＡＴＡ２）、データ（１）、停止状態（Ｐ）より構
成され、マイクロプロセッサ１００は、各回路２０、５
０、７０に所定のデータを送り、その伝送データに対す
る応答信号を受け取り、その応答信号から各回路２０、
５０、７０の異常有無を判断する。
【００２９】図５は、マイクロプロセッサ１００に内蔵
された本実施の形態にかかるＲＯＭテスト時の検査方法
を示す手順である。
された本実施の形態にかかるＲＯＭテスト時の検査方法
を示す手順である。
【００３０】本実施の形態によれば、ＲＯＭ領域が正常
であれば、使用可能な全体ＲＯＭアドレスに書き込まれ
たデータの合計が“０”となるように設定されており、
一番目のアドレスから最終アドレスまで全てのデータを
合算して、その結果が１バイト“０”となるか否かを判
別することで、ＲＯＭ領域の異常の有無を判断する。こ
こで、ＲＯＭの領域の中に一部でも異常が存在すれば、
マイクロプロセッサ１００の正常動作は保障されない。
であれば、使用可能な全体ＲＯＭアドレスに書き込まれ
たデータの合計が“０”となるように設定されており、
一番目のアドレスから最終アドレスまで全てのデータを
合算して、その結果が１バイト“０”となるか否かを判
別することで、ＲＯＭ領域の異常の有無を判断する。こ
こで、ＲＯＭの領域の中に一部でも異常が存在すれば、
マイクロプロセッサ１００の正常動作は保障されない。
【００３１】図示したように、ステップＳ１では、オフ
セットアドレス、累算器（以下、ＡＣＣと称する。）、
チェック合計データを０アドレスまたは“０”にセット
する。次いで、ステップＳ２では、ＡＣＣにオフセット
アドレスのデータを代入する。さらに、ステップＳ３で
は、チェック合計データにＡＣＣのデータと以前のチェ
ック合計データとを加算して代入する。そして、ステッ
プＳ４では、オフセットアドレスがＲＯＭの最終アドレ
スか否かを判断する。
セットアドレス、累算器（以下、ＡＣＣと称する。）、
チェック合計データを０アドレスまたは“０”にセット
する。次いで、ステップＳ２では、ＡＣＣにオフセット
アドレスのデータを代入する。さらに、ステップＳ３で
は、チェック合計データにＡＣＣのデータと以前のチェ
ック合計データとを加算して代入する。そして、ステッ
プＳ４では、オフセットアドレスがＲＯＭの最終アドレ
スか否かを判断する。
【００３２】ステップＳ４において、オフセットアドレ
スがＲＡＭの最後アドレスでないと判断された場合に
は、ステップＳ５に進み、オフセットアドレスを増分
し、ＡＣＣにオフセットアドレスのデータを代入するス
テップＳ２に戻る。これに対して、ステップＳ４におい
て、オフセットアドレスがＲＡＭの最終アドレスである
と判断された場合には、ステップＳ６に進み、チェック
合計が“０”か否かを判断する。
スがＲＡＭの最後アドレスでないと判断された場合に
は、ステップＳ５に進み、オフセットアドレスを増分
し、ＡＣＣにオフセットアドレスのデータを代入するス
テップＳ２に戻る。これに対して、ステップＳ４におい
て、オフセットアドレスがＲＡＭの最終アドレスである
と判断された場合には、ステップＳ６に進み、チェック
合計が“０”か否かを判断する。
【００３３】ステップＳ６において、チェック合計が
“０”であると判断された場合には、ステップＳ７に進
み、ＲＯＭの領域は正常であると判断して、その結果を
示す判別信号をコネクタ１０を通して外部に伝送する。
これに対して、ステップＳ６において、チェック合計が
“０”でないと判断された場合には、ステップＳ８に進
み、ＲＯＭの領域に異常が存在すると判断し、その結果
を示す判別信号データをコネクタ１０を通して外部に伝
送する。
“０”であると判断された場合には、ステップＳ７に進
み、ＲＯＭの領域は正常であると判断して、その結果を
示す判別信号をコネクタ１０を通して外部に伝送する。
これに対して、ステップＳ６において、チェック合計が
“０”でないと判断された場合には、ステップＳ８に進
み、ＲＯＭの領域に異常が存在すると判断し、その結果
を示す判別信号データをコネクタ１０を通して外部に伝
送する。
【００３４】図６は、本実施の形態にかかるマイクロプ
ロセッサ１００に内蔵されたＲＡＭまたはＥＥＰＲＯＭ
テスト時の検査方法を示す流れ図である。
ロセッサ１００に内蔵されたＲＡＭまたはＥＥＰＲＯＭ
テスト時の検査方法を示す流れ図である。
【００３５】ここで、ＲＡＭの領域は、各種データを臨
時に格納したり読み出したりする部分で、この部分が不
良であれば、マイクロプロセッサ１００の動作に異常が
生じる。一方、ＥＥＰＲＯＭの領域は、一時的に、場合
によっては長期間にわたりデータを保管する領域である
が、この部分が不良の場合にも、やはりＲＡＭ不良の場
合と同様に、マイクロプロセッサ１００の動作に以上が
生じる。
時に格納したり読み出したりする部分で、この部分が不
良であれば、マイクロプロセッサ１００の動作に異常が
生じる。一方、ＥＥＰＲＯＭの領域は、一時的に、場合
によっては長期間にわたりデータを保管する領域である
が、この部分が不良の場合にも、やはりＲＡＭ不良の場
合と同様に、マイクロプロセッサ１００の動作に以上が
生じる。
【００３６】従って、本実施の形態によれば、使用可能
なＲＡＭ及びＥＥＰＲＯＭの領域に臨時データを書き込
み、この書き込まれたデータを再び読み出して、書き込
み時のデータと比較判別して、ＲＡＭまたはＥＥＰＲＯ
Ｍの領域における異常の有無を判断する。
なＲＡＭ及びＥＥＰＲＯＭの領域に臨時データを書き込
み、この書き込まれたデータを再び読み出して、書き込
み時のデータと比較判別して、ＲＡＭまたはＥＥＰＲＯ
Ｍの領域における異常の有無を判断する。
【００３７】図示した通り、ステップＴ１では、オフセ
ットアドレス及びＡＣＣを０アドレス及び“０”とセッ
トし、データバッファに所定のデータを設定する。次い
で、ステップＴ２では、オフセットアドレスにデータバ
ッファに設定されたデータを書き込み、さらに、ステッ
プＴ３では、ＡＣＣにオフセットアドレスのデータを読
み出す。そして、ステップＴ４では、ＡＣＣのデータが
データバッファのデータと等しいか否かを判断する。
ットアドレス及びＡＣＣを０アドレス及び“０”とセッ
トし、データバッファに所定のデータを設定する。次い
で、ステップＴ２では、オフセットアドレスにデータバ
ッファに設定されたデータを書き込み、さらに、ステッ
プＴ３では、ＡＣＣにオフセットアドレスのデータを読
み出す。そして、ステップＴ４では、ＡＣＣのデータが
データバッファのデータと等しいか否かを判断する。
【００３８】ステップＴ４において、ＡＣＣのデータが
データバッファのデータと等しいと判断された場合に
は、ステップＴ５に進み、現在のオフセットアドレスが
ＲＡＭまたはＥＥＰＲＯＭの最終アドレスか否かを判断
する。そして、ステップＴ５において、オフセットアド
レスが最終アドレスでないと判断された場合には、ステ
ップＴ６において、オフセットアドレスを増分し、ステ
ップＴ２からの処理を再び行う。これに対して、ステッ
プＴ５において、オフセットアドレスがＲＡＭまたはＥ
ＥＰＲＯＭの最終アドレスであると判断された場合に
は、ＲＡＭまたはＥＥＰＲＯＭの領域は正常だと判断し
て、ステップＴ７において、その結果を示す判別信号デ
ータをコネクタ１０を通して外部に伝送する。
データバッファのデータと等しいと判断された場合に
は、ステップＴ５に進み、現在のオフセットアドレスが
ＲＡＭまたはＥＥＰＲＯＭの最終アドレスか否かを判断
する。そして、ステップＴ５において、オフセットアド
レスが最終アドレスでないと判断された場合には、ステ
ップＴ６において、オフセットアドレスを増分し、ステ
ップＴ２からの処理を再び行う。これに対して、ステッ
プＴ５において、オフセットアドレスがＲＡＭまたはＥ
ＥＰＲＯＭの最終アドレスであると判断された場合に
は、ＲＡＭまたはＥＥＰＲＯＭの領域は正常だと判断し
て、ステップＴ７において、その結果を示す判別信号デ
ータをコネクタ１０を通して外部に伝送する。
【００３９】一方、ステップＴ４において、ＡＣＣのデ
ータとデータバッファのデータとが相違すると判断され
た場合には、ＲＡＭまたはＥＥＰＲＯＭの領域に異常が
存在すると判断し、ステップＴ８において、その結果を
示す判別信号データをコネクタ１０を通して外部に伝送
する。
ータとデータバッファのデータとが相違すると判断され
た場合には、ＲＡＭまたはＥＥＰＲＯＭの領域に異常が
存在すると判断し、ステップＴ８において、その結果を
示す判別信号データをコネクタ１０を通して外部に伝送
する。
【００４０】次に、上記のように構成された本発明の作
用について、図１〜図５を参照しながら説明する。
用について、図１〜図５を参照しながら説明する。
【００４１】本発明は、モニタ内部の回路、すなわちマ
イクロプロセッサ１００に内蔵されたＲＯＭ及びＲＡＭ
（ＥＥＰＲＯＭ）と、ビデオ回路、水平・垂直回路、電
源回路などを順次自己検査して、その結果に関する情報
を外部に備えられた別途の機器に伝送しようとするもの
である。
イクロプロセッサ１００に内蔵されたＲＯＭ及びＲＡＭ
（ＥＥＰＲＯＭ）と、ビデオ回路、水平・垂直回路、電
源回路などを順次自己検査して、その結果に関する情報
を外部に備えられた別途の機器に伝送しようとするもの
である。
【００４２】まずマイクロプロセッサ１００に内蔵され
たＲＯＭ領域の良否を自己検査する場合について説明す
ると、使用可能なＲＯＭの全てのアドレスに書き込まれ
たデータの合計が“０”となるようにプログラムする。
そして、ＲＯＭの一番目のアドレスからアドレス数を増
分して、アドレスが最終アドレスとなるまでアドレスに
書き込まれたデータを累積して合計値を算出する（ステ
ップＳ１〜Ｓ５）。上記のようにして累積された合計値
が、初期値として設定された“０”となれば、ＲＯＭ領
域には異常がないと判断できるので、マイクロプロセッ
サ１００は、所定のプロトコル信号Ｉ２Ｃを介して外部
装置にＲＯＭ領域は正常であるとの判別信号を出力する
（ステップＳ６、Ｓ７）。これに対して、累積された合
計値が、初期値として設定された“０”とならなけれ
ば、ＲＯＭ領域には異常が存在すると判断できるので、
マイクロプロセッサ１００は、ＲＯＭ領域は異常である
との判別信号を出力する（ステップＳ６、Ｓ８）。その
際、通信プロトコルＩ２Ｃを通して出力される信号は、
コネクタ１０を介して外部に接続されたコンピュータや
その他の機器に伝送され、かかる機器はＲＯＭの検査現
況を外部に知らせることができる。
たＲＯＭ領域の良否を自己検査する場合について説明す
ると、使用可能なＲＯＭの全てのアドレスに書き込まれ
たデータの合計が“０”となるようにプログラムする。
そして、ＲＯＭの一番目のアドレスからアドレス数を増
分して、アドレスが最終アドレスとなるまでアドレスに
書き込まれたデータを累積して合計値を算出する（ステ
ップＳ１〜Ｓ５）。上記のようにして累積された合計値
が、初期値として設定された“０”となれば、ＲＯＭ領
域には異常がないと判断できるので、マイクロプロセッ
サ１００は、所定のプロトコル信号Ｉ２Ｃを介して外部
装置にＲＯＭ領域は正常であるとの判別信号を出力する
（ステップＳ６、Ｓ７）。これに対して、累積された合
計値が、初期値として設定された“０”とならなけれ
ば、ＲＯＭ領域には異常が存在すると判断できるので、
マイクロプロセッサ１００は、ＲＯＭ領域は異常である
との判別信号を出力する（ステップＳ６、Ｓ８）。その
際、通信プロトコルＩ２Ｃを通して出力される信号は、
コネクタ１０を介して外部に接続されたコンピュータや
その他の機器に伝送され、かかる機器はＲＯＭの検査現
況を外部に知らせることができる。
【００４３】次に、マイクロプロセッサ１００に内蔵さ
れたＲＡＭまたはＥＥＰＲＯＭ領域の良否を自己検査す
る場合について説明すると、使用可能なＲＡＭ（ＥＥＰ
ＲＯＭ）のアドレスに臨時のデータを書き込み、書き込
まれたデータを読み出して、両者のデータを互いに比較
する（Ｔ１〜Ｔ４ステップ）。ここで、両者のデータが
等しければ、ＲＡＭ（ＥＥＰＲＯＭ）のアドレスが最終
アドレスとなるまで増分され、図６に示すステップＴ２
〜Ｔ４が実行され、その両者のデータ値が等しければ、
ＲＡＭ（ＥＥＰＲＯＭ）の領域には異常なしと判断でき
るので、マイクロプロセッサ１００は、ＲＡＭ（ＥＥＰ
ＲＯＭ）領域は正常であるとの所定の判別信号を出力す
る（ステップＴ５〜Ｔ７）。一方、ＲＡＭ（ＥＥＰＲＯ
Ｍ）のアドレスを増分しながら最終アドレスまで進む途
中で、書き込みデータと読み出したデータが相違する場
合は、ＲＡＭ（ＥＥＰＲＯＭ）領域には異常があると判
断できるので、マイクロプロセッサ１００は、ＲＡＭ
（ＥＥＰＲＯＭ）領域は異常であるとの判別データを出
力する（ステップＴ４、Ｔ８）。このようにして、コネ
クタ１０を通して出力される信号は外部に接続されたコ
ンピュータやその他の機器に伝送され、かかる機器はＲ
ＡＭ及びＥＥＰＲＯＭの検査現況を外部に知らせること
ができる。
れたＲＡＭまたはＥＥＰＲＯＭ領域の良否を自己検査す
る場合について説明すると、使用可能なＲＡＭ（ＥＥＰ
ＲＯＭ）のアドレスに臨時のデータを書き込み、書き込
まれたデータを読み出して、両者のデータを互いに比較
する（Ｔ１〜Ｔ４ステップ）。ここで、両者のデータが
等しければ、ＲＡＭ（ＥＥＰＲＯＭ）のアドレスが最終
アドレスとなるまで増分され、図６に示すステップＴ２
〜Ｔ４が実行され、その両者のデータ値が等しければ、
ＲＡＭ（ＥＥＰＲＯＭ）の領域には異常なしと判断でき
るので、マイクロプロセッサ１００は、ＲＡＭ（ＥＥＰ
ＲＯＭ）領域は正常であるとの所定の判別信号を出力す
る（ステップＴ５〜Ｔ７）。一方、ＲＡＭ（ＥＥＰＲＯ
Ｍ）のアドレスを増分しながら最終アドレスまで進む途
中で、書き込みデータと読み出したデータが相違する場
合は、ＲＡＭ（ＥＥＰＲＯＭ）領域には異常があると判
断できるので、マイクロプロセッサ１００は、ＲＡＭ
（ＥＥＰＲＯＭ）領域は異常であるとの判別データを出
力する（ステップＴ４、Ｔ８）。このようにして、コネ
クタ１０を通して出力される信号は外部に接続されたコ
ンピュータやその他の機器に伝送され、かかる機器はＲ
ＡＭ及びＥＥＰＲＯＭの検査現況を外部に知らせること
ができる。
【００４４】次に、ビデオ信号出力回路の自己検査の手
順について説明すると、マイクロプロセッサ１００は、
ビデオ信号出力回路の異常有無を検査する際には、ビデ
オプリアンプ及びＰＬＬ回路２０の出力利得（Ｒ、Ｇ、
Ｂ利得）を制御することが可能な図４に示すようなフォ
ーマットの伝送信号をビデオプリアンプ及びＰＬＬ回路
２０に出力する。かかる信号により、Ｒ、Ｇ、Ｂビデオ
信号の利得が制御され、ビデオプリアンプ及びＰＬＬ回
路２０からの応答信号がマイクロプロセッサ１００に返
送される。マイクロプロセッサ１００は、この応答信号
に基づいて、ビデオプリアンプ及びＰＬＬ回路２０の異
常の有無を判断し、判別された信号はコネクタ１０を通
して外部機器に伝送される。
順について説明すると、マイクロプロセッサ１００は、
ビデオ信号出力回路の異常有無を検査する際には、ビデ
オプリアンプ及びＰＬＬ回路２０の出力利得（Ｒ、Ｇ、
Ｂ利得）を制御することが可能な図４に示すようなフォ
ーマットの伝送信号をビデオプリアンプ及びＰＬＬ回路
２０に出力する。かかる信号により、Ｒ、Ｇ、Ｂビデオ
信号の利得が制御され、ビデオプリアンプ及びＰＬＬ回
路２０からの応答信号がマイクロプロセッサ１００に返
送される。マイクロプロセッサ１００は、この応答信号
に基づいて、ビデオプリアンプ及びＰＬＬ回路２０の異
常の有無を判断し、判別された信号はコネクタ１０を通
して外部機器に伝送される。
【００４５】次に、マイクロプロセッサ１００は、水平
出力回路の異常有無を検査する場合について説明する
と、水平発振及びＰＬＬ回路５０に対して、図４に示す
ようなフォーマットを有する伝送信号を出力する。かか
る信号により、水平発振及びＰＬＬ回路５０の水平出力
信号の利得が制御され、水平発振及びＰＬＬ回路５０か
らの応答信号がマイクロプロセッサ１００に返送され、
マイクロプロセッサ１００は、この応答信号に基づい
て、水平発振及びＰＬＬ回路５０の異常の有無を判断
し、判別された信号はコネクタ１０を通して外部機器に
伝送される。
出力回路の異常有無を検査する場合について説明する
と、水平発振及びＰＬＬ回路５０に対して、図４に示す
ようなフォーマットを有する伝送信号を出力する。かか
る信号により、水平発振及びＰＬＬ回路５０の水平出力
信号の利得が制御され、水平発振及びＰＬＬ回路５０か
らの応答信号がマイクロプロセッサ１００に返送され、
マイクロプロセッサ１００は、この応答信号に基づい
て、水平発振及びＰＬＬ回路５０の異常の有無を判断
し、判別された信号はコネクタ１０を通して外部機器に
伝送される。
【００４６】次に、マイクロプロセッサ１００は、垂直
出力回路の異常有無を検査する場合について説明する
と、垂直発振及びＰＬＬ回路７０に対して、図４に示す
ようなフォーマットを有する伝送信号を出力する。かか
る信号により、垂直発振及びＰＬＬ回路７０の垂直出力
信号の利得が制御され、垂直発振及びＰＬＬ回路７０か
らの応答信号がマイクロプロセッサ１００に返送され、
マイクロプロセッサ１００は、この応答信号に基づい
て、垂直発振及びＰＬＬ回路の異常の有無を判断し、判
別された信号はコネクタ１０を通して外部機器に伝送さ
れる。
出力回路の異常有無を検査する場合について説明する
と、垂直発振及びＰＬＬ回路７０に対して、図４に示す
ようなフォーマットを有する伝送信号を出力する。かか
る信号により、垂直発振及びＰＬＬ回路７０の垂直出力
信号の利得が制御され、垂直発振及びＰＬＬ回路７０か
らの応答信号がマイクロプロセッサ１００に返送され、
マイクロプロセッサ１００は、この応答信号に基づい
て、垂直発振及びＰＬＬ回路の異常の有無を判断し、判
別された信号はコネクタ１０を通して外部機器に伝送さ
れる。
【００４７】さらに、本実施の形態によれば、ビデオア
ンプ回路３０から出力されるＲ、Ｇ、Ｂビデオ信号は信
号整形部３１を介してビデオプリアンプ及びＰＬＬ回路
２０の入力端にフィードバックされる。かかる信号は、
コネクタ１０を通して入力されるＲ、Ｇ、Ｂビデオ信号
と、ビデオプリアンプ及びＰＬＬ回路２０に内蔵された
少なくとも三つの位相比較器ＣＯＭにより比較され、そ
の結果検出された位相差信号は出力端ＰＤを介して、図
２に示すように、マイクロプロセッサ１００の入出力装
置１０１に入力される。かかる構成により、マイクロプ
ロセッサ１００は、入力される位相差信号を通してビデ
オプリアンプ及びＰＬＬ回路２０とビデオメインアンプ
回路３０を含むビデオ回路の異常有無を判断し、該当す
るデータをコネクタ１０を通して外部に伝送する。
ンプ回路３０から出力されるＲ、Ｇ、Ｂビデオ信号は信
号整形部３１を介してビデオプリアンプ及びＰＬＬ回路
２０の入力端にフィードバックされる。かかる信号は、
コネクタ１０を通して入力されるＲ、Ｇ、Ｂビデオ信号
と、ビデオプリアンプ及びＰＬＬ回路２０に内蔵された
少なくとも三つの位相比較器ＣＯＭにより比較され、そ
の結果検出された位相差信号は出力端ＰＤを介して、図
２に示すように、マイクロプロセッサ１００の入出力装
置１０１に入力される。かかる構成により、マイクロプ
ロセッサ１００は、入力される位相差信号を通してビデ
オプリアンプ及びＰＬＬ回路２０とビデオメインアンプ
回路３０を含むビデオ回路の異常有無を判断し、該当す
るデータをコネクタ１０を通して外部に伝送する。
【００４８】また、本実施の形態によれば、水平出力回
路６０から出力される水平信号は、信号整形部６１を介
して水平発振及びＰＬＬ回路５０の入力端にフィードバ
ックされる。かかる信号は、コネクタ１０を通して入力
される水平同期信号ＨＳＹＮＣと、水平発振及びＰＬＬ
回路５０に内蔵された位相比較器ＣＯＭにより比較さ
れ、その結果検出された位相差信号は、出力端ＰＤを介
してマイクロプロセッサ１００の入出力装置１０１に入
力される。かかる構成により、マイクロプロセッサ１０
０は、入力された位相差信号により、水平発振及びＰＬ
Ｌ回路５０と水平出力回路６０を含む水平回路の異常の
有無を判断し、該当するデータをコネクタ１０を通して
外部に伝送する。
路６０から出力される水平信号は、信号整形部６１を介
して水平発振及びＰＬＬ回路５０の入力端にフィードバ
ックされる。かかる信号は、コネクタ１０を通して入力
される水平同期信号ＨＳＹＮＣと、水平発振及びＰＬＬ
回路５０に内蔵された位相比較器ＣＯＭにより比較さ
れ、その結果検出された位相差信号は、出力端ＰＤを介
してマイクロプロセッサ１００の入出力装置１０１に入
力される。かかる構成により、マイクロプロセッサ１０
０は、入力された位相差信号により、水平発振及びＰＬ
Ｌ回路５０と水平出力回路６０を含む水平回路の異常の
有無を判断し、該当するデータをコネクタ１０を通して
外部に伝送する。
【００４９】また、本実施の形態によれば、垂直出力回
路８０から出力される垂直信号は、信号整形部８１を介
して垂直発振及びＰＬＬ回路７０の入力端にフィードバ
ックされる。かかる信号は、コネクタ１０を通して入力
される垂直同期信号ＶＳＹＮＣと、垂直発振及びＰＬＬ
回路７０に内蔵された位相比較器ＣＯＭにより比較さ
れ、その結果検出された位相差信号は、出力端ＰＤを介
してマイクロプロセッサ１００の入出力装置１０１に入
力される。かかる構成により、マイクロプロセッサ１０
０は、入力された位相差信号により、垂直発振及びＰＬ
Ｌ回路７０と垂直出力回路８０を含む垂直回路の異常の
有無を判断し、該当するデータをコネクタ１０を通して
外部へ伝送する。
路８０から出力される垂直信号は、信号整形部８１を介
して垂直発振及びＰＬＬ回路７０の入力端にフィードバ
ックされる。かかる信号は、コネクタ１０を通して入力
される垂直同期信号ＶＳＹＮＣと、垂直発振及びＰＬＬ
回路７０に内蔵された位相比較器ＣＯＭにより比較さ
れ、その結果検出された位相差信号は、出力端ＰＤを介
してマイクロプロセッサ１００の入出力装置１０１に入
力される。かかる構成により、マイクロプロセッサ１０
０は、入力された位相差信号により、垂直発振及びＰＬ
Ｌ回路７０と垂直出力回路８０を含む垂直回路の異常の
有無を判断し、該当するデータをコネクタ１０を通して
外部へ伝送する。
【００５０】また、マイクロプロセッサ１００は、ＳＭ
ＰＳ９０の異常の有無を判別するため、ＳＭＰＳ９０の
出力端から生成される各電圧を信号整形部９１を介して
所定電圧に減圧した後、入出力装置１０２に入力し、そ
の値を判別する。ここで、入力電圧のうちいずれか一つ
でも異常（定格電圧でないこと）が発見されれば、ＳＭ
ＰＳ９０に異常が生じたと判断して、判別信号データを
コネクタ１０を通して外部に伝送し、それによってＳＭ
ＰＳ９０の異常の有無をチェックできる。
ＰＳ９０の異常の有無を判別するため、ＳＭＰＳ９０の
出力端から生成される各電圧を信号整形部９１を介して
所定電圧に減圧した後、入出力装置１０２に入力し、そ
の値を判別する。ここで、入力電圧のうちいずれか一つ
でも異常（定格電圧でないこと）が発見されれば、ＳＭ
ＰＳ９０に異常が生じたと判断して、判別信号データを
コネクタ１０を通して外部に伝送し、それによってＳＭ
ＰＳ９０の異常の有無をチェックできる。
【００５１】以上、添付図面を参照しながら本発明の実
施の一形態にかかるモニタの自己診断回路及びその方法
について説明したが、本発明はかかる例に限定されるも
のではない。当業者であれば、特許請求の範囲に記載さ
れた技術的思想の範疇内において各種の変更例や修正例
に想到し得ることは明らかであり、それらについても、
当然に本発明の技術的範囲に属するものと了解される。
施の一形態にかかるモニタの自己診断回路及びその方法
について説明したが、本発明はかかる例に限定されるも
のではない。当業者であれば、特許請求の範囲に記載さ
れた技術的思想の範疇内において各種の変更例や修正例
に想到し得ることは明らかであり、それらについても、
当然に本発明の技術的範囲に属するものと了解される。
【００５２】
【発明の効果】以上述べたように、本発明はモニタを構
成するＣＲＴとその駆動回路の動作テストを、モニタ自
体に内蔵された回路を通して簡単に実施することがで
き、また検査によって判明した異常有無に関するデータ
を外部のコンピュータや外部機器を通じて確認し、その
異常部位を正確に把握することができるのみならず、前
記検査結果を長時間保存することも可能である。
成するＣＲＴとその駆動回路の動作テストを、モニタ自
体に内蔵された回路を通して簡単に実施することがで
き、また検査によって判明した異常有無に関するデータ
を外部のコンピュータや外部機器を通じて確認し、その
異常部位を正確に把握することができるのみならず、前
記検査結果を長時間保存することも可能である。
【図１】本発明による自己診断機能の内蔵されたモニタ
回路の一例を示すブロック図である。
回路の一例を示すブロック図である。
【図２】本発明による二つの信号の位相差を検出する回
路の一例を示すブロック図である。
路の一例を示すブロック図である。
【図３】図２に示す位相差検出回路の入出力波形図であ
る。
る。
【図４】本発明による所定のデータ伝送におけるフォー
マット構成の一例を示す説明図である。
マット構成の一例を示す説明図である。
【図５】本発明によるＲＯＭテスト時の検査方法の一例
を示す流れ図である。
を示す流れ図である。
【図６】本発明によるＲＡＭまたはＥＥＰＲＯＭテスト
時の検査方法の一例を示す流れ図である。
時の検査方法の一例を示す流れ図である。
１０ コネクタ ２０ ビデオプリアンプ及びＰＬＬ回路 ３０ ビデオメインアンプ回路 ３１ 第１信号整形部 ４０ ＣＲＴ ５０ 水平発振及びＰＬＬ回路 ６０ 水平出力回路 ７０ 垂直発振及びＰＬＬ回路 ８０ 垂直出力回路 ８１ 第２信号整形部 ９０ スイッチングモード電源装置 ９１ 第４信号整形部 １００ マイクロプロセッサ １０１ Ａ／Ｄコンバータ
Claims (5)
- 【請求項１】 ＣＲＴと、外部機器よりコネクタを介し
て入力されたＲ、Ｇ、Ｂビデオ信号、水平同期信号、垂
直同期信号に基づいてＣＲＴを駆動する駆動回路を内蔵
するモニタの自己診断回路において：前記コネクタを介
して入力されるＲ、Ｇ、Ｂビデオ信号とＣＲＴに印加さ
れるＲ、Ｇ、Ｂビデオ信号とを比較して位相差を検出
し、検出された信号を出力するビデオプリアンプ及びＰ
ＬＬ回路と；前記ビデオプリアンプ及びＰＬＬ回路の出
力端に接続されたビデオメインアンプ回路の出力信号を
整形して前記ビデオプリアンプ及びＰＬＬ回路の入力端
にフィードバックする第１信号整形部と；前記コネクタ
を介して入力される水平同期信号とＣＲＴに印加される
水平同期信号とを比較して位相差を検出し、検出された
信号を出力する水平発振及びＰＬＬ回路と；前記水平発
振及びＰＬＬ回路の出力端に接続された水平出力回路の
出力信号を整形して、前記水平発振及びＰＬＬ回路にフ
ィードバックする第２信号整形部と；前記コネクタを介
して入力される垂直同期信号とＣＲＴに印加される垂直
同期信号とを比較して位相差を検出し、検出された信号
を出力する垂直発振及びＰＬＬ回路と；前記垂直発振及
びＰＬＬ回路の出力端に接続された垂直出力回路の出力
信号を整形して、前記垂直発振及びＰＬＬ回路にフィー
ドバックする第３信号整形部と；前記モニタの各駆動回
路に駆動電源を供給する電源装置から出力される各電圧
を整形する第４信号整形部と；前記ビデオプリアンプ及
びＰＬＬ回路からの位相差信号と、前記水平発振及びＰ
ＬＬ回路からの位相差信号と、前記垂直発振及びＰＬＬ
回路からの位相差信号と、前記第４信号整形部を介して
入力される前記電源装置の出力電圧とを受け取り、それ
らの信号情報に基づいて、モニタの各回路の異常の有無
を判別し、判別されたデータを前記コネクタを通して外
部へ伝送するマイクロプロセッサと；から構成されるこ
とを特徴とするモニタの自己診断回路。 - 【請求項２】 さらに、前記マイクロプロセッサは、前
記ビデオプリアンプ及びＰＬＬ回路、前記水平発振及び
ＰＬＬ回路、前記垂直発振及びＰＬＬ回路の出力利得を
制御するようにフォーマットされた信号を出力し、その
信号に応じた前記ビデオプリアンプ及びＰＬＬ回路、前
記水平発振及びＰＬＬ回路、前記垂直発振及びＰＬＬ回
路の出力利得に関する情報を受け取り、それらの信号情
報に基づいて、モニタの各回路の異常の有無を判別し、
判別されたデータを前記コネクタを通して外部へ伝送す
ることが可能であることを特徴とする、請求項１に記載
のモニタの自己診断回路。 - 【請求項３】 コンピュータの出力ケーブルと接続され
るコネクタを介して入力されるＲ、Ｇ、Ｂビデオ信号出
力が、ビデオプリアンプ及びＰＬＬ回路とビデオメイン
アンプ回路を通してＣＲＴに印加されるように接続さ
れ；前記コネクタを介して入力される水平同期信号が、
水平発振及びＰＬＬ回路と水平出力回路を通して前記Ｃ
ＲＴに印加されるように接続され；前記コネクタを介し
て入力される垂直同期信号が、垂直発振及びＰＬＬ回路
と垂直出力回路を通して前記ＣＲＴに印加されるように
接続され；電源装置によりモニタの回路の各部に応じた
所定電圧を生成し、かかる電圧をモニタ回路の各部に供
給するように構成されたモニタ回路において：前記ビデ
オメインアンプ回路の出力信号を整形して前記ビデオプ
リアンプ及びＰＬＬ回路の入力端にフィードバックし
て、前記コネクタを介して入力されるビデオ信号と比較
する第１信号整形部と；前記水平出力回路の出力信号を
整形して前記水平発振及びＰＬＬ回路の入力端にフィー
ドバックして、前記コネクタを介して入力される前記水
平同期信号と比較する第２信号整形部と；前記垂直出力
回路の出力信号を整形して前記垂直発振及びＰＬＬ回路
の入力端にフィードバックして、前記コネクタを介して
入力される前記垂直同期信号と比較する第３信号整形部
と；前記電源装置から出力されるそれぞれの電圧を整形
する第４信号整形部と；前記ビデオプリアンプ及びＰＬ
Ｌ回路、前記水平発振及びＰＬＬ回路、前記垂直発振及
びＰＬＬ回路それぞれに、出力利得に対する情報を要求
し、前記要求に対する出力利得情報を受け取るととも
に、前記ビデオプリアンプ及びＰＬＬ回路、前記水平発
振及びＰＬＬ回路、前記垂直発振及びＰＬＬ回路から出
力される位相比較信号を受け取り、それらの信号情報に
応じて、前記ビデオプリアンプ及びＰＬＬ回路、前記水
平発振及びＰＬＬ回路、前記垂直発振及びＰＬＬ回路の
異常の有無を判別し、前記第４信号整形部を通して入力
される電源信号を検出し電源装置の異常の有無を判別
し、これらの結果を前記コネクタを通して外部機器に伝
送するマイクロプロセッサと；から成ることを特徴とす
る、モニタの自己診断回路。 - 【請求項４】 モニタの動作を中央制御するマイクロプ
ロセッサに内蔵されたＲＯＭの異常の有無を検査する制
御方法において：前記ＲＯＭ領域の全てのアドレスに書
き込まれたデータの合計が特定値となるように設定する
第１ステップと；前記ＲＯＭの第１アドレスからアドレ
ス数を増分して、前記アドレスが最終アドレスとなるま
で前記アドレスに書き込まれたデータを累算し合計値を
求める第２ステップと；求められたたデータの前記合計
値が初期値に設定した特定値か否かを判定して、前記合
計値が特定値である場合には、前記ＲＯＭの領域は正常
であると判断し、かかる結果を示すデータを前記コネク
タを通して外部に伝送し、前記合計値が特定値でない場
合には、前記ＲＯＭの領域は異常であると判断し、かか
る結果を示すデータを前記コネクタを通して外部へ伝送
する第３ステップと；から成ることを特徴とする、モニ
タの自己診断方法。 - 【請求項５】 モニタの動作を中央制御するマイクロプ
ロセッサに内蔵されたＲＡＭまたはＥＥＰＲＯＭの異常
の有無を検査する制御方法において：使用可能な前記Ｒ
ＡＭまたは前記ＥＥＰＲＯＭのアドレスに任意のデータ
を書き込むとともに、その書き込まれたデータを読み出
して、両データを互いに比較する第１ステップと；前記
両データが等しければ、前記ＲＡＭまたは前記ＥＥＰＲ
ＯＭのアドレスが最終アドレスとなるまで増分して第１
ステップを反復する第２ステップと；前記第２ステップ
が完了するまで、比較された両データ値が等しければ、
前記ＲＡＭまたは前記ＥＥＰＲＯＭの領域は良好である
と判別して、前記ＲＡＭまたは前記ＥＥＰＲＯＭ領域は
正常であるとの判別信号を外部に出力する第３ステップ
と；前記第１、第２ステップで比較された両データ値が
相違する場合は、前記ＲＡＭまたは前記ＥＥＰＲＯＭ領
域には異常があると判断して、前記ＲＡＭまたは前記Ｅ
ＥＰＲＯＭ領域は不良であるとの判別データを外部へ出
力する第４ステップと；をから成ることを特徴とするモ
ニタの自己診断方法。
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|---|---|---|---|
| KR1019950015719A KR0151353B1 (ko) | 1995-06-14 | 1995-06-14 | 모니터의 자기진단회로 및 그 방법 |
| KR1995P15719 | 1995-06-14 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005235349A Division JP2005328580A (ja) | 1995-06-14 | 2005-08-15 | モニタの自己診断方法 |
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|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005235349A Pending JP2005328580A (ja) | 1995-06-14 | 2005-08-15 | モニタの自己診断方法 |
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| KR100320461B1 (ko) * | 1999-08-13 | 2002-01-12 | 구자홍 | 모니터의 동기신호 처리장치 및 방법 |
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| KR100766970B1 (ko) * | 2001-05-11 | 2007-10-15 | 삼성전자주식회사 | 디스플레이장치의 초기설정시스템 및 그 제어방법 |
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| CN1305320C (zh) * | 2001-11-09 | 2007-03-14 | 松下电器产业株式会社 | 显示装置、接收机以及测试设备 |
| KR100923201B1 (ko) * | 2002-12-30 | 2009-10-22 | 엘지전자 주식회사 | 모니터 자기 진단 장치와 자기 진단 방법 |
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| KR100514749B1 (ko) * | 2003-05-21 | 2005-09-14 | 삼성전자주식회사 | 디스플레이 기기의 자동 캘리브레이션 장치 및 방법 |
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| KR20060017238A (ko) * | 2004-08-20 | 2006-02-23 | 삼성전자주식회사 | 표시 장치 및 이의 제조 방법 |
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| US20070162932A1 (en) * | 2005-12-28 | 2007-07-12 | Mickle Jacklyn A | Methods, systems and computer program products for providing internet protocol television troubleshooting |
| US20070162929A1 (en) * | 2005-12-28 | 2007-07-12 | Mickle Jacklyn A | Methods, systems and computer program products for providing internet protocol television contextual support |
| US7873981B2 (en) * | 2005-12-28 | 2011-01-18 | At&T Intellectual Property I, L.P. | Methods, systems and computer program products for providing internet protocol television set up |
| US8254277B2 (en) | 2005-12-28 | 2012-08-28 | At&T Intellectual Property I, L.P. | Methods, systems and computer program products for providing internet protocol television diagnostics |
| KR20070094320A (ko) * | 2006-03-17 | 2007-09-20 | 엘지전자 주식회사 | 방송 수신 장치, 어플리케이션 송수신 방법, 수신 상태정보 전송 방법 및 수신 상태 정보의 데이터 구조 |
| KR20070115327A (ko) * | 2006-06-01 | 2007-12-06 | 엘지전자 주식회사 | 방송 수신기, 진단 정보 데이터 구조 및 진단 정보 표출방법 |
| CN104159103B (zh) * | 2014-08-12 | 2017-01-18 | 三星半导体(中国)研究开发有限公司 | 提供采样数据的装置和方法及显示诊断界面的装置和方法 |
| JP6254517B2 (ja) * | 2014-12-22 | 2017-12-27 | 富士通フロンテック株式会社 | 媒体取扱装置 |
| JP2017181574A (ja) * | 2016-03-28 | 2017-10-05 | 株式会社ジャパンディスプレイ | 表示装置 |
| CN109218632B (zh) * | 2018-08-09 | 2020-11-10 | 深圳金准智能有限公司 | 便于检修的混合倍线切换器 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4459551A (en) * | 1981-09-28 | 1984-07-10 | Rca Corporation | Television receiver and test set voltage analyzer |
| FR2523789B1 (fr) * | 1982-03-19 | 1985-01-04 | Thomson Csf | Dispositif de generation de signaux de test d'equipements electroniques |
| US4894718A (en) * | 1989-03-29 | 1990-01-16 | Acer Incorporated | Method and system for testing video |
| US5077600A (en) * | 1989-10-03 | 1991-12-31 | Sony Corporation | Self-inspecting convergence measuring apparatus |
| US5055928A (en) * | 1990-04-10 | 1991-10-08 | Sony Corporation Of America | Digital video frame recorder with video display test pattern signal generator |
| JPH05130648A (ja) * | 1991-11-07 | 1993-05-25 | Mitsubishi Electric Corp | テストパターン信号発生装置 |
| GB2267009B (en) * | 1992-05-06 | 1995-10-25 | Sony Broadcast & Communication | Testing video equipment |
| US5442391A (en) * | 1994-06-01 | 1995-08-15 | Eerise Corporation | Method and a system for testing a cathode ray tube or like products |
| JPH08214339A (ja) * | 1994-11-11 | 1996-08-20 | Daewoo Electron Co Ltd | テレビ受信機の自己診断方法 |
| US5526043A (en) * | 1994-11-23 | 1996-06-11 | Lite-On Technology Corporation | Automatic video display testing and adjusting system |
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