JPH10303358A - 半導体装置及びその実装構造及びその製造方法 - Google Patents

半導体装置及びその実装構造及びその製造方法

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JPH10303358A
JPH10303358A JP4808098A JP4808098A JPH10303358A JP H10303358 A JPH10303358 A JP H10303358A JP 4808098 A JP4808098 A JP 4808098A JP 4808098 A JP4808098 A JP 4808098A JP H10303358 A JPH10303358 A JP H10303358A
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  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
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Abstract

(57)【要約】 【課題】本発明は実装密度を向上させるためリードの一
部のみをパッケージの壁面に露出させた構成の半導体装
置及びその実装構造に関し、半導体装置と実装基板との
熱線膨張率差により発生する応力を緩和することにより
実装性及び信頼性の向上を図ることを課題とする。 【解決手段】実装基板18にはんだ20を用いて表面実
装される半導体装置10において、半導体チップ11
と、この半導体チップ11を封止するパッケージ17
と、一端側が半導体チップ11と電気的に接続されると
共に他端側がパッケージ17の底面17aから露出して
外部端子16を形成し、この外部端子16を除く他の部
分はパッケージ17に封止された構成の複数のリード1
4と、このリード14の外部端子16に配設されパッケ
ージ17の底面部17aから突出するよう形成されたリ
ード側突出部19とを設ける。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置及びその
実装構造及びその製造方法に係り、特に実装密度を向上
させるためリードの一部のみをパッケージの壁面に露出
させた構成の半導体装置及びその実装構造及びその製造
方法に関する。近年の電子機器の小型化、高速化,更に
は高機能化に伴い、それらに用いられる半導体装置につ
いても同様の要求がある。
【0002】また、このような半導体装置自体に対する
要求に加え、半導体装置を基板に実装する時の信頼性の
向上も望まれている。即ち、半導体装置の実装時には加
熱処理が行なわれるため、半導体装置と実装基板の熱線
膨張率差に起因して熱応力が発生するおそれがある。そ
こで、半導体装置の小型化及び実装時における信頼性の
向上を共に実現しうる半導体装置が望まれている。
【0003】
【従来の技術】図37は従来における半導体装置10の
斜視図であり、図38は図37におけるA−A線に沿う
断面図である。この半導体装置1は、本出願人が先に提
案した半導体装置であり、特開昭63−15453号公
報、或いは特開昭63−15451号公報に開示された
ものである。
【0004】各図に示す半導体装置1は、半導体チップ
2、この半導体チップ2を封止する樹脂パッケージ3、
夫々の一端部4aが半導体チップ2とワイヤ5により接
続されると共に他端側がパッケージ3の底面3a(壁
面)に露出して外部端子6を形成するリード4、半導体
チップ2が搭載されるステージ7等により構成されてい
る。即ち、半導体装置10では、リード4の外部端子6
を除く他の部分はパッケージ3内に封止された構成とさ
れている。
【0005】上記構成とされた半導体装置1では、リー
ド4の内、外部端子6となる部分が樹脂パッケージ3の
底面3aに露出した構成となるため、リード4のパッケ
ージ3より側方への張り出し量を短くでき、これにより
実装密度の向上を図ることができる。また、リードの張
り出し部の曲げ加工が不要であり、この曲げ加工用の金
型も不要となり、製造コストの低減を図ることができる
等の種々の効果を奏するものである。
【0006】
【発明が解決しようとする課題】ところで、半導体装置
1とこれを実装する実装基板とは材質が異なっているた
め、その熱線膨張率も異なっている。また、半導体装置
1を実装基板8に実装する時には、例えばはんだリフロ
ー処理等の加熱処理が実施され、図38に示されるよう
に、外部端子6は実装基板8にはんだ9を用いて接合さ
れる。従って、実装時において加熱処理を行なった場
合、上記熱線膨張率の差に起因して外部端子6と実装基
板8との間に応力が発生する。
【0007】この応力は、従来から一般的に用いられて
いるリードがパッケージから外方に長く延出した構成の
パッケージ構造、即ちSOP(Small Outline Package),
QFP(Quad Flat Package) 等のパッケージ構造の場合
には特に問題となるようなことはなかった。これは、リ
ードがパッケージから外方に長く延出したパッケージ構
造では、金属製のリードがバネとして機能するため、熱
線膨張率差に起因した応力が印加されてもリードが弾性
変形することにより応力が吸収されることによる。
【0008】これに対し、図37及び図38に示す半導
体装置1は、リード4の外部端子6を除く他の部分はパ
ッケージ3内に封止された構造となっているため、上記
の応力をリード4の弾性変形で逃がすことはできない。
このため、半導体装置1と実装基板8との熱線膨張率差
により発生する応力は、特に半導体装置1と実装基板と
の接合部分に印加され、最悪の場合には接合部に配設さ
れたはんだ9に損傷が生じたり、またパッケージ17に
クラックが発生するおそれがある。
【0009】一方、図39は半導体装置1の外部端子6
を拡大して示しており、また図40は図39におけるB
−B断面であり、はんだ9による接合部分を拡大して示
している。ところで、通常図37乃至図40に示される
樹脂封止型の半導体装置1を製造する場合、樹脂封止工
程を実施した後、リードフレームに対して表面処理(メ
ッキ処理)を行い、その後にリードの成形工程(プレス
処理)を実施する。このプレス処理により、切断面にお
いてはリードフレームの基材が露出した状態となり、よ
って表面処理がされていない状態となる。
【0010】このため、はんだ9を用いて半導体装置1
を基板8に接合する際、メッキ処理が行われていない部
分ははんだ9の濡れ性が低下するため、図40(A)に
示されるように、切断面6aにおいてはんだ9は実装さ
れない状態となる。これに対し実装性が高い望ましい実
装構造は、図40(B)に示されるように、外部端子6
のパッケージ3から露出している部分を全てはんだ9で
覆うような構造である。当然、はんだ9が外部端子6と
接合している面積は実装強度に比例することとなり、よ
ってメッキ処理が行われていない部分が増大すると、外
部端子6と基板8との実装性が低下してしまう。
【0011】このように、従来の半導体装置1は小型化
及び低コスト化を図ることができるものの、実装性及び
信頼性が低下する可能性があるという問題点があった。
本発明は上記の点に鑑みてなされたものであり、半導体
装置と実装基板との熱線膨張率差により発生する応力を
緩和することにより、実装性及び信頼性の向上を図った
半導体装置及びその実装構造を提供することを目的とす
る。
【0012】
【課題を解決するための手段】上記の課題は、次の手段
を講じることにより解決することができる。請求項1記
載の発明では、実装基板に軟質接合材を用いて表面実装
される半導体装置であって、半導体チップと、この半導
体チップを封止するパッケージと、一端側が前記半導体
チップと電気的に接続されると共に他端側が前記パッケ
ージの壁面に露出して外部端子を形成し、この外部端子
を除く他の部分は前記パッケージに封止された構成の複
数のリードと、前記リードの外部端子に配設されてお
り、前記パッケージの壁面より突出するよう形成された
リード側突出部とを具備することを特徴とするものであ
る。
【0013】また、請求項2記載の発明では、前記請求
項1記載の半導体装置において、前記リード側突出部の
前記壁面からの突出量を20μm〜150μmに設定し
たことを特徴とするものである。また、請求項3記載の
発明では、前記請求項1記載の半導体装置において、前
記リード側突出部の前記壁面からの突出量をH1 とする
と共に、前記リードの厚さをTとした場合、前記突出量
1 が 0.4×T≦H1 ≦ 3.0×Tとなるよう設定したこ
とを特徴とするものである。
【0014】また、請求項4記載の発明では、前記請求
項1乃至3のいずれかに記載の半導体装置において、前
記リード側突出部は、前記外部端子を折曲形成すること
により前記リードに一体形成された構成であることを特
徴とするものである。また、請求項5記載の発明では、
前記請求項1乃至3のいずれかに記載の半導体装置にお
いて、前記リード側突出部は、前記外部端子の前記突出
部形成位置を残してエッチング処理することにより、前
記リードに一体形成された構成であることを特徴とする
ものである。
【0015】また、請求項6記載の発明では、前記請求
項1乃至3のいずれかに記載の半導体装置において、前
記リード側突出部は、前記外部端子の前記突出部形成位
置を残して塑性加工することにより、前記リードに一体
形成された構成であることを特徴とするものである。
【0016】また、請求項7記載の発明では、実装基板
に軟質接合材を用いて表面実装される半導体装置であっ
て、半導体チップと、この半導体チップを封止するパッ
ケージと、一端側が前記半導体チップと電気的に接続さ
れると共に他端側が前記パッケージの壁面に露出して外
部端子を形成し、この外部端子を除く他の部分は前記パ
ッケージに封止された構成の複数のリードと、前記パッ
ケージの前記外部端子が露出された壁面に形成されてお
り、前記外部端子に対し突出するよう形成されたパッケ
ージ側突出部とを具備することを特徴とするものであ
る。
【0017】また、請求項8記載の発明では、前記請求
項7記載の半導体装置において、前記パッケージ側突出
部の前記外部端子からの突出量を20μm〜150μm
に設定したことを特徴とするものである。また、請求項
9記載の発明では、前記請求項7記載の半導体装置にお
いて、前記パッケージ側突出部の前記外部端子からの突
出量をH2 とすると共に、前記リードの厚さをTとした
場合、前記突出量H2 が 0.4×T≦H2 ≦ 3.0×Tとな
るよう設定したことを特徴とするものである。
【0018】また、請求項10記載の発明では、実装基
板に軟質接合材を用いて表面実装される半導体装置であ
って、半導体チップと、この半導体チップを封止するパ
ッケージと、一端側が前記半導体チップと電気的に接続
されると共に他端側が前記パッケージの壁面に露出して
外部端子を形成し、この外部端子を除く他の部分は前記
パッケージに封止された構成の複数のリードと、前記リ
ードの外部端子に配設されており、前記パッケージの壁
面より窪んだ形状を有するよう形成されたリード側凹部
とを具備することを特徴とするものである。
【0019】また、請求項11記載の発明では、前記請
求項10記載の半導体装置において、前記リード側凹部
の前記壁面からの窪み量を20μm〜150μmに設定
したことを特徴とするものである。また、請求項12記
載の発明では、前記請求項10記載の半導体装置におい
て、前記リード側凹部の前記壁面からの窪み量をH3
すると共に、前記リードの厚さをTとした場合、前記窪
み量をH3 が 0.4×T≦H3 ≦ 3.0×Tとなるよう設定
したことを特徴とするものである。
【0020】また、請求項13記載の発明では、前記請
求項1乃至12のいずれかに記載の半導体装置であっ
て、前記軟質接合材としてはんだを用いたことを特徴と
するものである。また、請求項14記載の発明では、リ
ードの一端側が半導体チップと電気的に接続されると共
に他端側がパッケージの壁面に露出して外部端子を形成
し、かつこの外部端子を除く他の部分は前記パッケージ
に封止された構成の半導体装置を軟質接合材を用いて実
装基板に実装する半導体装置の実装構造であって、前記
実装基板に前記半導体装置を前記実装基板の表面に対し
離間した状態で支持するスペーサ部を形成し、前記半導
体装置と前記実装基板との間に形成された離間部分に前
記軟質接合材が配設される構造としたことを特徴とする
ものである。
【0021】また、請求項15記載の発明では、前記請
求項14記載の半導体装置の実装構造において、前記ス
ペーサ部の前記実装基板の表面からの突出高さを20μ
m〜150μmに設定したことを特徴とするものであ
る。また、請求項16記載の発明では、複数設けられた
リードの一端側が半導体チップと電気的に接続されると
共に他端側がパッケージの壁面に露出して外部端子を形
成し、かつこの外部端子を除く他の部分は前記パッケー
ジに封止された構成とされた半導体装置を、前記外部端
子または実装基板に形成された複数の接続電極に配設さ
れた軟質接合材を用いて前記実装基板に実装する半導体
装置の実装構造であって、前記半導体装置に発生する反
り量が大なる位置に配設される前記軟質接合材の配設量
を、前記半導体装置に発生する反り量が小なる位置に配
設される前記軟質接合材の配設量に比べて多く設定した
ことを特徴とするものである。
【0022】また、請求項17記載の発明では、前記請
求項14乃至16のいずれかに記載の半導体装置であっ
て、前記軟質接合材としてはんだを用いたことを特徴と
するものである。また、請求項18記載の発明では、実
装基板に軟質接合材を用いて表面実装される半導体装置
であって、半導体チップと、この半導体チップを封止す
るパッケージと、一端側が前記半導体チップと電気的に
接続されると共に他端側が前記パッケージの壁面に露出
して外部端子を形成し、該外部端子を除く他の部分は前
記パッケージに封止された構成の複数のリードと、前記
リードの外部端子に配設されており、前記パッケージの
壁面より突出するよう形成されると共に、前記壁面にお
ける幅寸法に対し先端部の幅寸法が小さくなるよう構成
されたリード側突出部とを具備することを特徴とするも
のである。
【0023】また、請求項19記載の発明では、前記請
求項18記載の半導体装置において、前記リード側突出
部の前記壁面からの突出量を20μm〜150μmに設
定したことを特徴とするものである。また、請求項20
記載の発明では、前記請求項18記載の半導体装置にお
いて、前記リード側突出部の前記壁面からの突出量をH
1 とすると共に、前記リードの厚さをTとした場合、前
記突出量H1 が 0.4×T≦H1 ≦ 3.0×Tとなるよう設
定したことを特徴とするものである。
【0024】また、請求項21記載の発明では、前記請
求項18乃至20のいずれかに記載の半導体装置におい
て、前記リード側突出部は、前記外部端子に貫通孔を形
成し、該貫通孔の形成位置で前記外部端子を切断するこ
とにより形成された構成であることを特徴とするもので
ある。
【0025】また、請求項22記載の発明では、前記請
求項18乃至21のいずれかに記載の半導体装置におい
て、前記リード側突出部の前記壁面における幅寸法に対
し先端部の幅寸法が1/2〜1/3となるよう構成した
ことを特徴とするものである。また、請求項23記載の
発明では、実装基板に軟質接合材を用いて表面実装され
る半導体装置であって、半導体チップと、この半導体チ
ップを封止するパッケージと、一端側が前記半導体チッ
プと電気的に接続されると共に他端側が前記パッケージ
の壁面に露出して外部端子を形成し、該外部端子を除く
他の部分は前記パッケージに封止された構成の複数のリ
ードと、前記リードの外部端子に配設されており、前記
パッケージの壁面より突出するよう形成されると共に、
前記壁面における厚さ寸法に対し先端部の厚さ寸法が小
さくなるよう構成されたリード側突出部とを具備するこ
とを特徴とするものである。
【0026】また、請求項24記載の発明では、前記請
求項23記載の半導体装置において、前記リード側突出
部の前記壁面からの突出量を20μm〜150μmに設
定したことを特徴とするものである。また、請求項25
記載の発明では、前記請求項23記載の半導体装置にお
いて、前記リード側突出部の前記壁面からの突出量をH
1 とすると共に、前記リードの厚さをTとした場合、前
記突出量H1 が 0.4×T≦H1 ≦ 3.0×Tとなるよう設
定したことを特徴とするものである。
【0027】また、請求項26記載の発明では、リード
と半導体チップを電気的に接続すると共に、この半導体
チップをリードの一部が露出する構成で樹脂パッケージ
を形成することにより半導体装置本体を形成する装置本
体製造工程と、少なくとも、前記リードの前記樹脂パッ
ケージから露出した部位に付着した樹脂バリを研磨液を
用いてホーニング処理するホーニング工程と、前記ホー
ニング処理が行われた後、前記リードに形成されている
不要積層体をエッチング処理により除去するエッチング
工程と、前記エッチング処理が行われた後、前記リード
にめっき処理を行うことにより軟質接合材よりなるめっ
き膜を形成するめっき工程とを具備した半導体装置の製
造方法であって、前記ホーニング工程において、前記樹
脂バリに加え、前記不要積層体の一部も除去することを
特徴とするものである。
【0028】また、請求項27記載の発明では、前記請
求項26記載の半導体装置の製造方法において、前記研
磨液に混入される研磨材として、高硬度研磨材を用いた
ことを特徴とするものである。また、請求項28記載の
発明では、前記請求項27記載の半導体装置の製造方法
において、前記高硬度研磨材として、少なくともアルミ
ナビーズまたはガラスビーズのいずれか一方を用いたこ
とを特徴とするものである。
【0029】また、請求項29記載の発明では、前記請
求項26記載の半導体装置の製造方法において、前記ホ
ーニング工程が、高硬度研磨材によりホーニング処理を
行う第1のホーニング工程と、該第1のホーニング工程
の終了後に実施され、低硬度研磨材によりホーニング処
理を行う第2のホーニング工程とを具備することを特徴
とするものである。
【0030】また、請求項30記載の発明では、前記請
求項26乃至29のいずれか1項に記載の半導体装置の
製造方法において、前記ホーニング工程で、前記樹脂バ
リ及び前記不要積層体と共に、前記パッケージの一部も
除去することを特徴とするものである。
【0031】また、請求項31記載の発明では、前記請
求項26乃至30のいずれか1項に記載の半導体装置の
製造方法であって、前記エッチング工程において、前記
不要積層体を少なくとも2μm以上除去することを特徴
とするものである。
【0032】また、請求項32記載の発明では、前記請
求項26乃至31のいずれか1項に記載の半導体装置の
製造方法であって、前記めっき工程において、前記めっ
き膜の厚さを15μm以上形成したことを特徴とするも
のである。
【0033】また、請求項33記載の発明では、前記請
求項26乃至31のいずれか1項に記載の半導体装置の
製造方法であって、前記めっき工程において厚さが15
μm未満のめっき膜を形成すると共に、該メッキ工程が
終了した後、前記軟質接合材をディップ処理により前記
リードに配設することを特徴とするものである。
【0034】また、請求項34記載の発明では、前記請
求項26乃至33のいずれか1項に記載の半導体装置の
製造方法であって、前記軟質接合材がはんだであること
を特徴とするものである。また、請求項35記載の発明
では、複数設けられたリードの一端側が半導体チップと
電気的に接続されると共に他端側がパッケージの壁面に
露出して外部端子を形成し、かつ該外部端子を除く他の
部分は前記パッケージに封止された構成とされた半導体
装置を、前記外部端子または実装基板に形成された複数
の接続電極に配設された軟質接合材を用いて前記実装基
板に実装する半導体装置の実装構造であって、前記パッ
ケージの前記リードが露出する位置近傍に凹部を形成す
ると共に、前記半導体装置と前記実装基板との間にアン
ダーフィル樹脂を配設し、かつ、該アンダーフィル樹脂
が前記凹部内にも充填されるよう構成したことを特徴と
するものである。
【0035】上記の各手段は、次のように作用する。請
求項1及び請求項7記載の発明によれば、実装基板に軟
質接合材を用いて表面実装される半導体装置において、
パッケージの壁面に露出した外部端子にパッケージの壁
面より突出するよう形成されたリード側突出部を形成し
たことにより、リード側突出部を設けない構成(従来構
成)に比べて外部端子に配設される軟質接合材の厚みを
増大させることができる。
【0036】即ち、従来のようにリード側突出部を設け
ない構成では、半導体装置を実装基板に対し離間した状
態に支持する構成が設けられていなかったため、半導体
装置と実装基板との間に介装される軟質接合材の厚みは
薄くなっていた。しかるに、リード側突出部を設けるこ
とにより、このリード側突出部の突出高さが軟質接合材
の最低限の高さとして確保されることとなる。よって、
リード側突出部を設けることにより、従来構成に比べて
外部端子に配設される軟質接合材の厚みを増大させるこ
とができる。
【0037】一方、軟質接合材は半導体装置を実装基板
に接合させる機能を有すると共に、軟質であるために半
導体装置と実装基板との接合部分に発生する応力を吸収
する応力吸収部材としての機能も奏する。この軟質接合
材の応力吸収機能は、軟質接合材の厚さが大きくなる程
増大する。従って、リード側突出部を設け軟質接合材の
厚みを増大させることにより、軟質接合材の応力吸収機
能を増大させることができる。
【0038】よって、半導体装置と実装基板の熱線膨張
率に起因して熱応力が発生しても、軟質接合材によりこ
の応力を確実に吸収することが可能となり、接合部にお
ける損傷及びパッケージにおけるクラック発生を防止で
き、従って半導体装置の実装性及び信頼性を向上させる
ことができる。また、請求項2,請求項19,及び請求
項24記載の発明のように、リード側突出部の壁面から
の突出量を20μm〜150μmに設定することによ
り、有効に応力緩和を行なうことができる。
【0039】また、請求項3,請求項20,及び請求項
25記載の発明のように、リード側突出部の壁面からの
突出量をH1 とすると共に、リードの厚さをTとした場
合、前記突出量H1 が 0.4×T≦H1 ≦ 3.0×Tとなる
よう設定することにより、有効に応力緩和を図ることが
できる。また、請求項4乃至6記載の発明によれば、リ
ードに対しリード側突出部を容易に一体成形することが
できる。
【0040】また、請求項8記載の発明のように、パッ
ケージ側突出部の外部端子からの突出量を20μm〜1
50μmに設定したことにより、有効に応力緩和を図る
ことができる。また、請求項9記載の発明のように、パ
ッケージ側突出部の外部端子からの突出量をH2 とする
と共に、リードの厚さをTとした場合、前記突出量H2
が 0.4×T≦H2 ≦ 3.0×Tとなるよう設定したことに
より、有効に応力緩和を図ることができる。
【0041】また、請求項10記載の発明によれば、実
装基板に軟質接合材を用いて表面実装される半導体装置
において、リードの外部端子にパッケージの壁面より窪
んだ形状を有したリード側凹部を形成したことにより、
リード側凹部を設けない構成(従来構成)に比べて外部
端子に配設される軟質接合材の厚みを増大させることが
できる。
【0042】即ち、リード側凹部を設けることにより、
このリード側凹部の深さが軟質接合材の最低限の高さと
して確保されることとなる。よって、リード側凹部を設
けることにより、従来構成に比べて外部端子に配設され
る軟質接合材の厚みを増大させることができる。一方、
前記したように軟質接合材は応力吸収部材としての機能
も奏し、この応力吸収機能は軟質接合材の厚さが大きく
なる程増大する。従って、リード側凹部を設け軟質接合
材の厚みを増大させることにより、軟質接合材の応力吸
収機能を増大させることができる。これにより、半導体
装置と実装基板の熱線膨張率に起因して発生する熱応力
は軟質接合材により吸収され、よって接合部における損
傷及びパッケージにおけるクラック発生は防止され、半
導体装置の実装性及び信頼性を向上させることができ
る。
【0043】また、請求項11記載の発明のように、リ
ード側凹部の壁面からの窪み量を20μm〜150μm
に設定することにより、有効に応力緩和を行なうことが
できる。また、請求項12記載の発明のように、リード
側凹部の壁面からの窪みをH3 とすると共に、リードの
厚さをTとした場合、前記窪みをH3 が 0.4×T≦H3
≦ 3.0×Tとなるよう設定することにより、有効に応力
緩和を図ることができる。
【0044】また、請求項13及び請求項17記載の発
明によれば、軟質接合材としてはんだを用いることによ
り、半導体装置と実装基板の熱線膨張率に起因して発生
する熱応力の緩和、及び半導体装置と実装基板との接合
性の向上を図ることができる。即ち、はんだは半導体装
置を実装基板に接合する接合部材として一般に用いられ
ているものであり、その接合性には実績を有している。
また周知のように、はんだは軟質な金属であるため、変
形することにより半導体装置と実装基板の熱線膨張率に
起因して発生する熱応力を吸収することができる。特
に、はんだは融点が低いため、熱応力が問題となる加熱
時には軟化しており、有効に熱応力を吸収することがで
きる。従って、軟質接合材としてはんだを用いることに
より、熱応力の緩和と接合性の向上を共に図ることがで
きる。
【0045】また、請求項14記載の発明によれば、実
装基板に半導体装置を実装基板の表面に対し離間した状
態で支持するスペーサ部を形成し、半導体装置と実装基
板との間に形成された離間部分に軟質接合材が配設され
る構造としたことにより、スペーサ部を設けない構成
(従来構成)に比べて外部端子に配設される軟質接合材
の厚みを増大させることができる。
【0046】即ち、実装基板にスペーサ部を形成するこ
とにより、このスペーサ部の高さが軟質接合材の最低限
の高さとして確保されることとなる。よって、スペーサ
部を設けることにより、従来構成に比べて外部端子に配
設される軟質接合材の厚みを増大させることができる。
一方、前記したように軟質接合材は応力吸収部材として
の機能も奏し、この応力吸収機能は軟質接合材の厚さが
大きくなる程増大する。従って、スペーサ部を設け軟質
接合材の厚みを増大させることにより、軟質接合材の応
力吸収機能を増大させることができる。これにより、半
導体装置と実装基板の熱線膨張率に起因して発生する熱
応力は軟質接合材により吸収され、よって接合部におけ
る損傷及びパッケージにおけるクラック発生は防止さ
れ、半導体装置の実装性及び信頼性を向上させることが
できる。
【0047】また、請求項15記載の発明のように、ス
ペーサ部の実装基板の表面からの突出高さを20μm〜
150μmに設定したことにより、有効に応力緩和を行
なうことができる。更に、請求項16記載の発明によれ
ば、半導体装置に発生する反り量が大なる位置に配設さ
れる軟質接合材の配設量を、半導体装置の反り量が小な
る位置に配設される軟質接合材の配設量に比べて多く設
定したことにより、半導体装置に反りが発生しても確実
に半導体装置を実装基板に実装することができる。
【0048】ここで、半導体装置に反りが発生した時の
実装基板と半導体装置との状態を考察する。いま、半導
体装置が上に凸の湾曲形状に反ったとすると、実装基板
と半導体装置との離間距離は中央部が最も離間し、両端
部に向かうにつれて離間距離は小さくなる。逆に、半導
体装置が下に凸の湾曲形状に反ったとすると、実装基板
と半導体装置との離間距離は両端部が最も離間し、中央
に向かうにつれて離間距離は小さくなる。
【0049】一方、半導体装置の外部端子数に対応して
複数個設けられる軟質接合材の実装後における形状は、
各軟質接合材の配設量を全て等しくした構成を想定する
と、実装基板と半導体装置との離間距離が大きいと軟質
接合材は引き延ばされた状態となりその断面積は小さく
なり、逆に実装基板と半導体装置との離間距離が小さい
と断面積は大きくなる。従って、実装基板と半導体装置
との離間距離が最も大きい位置、即ち半導体装置が上に
凸の湾曲形状に反った場合には中央部において、また半
導体装置が下に凸の湾曲形状に反った場合には両端部に
おいて、軟質接合材の断面積が細くなり電気的接続不良
が発生するおそれがある。
【0050】しかるに、半導体装置に発生する反り量が
大なる位置に配設される軟質接合材の配設量を、半導体
装置の反り量が小なる位置に配設される軟質接合材の配
設量に比べて多く設定することにより、半導体装置に反
りが発生しても軟質接合材の配設位置に拘わらず(中央
部,両端部に拘わらず)軟質接合材の断面積を均一化す
ることができ、よって確実に半導体装置を実装基板に実
装することができる。
【0051】また、請求項18及び請求項22記載の発
明によれば、リードの外部端子に配設されたリード側突
出部をパッケージの壁面より突出するよう形成すると共
に、このリード側突出部の先端部における幅寸法を壁面
における幅寸法に対し小さくなるよう構成したことによ
り、リード成形処理時における切断面積を小さくするこ
とができる。
【0052】これにより、通常外部端子に形成されるメ
ッキ膜の配設面積は増大し、はんだとの濡れ性は良好と
なり、よって実装性及び半導体装置と実装基板との接合
時における信頼性を向上させることができる。特に、リ
ード側突出部の壁面における幅寸法に対し先端部の幅寸
法が1/2〜1/3となるよう構成することにより、は
んだの濡れ性を最も良好とすることができる。
【0053】また、請求項21記載の発明によれば、外
部端子に貫通孔を形成し、この貫通孔の形成位置で外部
端子を切断してリード側突出部を形成することにより、
容易にかつ確実にリードの外部端子の先端部の幅寸法を
壁面における幅寸法に対し小さく形成することができ
る。また、請求項23記載の発明によれば、リードの外
部端子に配設されたリード側突出部をパッケージの壁面
より突出するよう形成すると共に、外部端子の先端部の
厚さ寸法を壁面における厚さ寸法に対し小さくなるよう
構成したことにより、リード成形処理時における切断面
積を小さくすることができる。
【0054】これにより、通常外部端子に形成されるメ
ッキ膜の配設面積は増大し、はんだとの濡れ性は良好と
なり、よって実装性及び半導体装置と実装基板との接合
時における信頼性を向上させることができる。また、請
求項26記載の発明によれば、ホーニング工程におい
て、樹脂バリに加えて不要積層体の一部も除去すること
により、実装基板に接合されるリードの表面に形成され
た不要積層体の一部が除去されるため、次工程において
実施されるエッチング工程で、リード表面に残存する不
要積層体を除去し易くすることができる。
【0055】また、請求項27記載の発明によれば、研
磨液に混入される研磨材として高硬度研磨材を用いたこ
とにより、ホーニング強度を強めることができ、樹脂バ
リに加えて不要積層体の一部を除去する処理を短時間で
確実に行うことができる。また、請求項28記載の発明
によれば、高硬度研磨材としてアルミナビーズまたはガ
ラスビーズを用いることにより、ホーニング強度を強め
ることができる。
【0056】また、請求項29記載の発明によれば、ホ
ーニング工程内の第1のホーニング工程において、高硬
度研磨材によりホーニング処理を行うことにより、ホー
ニング強度を強めることができ、よって樹脂バリに加え
て不要積層体の一部を除去する処理を短時間で確実に行
うことができる。
【0057】しかるに、高硬度研磨材によりホーニング
処理を行うと、研磨面が荒れてしまう(表面粗さが粗く
なる)ため、このままエッチング処理を実施すると、エ
ッチング液が研磨面全面に回り込まなくなる。即ち、ホ
ーニング強度が強いホーニング処理を行った場合には、
研磨面に形成される凹凸が大きくなり、特に凹部につい
はエッチング処理時にエッチング液が回り込まなくなる
おそれがある。よって、高硬度研磨材を用いたホーニン
グ処理を実施した後、直ちにエッチング処理を実施する
のでは、上記した凹部についてはエッチング処理が実施
されず、不要積層体の除去を確実に行うことができなく
なってしまう。
【0058】そこで、上記の第1のホーニング工程を実
施した後、低硬度研磨材によりホーニング処理を行う第
2のホーニング工程を実施する。この第2のホーニング
工程では低硬度研磨材を用いてホーニング処理を実施す
るため、第1のホーニング工程において形成された荒れ
た研磨面を平滑な研磨面とすることができる。これによ
り、ホーニング工程の次工程として実施されるエッチン
グ工程において、研磨面の全面に確実にエッチング液を
供給することができる。よって、良好なエッチング処理
を行うことが可能となり、不要積層体の除去処理を確実
に行うことができる。
【0059】また、請求項30記載の発明によれば、ホ
ーニング工程において、樹脂バリ及び不要積層体と共に
パッケージの一部も除去することにより、パッケージか
ら露出するリードの面積を広くすることができる。これ
により、リードに対する軟質接合材の接合性を向上させ
ることができ、半導体装置を実装基板に高い実装性を持
って実装することができる。
【0060】また、請求項31記載の発明によれば、エ
ッチング工程において、不要積層体を少なくとも2μm
以上除去することにより、不要積層体の残量を更に少な
く、あるいは完全に無くすことができる。これにより、
次工程として実施されるめっき工程において軟質接合材
を確実にリードにめっきすることができる。
【0061】また、請求項32記載の発明によれば、め
っき工程において、めっき膜の厚さを15μm以上形成
することにより、半導体装置を実装基板に実装した後に
おける、めっき膜(軟質接合材)とリードとの接合強度
を高めることができる。以下、この理由について説明す
る。エッチング工程を終了した時点では、リードの表面
に不要積層体が残存してる可能性があり、この不要積層
体はリードとめっき膜との接合力を低下させる。従っ
て、この不要積層体が残存するリードに形成されためっ
き膜は、リードとの接合性は十分であるとはいえない。
【0062】この不要積層体上にめっき膜が形成された
半導体装置を実装基板に実装するため加熱処理すると、
不要積層体及びめっき膜である軟質接合材は共に溶融す
る。この際、不要積層体はホーニング工程及びエッチン
グ工程を経ているため、その厚さ(付着量)は少ない。
また、めっき膜は15μm以上と厚く(多量に)形成さ
れているため、上記のように不要積層体及び軟質接合材
(めっき膜)が共に溶融すると、少量の不要積層体は多
量存在する軟質接合材内に溶け込んだ状態となり、実質
的にリードと軟質接合材とが直接接合した状態となる。
【0063】よって、めっき膜の厚さを15μm以上形
成することにより、半導体装置を実装基板に実装した後
における、めっき膜(軟質接合材)とリードとの接合強
度合を高めることができ、半導体装置と実装基板との間
に熱膨張差が存在しても両者の接合部分に破損が発生す
ることを確実に防止することができる。また、請求項3
3記載の発明によれば、めっき工程において厚さが15
μm未満のめっき膜を形成すると共に、このメッキ工程
が終了した後に軟質接合材をディップ処理によりリード
に配設したことにより、ディップ処理終了後における、
めっき膜(軟質接合材)とリードとの接合強度を高める
ことができる。
【0064】以下、この理由について説明する。前記し
たように、エッチング工程を終了した時点ではリードの
表面に不要積層体が残存してる可能性があり、よってめ
っき膜とリードとの接合性は十分であるとはいえない。
また、ディップ処理を行うことなく、即ちめっき膜の厚
さが15μm未満と薄いままの状態で、前記した請求項
32の発明のように実装時に加熱しても、溶融した際に
軟質接合材に対する不要積層体の割合が高くなり、十分
な接合性が確保でくなくなる。
【0065】しかるに、めっき工程が終了した後、ディ
ップ処理を実施して軟質接合材をリードに配設すること
により、ディップ処理時に印加される熱により、めっき
膜及び不要積層体は溶解し、かつリード上には軟質接合
材が形成される。よって、ディップ処理により形成され
る軟質接合材は、直接リード上に形成されることとな
り、ディップ処理終了後における、めっき膜(軟質接合
材)とリードとの接合強度を高めることができる。
【0066】また、請求項34記載の発明のように、前
記した軟質接合材としては、はんだを適用することがで
きる。また、請求項35記載の発明によれば、半導体装
置と実装基板との間にアンダーフィル樹脂を配設したこ
とにより、リードの一部のみがパッケージの壁面に露出
して外部端子を形成する構成(即ち、リードがパッケー
ジより延出しない構成)の半導体装置であっても、半導
体装置と実装基板の熱膨張差に起因して発生する応力を
アンダーフィル樹脂で受ける事ができるため、リードと
実装基板との接合部分に剥離等の不都合が発生すること
を防止することができる。
【0067】また、パッケージのリードが露出する位置
近傍に凹部を形成し、アンダーフィル樹脂がこの凹部内
にも充填されるよう構成したことにより、アンダーフィ
ル樹脂とパッケージとの接合面積が増大し、また凹部内
に進入したアンダーフィル樹脂はアンカー効果を奏する
ため、半導体装置の実装基板に対する実装信頼性をより
高めることができる。
【0068】
【発明の実施の形態】次に本発明の実施例について図面
と共に説明する。図1乃至図3は本発明の第1実施例で
ある半導体装置10を示しており、図1は半導体装置1
0の横断面を、図2は半導体装置10の外観を、図3は
半導体装置10の底面を夫々示している。以下、各図を
用いて半導体装置10の構成について説明する。
【0069】図1に示されるように、半導体チップ11
はステージ12に固着されている。この半導体チップ1
1は、例えばメモリチップ用のチップであり、その形状
は比較的大きな形状を有している。また、この半導体チ
ップ11に設けられている電極パッド13は、チップ上
面の中央位置に長手方向に沿って形成されている。ま
た、同図において14は複数のリードであり、その一端
側14aと半導体チップ11の電極パッド13とは、ワ
イヤ15により接続されている。また、リード14は、
半導体装置10の高さ方向(図中、矢印Hで示す方向)
に対し折曲形成されており、図1に示すように側部より
見て略Z形状(或いは逆Z形状)とされている。よっ
て、リード14は上記の一端側14aより先ず水平方向
(図中、矢印Gで示す方向)に延出した後、下方へ延出
し、再び他端側が水平となる形状を有している。尚、後
に詳述するように、リード14の上記した一端側14a
と異なる側の端部は外部端子16を構成する。
【0070】一方、各図において17は樹脂製のパッケ
ージであり、その内部に前記した半導体チップ11,ワ
イヤ15,及び複数のリード14は封止され保護され
る。このパッケージ17は、平面的に見て半導体チップ
11の面積と略等しい面積を有するよう構成されており
(いわゆる、チップサイズパッケージ化がされてお
り)、よって小型化が図られている。
【0071】また、上記したリード14の内、外部端子
16の露出面16aはパッケージ17の底面部17aに
露出するよう構成されている。更に、外部端子16には
パッケージ17の底面部17a(壁面)より突出するよ
う形成されたリード側突出部19が形成されている。そ
して、このリード側突出部19が形成された外部端子1
6を実装基板18(図4参照)に半田付けすることによ
り、半導体装置10は実装基板18に実装される。
【0072】外部端子16の露出面16aをパッケージ
17の底面部17aに対して露出させる方法としては、
パッケージ17を樹脂モールドする際用いる金型に外部
端子16を直接当接させることにより樹脂に覆われない
ようにすること等が考えられ、比較的容易に形成するこ
とができる。また、リード側突出部19をパッケージ1
7の底面部17a(壁面)より突出するよう形成する方
法としては、本実施例ではパッケージ17を成形した状
態においてパッケージ17の側方にリード14の一部が
延出するよう構成しておき、このパッケージ17より延
出した部分を折曲形成することによりリード側突出部1
9を形成する方法を用いている。
【0073】この方法により形成されるリード側突出部
19は、リード14と一体的な構成となり、別個に部品
を必要としないためコストの低減を図ることができる。
更に、上記の方法によればパッケージ17を成形する際
に用いる金型は従来と同様のものを用いることができる
ため、金型コストの低減を図ることもできる。ここで、
半導体装置10の構成上の特徴について説明する。図1
に示すように、半導体装置10は、内設された複数のリ
ード14がパッケージ17内で高さ方向Hに対し、その
略全部が半導体チップ11と重なり合った構造を有して
いる。即ち、リード14と半導体チップ11はパッケー
ジ17内で平面的にみてオーバラップした構造を有して
いる。
【0074】いま、各リード14の水平方向(矢印G方
向)の長さをL1とすると、上記リード14と半導体チ
ップ11のオーバラップ量L2は、L2≒2×L1で表
すことができる。また前記のように、パッケージ17は
平面的に見て半導体チップ11の面積と略等しい面積を
有するよう構成されているため、よって半導体チップ1
1の長さをL3とすると半導体装置10の水平方向の長
さも略L3となる。
【0075】これに対して、図20及び図21で示した
従来構成の半導体装置1の構造ではパッケージ3の寸法
L4は、大略半導体チップ11の長さL3にリード14
の長さ2×L1を加算した値となる(L4=L3+2×
L1)。即ち、半導体装置10は、従来構成の半導体装
置1に比べて上記オーバラップ量L2だけ小型化を図る
ことができる。
【0076】このように、半導体装置10は、従来構成
の半導体装置1に比べて大幅に小型化ができるため、実
装基板に対する実装効率を向上させることができ、延い
ては半導体装置10を搭載する機器類の小型化、高性能
化を図ることが可能となる。続いて、上記構成を有する
半導体装置10を実装基板18に実装する実装構造上の
特徴について図4を用いて説明する。図4(A)は半導
体装置10のリード側突出部19近傍を拡大して示す図
であり、図4(B)は半導体装置10を実装基板18に
実装した状態を示している。
【0077】尚、図4では説明及び図示の便宜上、半導
体チップ11とリード14とのオーバーラップ量が少な
い構成を図示している。また、図4に示す半導体装置1
0はステージ12がパッケージ17から露出した構成と
なっており、放熱性の向上が図られている。前記したよ
うに、本実施例に係る半導体装置10は、外部端子16
にパッケージ17の底面部17aより突出するリード側
突出部19が形成されている。このリード側突出部19
を設けることにより、リード側突出部19を設けない従
来構成の半導体装置1(図20,図21参照)に比べ、
実装基板18に対し半導体装置10を高い信頼性をもっ
て実装することが可能となる。以下、その理由について
説明する。
【0078】従来のようにリード側突出部19を設けな
い構成の半導体装置1では、半導体装置1を実装基板7
に対し離間した状態に支持する構成が設けられていなか
った。このため、図21に示されるように、半導体装置
1と実装基板8との間に介装されて両者を接合するはん
だ9の厚み(図21に矢印tで示す)は薄くなってい
た。
【0079】これに対し、本実施例に係る半導体装置1
0のように外部端子16にパッケージ17の底面部17
aより突出するリード側突出部19を設けることによ
り、このリード側突出部19の突出高さ(図中、矢印H
1 で示す)がはんだ20(軟質接合材)の最低限の高さ
として確保されることとなる。よって、リード側突出部
19を設けることにより、従来の実装構造に比べて外部
端子16に配設されるはんだ20の厚みを増大させるこ
とができる。
【0080】一方、軟質接合材であるはんだ20は、半
導体装置10を実装基板18に接合させる機能を有する
と共に、軟質であるために半導体装置10と実装基板1
8との間に介装される応力吸収部材としての機能も奏す
る。即ち、はんだ20は軟質な金属であるため、変形す
ることにより半導体装置10と実装基板18の熱線膨張
率に起因して発生する熱応力を吸収することができる。
【0081】特に、はんだ20は融点が低いため、熱応
力が問題となる加熱時には軟化しており、有効に熱応力
を吸収することができる。また一方において、はんだ2
0は半導体装置を実装基板に接合する接合部材として用
いられているものであり、その接合性には実績を有して
いる。従って、軟質接合材としてはんだ20を用いるこ
とにより、熱応力の緩和と接合性の向上を共に図ること
ができる。
【0082】また、このはんだ20の応力吸収機能は、
はんだ20の厚さが大きくなる程増大する。従って、リ
ード側突出部19を設けはんだ20の厚みを増大させる
ことによりはんだ20の応力吸収機能を増大し、よって
半導体装置10と実装基板18の熱線膨張率に起因して
熱応力が発生しても、はんだ20によりこの熱応力を確
実に吸収することが可能となる。これにより、半導体装
置10と実装基板18との接合部における損傷及びパッ
ケージにおけるクラック発生を防止でき、従って半導体
装置10の実装性及び信頼性を向上させることができ
る。
【0083】ここで、本発明者が実施したリード側突出
部19の底面部17aからの突出量H1 と、半導体装置
10を実装基板18に実装した時に発生する不良率との
関係について図5を用いて説明する。図5は、縦軸に実
装時の不良率を示し、横軸にリード側突出部19の底面
部17aからの突出量H1 を示している。尚、実装時の
不良率(B)とは、リード側突出部19の高さが同一と
された複数個(N)の半導体装置10を実装基板18に
実装した際に、上記した個数(N)に対し接合不良が発
生した数(n)の割合(B=(n/N)×100))を
いう。また、横軸にとったリード側突出部19の底面部
17aからの突出量H1 は、リード14の厚さ寸法
(T)を基準として示している。
【0084】図5から明らかなように、突出量H1
(0.4×T) 以上となったとき(H1 ≧0.4×T)に不良
率(B)は急激に減少していることが判る。これは、突
出量H 1 を(0.4×T) 以上とすることにより、はんだ2
0の厚さも大となり、前記した半導体装置10と実装基
板18との間に発生する熱応力をはんだ20が有効に吸
収することによる。よって、リード側突出部19の底面
部17aからの突出量H 1 を(0.4×T) 以上となるよう
設定することにより、接合部における損傷及びパッケー
ジ17におけるクラック発生は防止され、半導体装置1
0と実装基板18とを高い信頼性をもって接合すること
ができる。
【0085】一方、リード側突出部19の底面部17a
からの突出量H1 があまりに大きくなると、はんだ20
の高さ方向(図1におけるH方向)の長さが大きくなり
機械的強度が低下してしまう。従って、リード側突出部
19の突出量H1 があまりに大きくなると半導体装置1
0と実装基板18との接合力が低下してしまい、やはり
実装時における信頼性の低下を招いてしまう。はんだ2
0が高い信頼性を有して半導体装置10と実装基板18
とを接合するためには、リード側突出部19の突出量H
1 は(3.0×T) 以下(即ち、H1 ≦ 3.0×T)であるこ
とが望ましい。
【0086】従って、以上の結果を総括すると、リード
側突出部19の底面部17aからの突出量H1 が、(0.4
×T) 以上でかつ(3.0×T) 以下の時、即ち 0.4×T≦
1≦ 3.0×Tの条件を満たすようリード側突出部19
の底面部17aからの突出量H1 を設定することによ
り、半導体装置10と実装基板18の熱線膨張率に起因
して発生する熱応力をはんだ20により有効に吸収する
ことができると共に、はんだ20に半導体装置10を実
装基板18に接合するに足る所定の接合強度を持たせる
ことができ、よって半導体装置10の実装性及び信頼性
を向上させることができる。
【0087】また、チップサイズパッケージ構造を有し
た半導体装置10において、一般に用いられるリード1
4の厚さ寸法Tは約50μm(T≒50μm)である。
従って、このリード14の厚さ寸法Tを上記条件( 0.4
×T≦H1 ≦ 3.0×T)に代入すると、20≦H1 ≦1
50となる。即ち、リード側突出部19の底面部17a
からの突出量H1 を20μm〜150μmに設定するこ
とにより、半導体装置10の実装性及び信頼性を向上さ
せることができる。
【0088】続いて、本発明の第2実施例について説明
する。図6は本発明の第2実施例である半導体装置10
A及びその実装構造を示している。図6(A)は半導体
装置10Aのリード側突出部19A近傍を拡大して示す
図であり、図6(B)は半導体装置10Aを実装基板1
8に実装した状態を示している。尚、同図に示す半導体
装置10Aにおいて、既に説明した半導体装置10と同
一構成部分については同一符号を付してその説明を省略
する。
【0089】前記した第1実施例に係る半導体装置10
では、リード側突出部19を形成するのに、パッケージ
17を成形した後にリード14のパッケージ17から延
出した部分を折曲形成する方法を採用していた。しかる
にこの方法では、リード14の折曲時に過剰な折り曲げ
力が印加されると、外部端子16がパッケージ17から
剥離してしまうおそれがある。
【0090】これに対し本実施例では、外部端子16の
先端部をリード14の加工時に同時に折曲形成すること
によりリード側突出部19Aを形成することを特徴とす
るものである。この方法を用いることにより、パッケー
ジ17の成形時には既にリード側突出部19Aは形成さ
れているため、外部端子16がパッケージ17から剥離
するようなことはない。また、リード側突出部19Aは
リード加工時に同時に形成されるため、容易かつ効率的
にリード側突出部19Aを形成することができる。
【0091】また、本実施例においても第1実施例と同
様に、リード側突出部19Aの底面部17aからの突出
量H1 は、リード14の厚さ寸法をTとした場合、 0.4
×T≦H1 ≦ 3.0×Tの条件を満たすよう設定されてい
る。また、具体的な寸法としては、突出量H1 は20μ
m〜150μmの間となるよう設定されている。従っ
て、第1実施例に係る半導体装置10を実装する時と同
様に、半導体装置10Aと実装基板18の熱線膨張率に
起因して発生する熱応力をはんだ20により有効に吸収
することができ、かつ半導体装置10Aを実装基板18
に接合させる所定の接合強度をはんだ20に持たせるこ
とができ、よって半導体装置10Aの実装性及び信頼性
を向上させることができる。
【0092】尚、本実施例において採用したパッケージ
17を成形する前にリード側突出部19Aが形成される
方法では、単に従来からの金型を用いてパッケージ17
を成形するのでは、外部端子16及びリード側突出部1
9Aが樹脂により覆われてしまう。しかるに、これを防
止し外部端子16の露出面16aをパッケージ17の底
面部17aに露出させるには、金型のリード側突出部1
9Aと対向する位置に予め凹部を形成しておけばよい。
これにより、樹脂モールド時においてリード側突出部1
9Aは凹部内に位置し、よって外部端子16の露出面1
6aは金型と直接当接した状態となるため、露出面16
a及びリード側突出部19Aをパッケージ17から露出
させることができる。
【0093】続いて、本発明の第3実施例について説明
する。図7は本発明の第3実施例である半導体装置10
B及びその実装構造を示している。図7(A)は半導体
装置10Bのリード側突出部19B近傍を拡大して示す
図であり、図7(B)は半導体装置10Bを実装基板1
8に実装した状態を示している。尚、同図においても、
既に説明した半導体装置10と同一構成部分については
同一符号を付してその説明を省略する。
【0094】前記した第1及び第2実施例に係る半導体
装置10,10Aでは、リード側突出部19,19Aを
パッケージ17の底面部17aから突出させるのに、リ
ード14に対し折曲形成を行なっていた。これに対し本
実施例では、外部端子16にプレス加工を行なうことに
より、リード側突出部19Bを形成したことを特徴とす
るものである。
【0095】この方法を用いることにより、第2実施例
と同様にパッケージ17の成形時には既にリード側突出
部19Bは形成されているため、外部端子16がパッケ
ージ17から剥離するようなことはない。また、リード
側突出部19Bはリード加工時に同時に形成することが
可能であり、容易かつ効率的にリード側突出部19Bを
形成することができる。
【0096】また、本実施例においても第1及び第2実
施例と同様に、リード側突出部19Bの底面部17aか
らの突出量H1 は、リード14の厚さ寸法をTとした場
合、0.4×T≦H1 ≦ 3.0×Tの条件を満たすように、
また、具体的な寸法としては、突出量H1 は20μm〜
150μmの間にあるように設定されている。従って、
第1及び第2実施例に係る半導体装置10,10Aを実
装する時と同様に、半導体装置10Bと実装基板18の
熱線膨張率に起因して発生する熱応力をはんだ20によ
り有効に吸収することができ、かつ半導体装置10Bを
実装基板18に接合するに足る所定の接合強度をはんだ
20に持たせることができ、よって半導体装置10Bの
実装性及び信頼性を向上させることができる。
【0097】続いて、本発明の第4実施例について説明
する。図8は本発明の第4実施例である半導体装置10
C及びその実装構造を示している。図8(A)は半導体
装置10Cの外部端子16近傍を拡大して示す図であ
り、図8(B)は半導体装置10Cを実装基板18Aに
実装した状態を示している。尚、同図においても、既に
説明した半導体装置10と同一構成部分については同一
符号を付してその説明を省略する。
【0098】前記した第1乃至第3実施例に係る半導体
装置10,10A,10Bでは、リード側突出部19,
19A,19Bをリード14に形成することにより、実
装時におけるはんだ20の厚さを大きくする構成とし
た。これに対し本実施例では、半導体装置10Cにリー
ド側突出部19,19A,19Bは形成されておらず、
その代わりに実装基板18Aにスペーサ部21を形成し
たことを特徴とするものである。
【0099】このように、実装基板18Aにスペーサ部
21を形成することにより、半導体装置10Cを実装基
板18Aの表面に対し離間した状態で支持することが可
能となり、半導体装置10Cと実装基板18Aとの間に
形成された離間部分にはんだ20を配設することができ
る。このスペーサ部21の実装基板18Aの表面からの
突出量H4 は、リード14の厚さ寸法をTとした場合、
0.4×T≦H4 ≦ 3.0×Tの条件を満たすように、また
具体的な寸法としては20μm〜150μmの間にある
ように設定されている。
【0100】上記構成とされたスペーサ部21を実装基
板18Aに形成することにより、このスペーサ部21の
高さがはんだ20の最低限の高さとして確保されること
となる。よって、スペーサ部21を設けることにより、
はんだ20の厚みを増大させることができる。従って、
第1乃至第3実施例に係る半導体装置10,10A,1
0Bを実装する時と同様に、半導体装置10Cと実装基
板18Aの熱線膨張率に起因して発生する熱応力をはん
だ20により有効に吸収することができ、かつ半導体装
置10Cを実装基板18Aに接合するに足る所定の接合
強度をはんだ20に持たせることができるため、半導体
装置10Cの実装性及び信頼性を向上させることができ
る。
【0101】続いて、本発明の第5実施例について説明
する。図9は本発明の第5実施例である半導体装置10
D及びその実装構造を示している。図9(A)は半導体
装置10Dの外部端子16近傍を拡大して示す図であ
り、図9(B)は半導体装置10Dを実装基板18に実
装した状態を示している。尚、同図においても、既に説
明した半導体装置10と同一構成部分については同一符
号を付してその説明を省略する。
【0102】前記した第4実施例に係る半導体装置10
C及びその実装構造では、実装基板18Aにスペーサ部
21を形成することにより、実装時におけるはんだ20
の厚さを大きくする構成とした。これに対し本実施例で
は、半導体装置10Dを構成するパッケージ17の底面
部17aに下方に向け突出したパッケージ側突出部22
を形成したことを特徴とするものである。
【0103】このパッケージ側突出部22はパッケージ
17の成形時に同時に形成されるものであり、よってパ
ッケージ側突出部22はパッケージ17と一体的な構成
とされている。よって、パッケージ側突出部22の形成
は容易であり、かつ半導体装置10の製造工程を増やす
ことなく形成することができる。上記のように、パッケ
ージ17にパッケージ側突出部22を形成することによ
り、半導体装置10Dを実装基板18の表面に対し離間
した状態で支持することが可能となり、半導体装置10
Dと実装基板18との間に形成された離間部分にはんだ
20を配設することができる。
【0104】このパッケージ側突出部22の底面部17
aからの突出量H2 は、リード14の厚さ寸法をTとし
た場合、 0.4×T≦H2 ≦ 3.0×Tの条件を満たすよう
に、また具体的な寸法としては20μm〜150μmの
間にあるように設定されている。上記構成とされたパッ
ケージ側突出部22を半導体装置10D(パッケージ1
7)に形成することにより、このパッケージ側突出部2
2の高さがはんだ20の最低限の高さとして確保される
こととなる。よって、パッケージ側突出部22を設ける
ことにより、はんだ20の厚みを増大させることができ
る。
【0105】従って、第1乃至第4実施例に係る半導体
装置10,10A〜10Cを実装する時と同様に、半導
体装置10Dと実装基板18の熱線膨張率に起因して発
生する熱応力をはんだ20により有効に吸収することが
でき、かつ半導体装置10Dを実装基板18に接合する
に足る所定の接合強度をはんだ20に持たせることが可
能となり、よって半導体装置10Dの実装性及び信頼性
を向上させることができる。
【0106】続いて、本発明の第6実施例について説明
する。図10は本発明の第6実施例である半導体装置1
0E及びその実装構造を示している。図10(A)は半
導体装置10Eの外部端子16近傍を拡大して示す図で
あり、図10(B)は半導体装置10Eを実装基板18
に実装した状態を示している。尚、同図においても、既
に説明した半導体装置10と同一構成部分については同
一符号を付してその説明を省略する。
【0107】前記した第1乃至第3実施例に係る半導体
装置10,10A,10Bでは、リード側突出部19,
19A,19Bをリード14に形成することにより、実
装時におけるはんだ20の厚さを大きくする構成とし
た。これに対し本実施例では、リード14にリード側凹
部23を形成することにより、実装時におけるはんだ2
0の厚さを大きくする構成としたことを特徴とするもの
である。
【0108】本実施例では、略Z形状とされたリード1
4の折り曲がり部分を利用してリード側凹部23を形成
しており、またリード側凹部23の形成部分においては
パッケージ17を構成する樹脂が配設されないよう構成
している。即ち、リード側凹部23はパッケージ17か
ら露出した構造となっている。上記のように、リード1
4にリード側凹部23を形成し、このリード側凹部23
がパッケージ17から露出した構成とすることにより、
半導体装置10Eを実装基板18に実装した状態におい
てリード側凹部23と実装基板18とは対向離間した状
態となり、この離間部分にはんだ20を配設することが
可能となる。
【0109】このリード側凹部23の底面部17aから
の窪み量をH3 は、リード14の厚さ寸法をTとした場
合、 0.4×T≦H3 ≦ 3.0×Tの条件を満たすように、
また具体的な寸法としては20μm〜150μmの間に
あるように設定されている。上記構成とされたリード側
凹部23を設けることにより、このリード側凹部23の
窪み量をH3 がはんだ20の最低限の高さとして確保さ
れることとなる。よって、リード側凹部23を設けるこ
とにより、はんだ20の厚みを増大させることができ
る。
【0110】従って、上記した各実施例に係る半導体装
置10,10A〜10Dを実装する時と同様に、半導体
装置10Eと実装基板18の熱線膨張率に起因して発生
する熱応力をはんだ20により有効に吸収することがで
き、かつ半導体装置10Eを実装基板18に接合するに
足る所定の接合強度をはんだ20に持たせることが可能
となり、よって半導体装置10Eの実装性及び信頼性を
向上させることができる。
【0111】続いて、本発明の第7実施例について説明
する。図11は本発明の第7実施例である半導体装置1
0F及びその実装構造を示している。図11(A)は半
導体装置10Fの外部端子16近傍を拡大して示す図で
あり、図11(B)は半導体装置10Fを実装基板18
に実装した状態を示している。尚、同図においても、既
に説明した半導体装置10と同一構成部分については同
一符号を付してその説明を省略する。
【0112】前記した第6実施例に係る半導体装置10
Eでは、略Z形状とされたリード14の折り曲がり部分
を利用してリード側凹部23を形成し、これにより実装
時におけるはんだ20の厚さを大きくする構成とした。
これに対し本実施例では、リード14にエッチング加工
を実施することによりリード側凹部23Aを形成し、実
装時におけるはんだ20の厚さを大きくする構成とした
ことを特徴とするものである。
【0113】このリード側凹部23Aを形成するには、
先ず外部端子16の部分のみリード材が2層構造となる
よう構成しておき(即ち、2枚のリード材が重ね合わさ
せた状態に接合しておき)、その後に図11(A)に符
号26で示す部分を残して下層のリード材をエッチング
加工により除去する。これにより、リード14に窪んだ
形状のリード側凹部23Aを形成することができる。
【0114】尚、エッチング加工のタイミングは、リー
ド14の形成時に実施しても、またパッケージ17を形
成した後に実施してもよい。また、リード側凹部23A
の形成は、上記したエッチング加工による方法の他に、
例えばプレス加工(塑性加工)を実施することによって
も形成することができる。上記のように、リード14に
リード側凹部23Aを形成し、このリード側凹部23A
がパッケージ17から露出した構成とすることにより、
半導体装置10Fを実装基板18に実装した状態におい
てリード側凹部23Aと実装基板18とは対向離間した
状態となり、この離間部分にはんだ20を配設すること
が可能となる。
【0115】このリード側凹部23Aの底面部17aか
らの窪み量H3 は、リード14の厚さ寸法をTとした場
合、 0.4×T≦H3 ≦ 3.0×Tの条件を満たすように、
また、具体的な寸法としては、20μm〜150μmの
間にあるように設定されている。上記構成とされたリー
ド側凹部23Aを設けることにより、このリード側凹部
23Aの窪み量をH3 がはんだ20の最低限の高さとし
て確保されることとなる。よって、リード側凹部23A
を設けることにより、はんだ20の厚みを増大させるこ
とができる。
【0116】従って、上記した各実施例に係る半導体装
置10,10A〜10Eを実装する時と同様に、半導体
装置10Fと実装基板18の熱線膨張率に起因して発生
する熱応力をはんだ20により有効に吸収することがで
き、かつ半導体装置10Fを実装基板18に接合するに
足る所定の接合強度をはんだ20に持たせることが可能
となり、よって半導体装置10Fの実装性及び信頼性を
向上させることができる。
【0117】図12は本発明の第8実施例である半導体
装置10L及びその実装構造を示している。図12
(A)は半導体装置10Lのリード側突出部19C近傍
を拡大して示す図であり、図12(B)は半導体装置1
0Lを実装基板18に実装した状態を示す図であり、更
に図12(C)はリード側突出部19Cの形成方法の一
例を示す図である。尚、同図に示す半導体装置10Aに
おいて、既に説明した半導体装置10と同一構成部分に
ついては同一符号を付してその説明を省略する。
【0118】本実施例に係る半導体装置10Lは、図1
2(C)に示されるように、外部端子16の先端部をリ
ード14の加工時に同時に略U字状に折曲形成し、リー
ド側突出部19Aがパッケージ17の底面部17aと対
向するよう形成したことを特徴とするものである。この
構成とされたリード側突出部19Cは、略U字状の形状
を有しているため、リード側突出部19Cにバネ性を持
たせることができる。即ち、はんだ接合が行われるリー
ド側突出部19Cとパッケージ17の底面部17aとの
間には空間部が形成され、よって応力が印加されてもリ
ード側突出部19Cはこの空間部内において可撓変形可
能な構成となる。よって、応力(熱応力)が印加されて
もリード側突出部19Cが可撓変形することによりこの
応力は吸収され、よってパッケージ17にクラックが発
生することを有効に防止することができる。これによ
り、半導体装置10Lの実装性及び信頼性を向上させる
ことができる。
【0119】続いて、本発明の第8実施例について説明
する。図13乃至図16は本発明の第9実施例である半
導体装置の実装構造を説明するための図である。図13
は比較例として従来の実装構造を示しており、図14は
はんだ20の配設方法を示しており、図15は本実施例
に係る外部端子16a〜16eを示しており、更に図1
6は本実施例により半導体装置10Gが回路基板18に
実装された状態を示している。
【0120】前記した各実施例では、半導体装置10,
10A〜10Fと実装基板18,18Aとを接合するは
んだ20の配設量は、夫々の半導体装置10,10A〜
10Fに複数個配設される各外部端子16において、全
て同量配設される構成とされていた。これに対し本実施
例では、半導体装置10Gに発生する反り量が大なる位
置に配設されるはんだ20dの配設量を、半導体装置1
0Gに発生する反り量が小なる位置に配設されるはんだ
20aの配設量に比べて多く設定したことを特徴とする
半導体装置の実装構造。この実装構造を採用することに
より、半導体装置10Gに反りが発生しても、確実に半
導体装置10Gを実装基板18に実装することが可能と
なる。以下、この理由について説明する。
【0121】ここで、従来の実装構造において半導体装
置10に反りが発生した時の実装基板18と半導体装置
10との状態を考察する。いま、図13に示されるよう
に、半導体装置10が上に凸の湾曲形状に反った場合を
想定する。半導体装置10が上に凸の湾曲形状に反った
場合、実装基板18と半導体装置10との離間距離は中
央部が最も離間し、両端部に向かうにつれて離間距離は
小さくなる。(尚、半導体装置10が下に凸の湾曲形状
に反ったとすると、実装基板18と半導体装置10との
離間距離は両端部が最も離間し、中央に向かうにつれて
離間距離は小さくなる)。
【0122】一方、半導体装置10の外部端子16の数
に対応して複数個設けられるはんだ20の実装後におけ
る形状は、前記のように従来では各外部端子16におい
てはんだ配設量は全て等しくしていたため、実装基板1
8と半導体装置10との離間距離が大きいとはんだ20
は引き延ばされた状態となりその断面積は小さくなり
(図中、符号20c,20dで示す状態)、逆に実装基
板18と半導体装置10との離間距離が小さいと断面積
は大きくなる(図中、符号20a,20bで示す状
態)。
【0123】従って、実装基板18と半導体装置10と
の離間距離が最も大きい位置、即ち図12に示す半導体
装置10が上に凸の湾曲形状に反った場合では中央部に
おいてはんだ20c,20dの断面積が細くなり電気的
接続不良及び接合不良が発生するおそれがある。これに
対し本実施例では、上記のように半導体装置10Gに発
生する反り量が大なる位置に配設されるはんだ20g,
20hの配設量を、半導体装置10Gに発生する反り量
が小なる位置に配設されるはんだ20e,20fの配設
量に比べて多くなるよう設定している。
【0124】このように、半導体装置10Gの反り量に
応じて配設されるはんだ20の配設量を可変する方法と
しては次のような方法が考えられる。図14は、半導体
装置10G(10)に設けられた外部端子16(同図に
は現れず)にはんだ20を配設する方法を示している。
同図に示されるように、はんだ20を外部端子16に配
設するには、一般に厚膜印刷法が用いられており、具体
的には外部端子16の形成位置に対応する位置に開口を
有したマスク25を用い、このマスク25上でスキージ
24を移動させることによりはんだペースト27をマス
ク25に形成された開口を介して外部端子16の上部に
印刷形成する。
【0125】そこで本実施例では、図15に示されるよ
うに、半導体装置10Gに発生する反り量が大なる位置
に配設される外部端子16d,16eの形状を、半導体
装置10Gの反り量が小なる位置に配設される外部端子
16b,16cの形状に比べて大きく設定すると共に、
マスク25に形成される開口の面積をこれに対応して異
ならせる構成とした。
【0126】上記構成において、図14に示した厚膜印
刷を実施すると、半導体装置10Gに発生する反り量が
大なる位置に配設されるはんだ20g,20hの配設量
を、半導体装置10Gの反り量が小なる位置に配設され
るはんだ20e,20fの配設量に比べて多く設定する
ことができる。従って、図16に示されるように半導体
装置10Gに反りが発生しても、はんだ20e〜20h
の配設位置に拘わらず(中央部,両端部に拘わらず)は
んだ20e〜20hの断面積を均一化することができ、
よって電気的接続不良及び接合不良の発生を抑制するこ
とができ確実に半導体装置10Gを実装基板18に実装
することが可能となる。
【0127】尚、上記した各実施例では、図3に示され
るように、外部端子16が半導体装置10,10A〜1
0Gの底面両端部に夫々一例に列設した構成を示した。
しかるに、近年の半導体装置の高密度化に伴い外部端子
数は増大する傾向にあり、よって図17に示される半導
体装置10Hように、外側外部端子16Aと内側外部端
子16Bとを千鳥状に配設することが行なわれている。
このような、外側外部端子16Aと内側外部端子16B
とを千鳥状に配設した半導体装置10Hにおいても、上
記した各実施例を適用することは可能である。
【0128】続いて、本発明の第10乃至第12実施例
について図18乃至図20を用いて説明する。第10乃
至第12実施例は、外部端子16とはんだ20(図示を
省略)との接合強度を向上させることを目的としてい
る。図18は第10実施例である半導体装置10Iを示
しており、図18(A)は外部端子16の近傍を拡大し
て示しており、また図18(B)は外部端子16の露出
面16aを示している。同図に示されるように、本実施
例では外部端子16の露出面16aに多数の小径溝16
-1を形成したことを特徴とするものである。
【0129】このように、はんだ20と接合される露出
面16aに多数の小径溝16-1を形成することにより、
露出面16aとはんだ20との接触面積を増大すること
ができ、よってリード14とはんだ20との接合強度を
向上させることができる。これにより、半導体装置10
Iと実装基板18(図示せず)との実装信頼性を向上す
ることができる。
【0130】図19は第11実施例である半導体装置1
0Jを示しており、図19(A)は外部端子16の近傍
を拡大して示しており、また図19(B)は外部端子1
6の露出面16aを示している。同図に示されるよう
に、本実施例では外部端子16の露出面16aに多数の
三角溝16-2を形成したことを特徴とするものである。
このように、はんだ20と接合される露出面16aに多
数の三角溝16-2を形成することによっても、露出面1
6aとはんだ20との接触面積を増大することができ、
よってリード14とはんだ20との接合強度を向上させ
ることが可能となる。
【0131】尚、露出面16aに形成される溝形状は、
前記した図18及び図19に示した構成に限定されるも
のではなく、露出面16aとはんだ20との接触面積を
増大することができる形状であれば他の形状としてもよ
く、更に露出面16aの表面全体を粗面化した構成とし
てもよい。図20は、第12実施例である半導体装置1
0Kの外部端子16近傍を拡大して示す図である。同図
に示されるように、本実施例では外部端子16の露出面
16a及びこれと対向する内側面16fの双方に多数の
三角溝16-2を形成したことを特徴とするものである。
【0132】この構成とすることにより、露出面16a
においては多数の三角溝16-2を形成することによりは
んだ20との接触面積を増大することができ、よってリ
ード14とはんだ20との接合強度を向上させることが
可能となる。また、内側面16fにおいては多数の三角
溝16-2を形成することによりパッケージ17との接触
面積を増大することができ、よってリード14とパッケ
ージ17との接合強度を向上させることができる。
【0133】次に、本発明の第13実施例乃至第15実
施例について、図21乃至図23を用いて説明する。図
21は発明の第13実施例である半導体装置10Mを説
明するための図である。図21(A)は半導体装置10
Mの要部(リード側突出部19D)を拡大して示す図で
あり、また図21(B)はリード側突出部19Dの形成
方法を説明するための図である。
【0134】本実施例に係る半導体装置10Mも、リー
ド14の外部端子16に配設されたリード側突出部19
Dをパッケージ17の壁面より突出するよう形成してい
る。更に、本実施例では、リード側突出部19Dの先端
部における幅寸法(図中、W1で示す)をパッケージ1
7の壁面における幅寸法(図中、W2で示す)に対し小
さくなるよう構成したことを特徴としている(W1<W
2)。
【0135】このように、リード側突出部19Dの先端
部の幅寸法W1をパッケージ17の壁面における幅寸法
W2に比べて小さく構成することにより、リード成形処
理時における切断面19D-1(梨地で示す)の面積を小
さくすることができる。前記したように、外部端子16
にはリード成形処理前においてはんだメッキ処理が行わ
れるため、プレス加工によりリードの切断処理が実施さ
れると、メッキ膜が形成されていない切断面19D-1
露出することとなる。しかるに、本実施例の構成によれ
ば、上記のように切断面19D-1の面積を小さくできる
ため、従来に比べてリード側突出部19Dに形成される
メッキ膜の被膜面積は増大する。
【0136】よって、はんだとリード側突出部19Dと
の濡れ性は良好となり、実装性及び半導体装置と実装基
板との接合時における信頼性を向上させることができ
る。この際、リード側突出部19Dの壁面における幅寸
法W2と切断面19D-1の幅寸法の比は、W1/W2=
1/2〜1/3となるよう構成することが望ましく、こ
の範囲に設定することにより、はんだの濡れ性を最も良
好とすることができる。
【0137】上記構成とされたリード側突出部19Dを
形成するには、図21(B)に示されるように、リード
フレーム40Aの外部端子16の形成位置に予め図示さ
れるような形状(台形形状)の貫通孔41Aを形成して
おき、この貫通孔41Aが形成されたリードフレーム4
0Aにメッキ処理を行った上で、図中破線で示す位置で
リードフレーム40Aを切断する。
【0138】このように、外部端子16に予め貫通孔4
1Aを形成し、この貫通孔41Aの形成位置で外部端子
16(リードフレーム40A)を切断してリード側突出
部19Dを形成することにより、容易にかつ確実にW1
<W2を有した形状のリード側突出部19Dを形成する
ことができる。図22は発明の第14実施例である半導
体装置10Nを説明するための図である。図22(A)
は半導体装置10Nの要部(リード側突出部19E)を
拡大して示す図であり、また図22(B)はリード側突
出部19Eの形成方法を説明するための図である。
【0139】本実施例に係る半導体装置10Nもリード
14の外部端子16に配設されたリード側突出部19E
をパッケージ17の壁面より突出するよう形成してお
り、またリード側突出部19Dの先端部を二股状に分岐
した構成とすることにより、先端部における幅寸法(図
中、W3で示す)がパッケージ17の壁面における幅寸
法(図中、W2で示す)に対し小さくなるよう構成して
いる(W1<W3)。
【0140】このように、リード側突出部19Eの先端
部の幅寸法W3をパッケージ17の壁面における幅寸法
W2に比べて小さく構成することにより、リード成形処
理時における切断面19E-1(梨地で示す)の面積を小
さくすることができる。よって、本実施例の構成とする
ことによっても切断面19E-1の面積を小さくできるた
め、従来に比べてリード側突出部19Eに形成されるメ
ッキ膜の被膜面積は増大し、はんだとリード側突出部1
9Eとの濡れ性は良好となり、実装性及び半導体装置と
実装基板との接合時における信頼性を向上させることが
できる。この際、本実施例においてもリード側突出部1
9Eの壁面における幅寸法W2と切断面19E-1の幅寸
法(総和したもの)との比は、(W3×2)/W2=1
/2〜1/3となるよう構成することが望ましく、この
範囲に設定することにより、はんだの濡れ性を最も良好
とすることができる。
【0141】上記構成とされたリード側突出部19Eを
形成するには、図22(B)に示されるように、リード
フレーム40Bの外部端子16の形成位置に予め図示さ
れるような形状(矩形状)の貫通孔41Bを形成してお
き、この貫通孔41Bが形成されたリードフレーム40
Bにメッキ処理を行った上で、図中破線で示す位置でリ
ードフレーム40Bを切断する。
【0142】このように、外部端子16に予め貫通孔4
1Bを形成し、この貫通孔41Bの形成位置で外部端子
16(リードフレーム40B)を切断してリード側突出
部19Eを形成することにより、容易にかつ確実にW3
<W2を有した形状のリード側突出部19Dを形成する
ことができる。図23は発明の第15実施例である半導
体装置10Pを説明するための図である。図23(A)
は半導体装置10Pの要部(リード側突出部19F)を
拡大して示す図であり、また図23(B)はリード側突
出部19Fの形成方法を説明するための図であり、更に
図23(C)は半導体装置10Pの変形例である半導体
装置10Qを示す図である。
【0143】本実施例に係る半導体装置10Mも、リー
ド14の外部端子16に配設されたリード側突出部19
Fをパッケージ17の壁面より突出するよう形成してい
る。更に、本実施例では、リード側突出部19Fの先端
部における厚さ寸法(図中、T1で示す)をパッケージ
17の壁面における厚さ寸法(図中、T2で示す)に対
し小さくなるよう構成したことを特徴としている(T1
<T2)。
【0144】このように、リード側突出部19Fの先端
部の厚さ寸法T1をパッケージ17の壁面における厚さ
法T2に比べて小さく構成することにより、リード成形
処理時における切断面19F-1(梨地で示す)の面積を
小さくすることができる。よって、本実施例の構成とす
ることによっても切断面19F-1の面積を小さくできる
ため、従来に比べてリード側突出部19Fに形成される
メッキ膜の被膜面積は増大し、はんだとリード側突出部
19Fとの濡れ性は良好となり、実装性及び半導体装置
と実装基板との接合時における信頼性を向上させること
ができる。
【0145】上記構成とされたリード側突出部19Fを
形成するには、図23(B)に示されるように、リード
フレーム40Cの外部端子16の形成位置にエッチング
或いはプレス加工等により、内側(パッケージ側)から
外側に向け厚さ寸法が小さくなる形状のテーパー部42
(図23(A)参照)及び貫通孔41Cを形成してお
く。そして、このテーパー部42及び貫通孔41Cが形
成されたリードフレーム40Cにメッキ処理を行った上
で、図中破線で示す位置でリードフレーム40Cを切断
する。
【0146】このように、外部端子16に予めテーパー
部42及び貫通孔41Cを形成し、このテーパー部42
の形成位置で外部端子16(リードフレーム40C)を
切断してリード側突出部19Fを形成することにより、
容易にかつ確実にT1<T2を有した形状のリード側突
出部19Fを形成することができる。尚、テーパー部4
2の形成位置は、図23(A)に示されるように、外部
端子16の下部位置に限定されるものではなく、図23
(C)に示されるように、外部端子16の上部位置に形
成する構成としてもよい。
【0147】続いて、図24乃至図35を用いて、上記
した各実施例に係る半導体装置の製造方法について説明
する。尚、以下説明する半導体装置の製造方法は、半導
体装置の本体部分(以下、装置本体という)を製造した
後に実施されるホーニング工程,エッチング工程,めっ
き工程に特徴を有するものであり、装置本体の製造方法
は前記した各公報に開示された方法を適用して製造でき
るため、以下の説明ではホーニング工程以下の工程につ
いてのみ説明するものとする。
【0148】また、図示及び説明の便宜上、図24乃至
図35に示す装置本体90は、リード側突出部及びパッ
ケージ側突出部が形成されていない構成を例に挙げてい
るが、リード側突出部及びパッケージ側突出部が形成さ
れた半導体装置に対しても、以下説明する製造方法を適
用することができることは勿論である。図24は、本実
施例に係る半導体装置の製造方法の一例を示す工程図で
ある。同図に示されるように、装置本体製造工程50が
実施され、図25に示す半導体装置本体90が製造され
ると、ホーニング工程51,エッチング工程52,及び
めっき工程53が順次実施されて半導体装置が製造され
る。尚、ここで半導体装置本体90とは、樹脂パッケー
ジ17の形成処理及びリードフレームの切断処理が終了
し、リード14に対する外装処理を残す状態の半導体装
置をいうものとする。
【0149】図25は、装置本体製造工程50が終了し
た状態の半導体装置本体90を示している。図25
(A)は半導体装置本体90の要部断面図であり、また
図25(B)はリード14の拡大図である。同図に示さ
れるように、装置本体製造工程50が終了した時点で
は、リード14の実装側の面には不要積層体55が形成
されている。この不要積層体55は、装置本体製造工程
50で実施される種々の処理(加熱処理,封止処理等)
において形成されるものであり、図25(B)に拡大し
て示すように、外側から樹脂バリ56,ガス吸着層5
7,酸化皮膜層58,ベイルビー層59,加工変質層6
0が順次リード14上に積層された構成となっている。
また、その厚さは通常2〜10μm程度となっている。
【0150】後に説明するように、リード14の表面に
はめっき工程において軟質接合材であるはんだめっき処
理が実施されるが、上記の不要積層体55がリード14
上に形成された状態ではんだめっき処理を実施しても、
不要積層体55が存在するとはんだとの接合性は不良と
なる。よって、不要積層体55が存在するリード14に
はんだめっきを施し、この半導体装置を実装基板に実装
しても、不要積層体55の部分においてはんだとリード
14との間に剥離が発生してしまう。よって、装置本体
製造工程50が終了した後、ホーニング工程51,エッ
チング工程52を実施することにより、不要積層体55
の除去処理を行う。
【0151】図26及び図27は、ホーニング工程51
を示す図である。このホーニング工程51では、水に研
磨材を混入した構成の研磨液を被研磨位置に噴射するこ
とによりホーニング処理を行う。従来においても、この
ホーニング工程は実施されているが、従来では樹脂パッ
ケージ17を形成する際に発生する樹脂バリ56を除去
するためにのみ実施されていた。このため、従来では研
磨強度の弱い樹脂ビースを研磨材として用いた研磨液を
用いたホーニング処理のみが実施されていた。よって、
従来のホーニング工程では、金属の変質層である不要積
層体55を除去することはできなかった。
【0152】これに対し、本実施例に係るホーニング工
程51では、第1のホーニング工程と第2のホーニング
工程との2回のホーニング処理を実施することを特徴と
している。図26(A)は、第1のホーニング工程を示
している。この第1のホーニング工程では、不要積層体
55に対し高硬度研磨材62を混入した第1の研磨液6
1を用いてホーニング処理を行う。ここで用いる高硬度
研磨材62は、アルミナビーズ,ガラスビーズ,或いは
アルミナビーズとガラスビーズとを混ぜたものであり、
前記した樹脂ビーズに比べて硬度の高いビーズである。
【0153】また、ホーニング処理の条件としては、研
磨材噴射圧力は例えば3.5Kg/cm2 ,研磨材濃度
は例えば20%〜30%,半導体装置本体90の搬送ス
ピードは2m/minとしている。この第1のホーニン
グ工程におけるホーニング条件は、従来行われていたホ
ーニング処理のホーニング条件に比べ、研磨噴射圧力及
び研磨材濃度については1.5〜2.0倍程度、搬送ス
ピードについては1/2〜1/3以下に設定されてい
る。このように、第1のホーニング工程は、そのホーニ
ング強度が強く設定されている。
【0154】上記のようにホーニング条件を設定し、か
つ高硬度研磨材62を用いてホーニング処理を行うこと
により、ホーニング強度を強めることができる。よっ
て、第1のホーニング工程を実施することにより、樹脂
バリ56に加えて不要積層体55の一部を除去すること
が可能となる。図26(B)は、第1のホーニング工程
が終了した状態のリード14を拡大して示している。同
図に示す例では、樹脂バリ56に加えてガラス吸着層5
7及び酸化皮膜層58の一部が除去された例を示してい
る。
【0155】このように、第1のホーニング工程におい
て、高硬度研磨材62を用いたホーニング強度の強いホ
ーニング処理を行うことにより、樹脂バリ56に加えて
不要積層体55の一部を除去する処理を短時間で確実に
行うことができる。しかるに、高硬度研磨材62により
ホーニング処理を行うと、図26(B)に示されるよう
に、研磨面63(第1の研磨面)が荒れてしまう。この
ように、研磨面63の表面粗さが粗い状態でエッチング
工程52を実施すると、エッチング液が研磨面63の全
面に回り込まなくなる現象が発生する。
【0156】即ち、ホーニング強度が強いホーニング処
理を行った場合には、研磨面63に形成される凹凸が大
きくなり、特に凹部についはエッチング処理時にエッチ
ング液が回り込まなくなるおそれがある。よって、高硬
度研磨材62を用いたホーニング処理を実施した後、直
ちにエッチング処理を実施するのでは、上記した凹部に
ついてはエッチング処理が実施されず、不要積層体55
の除去を確実に行うことができなくなってしまう。
【0157】そこで本実施例では、上記の第1のホーニ
ング工程を実施した後、低硬度研磨材66を用いて第2
のホーニング工程を実施することとしている。図27
(A)は、第2のホーニング工程を示している。この第
2のホーニング工程では、低硬度研磨材66として樹脂
ビーズを用いている。また、ホーニング処理の条件とし
ては、研磨材噴射圧力は例えば1.5Kg/cm2 ,研
磨材濃度は例えば15%%,半導体装置本体90の搬送
スピードは3m/minとしている。このように、第2
のホーニング工程では第1のホーニング工程に比べてホ
ーニング強度が低く設定されている。
【0158】上記のようにホーニング条件を設定し、か
つ低硬度研磨材66を用いた第2の研磨液65にてホー
ニング処理することにより、図27(B)に示すよう
に、第1のホーニング工程において形成された荒れた研
磨面63を平滑な研磨面67(第2の研磨面)とするこ
とができる。これにより、ホーニング工程51の次工程
として実施されるエッチング工程52において、研磨面
67の全面に確実にエッチング液を供給することが可能
となる。よって、エッチング工程52において良好なエ
ッチング処理を行うことが可能となり、不要積層体55
の除去処理を確実に行うことができる。
【0159】上記したホーニング工程51が終了する
と、続いてエッチング工程52が実施される。図28
は、エッチング工程52を実施している半導体装置本体
90を示している。このエッチング工程52で実施され
るエッチング処理は、電解エッチング或いは化学研磨エ
ッチングの何れをも用いることが可能である。このエッ
チング工程52も、ホーニング工程51と同様に不要積
層体55を除去することを目的として実施される。
【0160】従来の製造方法においてもこのエッチング
工程は実施されているが、そのエッチング強度は弱いも
のであった。具体的なエッチング条件としては、電解エ
ッチングを用いた場合には、エッチング時間がX域30
秒,Y域30秒程度であり、また化学研磨エッチングを
用いた場合にはそのエッチング時間は30秒程度であ
り、双方共にエッチング量は1μm以下であった。
【0161】これに対し、本実施例で実施するエッチン
グ工程は、エッチング強度を従来に比べて強くし、不要
積層体55のエッチング量を2μm以上としたことを特
徴とするものである。具体的なエッチング条件として
は、電解エッチングを用いた場合には、エッチング時間
をX域120秒以上,Y域60秒以上に設定し、また化
学研磨エッチングを用いた場合にはそのエッチング時間
を120秒以上に設定した。
【0162】このように、エッチング工程52におい
て、不要積層体55を少なくとも2μm以上除去するこ
とにより、不要積層体55の残量を更に少なく、あるい
は完全に無くすことができる。これにより、次工程とし
て実施されるめっき工程53において軟質接合材(本実
施例の場合ははんだ)を確実にリード14にめっきする
ことができる。
【0163】図29は、エッチング工程52が終了した
状態の半導体装置本体90を示している。尚、以下の説
明では、同図に示されるように、エッチング工程52の
終了後においても、不要積層体55の一部(酸化皮膜層
58,ベイルビー層59,加工変質層60)が残存した
例について説明するものとする。また、エッチング工程
52の終了時において、不要積層体55が残存するか否
かは、装置本体製造工程50の終了時における不要積層
体55の厚さ(この厚さは、前記のように2〜10μm
とバラツキがある)による。
【0164】上記したエッチング工程52が終了する
と、続いてめっき工程53が実施される。本実施例で
は、このめっき工程53においてはんだめっき処理を行
うことにより、リード14(不要積層体55)上にはん
だめっき膜70,75を形成する。また本実施例では、
形成されるはんだめっき膜70,75の厚さにより、以
後実施される処理を異ならせている。以下、形成される
はんだめっき膜70,75の厚さにより場合分けして説
明するものとする。
【0165】本実施例では、形成されるはんだめっき膜
70,75の厚さが15μm未満と15μm以上で処理
を異ならせている。図30は、めっき工程53において
厚さが15μm未満の第1のめっき膜70を形成した半
導体装置本体90のリード14を拡大して示している。
リード14(不要積層体55)上に15μm未満の厚さ
の第1のめっき膜70を形成した場合は、図31(A)
に示すようにディップ処理が実施される。具体的には、
第1のはんだめっき膜70が形成された半導体装置本体
90を溶融はんだ72が装填されたはんだディプ槽71
に浸漬する。これにより、図31(B)に示されるよう
に、リード14には外装はんだ73が形成される。
【0166】このように、はんだディップ処理を実施す
ることにより、ディップ処理終了後に形成される外装は
んだ73とリード14との接合強度を高めることができ
る。以下、この理由について説明する。前記したよう
に、エッチング工程52を終了した時点ではリード14
の表面に不要積層体55が残存してる可能性があり、よ
って第1のはんだめっき膜70とリード14との接合性
は十分であるとはいえない。また、はんだディップ処理
を行うことなく、即ちめっき膜の厚さが15μm未満と
薄いままの状態で実装処理を行い加熱処理しても、後に
詳述するように、第1のはんだめっき膜70及び不要積
層体55の溶融時におけるはんだに対する不要積層体5
5の割合が高くなり十分な接合性が確保でくなくなる。
【0167】しかるに、本実施例のように第1のはんだ
めっき膜70が形成された後にはんだディップ処理を実
施することにより、ディップ処理時に印加される熱で第
1のはんだめっき膜70及び不要積層体55は溶融し、
これに伴い不要積層体55ははんだディップ槽71に装
填されている溶融はんだ72に溶け込む。この際、不要
積層体55ははんだディップ槽71に装填された溶融は
んだ72に対し微量であるため、はんだディップ処理に
よりリード14上に形成される外装はんだ73は、純粋
なはんだと等価のものとなる。よって、図31(B)に
示されるように、外装はんだ73は直接リード14上に
形成されることとなり、かつ外装はんだ73は純粋なは
んだと等価であるため、ディップ処理終了後における外
装はんだ73とリード14との接合強度を高めることが
できる。
【0168】上記のようにして製造された半導体装置を
実装基板に実装すると、外装はんだ73とリード14と
の間には不要積層体55は存在せず、かつ外装はんだ7
3とリード14との接合強度は強固であるため、実装信
頼性の高い実装を行うことができる。よって、半導体装
置と実装基板との熱膨張差に起因した応力がリード14
と実装基板との接合部分に集中的に印加される半導体装
置であっても、この接合部分に破損が発生することを確
実に防止することができる。
【0169】続いて、図32に示されるように、めっき
工程53において厚さが15μm以上の厚いはんだめっ
き膜75(第2のはんだめっき膜)を形成した場合の処
理について説明する。本実施例のように、第2のはんだ
めっき膜75の厚さを15μm以上とすることにより、
この構成の半導体装置を実装基板に実装した際の実装信
頼性を高めることができる。 以下、この理由について
説明する。
【0170】上記のように、不要積層体55上に第2の
はんだめっき膜75が形成された半導体装置を実装基板
に実装するため加熱処理すると、不要積層体55及び第
2のはんだめっき膜75は共に溶融する。この際、不要
積層体55はホーニング工程51及びエッチング工程5
2を経ているため、その付着量(厚さ)は少ない。ま
た、第2のはんだめっき膜75は15μm以上と厚く
(多量に)形成されているため、上記のように不要積層
体55及び第2のはんだめっき膜75が共に溶融する
と、少量の不要積層体55は多量存在する第2のはんだ
めっき膜75内に溶け込んだ状態となる。
【0171】よって、図33に示されるように、最終的
にリード14と実装基板18との間に形成される実装後
はんだ76(第2のはんだめっき膜75と不要積層体5
5の合金物)は、実質的にリード14と直接接合した状
態となる。これにより、半導体装置を実装基板18に実
装した後における、実装後はんだ76とリード14との
接合強度合を高めることができる。よって、半導体装置
と実装基板18との間に熱膨張差が存在しても、両者の
接合部分に破損が発生することを確実に防止することが
でき、実装信頼性を高めることができる。
【0172】図34及び図35は、ホーニング工程51
の変形例を示している。前記した実施例では、ホーニン
グ工程51においてリード14に形成された不要積層体
55のみを除去する構成としていたが、本変形例では、
このホーニング工程51において、不要積層体55と共
に樹脂パッケージ17の一部も除去する構成としたこと
を特徴とするものである。前記したように、ホーニング
工程51で実施される第1のホーニング工程では高硬度
研磨材62を用いて強いホーニング処理を実施すること
ができるため、樹脂パッケージ17を除去処理(ホーニ
ング処理)することも可能である。
【0173】このように、ホーニング工程51において
樹脂パッケージ17の一部を除去することにより、樹脂
パッケージ17から露出するリード14の面積を広くす
ることができる。これにより、リード14に対する外装
はんだ73及び実装後はんだ76の接合性を向上させる
ことができ、高い実装性を持って半導体装置を実装基板
に実装することができる。
【0174】図34は、樹脂パッケージ17のリード1
4の近傍位置にのみホーニング処理を行い、部分凹部8
0を形成した例を示している。また、図35は樹脂パッ
ケージ17の実装側面全体にホーニング処理を行うこと
により全体凹部81を形成した例を示している。このよ
うに、ホーニング処理により除去する部位は、マスク処
理を行うことにより任意に選定することができる。
【0175】続いて、図35に示した半導体装置10R
を実装基板18に実装する実装構造について説明する。
本実施例に係る実装構造では、半導体装置10Rと実装
基板18との間にアンダーフィル樹脂82を配設したこ
とを特徴とするものである。このように、半導体装置1
0Rと実装基板18との間にアンダーフィル樹脂82を
配設することにより、リード14の一部のみが樹脂パッ
ケージ17の壁面に露出して外部端子16を形成する構
成(即ち、リード14が樹脂パッケージ14から延出し
ない構成)の半導体装置10Rであっても、半導体装置
10Rと実装基板18との熱膨張差に起因して発生する
応力をアンダーフィル樹脂82で受ける事が可能とな
る。このため、リード14と実装基板18との接合部分
(即ち、実装後はんだ76)に剥離等の破損が発生する
ことを防止することができ、実装信頼性を向上させるこ
とができる。
【0176】また、半導体装置10Rは、樹脂パッケー
ジ17のリード14が露出する位置近傍に部分凹部80
が形成されているため、アンダーフィル樹脂82はこの
部分凹部80内にも充填される。このため、アンダーフ
ィル樹脂82と樹脂パッケージ17との接合面積が増大
し、また部分凹部80内に進入したアンダーフィル樹脂
82はアンカー効果を奏するため、半導体装置10Rの
実装基板18に対する実装信頼性をより高めることがで
きる。
【0177】
【発明の効果】上述の如く本発明によれば、下記のよう
な種々の効果を実現できる。請求項1,請求項7,請求
項10,及び請求項14記載の発明によれば、半導体装
置と実装基板の熱線膨張率に起因して熱応力が発生して
も、軟質接合材によりこの応力を確実に吸収することが
可能となり、接合部における損傷及びパッケージにおけ
るクラック発生を防止でき、従って半導体装置の実装性
及び信頼性を向上させることができる。
【0178】また、請求項2,請求項3,請求項8,請
求項9,請求項11,請求項12,,請求項15,請求
項19,請求項20,請求項24,及び請求頁25記載
の発明によれば、有効に応力緩和を行なうことができ
る。また、請求項4乃至6記載の発明によれば、リード
に対しリード側突出部を容易に一体成形することができ
る。
【0179】また、請求項11記載の発明のように、リ
ード側凹部の壁面からの窪み量を20μm〜150μm
に設定することにより、有効に応力緩和を行なうことが
できる。また、請求項13及び請求項17記載の発明に
よれば、軟質接合材としてはんだを用いることにより、
半導体装置と実装基板の熱線膨張率に起因して発生する
熱応力の緩和及び半導体装置と実装基板との接合性の向
上を図ることができる。
【0180】また、請求項16記載の発明によれば、半
導体装置に反りが発生しても確実に半導体装置を実装基
板に実装することができる。また、請求項18、請求項
22記載、及び請求項23の発明によれば、外部端子に
形成されるメッキ膜の配設面積は増大し、はんだとの濡
れ性は良好となり、よって実装性及び半導体装置と実装
基板との接合時における信頼性を向上させることができ
る。特に、リード側突出部の壁面における幅寸法に対し
先端部の幅寸法が1/2〜1/3となるよう構成するこ
とにより、はんだの濡れ性を最も良好とすることができ
る。
【0181】また、請求項21記載の発明によれば、容
易にかつ確実にリードの外部端子の先端部の幅寸法を壁
面における幅寸法に対し小さく形成することができる。
また、請求項26記載の発明によれば、ホーニング工程
において実装基板に接合されるリードの表面に形成され
た不要積層体の一部が除去されるため、次工程において
実施されるエッチング工程でリード表面に残存する不要
積層体を除去し易くすることができる。
【0182】また、請求項27記載の発明によれば、研
磨液に混入される研磨材として高硬度研磨材を用いたこ
とにより、ホーニング強度を強めることができ、樹脂バ
リに加えて不要積層体の一部を除去する処理を短時間で
確実に行うことができる。また、請求項28記載の発明
によれば、高硬度研磨材としてアルミナビーズまたはガ
ラスビーズを用いることによりホーニング強度を強める
ことができる。
【0183】また、請求項29記載の発明によれば、ホ
ーニング工程内の第1のホーニング工程において高硬度
研磨材によりホーニング処理を行うことにより、ホーニ
ング強度を強めることができ、よって樹脂バリに加えて
不要積層体の一部を除去する処理を短時間で確実に行う
ことができる。また、第1のホーニング工程を実施した
後、低硬度研磨材によりホーニング処理を行う第2のホ
ーニング工程を実施することにより、第1のホーニング
工程において形成された荒れた研磨面を平滑な研磨面と
することができ、次工程として実施されるエッチング工
程において、研磨面の全面に確実にエッチング液を供給
することができる。よって、良好なエッチング処理を行
うことが可能となり、不要積層体の除去処理を確実に行
うことができる。
【0184】また、請求項30記載の発明によれば、パ
ッケージから露出するリードの面積を広くすることがで
き、リードに対する軟質接合材の接合性が向上するた
め、半導体装置を実装基板に高い実装性を持って実装す
ることができる。また、請求項31記載の発明によれ
ば、不要積層体の残量を更に少なく、あるいは完全に無
くすことができるため、次工程として実施されるめっき
工程において軟質接合材を確実にリードにめっきするこ
とができる。
【0185】また、請求項32記載の発明によれば、半
導体装置を実装基板に実装した後における、めっき膜
(軟質接合材)とリードとの接合強度を高めることがで
きる。また、請求項33記載の発明によれば、ディップ
処理終了後における、めっき膜(軟質接合材)とリード
との接合強度を高めることができる。また、請求項35
記載の発明によれば、半導体装置と実装基板との間にア
ンダーフィル樹脂を配設したことにより、リードの一部
のみがパッケージの壁面に露出して外部端子を形成する
構成の半導体装置であっても、リードと実装基板との接
合部分に剥離等の不都合が発生することを防止すること
ができる。
【0186】また、パッケージのリードが露出する位置
近傍に凹部を形成し、アンダーフィル樹脂がこの凹部内
にも充填されるよう構成したことにより、アンダーフィ
ル樹脂とパッケージとの接合面積が増大し、また凹部内
に進入したアンダーフィル樹脂はアンカー効果を奏する
ため、半導体装置の実装基板に対する実装信頼性をより
高めることができる。
【図面の簡単な説明】
【図1】本発明の第1実施例である半導体装置を説明す
るための断面図である。
【図2】本発明の第1実施例である半導体装置を説明す
るための斜視図である。
【図3】本発明の第1実施例である半導体装置を説明す
るための底面図である。
【図4】本発明の第1実施例である半導体装置及びその
実装構造を説明するための図である。
【図5】実装時に発生する不良率とはんだの厚さとの関
係を説明するための図である。
【図6】本発明の第2実施例である半導体装置及びその
実装構造を説明するための図である。
【図7】本発明の第3実施例である半導体装置及びその
実装構造を説明するための図である。
【図8】本発明の第4実施例である半導体装置及びその
実装構造を説明するための図である。
【図9】本発明の第5実施例である半導体装置及びその
実装構造を説明するための図である。
【図10】本発明の第6実施例である半導体装置の実装
構造を説明するための図である。
【図11】本発明の第7実施例である半導体装置の実装
構造を説明するための図である。
【図12】本発明の第8実施例である半導体装置の実装
構造を説明するための図である。
【図13】従来の半導体装置の実装構造の問題点を説明
するための図である。
【図14】半田ペーストの配設方法を説明するための図
である。
【図15】本発明の第9実施例である半導体装置の実装
構造を説明するための図である。
【図16】本発明の第8実施例である半導体装置の実装
構造を説明するための図である。
【図17】外部端子の配設例を示す図である。
【図18】本発明の第10実施例である半導体装置を説
明するための図である。
【図19】本発明の第11実施例である半導体装置を説
明するための図である。
【図20】本発明の第12実施例である半導体装置を説
明するための図である。
【図21】本発明の第13実施例である半導体装置を説
明するための図である。
【図22】本発明の第14実施例である半導体装置を説
明するための図である。
【図23】本発明の第15実施例である半導体装置を説
明するための図である。
【図24】本発明に係る半導体装置の製造方法を示す工
程図である。
【図25】本発明の第1実施例である半導体装置の製造
方法を説明するための図であり、装置製造工程が終了し
た状態を示す図である。
【図26】本発明の第1実施例である半導体装置の製造
方法におけるホーニング工程を説明するための図である
(その1)。
【図27】本発明の第1実施例である半導体装置の製造
方法におけるホーニング工程を説明するための図である
(その2)。
【図28】本発明の第1実施例である半導体装置の製造
方法におけるエッチング工程を説明するための図であ
る。
【図29】本発明の第1実施例である半導体装置の製造
方法を説明するための図であり、エッチング工程が終了
した状態を示す図である。
【図30】本発明の第1実施例である半導体装置の製造
方法におけるめっき工程を説明するための図である。
【図31】本発明の第1実施例である半導体装置の製造
方法におけるディップ工程を説明するための図である。
【図32】本発明の第2実施例である半導体装置の製造
方法におけるめっき工程を説明するための図である。
【図33】第2実施例に係る製造方法で製造された半導
体装置を実装基板に実装した状態を示す図である。
【図34】ホーニング工程において、樹脂パッケージに
部分凹部を合わせて形成した構成を示す図である。
【図35】ホーニング工程において、樹脂パッケージに
全体凹部を合わせて形成した構成を示す図である。
【図36】図34に示す半導体装置を実装基板に実装す
る実装構造を説明するための図である。
【図37】従来の半導体装置の一例を示す図である。
【図38】従来の半導体装置の一例を示す図である。
【図39】従来の半導体装置の外部端子の拡大斜視図で
ある。
【図40】図39のB−B断面とその実装例を示す図で
ある。
【符号の説明】
10,10A〜10R 半導体装置 11 半導体チップ 12 ステージ 13 電極パッド 14 リード 15 ワイヤ 16,16b〜16e 外部端子 16A 外側外部端子 16B 内側外部端子 16a 露出面 17,31 パッケージ 17a 底面部 18,18A 実装基板 19,19A〜19E リード側突出部 20 はんだ 21 スペーサ部 22 パッケージ側突出部 23,23A リード側凹部 40A〜40C リードフレーム 41A〜41C 貫通孔41 42 テーパー部 55 不要積層体 56 樹脂バリ 61 第1の研磨液 62 高硬度研磨材 63 第1の研磨面 65 第2の研磨液 66 低硬度研磨材 68 加工面 70 第1のはんだめっき膜 71 はんだディップ槽 72 溶融はんだ 73 外装はんだ 75 第2のはんだめっき膜 76 実装後はんだ 80 部分凹部 81 全体凹部 82 アンダーフィル樹脂 90 半導体装置本体
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤沢 哲也 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 関 正明 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 林田 勝大 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内 (72)発明者 浜野 寿夫 神奈川県川崎市中原区上小田中4丁目1番 1号 富士通株式会社内

Claims (35)

    【特許請求の範囲】
  1. 【請求項1】 実装基板に軟質接合材を用いて表面実装
    される半導体装置であって、 半導体チップと、 該半導体チップを封止するパッケージと、 一端側が前記半導体チップと電気的に接続されると共に
    他端側が前記パッケージの壁面に露出して外部端子を形
    成し、該外部端子を除く他の部分は前記パッケージに封
    止された構成の複数のリードと、 前記リードの外部端子に配設されており、前記パッケー
    ジの壁面より突出するよう形成されたリード側突出部と
    を具備することを特徴とする半導体装置。
  2. 【請求項2】 請求項1記載の半導体装置において、 前記リード側突出部の前記壁面からの突出量を20μm
    〜150μmに設定したことを特徴とする半導体装置。
  3. 【請求項3】 請求項1記載の半導体装置において、 前記リード側突出部の前記壁面からの突出量をH1 とす
    ると共に、前記リードの厚さをTとした場合、前記突出
    量H1 が 0.4×T≦H1 ≦ 3.0×Tとなるよう設定した
    ことを特徴とする半導体装置。
  4. 【請求項4】 請求項1乃至3のいずれかに記載の半導
    体装置において、 前記リード側突出部は、前記外部端子を折曲形成するこ
    とにより前記リードに一体形成された構成であることを
    特徴とする半導体装置。
  5. 【請求項5】 請求項1乃至3のいずれかに記載の半導
    体装置において、 前記リード側突出部は、前記外部端子の前記突出部形成
    位置を残してエッチング処理することにより、前記リー
    ドに一体形成された構成であることを特徴とする半導体
    装置。
  6. 【請求項6】 請求項1乃至3のいずれかに記載の半導
    体装置において、 前記リード側突出部は、前記外部端子の前記突出部形成
    位置を残して塑性加工することにより、前記リードに一
    体形成された構成であることを特徴とする半導体装置。
  7. 【請求項7】 実装基板に軟質接合材を用いて表面実装
    される半導体装置であって、 半導体チップと、 該半導体チップを封止するパッケージと、 一端側が前記半導体チップと電気的に接続されると共に
    他端側が前記パッケージの壁面に露出して外部端子を形
    成し、該外部端子を除く他の部分は前記パッケージに封
    止された構成の複数のリードと、 前記パッケージの前記外部端子が露出された壁面に形成
    されており、前記外部端子に対し突出するよう形成され
    たパッケージ側突出部とを具備することを特徴とする半
    導体装置。
  8. 【請求項8】 請求項7記載の半導体装置において、 前記パッケージ側突出部の前記外部端子からの突出量を
    20μm〜150μmに設定したことを特徴とする半導
    体装置。
  9. 【請求項9】 請求項7記載の半導体装置において、 前記パッケージ側突出部の前記外部端子からの突出量を
    2 とすると共に、前記リードの厚さをTとした場合、
    前記突出量H2 が 0.4×T≦H2 ≦ 3.0×Tとなるよう
    設定したことを特徴とする半導体装置。
  10. 【請求項10】 実装基板に軟質接合材を用いて表面実
    装される半導体装置であって、 半導体チップと、 該半導体チップを封止するパッケージと、 一端側が前記半導体チップと電気的に接続されると共に
    他端側が前記パッケージの壁面に露出して外部端子を形
    成し、該外部端子を除く他の部分は前記パッケージに封
    止された構成の複数のリードと、 前記リードの外部端子に配設されており、前記パッケー
    ジの壁面より窪んだ形状を有するよう形成されたリード
    側凹部とを具備することを特徴とする半導体装置。
  11. 【請求項11】 請求項10記載の半導体装置におい
    て、 前記リード側凹部の前記壁面からの窪み量を20μm〜
    150μmに設定したことを特徴とする半導体装置。
  12. 【請求項12】 請求項10記載の半導体装置におい
    て、 前記リード側凹部の前記壁面からの窪み量をH3 とする
    と共に、前記リードの厚さをTとした場合、前記窪み量
    をH3 が 0.4×T≦H3 ≦ 3.0×Tとなるよう設定した
    ことを特徴とする半導体装置。
  13. 【請求項13】 請求項1乃至12のいずれかに記載の
    半導体装置であって、 前記軟質接合材としてはんだを用いたことを特徴とする
    半導体装置。
  14. 【請求項14】 リードの一端側が半導体チップと電気
    的に接続されると共に他端側がパッケージの壁面に露出
    して外部端子を形成し、かつ該外部端子を除く他の部分
    は前記パッケージに封止された構成の半導体装置を軟質
    接合材を用いて実装基板に実装する半導体装置の実装構
    造であって、 前記実装基板に前記半導体装置を前記実装基板の表面に
    対し離間した状態で支持するスペーサ部を形成し、 前記半導体装置と前記実装基板との間に形成された離間
    部分に前記軟質接合材が配設される構造としたことを特
    徴とする半導体装置の実装構造。
  15. 【請求項15】 請求項14記載の半導体装置の実装構
    造において、 前記スペーサ部の前記実装基板の表面からの突出高さを
    20μm〜150μmに設定したことを特徴とする半導
    体装置の実装構造。
  16. 【請求項16】 複数設けられたリードの一端側が半導
    体チップと電気的に接続されると共に他端側がパッケー
    ジの壁面に露出して外部端子を形成し、かつ該外部端子
    を除く他の部分は前記パッケージに封止された構成とさ
    れた半導体装置を、前記外部端子または実装基板に形成
    された複数の接続電極に配設された軟質接合材を用いて
    前記実装基板に実装する半導体装置の実装構造であっ
    て、 前記半導体装置に発生する反り量が大なる位置に配設さ
    れる前記軟質接合材の配設量を、前記半導体装置に発生
    する反り量が小なる位置に配設される前記軟質接合材の
    配設量に比べて多く設定したことを特徴とする半導体装
    置の実装構造。
  17. 【請求項17】 請求項14乃至16のいずれかに記載
    の半導体装置の実装構造であって、 前記軟質接合材としてはんだを用いたことを特徴とする
    半導体装置の実装構造。
  18. 【請求項18】 実装基板に軟質接合材を用いて表面実
    装される半導体装置であって、 半導体チップと、 該半導体チップを封止するパッケージと、 一端側が前記半導体チップと電気的に接続されると共に
    他端側が前記パッケージの壁面に露出して外部端子を形
    成し、該外部端子を除く他の部分は前記パッケージに封
    止された構成の複数のリードと、 前記リードの外部端子に配設されており、前記パッケー
    ジの壁面より突出するよう形成されると共に、前記壁面
    における幅寸法に対し先端部の幅寸法が小さくなるよう
    構成されたリード側突出部とを具備することを特徴とす
    る半導体装置。
  19. 【請求項19】 請求項18記載の半導体装置におい
    て、 前記リード側突出部の前記壁面からの突出量を20μm
    〜150μmに設定したことを特徴とする半導体装置。
  20. 【請求項20】 請求項18記載の半導体装置におい
    て、 前記リード側突出部の前記壁面からの突出量をH1 とす
    ると共に、前記リードの厚さをTとした場合、前記突出
    量H1 が 0.4×T≦H1 ≦ 3.0×Tとなるよう設定した
    ことを特徴とする半導体装置。
  21. 【請求項21】 請求項18乃至20のいずれかに記載
    の半導体装置において、 前記リード側突出部は、前記外部端子に貫通孔を形成
    し、該貫通孔の形成位置で前記外部端子を切断すること
    により形成された構成であることを特徴とする半導体装
    置。
  22. 【請求項22】 請求項18乃至21のいずれかに記載
    の半導体装置において、 前記リード側突出部の前記壁面における幅寸法に対し先
    端部の幅寸法が1/2〜1/3となるよう構成したこと
    を特徴とする半導体装置。
  23. 【請求項23】 実装基板に軟質接合材を用いて表面実
    装される半導体装置であって、 半導体チップと、 該半導体チップを封止するパッケージと、 一端側が前記半導体チップと電気的に接続されると共に
    他端側が前記パッケージの壁面に露出して外部端子を形
    成し、該外部端子を除く他の部分は前記パッケージに封
    止された構成の複数のリードと、 前記リードの外部端子に配設されており、前記パッケー
    ジの壁面より突出するよう形成されると共に、前記壁面
    における厚さ寸法に対し先端部の厚さ寸法が小さくなる
    よう構成されたリード側突出部とを具備することを特徴
    とする半導体装置。
  24. 【請求項24】 請求項23記載の半導体装置におい
    て、 前記リード側突出部の前記壁面からの突出量を20μm
    〜150μmに設定したことを特徴とする半導体装置。
  25. 【請求項25】 請求項23記載の半導体装置におい
    て、 前記リード側突出部の前記壁面からの突出量をH1 とす
    ると共に、前記リードの厚さをTとした場合、前記突出
    量H1 が 0.4×T≦H1 ≦ 3.0×Tとなるよう設定した
    ことを特徴とする半導体装置。
  26. 【請求項26】 リードと半導体チップを電気的に接続
    すると共に、該半導体チップをリードの一部が露出する
    構成で樹脂パッケージを形成することにより半導体装置
    本体を形成する装置本体製造工程と、 少なくとも、前記リードの前記樹脂パッケージから露出
    した部位に付着した樹脂バリを研磨液を用いてホーニン
    グ処理するホーニング工程と、 前記ホーニング処理が行われた後、前記リードに形成さ
    れている不要積層体をエッチング処理により除去するエ
    ッチング工程と、 前記エッチング処理が行われた後、前記リードにめっき
    処理を行うことにより軟質接合材よりなるめっき膜を形
    成するめっき工程とを具備した半導体装置の製造方法で
    あって、 前記ホーニング工程において、前記樹脂バリに加え、前
    記不要積層体の一部も除去することを特徴とする半導体
    装置の製造方法。
  27. 【請求項27】 請求項26記載の半導体装置の製造方
    法において、 前記研磨液に混入される研磨材として、高硬度研磨材を
    用いたことを特徴とする半導体装置の製造方法。
  28. 【請求項28】 請求項27記載の半導体装置の製造方
    法において、 前記高硬度研磨材として、少なくともアルミナビーズま
    たはガラスビーズのいずれか一方を用いたことを特徴と
    する半導体装置の製造方法。
  29. 【請求項29】 請求項26記載の半導体装置の製造方
    法において、 前記ホーニング工程が、 高硬度研磨材によりホーニング処理を行う第1のホーニ
    ング工程と、 該第1のホーニング工程の終了後に実施され、低硬度研
    磨材によりホーニング処理を行う第2のホーニング工程
    とを具備することを特徴とする半導体装置の製造方法。
  30. 【請求項30】 請求項26乃至29のいずれか1項に
    記載の半導体装置の製造方法において、 前記ホーニング工程で、前記樹脂バリ及び前記不要積層
    体と共に、前記パッケージの一部も除去することを特徴
    とする半導体装置の製造方法。
  31. 【請求項31】 請求項26乃至30のいずれか1項に
    記載の半導体装置の製造方法であって、 前記エッチング工程において、前記不要積層体を少なく
    とも2μm以上除去することを特徴とする半導体装置の
    製造方法。
  32. 【請求項32】 請求項26乃至31のいずれか1項に
    記載の半導体装置の製造方法であって、 前記めっき工程において、前記めっき膜の厚さを15μ
    m以上形成したことを特徴とする半導体装置の製造方
    法。
  33. 【請求項33】 請求項26乃至31のいずれか1項に
    記載の半導体装置の製造方法であって、 前記めっき工程において厚さが15μm未満のめっき膜
    を形成すると共に、該メッキ工程が終了した後、前記軟
    質接合材をディップ処理により前記リードに配設するこ
    とを特徴とする半導体装置の製造方法。
  34. 【請求項34】 請求項26乃至33のいずれか1項に
    記載の半導体装置の製造方法であって、 前記軟質接合材は、はんだであることを特徴とする半導
    体装置の製造方法。
  35. 【請求項35】 複数設けられたリードの一端側が半導
    体チップと電気的に接続されると共に他端側がパッケー
    ジの壁面に露出して外部端子を形成し、かつ該外部端子
    を除く他の部分は前記パッケージに封止された構成とさ
    れた半導体装置を、前記外部端子または実装基板に形成
    された複数の接続電極に配設された軟質接合材を用いて
    前記実装基板に実装する半導体装置の実装構造であっ
    て、 前記パッケージの前記リードが露出する位置近傍に凹部
    を形成すると共に、前記半導体装置と前記実装基板との
    間にアンダーフィル樹脂を配設し、 かつ、該アンダーフィル樹脂が前記凹部内にも充填され
    るよう構成したことを特徴とする半導体装脂の実装構
    造。
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Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1005085A3 (en) * 1998-11-19 2000-12-13 Matsushita Electronics Corporation Resin-encapsulated electronic device
JP2001308249A (ja) * 2000-04-24 2001-11-02 Sumitomo Metal Mining Co Ltd リードフレーム用中間体、およびその製造方法
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
US6939740B2 (en) 1998-11-20 2005-09-06 Oki Electric Industry Co., Ltd. Method of fabricating an encapsulated semiconductor device with partly exposed leads
US7195953B2 (en) 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
US7397112B2 (en) 2004-12-24 2008-07-08 Yamaha Corporation Semiconductor package and lead frame therefor
JP2008300717A (ja) * 2007-06-01 2008-12-11 Denso Corp モールドパッケージ
JP2009105334A (ja) * 2007-10-25 2009-05-14 Spansion Llc 半導体装置及びその製造方法
WO2009081494A1 (ja) * 2007-12-26 2009-07-02 Renesas Technology Corp. 半導体装置及びその製造方法
WO2016117015A1 (ja) * 2015-01-20 2016-07-28 三菱電機株式会社 パワーモジュール
JP2020035938A (ja) * 2018-08-31 2020-03-05 日亜化学工業株式会社 発光装置及び発光装置の製造方法
WO2021020456A1 (ja) * 2019-07-30 2021-02-04 株式会社デンソー 半導体パッケージおよび半導体装置
CN113014778A (zh) * 2021-03-12 2021-06-22 新思考电机有限公司 一种柔性电路板组件、驱动装置、摄像模组及电子设备
JP2022059117A (ja) * 2020-10-01 2022-04-13 三菱電機株式会社 半導体装置、半導体装置の製造方法及び電力変換装置

Cited By (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1005085A3 (en) * 1998-11-19 2000-12-13 Matsushita Electronics Corporation Resin-encapsulated electronic device
US6504097B2 (en) 1998-11-19 2003-01-07 Matsushita Electric Industrial Co., Ltd. Electronic device
EP1276150A3 (en) * 1998-11-19 2003-10-08 Matsushita Electric Industrial Co., Ltd. Resin-encapsulated electronic device
US6779264B2 (en) 1998-11-19 2004-08-24 Matsushita Electric Industrial Co., Ltd. Electronic device
CN1307717C (zh) * 1998-11-19 2007-03-28 松下电器产业株式会社 电子器件
US6939740B2 (en) 1998-11-20 2005-09-06 Oki Electric Industry Co., Ltd. Method of fabricating an encapsulated semiconductor device with partly exposed leads
JP2001308249A (ja) * 2000-04-24 2001-11-02 Sumitomo Metal Mining Co Ltd リードフレーム用中間体、およびその製造方法
US7195953B2 (en) 2003-04-02 2007-03-27 Yamaha Corporation Method of manufacturing a semiconductor package using a lead frame having through holes or hollows therein
JP2005057067A (ja) * 2003-08-05 2005-03-03 Renesas Technology Corp 半導体装置およびその製造方法
US7397112B2 (en) 2004-12-24 2008-07-08 Yamaha Corporation Semiconductor package and lead frame therefor
JP2008300717A (ja) * 2007-06-01 2008-12-11 Denso Corp モールドパッケージ
JP2009105334A (ja) * 2007-10-25 2009-05-14 Spansion Llc 半導体装置及びその製造方法
US8421241B2 (en) 2007-10-25 2013-04-16 Spansion Llc System and method for stacking a plurality of electrically coupled semiconductor chips with a conductive pin
US9397025B2 (en) 2007-10-25 2016-07-19 Cypress Semiconductor Corporation Semiconductor device and method for manufacturing thereof
WO2009081494A1 (ja) * 2007-12-26 2009-07-02 Renesas Technology Corp. 半導体装置及びその製造方法
WO2016117015A1 (ja) * 2015-01-20 2016-07-28 三菱電機株式会社 パワーモジュール
JPWO2016117015A1 (ja) * 2015-01-20 2017-05-18 三菱電機株式会社 パワーモジュール
US10074585B2 (en) 2015-01-20 2018-09-11 Mitsubishi Electric Corporation Power module with dummy terminal structure
JP2020035938A (ja) * 2018-08-31 2020-03-05 日亜化学工業株式会社 発光装置及び発光装置の製造方法
WO2021020456A1 (ja) * 2019-07-30 2021-02-04 株式会社デンソー 半導体パッケージおよび半導体装置
JP2022059117A (ja) * 2020-10-01 2022-04-13 三菱電機株式会社 半導体装置、半導体装置の製造方法及び電力変換装置
CN113014778A (zh) * 2021-03-12 2021-06-22 新思考电机有限公司 一种柔性电路板组件、驱动装置、摄像模组及电子设备

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