JP2001308249A - リードフレーム用中間体、およびその製造方法 - Google Patents

リードフレーム用中間体、およびその製造方法

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Abstract

(57)【要約】 【課題】 半田リフロー時にグランド部がつかえ、
配線基板の電極と半導体装置の電極パッドと必ずしも十
分接合されず、接合不良が起きるという問題を含む従来
のBCC用リードフレームの改良を課題とする。 【解決手段】 リードフレーム用素材に凹状の電極パッ
ド部と、凹状のグランド部を、該電極パッド用凹部の深
さを、少なくとも該グランドパッド部用凹部の深さより
5μm以上、好ましくは8μm以上深くするように設け
てBCC用リードフレーム中間材を得る。そして、この
BCC用リードフレーム中間材の各凹部に、リードフレ
ーム用素材と溶解特性の異なる導電性材料で被膜を設け
てBCC用リードフレームを得る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体装置組み立て
に用いるリードフレームの製造方法に関する。
【0002】
【従来の技術】半導体装置組み立てに用いられるリード
フレームの一つに、いわゆる樹脂バンプの端子を特徴と
したリードレスパッケージ(バンプ・チップ・キャリア
BCC)用リードフレームがある。このBCC用リー
ドフレームは、図1に示したように、リードフレーム材
1に凹部形状の半導体チップを搭載するグランド部2と
電極パッド部3が設けられたものであり、該凹部内面に
はリードフレーム材と溶解特性の異なるメッキ層が設け
られている。
【0003】このBCC用リードフレームを用いて半導
体チップを搭載して半導体装置を組み立てるに際して
は、例えば、半導体チップをグランド部に接着剤で接合
し、半導体チップの電極とBCC用リードフレームの電
極パッド部とをワイヤーでボンディングし、その後半導
体チップとボンディングワイヤーとを樹脂で封止し、そ
の後リードフレーム材を溶解除去する。
【0004】このようなBCC用リードフレームは、リ
ードフレーム材の表面にレジスト層を設け、グランド部
と電極パッド部とが設けられたマスクを該レジスト層表
面に例えば、密接し、露光し、現像し、露出したリード
フレーム材部分をハーフエッチングして得ている。この
結果、電極パッド部の深さとグランド部の深さはほとん
ど同一とならざるを得ない。
【0005】しかしながら、このようにして得られた半
導体装置を配線基板に搭載すると、半田リフロー時にグ
ランド部がつかえ、配線基板の電極と半導体装置の電極
パッドと必ずしも十分接合されず、接合不良が起きると
いう問題がある。
【0006】
【発明が解決しようとする課題】本発明は、上記状況に
鑑みなされたものであり、上記欠点のないBCC用リー
ドフレームの提供を課題とする。
【0007】
【課題を解決するための手段】上記課題を解決する本発
明は、リードフレーム用素材に凹状の電極パッド部と、
凹状のグランド部が設けられたBCC用リードフレーム
中間材であり、該電極パッド用凹部の深さが、少なくと
も該グランドパッド部用凹部の深さより5μm以上、好
ましくは8μm以上深いものである。
【0008】また、本発明の別の態様は、前記BCC用
リードフレーム中間材の各凹部に、リードフレーム用素
材と溶解特性の異なる導電性材料で被膜が設けられたこ
とを特徴とするBCC用リードフレームである。
【0009】また、本発明の別の態様は上記BCC用リ
ードフレームを用いた半導体装置である。そして、本発
明の別の態様は、上記BCC用リードフレーム中間材の
製造方法であり、リードフレーム用素材の表面にレジス
ト層を設け、電極パッドとグランドパッドを有する所望
のマスクを用いてパターニングし、電極パッド部とグラ
ンド部とに相当する位置のレジスト層を除去し、グラン
ド部に相当する開口部を覆い、電極パッド部の深さが少
なくとも5μm以上、好ましくは8μm以上となるよう
にリードフレーム用素材をハーフエッチングし、その
後、前記開口部の覆いを取り除き、電極パッド部の深さ
が所望の値となるようにハーフエッチングし、レジスト
層を除去するものである。
【0010】また、別の態様は上記と同様にBCC用リ
ードフレーム中間材の製造方法であり、リードフレーム
用素材の表面にレジスト層を設け、電極パッドとグラン
ドパッドを有する所望のマスクを用いてパターニング
し、電極パッド部とグランド部とに相当する位置のレジ
スト層を除去し、電極パッド部とグランド部とを、グラ
ンド部の深さが所望の深さになるようにハーフエッチン
グし、その後グランド部に相当する開口部を覆い、電極
パッド部の深さがグランド部より少なくとも5μm以
上、好ましくは8μm以上深くなるようにハーフエッチ
ングし、その後、前記開口部の覆いをレジスト層ととも
に取り除くものである。
【0011】また、別の態様は上記と同様にBCC用リ
ードフレーム中間材の製造方法であり、リードフレーム
用素材の表面にレジスト層を設け、電極パッドとグラン
ドパッドを有する所望のマスクを用いてパターニング
し、電極パッド部とグランド部とに相当する位置のレジ
スト層を除去し、電極パッド部とグランド部とを、電極
バッド部の深さが所望の深さになるようにハーフエッチ
ングし、その後電極パッド部に相当する開口部を覆い、
グランド部底面にリードフレーム材と同じ材質のメッキ
層を少なくとも5μm以上施し、その後、前記開口部の
覆いを取り除くものである。
【0012】また、本発明の別の態様は、上記と同様に
BCC用リードフレーム中間材の製造方法であり、リー
ドフレーム用素材の表面にレジスト層を設け、電極パッ
ドとグランドパッドを有する所望のマスクを用いてパタ
ーニングし、電極パッド部とグランド部とに相当する位
置のレジスト層を除去し、電極パッド部とグランド部と
を、グランド部の深さが所望の深さになるようにハーフ
エッチングし、その後レジスト層を除去し、再度リード
フレーム材表面にレジスト層を設け、所定のマスクを用
いて露光、現像して電極パッド部のレジスト層を除去
し、電極パッド部の深さがグランド部より少なくとも5
μm以上、好ましくは8μm以上深くなるようにハーフ
エッチングし、その後、レジスト層を除去するものであ
る。また、本発明の方法はBCC用リードフレームの製
造方法であり、上記方法により得られたBCC用リード
フレーム中間体にリードフレーム材と溶解特性の異なる
導電性材料被膜を設け、要すればさらにその上に所望の
金属被膜を設けるものである。
【0013】
【発明の実施の形態】本発明は、リードフレーム用素材
に凹状の電極パッド部と、凹状のグランド部が設けられ
たBCC用リードフレーム中間材、及び該凹状電極パッ
ド部内面と凹状グランド部内面とにリードフレーム材と
溶解特性の異なる金属皮膜が設けられたBCC用リード
フレームであり、該電極パッド用凹部の深さが、少なく
とも該グランドパッド部用凹部の深さより、より正確に
は上記溶解特性の異なる金属皮膜を設ける前の電極パッ
ド用凹部の深さが、少なくとも溶解特性の異なる金属皮
膜を設ける前の該グランドパッド部用凹部の深さより5
μm以上、好ましくは8μm以上深くされているもので
ある。こうすることにより、本発明の中間材を用いた最
終組み立て品である半導体装置を配線基板に搭載する際
に、半導体装置の電極パッドと配線基板の電極パットを
確実に半田接合させるものである。なお、上記深さの差
の上限は用いる半導体チップにより異なる。
【0014】また、本発明は上記BCC用リードフレー
ムを用いた半導体装置である。このような半導体装置で
は、上記したように、半導体装置の電極パッド部と配線
基板の電極パッド部との接合がより確実になる。
【0015】本発明のBCC用リードフレーム中間体を
製造するに際しては、以下に示す各種の方法が適用可能
である。このらを構成する各単位操作はよく採用されて
いるものであり、特に新規な方法を提案するものではな
い。すなわち、本発明の方法を発明とならしめるもの
は、上記本発明の中間体を得るための各単位操作の組み
合わせ順にある。以下これについて説明する。
【0016】まず、第一の方法は、リードフレーム用素
材の表面にレジスト層を設け、電極パッドとグランドパ
ッドを有する所望のマスクを用いてパターニングし、電
極パッド部とグランド部とに相当する位置のレジスト層
を除去し、グランド部に相当する開口部を覆い、電極パ
ッド部の深さが少なくとも5μm以上、好ましくは8μ
m以上となるようにリードフレーム用素材をハーフエッ
チングし、その後、前記開口部の覆いを取り除き、電極
パッド部の深さが所望の値となるようにハーフエッチン
グし、レジスト層を除去するものである。
【0017】本方法において、用いるレジスト層として
は、塗布型のものを用いてもよく、ドライフィルムを用
いてもよい。特にこだわるものでなく、全体の装置との
兼ね合いでもっとも適したものを選定すればよい。露光
条件、現像条件は用いるレジストに対して最適とされる
条件で支障はない。
【0018】エッチング条件は、用いるリードフレーム
用素材とエッチング液とによりもっとも好ましいと推奨
される組み合わせを用いればよい。例えば、リードフレ
ーム用素材として銅を用いる場合、エッチング液として
は塩化鉄系でもよく、塩化銅系でもよい。当然エッチン
グ条件は用いるエッチング液に推奨される方法となる。
【0019】グランド部に相当する部分の開口部を覆う
のは、当該部位のエッチングを防止し、予め電極パッド
部とグランド部との間に所望の差を付けておき、その後
グランド部に必要とされる深さ得るためのエッチングを
行うものである。こうすることにより、最初に設けた電
極パッド部とグランド部との間の差が維持され、本発明
のBCC用リードフレーム中間体が製造できる。なお、
上記開口部を覆う方法としては、例えばテーピング等が
あげられる。
【0020】次に第二の方法は、リードフレーム用素材
の表面にレジスト層を設け、電極パッドとグランドパッ
ドを有する所望のマスクを用いてパターニングし、電極
パッド部とグランド部とに相当する位置のレジスト層を
除去し、電極パッド部とグランド部とを、グランド部の
深さが所望の深さになるようにハーフエッチングし、そ
の後グランド部に相当する開口部を覆い、電極パッド部
の深さがグランド部より少なくとも5μm以上、好まし
くは8μm以上深くなるようにハーフエッチングし、そ
の後、前記開口部の覆いをレジスト層とともに取り除く
ものである。
【0021】本方法は、第一の方法と異なり、後で所望
の差を得ようとするものである。第一の方法以上に付記
することは特にないが、開口部を覆うことは上記と同様
にテーピング等で可能である。
【0022】第三の方法は、リードフレーム用素材の表
面にレジスト層を設け、電極パッドとグランドパッドを
有する所望のマスクを用いてパターニングし、電極パッ
ド部とグランド部とに相当する位置のレジスト層を除去
し、電極パッド部とグランド部とを、電極バッド部の深
さが所望の深さになるようにハーフエッチングし、その
後電極パッド部に相当する開口部を覆い、グランド部底
面にリードフレーム材と同じ材質のメッキ層を少なくと
も5μm以上施し、その後、前記開口部の覆いをレジス
ト層とともに取り除くものである。
【0023】本方法は、第二の方法と同様に後で所望の
差を設けるものであるが、その際にグランド部にリード
フレーム用素材と溶解特性の同じ素材をメッキ等により
肉盛りするものである。ここにおいて、溶解特性が同じ
とは、同じエッチング液で溶解できることを意味する。
こうするのは、半導体素子実装後にリードフレーム材を
溶解除去するが、この際に溶解特性が異なると余分な行
程の追加が必要となるからである。
【0024】第四の方法は、リードフレーム用素材の表
面にレジスト層を設け、電極パッドとグランドパッドを
有する所望のマスクを用いてパターニングし、電極パッ
ド部とグランド部とに相当する位置のレジスト層を除去
し、電極パッド部とグランド部とを、グランド部の深さ
が所望の深さになるようにハーフエッチングし、その後
レジスト層を除去し、再度リードフレーム材表面にレジ
スト層を設け、所定のマスクを用いて露光、現像して電
極パッド部のレジスト層を除去し、電極パッド部の深さ
がグランド部より少なくとも5μm以上、好ましくは8
μm以上深くなるようにハーフエッチングし、その後、
レジスト層を除去するものである。
【0025】本方法は、レジスト層を設ける行程が増加
するため上記第一〜第三の方法より不利であるが、開口
部をテーピング等で覆うことのできない場合には有効で
ある。
【0026】本発明のBCC用リードフレームは上記中
間体の凹部内面にリードフレーム用素材と溶解特性の異
なる金属被膜を設けたものであるが、この金属被膜は、
例えば電気メッキ法により容易に得られる。また、金属
被膜を多層とし、リードフレーム材表面に作成される被
膜のみを溶解特性のことなるものとてもよい。
【0027】
【実施例】次に実施例を用いて本発明をさらに説明す
る。 (実施例1)厚さ0.125mm、幅35mm、長さ1
50mmの銅製リードフレーム材表面に市販のドライレ
ジストフィルムを張り付け、一辺が20mmのグランド
部と、その左右に直径0.1mm、総計225個の電極
パッド部とを有するBCCパターンを4個有するマスク
を用いて焼き付け、現像し、グランド部と電極パッド部
とに対応する位置のレジストを除去した。
【0028】次に、グランド部に対応する開口部に接着
剤付きポリイミドテープを貼り付け、塩化鉄を主成分と
するエッチング液用い、電極パッド部の深さが8μmと
なるようにエッチング処理を行った。その後、該ポリイ
ミドテープを除去し、同じエッチング液を用いてグラン
ド部の深さが0.075mmとなるようにエッチング処
理を施した。
【0029】その後、レジスト層を除去し、電極パッド
部とグランド部との深さの差を調べたところ、差はほぼ
8μmであり、当初設けた差が維持されていることがわ
かった。
【0030】次に、上記のようにして得られた本発明の
BCC用リードフレーム中間体の表面に再度ドライレジ
ストフィルムを張り付け、上記と同様にしてグランド部
と電極パッド部とのレジスト層を除去し、まず、パラジ
ウムメッキし、次いでニッケルメッキし、銅メッキし、
金メッキを施した。これらのメッキは市販のメッキ液を
用い、それぞれ推奨される条件で施した。その後、レジ
スト層を除去して本発明のBCC用リードフレームを得
た。
【0031】次に、半導体素子を接着材を用いてグラン
ド部内に接合し、金線を用いて半導体素子の電極とリー
ドフレームの電極パッド部とを電気的に接合し、電極パ
ッド部、金線、半導体素子を樹脂封止した。その後、こ
れをエッチング液中に浸漬してリードフレーム材を溶解
除去して本発明の半導体装置(BCC)を得た。
【0032】上記のようにして100個の半導体装置を
作成し、これらを配線板に半田リフローして実装し、そ
の後導通試験を行い接合不良の有無を調べたが、接合不
良は検出されなかった。
【0033】(実施例2)リードフレーム用素材の表面
にレジスト層を設け、電極パッドとグランドパッドを有
する所望のマスクを用いてパターニングし、電極パッド
部とグランド部とに相当する位置のレジスト層を除去
し、電極パッド部とグランド部とを、グランド部の深さ
が所望の深さになるようにハーフエッチングし、その後
グランド部に相当する開口部を覆い、電極パッド部の深
さがグランド部より8μm深くなるようにハーフエッチ
ングした以外は実施例1と同様にして100個の半導体
装置を作成し、これらを配線板に半田リフローして実装
し、その後導通試験を行い接合不良の有無を調べたが、
接合不良は検出されなかった。
【0034】(実施例3)リードフレーム用素材の表面
にレジスト層を設け、電極パッドとグランドパッドを有
する所望のマスクを用いてパターニングし、電極パッド
部とグランド部とに相当する位置のレジスト層を除去
し、電極パッド部とグランド部とを、電極バッド部の深
さが所望の深さになるようにハーフエッチングし、その
後電極パッド部に相当する開口部を覆い、グランド部底
面にリードフレーム材と同じ材質のメッキ層を8μm施
した以外は実施例1と同様にして100個の半導体装置
を作成し、これらを配線板に半田リフローして実装し、
その後導通試験を行い接合不良の有無を調べたが、接合
不良は検出されなかった。
【0035】(実施例4)リードフレーム用素材の表面
にレジスト層を設け、電極パッドとグランドパッドを有
する所望のマスクを用いてパターニングし、電極パッド
部とグランド部とに相当する位置のレジスト層を除去
し、電極パッド部とグランド部とを、グランド部の深さ
が所望の深さになるようにハーフエッチングし、その後
レジスト層を除去し、再度リードフレーム材表面にレジ
スト層を設け、所定のマスクを用いて露光、現像して電
極パッド部のレジスト層を除去し、電極パッド部の深さ
がグランド部より8μm深くなるようにハーフエッチン
グした以外は実施例1と同様にして100個の半導体装
置を作成し、これらを配線板に半田リフローして実装
し、その後導通試験を行い接合不良の有無を調べたが、
接合不良は検出されなかった。
【0036】
【発明の効果】本発明に従えば、半導体装置の電極部が
グランド部より高くなるため、該半導体装置が確実に配
線基板に接合できるようになり、信頼性の高い電子機器
の製造が可能となる。
【図面の簡単な説明】
【図1】 BCC用リードフレームの断面図である。
【符号の説明】
1―――リードフレーム材 2―――グランド部 3―――電極パッド部

Claims (8)

    【特許請求の範囲】
  1. 【請求項1】 リードフレーム用素材に凹状の電極
    パッド部と、凹状のグランド部が設けられたBCC用リ
    ードフレーム中間材であり、該電極パッド用凹部の深さ
    が、少なくとも該グランドパッド部用凹部の深さより5
    μm以上深いことを特徴とするBCC用リードフレーム
    中間材。
  2. 【請求項2】 請求項1記載のBCC用リードフレ
    ーム中間材の各凹部に、リードフレーム用素材と溶解特
    性の異なる導電性材料で被膜が設けられたことを特徴と
    するBCC用リードフレーム。
  3. 【請求項3】 請求項1記載のBCC用リードフレ
    ーム中間材、または請求項2記載のBCC用リードフレ
    ームを用いて得たことを特徴とする半導体装置。
  4. 【請求項4】 リードフレーム用素材の表面にレジ
    スト層を設け、電極パッドとグランドパッドを有する所
    望のマスクを用いてパターニングし、電極パッド部とグ
    ランド部とに相当する位置のレジスト層を除去し、グラ
    ンド部に相当する開口部を覆い、電極パッド部の深さが
    少なくとも5μm以上、好ましくは8μm以上となるよ
    うにリードフレーム用素材をハーフエッチングし、その
    後、前記開口部の覆いを取り除き、電極パッド部の深さ
    が所望の値となるようにハーフエッチングし、レジスト
    層を除去することを特徴とするBCC用リードフレーム
    中間材の製造方法。
  5. 【請求項5】 リードフレーム用素材の表面にレジ
    スト層を設け、電極パッドとグランドパッドを有する所
    望のマスクを用いてパターニングし、電極パッド部とグ
    ランド部とに相当する位置のレジスト層を除去し、電極
    パッド部とグランド部とを、グランド部の深さが所望の
    深さになるようにハーフエッチングし、その後グランド
    部に相当する開口部を覆い、電極パッド部の深さがグラ
    ンド部より少なくとも5μm以上、好ましくは8μm以
    上深くなるようにハーフエッチングし、その後、前記開
    口部の覆いをレジスト層とともに取り除くことを特徴と
    するBCC用リードフレーム中間材の製造方法。
  6. 【請求項6】 リードフレーム用素材の表面にレジ
    スト層を設け、電極パッドとグランドパッドを有する所
    望のマスクを用いてパターニングし、電極パッド部とグ
    ランド部とに相当する位置のレジスト層を除去し、電極
    パッド部とグランド部とを、電極バッド部の深さが所望
    の深さになるようにハーフエッチングし、その後電極パ
    ッド部に相当する開口部を覆い、グランド部底面にリー
    ドフレーム材と同じ材質のメッキ層を少なくとも5μm
    以上施し、その後、前記開口部の覆いを取り除くことを
    特徴とするBCC用リードフレーム中間材の製造方法。
  7. 【請求項7】 リードフレーム用素材の表面にレジ
    スト層を設け、電極パッドとグランドパッドを有する所
    望のマスクを用いてパターニングし、電極パッド部とグ
    ランド部とに相当する位置のレジスト層を除去し、電極
    パッド部とグランド部とを、グランド部の深さが所望の
    深さになるようにハーフエッチングし、その後レジスト
    層を除去し、再度リードフレーム材表面にレジスト層を
    設け、所定のマスクを用いて露光、現像して電極パッド
    部のレジスト層を除去し、電極パッド部の深さがグラン
    ド部より少なくとも5μm以上、好ましくは8μm以上
    深くなるようにハーフエッチングし、その後、レジスト
    層を除去することを特徴とするBCC用リードフレーム
    中間材の製造方法。
  8. 【請求項8】 請求項4〜7記載のいずれかの方法
    により得られたBCC用リードフレーム中間体にリード
    フレーム材と溶解特性の異なる導電性材料被膜を設け、
    要すればさらにその上に所望の金属被膜を設けることを
    特徴とするBCC用リードフレームの製造方法。
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Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312355A (ja) * 1996-05-21 1997-12-02 Shinko Electric Ind Co Ltd 半導体装置とその製造方法
JPH1022339A (ja) * 1996-07-04 1998-01-23 Furukawa Electric Co Ltd:The 半導体装置
JPH10116935A (ja) * 1996-10-08 1998-05-06 Fujitsu Ltd 半導体装置及びその製造方法
JPH10242189A (ja) * 1997-02-27 1998-09-11 Seiko Epson Corp 半導体装置及びその製造方法、icチップ搭載部構造、ワイヤボンディング用ヒート駒
JPH10247715A (ja) * 1997-03-04 1998-09-14 Fujitsu Ltd 半導体装置及びその製造方法
JPH10303358A (ja) * 1997-02-27 1998-11-13 Fujitsu Ltd 半導体装置及びその実装構造及びその製造方法
JPH10321788A (ja) * 1997-05-20 1998-12-04 Nec Corp 半導体装置、その製造方法
JPH1167838A (ja) * 1997-08-22 1999-03-09 Matsushita Electric Ind Co Ltd バンプ付電子部品の製造方法
JPH11163204A (ja) * 1997-11-28 1999-06-18 Fujitsu Ltd 半導体装置及びその実装構造
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP2000021919A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体装置及びその製造方法

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312355A (ja) * 1996-05-21 1997-12-02 Shinko Electric Ind Co Ltd 半導体装置とその製造方法
JPH1022339A (ja) * 1996-07-04 1998-01-23 Furukawa Electric Co Ltd:The 半導体装置
JPH10116935A (ja) * 1996-10-08 1998-05-06 Fujitsu Ltd 半導体装置及びその製造方法
JPH10242189A (ja) * 1997-02-27 1998-09-11 Seiko Epson Corp 半導体装置及びその製造方法、icチップ搭載部構造、ワイヤボンディング用ヒート駒
JPH10303358A (ja) * 1997-02-27 1998-11-13 Fujitsu Ltd 半導体装置及びその実装構造及びその製造方法
JPH10247715A (ja) * 1997-03-04 1998-09-14 Fujitsu Ltd 半導体装置及びその製造方法
JPH10321788A (ja) * 1997-05-20 1998-12-04 Nec Corp 半導体装置、その製造方法
JPH1167838A (ja) * 1997-08-22 1999-03-09 Matsushita Electric Ind Co Ltd バンプ付電子部品の製造方法
JPH11163204A (ja) * 1997-11-28 1999-06-18 Fujitsu Ltd 半導体装置及びその実装構造
JPH11251505A (ja) * 1998-03-04 1999-09-17 Matsushita Electron Corp 半導体装置及びその製造方法
JP2000021919A (ja) * 1998-06-30 2000-01-21 Fujitsu Ltd 半導体装置及びその製造方法

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