JPH0992750A - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法

Info

Publication number
JPH0992750A
JPH0992750A JP7244821A JP24482195A JPH0992750A JP H0992750 A JPH0992750 A JP H0992750A JP 7244821 A JP7244821 A JP 7244821A JP 24482195 A JP24482195 A JP 24482195A JP H0992750 A JPH0992750 A JP H0992750A
Authority
JP
Japan
Prior art keywords
lead
film
metal base
copper
semiconductor package
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP7244821A
Other languages
English (en)
Other versions
JP3422144B2 (ja
Inventor
Makoto Ito
伊藤　　誠
Kenji Osawa
健治 大沢
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP24482195A priority Critical patent/JP3422144B2/ja
Priority to US08/716,073 priority patent/US6240632B1/en
Publication of JPH0992750A publication Critical patent/JPH0992750A/ja
Application granted granted Critical
Publication of JP3422144B2 publication Critical patent/JP3422144B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/50—Tape automated bonding [TAB] connectors, i.e. film carriers; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49572—Lead-frames or other flat leads consisting of thin flexible metallic tape with or without a film carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/86—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using tape automated bonding [TAB]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
    • H05K3/20—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern
    • H05K3/205—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by affixing prefabricated conductor pattern using a pattern electroplated or electroformed on a metallic carrier
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01024—Chromium [Cr]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01067—Holmium [Ho]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/15165—Monolayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1532—Connection portion the connection portion being formed on the die mounting surface of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49121—Beam lead frame or beam lead device
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49204—Contact or terminal manufacturing
    • Y10T29/49208—Contact or terminal manufacturing by assembling plural parts
    • Y10T29/49222—Contact or terminal manufacturing by assembling plural parts forming array of contacts or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】 【課題】 半導体パッケージの製造方法において、微細
パターンのリードを精度よく形成し、高精度で高密度多
ピン構造の半導体パッケージを容易に製造できるように
する。 【解決手段】 金属ベース１１の面上に銅メッキによる
複数のリード１７を形成する工程と、各リードを保持す
るための絶縁性保持膜を形成する工程と、リードのアウ
ターリード部上に突起電極を形成する工程と、金属ベー
スをエッチングにより選択的に除去して各リードを分離
する工程と、リードのインナーリード部に半導体チップ
を接合する工程を有し、金属ベース１１として銅又は銅
合金の基板１２上に順次アルミニウム膜１３及びニッケ
ル膜１４が積層された金属ベースを用い、ニッケル膜１
４上にリード１７を形成するようになす。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、新規なリードフレ
ームに半導体チップを接合して超多ピン化構造とした半
導体パッケージの製造方法に関する。
【０００２】
【従来の技術】半導体チップを半田ボールなどの突起電
極を備えた有機基板を介して配線基板等に接続できるよ
うにしたものとして図１８に示すものがある。同図にお
いて、ａは有機材料を用いた２乃至６層程度の多層有機
配線基板であり、その表面に半導体チップｂがマウンド
されている。この半導体チップｂの電極と多層有機配線
基板ｂの表面に形成された配線膜ｃとが例えば金線ｄ等
によるワイヤボンディングによって接続される。
【０００３】多層有機配線基板ａの裏面には、スルーホ
ールｉを介して表面の配線膜ｃと電気的に接続されてい
る突起電極となる半田ボールｅが設けられており、この
半田ボールｅはソルダーレジスト膜ｆの開口より外部に
臨んでいる。半導体チップｂは金線ｄと共に封止用樹脂
ｇにて封止されている。
【０００４】この半導体パッケージｊは、裏面に形成さ
れている半田ボールｅを回路配線基板ｈに接続するよう
にしている。上記の多層有機配線基板ａは、半田ボール
ｅが多数格子状に配設されていることからボールグリッ
ドアレイ（ＢＧＡ）と称されることが多く、この多層有
機配線基板ａを用いた半導体パッケージｊをＢＧＡパッ
ケージと称している。
【０００５】
【発明が解決しようとする課題】ところで、このＢＧＡ
パッケージｊは、ワイヤボンディングを用いて半導体チ
ップｂの電極と多層有機配線基板ａの配線膜ｃとを接続
しているために、半導体チップｂにおける電極パッドの
ピッチを縮小するには限界があった。
【０００６】また、多層有機配線基板ａの突起電極ｅの
形成は、いわゆる半田ボールを物理的に置く方法を取る
ために、次のような問題があった。 （イ）半田ボールｅを所定位置にセットするときの位置
ずれが生じ易い。 （ロ）半田ボールｅはふるい、メッシュを用いて大きさ
を選別しているため、半田ボールｅのサイズがバラツキ
易い。 （ハ）半田ボールの配列ピッチの微細化に限界がある。 （ニ）多層有機配線基板ａのベースが絶縁性基板である
ため、半田ボールｅの形成としてサイズの均一化、ピッ
チのより微細化が可能な電気メッキによる形成が出来な
い。 （ホ）半田ボール組成に制限がある。
【０００７】一方、本出願人は、先に新規なリードフレ
ームと半導体チップを接合して超多ピン構造とした半導
体パッケージを提案した。この半導体パッケージは次の
ようにして製造される。即ち金属ベースの面上に銅電解
メッキによる多数のリードを形成し、インナーリード部
を除く部分において各リードを保持するための絶縁性保
持膜を形成し、さらにソルダーレジスト膜を形成し、各
リードのアウターリード部の端部に電解メッキにより突
起電極を形成して後、金属ベースをその外周の連結部を
残して選択的に除去し、各リード部が分離されて成るリ
ードフレームを形成する。このリードフレームのインナ
ーリード部に半導体チップを接合し、その後、アウター
リード部の裏面に補強板を接着し、半導体チップを樹脂
封止した後、最終的にリードフレームの連結部を切除し
て製造される。突起電極は半導体チップを中心にその周
辺に格子状に多数配列形成される。
【０００８】この半導体パッケージによれば、金属ベー
スを用いリード及び突起電極を電気メッキで形成するこ
とにより、リードのファインパターン化が図られ、また
突起電極の位置ずれがないと共に、さらに各突起電極の
サイズも均一化され、突起電極のピッチもより微細化す
ることができ、ＬＳＩの小型化、超多ピン化が可能とな
る。
【０００９】しかるに、金属ベースは、図１６に示すよ
うに、銅又は銅合金の基板２上にエッチングストッパ膜
となるアルミニウム膜３及び銅メッキの下地としての役
割を果たす薄い銅膜４を順次積層してなる金属ベース１
が用いられる。このため、次のような問題が生じる恐れ
があった。
【００１０】金属ベース１の選択エッチングでは、銅基
板２をエッチングし、次にアルミニウム膜３をエッチン
グし、さらに薄い銅膜４をエッチングして各銅リードを
分離する。 （ｉ）この薄い銅膜４のエッチング除去工程で銅のリー
ドもエッチングされ、ファインパターンのインナーリー
ド部の線幅及び厚さが規格より小さくなる。図１７Ａ及
びＢの評価用の写真に示すように、金属ベース１をエッ
チングしてピッチ７０μｍ（規格のリード幅４０μｍ、
リード間の間隔３０μｍ）のリードを形成した場合、イ
ンナーリード部の線幅が規格より細くなってしまう。即
ち規格通りのリードが得にくい。 （ii）リードがファインパターンのため、インナーリー
ド部間の銅膜４にエッチング残りが生じ易くなり、隣接
するインナーリード部間での短絡不良が生じ易い。 (iii) 銅膜４をエッチング除去するに当り、図１７Ａ及
びＢの評価用の写真から明らかなように、作業の管理幅
が非常に狭い。即ち、少しでもエッチング時間が長くな
るとリードが細り、エッチング時間が短すぎるとエッチ
ング残りが生じる。 （iv）下地の銅膜４と銅リードがお互いに同じ色である
ため、銅膜４をエッチング除去する際に、オーバーエッ
チングになり易い。 （ｖ）下地の銅膜の厚さを１〜２μｍに限定しなければ
ならず、条件が厳しいものであった。
【００１１】本発明は、上述の点に鑑み、製造を容易
に、且つ高精度に製造できるようにした超多ピン構造の
半導体パッケージの製造方法を提供するものである。
【００１２】
【課題を解決するための手段】本発明に係る半導体パッ
ケージの製造方法は、金属ベースの面上に銅メッキによ
る複数のリードを形成する工程と、各リードを保持する
ための絶縁性保持膜を形成する工程と、リードのアウタ
ーリード部上に突起電極を形成する工程と、金属ベース
をエッチングにより選択的に除去して各リードを分離す
る工程と、リードのインナーリード部に半導体チップを
接合する工程を有し、金属ベースとして銅又は銅合金の
基板上に順次アルミニウム膜及びニッケル膜を積層した
金属ベースを用い、このニッケル膜上に上記リードを形
成するようになす。
【００１３】この製造によれば、金属ベースにおいて、
ニッケル膜と銅リードとは異なるエッチング特性を有す
るため、ニッケル膜のエッチング除去時、銅リードに何
ら影響を与えずにニッケル膜のみをエッチング除去でき
る。従ってリードを規格通りに分離することができ、高
精度の半導体パッケージを製造できる。
【００１４】また、本発明に係る半導体パッケージの製
造方法は、金属ベースとして銅又は銅合金の基板上に順
次アルミニウム膜、クロム膜及びニッケル膜を積層した
金属ベースを用いる。この製法では、アルミニウム膜の
ピンホールをクロム膜によって無くすと共に、アルミニ
ウム膜とニッケル膜の間にクロム膜が介在していること
によって、アルミニウム膜とニッケル膜による局部電池
の発生を回避することができ、より信頼性よく高精度の
半導体パッケージを製造できる。
【００１５】
【発明の実施の形態】以下、図面を参照して本発明に係
る半導体パッケージの製造方法の実施例を説明する。
【００１６】図１及び図２は最終的に得られる半導体パ
ッケージの一例を示す断面構造及びその平面構造を示
し、図３〜図５は本実施例に係る製造工程を示す。
【００１７】本例においては、先ず、図３Ａに示すよう
に、金属ベース１１を用意する。この金属ベース１１
は、図９の拡大図で示すように、厚さ例えば１５０μｍ
程度の例えば銅又は銅合金からなる薄板（以下銅基板と
いう）１２の表面に蒸着による例えば厚さ４．５μｍ程
度のアルミニウム膜１３を形成し、更に例えば厚さ４μ
ｍ程度のニッケル膜１４を形成した３層構造の積層板で
ある。ニッケル膜１４は、蒸着と電気メッキによって形
成される。
【００１８】アルミニウム膜１３は、後に銅基板１２を
エッチングするときにベース１１の表面側がエッチング
されないようにするためのエッチングストップ膜として
の役割を果たす。ニッケル膜１４は、リードを形成する
ための銅メッキの下地としての役割を果たすと共に、ニ
ッケル膜のエッチング時にリードに対してエッチング選
択性を有し、さらに、インナーリード部先端のバンプの
形成に供される。
【００１９】金属ベース１１は、それ自身がリードとな
らず、最終的には必要なくなるが、しかし非常に薄いリ
ードを形成するにあたって基板として、またその後にお
いてリードフレームとして過渡的に必要なものであり、
いわゆるリード形成用基板となるものである。
【００２０】次に、図３Ｂ及び図６に示すように、金属
ベース１１の表面、即ちニッケル膜１４の表面に選択メ
ッキ法により銅からなる多数のリード即ち、先端に突起
電極（即ち半田ボール）形成用のパッド部１６を一体に
有する多数のリード１７を形成する。
【００２１】リード１７は半導体チップの４辺に形成さ
れた電極に対応して四方に延長されるように多数形成さ
れ、その先端のパッド部１６は外周囲に格子状に配列形
成される。
【００２２】尚、図３では簡略化してあるためパッド部
１６（図示せず）を２列にしたが、図６では実際に合せ
てパッド部１６を５列にして示してある。
【００２３】上記選択メッキは、表面をレジスト膜等に
より選択的に覆い、このレジスト膜をマスクとして電解
メッキすることにより行う。このように金属ベース１１
上に電解メッキ法により銅を選択メッキすることによ
り、膜質を良くしつつファインパターン化したリード１
７を形成することができる。この場合、リード１７は例
えば厚さ２５μｍ、幅３５μｍ、ピッチ７０μｍで形成
される。
【００２４】次に、図３Ｃに示すように、選択エッチン
グにより、金属ベース１１に製造をやり易くするための
孔１８（図７参照）や、リードフレームのチップ毎の外
形を規定するためのスリット１９を形成する。次に、図
４Ｄに示すように、金属ベース１１のリード１７が形成
された側の面上に、各リード１７のインナーリード部１
７ｉとアウターリード部１７ｏの中間に位置して最終的
に各リード１７を互いに連結保持するための絶縁性保護
膜、例えばポリイミド膜２１を積層する。このポリイミ
ド膜２１は、図２に示すように四角形の枠状に形成され
る。さらに、インナーリード部１７ｉ、アウターリード
部１７ｏのパッド部１６を除く全面にソルダーレジスト
膜２２を形成する。
【００２５】次に、図４Ｅ及び図７に示すように、各リ
ード１７のアウターリード部先端のパッド部１６上にメ
ッキ法により半田ボールによる突起電極２３を形成す
る。突起電極２３は、図８Ａに示すように、銅のパッド
部１６上に電解メッキ法により例えば銅（Ｃｕ）、或は
ニッケル（Ｎｉ）、金（Ａｕ）等の金属の下地膜２４を
形成し、この下地膜２４上に電解メッキ法によりＳｎＰ
ｂ合金の半田２５を形成した後、図８Ｂに示すように半
田１２をリフローしてボール状に形成する。
【００２６】下地膜２４は、パッド部１６からソルダー
レジスト膜２２の表面に跨がるように形成され、即ちパ
ッド部１６より広い面積で形成され、この下地膜２４が
突起電極２３、即ち半田ボール２５を形成する実質的な
パッド部となる。
【００２７】尚、下地膜２４をＳｎＰｂ合金で形成し、
その上に同組成の半田２５を形成して半田ボールを形成
することもできる。しかし、この下地膜２４は、パッド
部１６との接合性を考慮すると銅、ニッケル等の方が良
い。
【００２８】次に、図４Ｆに示すように、外周の連結部
２７を残すように、金属ベース１１の銅基板１２を選択
エッチングで除去する。このエッチング時、アルミニウ
ム膜１３がエッチングストッパーとして作用し、銅基板
１２のみを除去することができる。
【００２９】銅のエッチング液としては、次の組成液を
用い得る。 銅エッチング液の組成 過酸化水素 １２％ 硫酸 １２％ 水 ７６％
【００３０】続いて、図５Ｇに示すように、アルミニウ
ム膜１３を選択エッチングし、更にニッケル膜１４を選
択エッチングにて除去し、各リード１７を分離する。こ
のニッケル膜１４のエッチング時、インナーリンド部１
７ｉの先端にニッケル膜によるバンプ２９が残るように
選択エッチングする。
【００３１】アルミニウム膜１３のエッチング液として
は、リン酸系溶液を用い得る。ニッケル膜１４のエッチ
ング液としては、硫酸系エッチング液に過酸化水素を混
合した混合液を用い得る。
【００３２】ここで、金属ベース１１による外周の連結
部２７は、ソルダーレジスト膜２２によって保持されて
いる。このようにして、多数のリード１７とそのアウタ
ーリード部１７ｏ端に形成した突起電極２３を有するリ
ードフレーム３０が形成される。
【００３３】次に、図５Ｈに示すように、このリードフ
レーム３０に半導体チップ３１を接合する。即ち、各イ
ンナーリード部１７ｉの先端のバンプ２９を直接、半導
体チップ３１の電極に接続する。
【００３４】次に、図５Ｉに示すように、半導体チップ
３１を収納するように断面凹型状の補強板３３、本例で
はアルミニウムの剛性板をリードフレーム３０のアウタ
ーリード部１７ｉに対応する裏面に接着剤３４を介して
接着する。接着剤３４としては、放熱性にすぐれた延性
弾性接着剤、例えばポリオレフィン系接着剤を用いるこ
とができる。
【００３５】一方、半導体チップ３１は、その裏面を熱
伝導性ペースト３５を介して直接補強板３３の凹部内底
面に接着するようになされる。そして、樹脂３６により
半導体チップ３１を封止した後、リードフレーム３０の
連結部２７が除去されるように、図５Ｈの鎖線位置３８
から切断する。
【００３６】これによって、図１及び図２に示す突起電
極２３が格子状に多数形成され超多ピン化され、且つ熱
放散性のよい半導体パッケージ４０が得られる。
【００３７】この半導体パッケージの製造方法によれ
ば、金属ベース１１を用いリード１７及び突起電極２３
を電気メッキで形成するので、リード１７のファインパ
ターン化が図られ、また突起電極２３の位置ずれがない
と共に、更に各突起電極２３のサイズも均一化され、突
起電極２３のピッチもより微細化することができ、ＬＳ
Ｉの小型化、超多ピン化が可能となる。
【００３８】そして、本実施例では、特に、金属ベース
１１として銅基板１２上に順次アルミニウム膜１３及び
ニッケル膜１４を形成した３層構造の積層板を用い、こ
の金属ベース１１のニッケル膜１４の面上に銅メッキに
よるリード１７を形成するようにしたことにより、図４
Ｆ及び図５Ｇで示す金属ベース１１をエッチング除去し
て各リード１７を分離する工程において、リード１７に
影響を与えずに金属ベース１１のみを選択除去すること
ができる。即ち、銅基板１２及びアルミニウム膜１３を
エッチング除去し、更にニッケル膜１４をエッチング除
去する際、ニッケル膜１４のエッチング液としては銅の
リード１７はエッチングされない。このように、エッチ
ングの選択性があるために、ニッケル膜のエッチング残
りは生ぜず、隣接するリード１７間でのエッチング残り
による短絡不良は完全になくすことができる。
【００３９】同時に、ニッケル膜１４のエッチング時
に、銅のリード１７はエッチングされないので、リード
１７の細り不良もなくなる。即ち、図１１Ａ及びＢの評
価用の写真に示すように、ニッケル膜１４をエッチング
してピッチ７０μｍ（規格のリード幅４０μｍ、リード
間の間隔３０μｍ）のリード１７を形成した場合、イン
ナーリード部の線幅が規格通りで、細り不良がない。従
って、規格通りのリード１７を形成することができる。
【００４０】エッチングの選択性があるため、オーバー
エッチングしても、リード１７は影響を受けず、良品を
製造することができる。また、作業管理幅を大きく取る
ことができ、作業をし易くする。即ち、図１２Ａ及びＢ
の評価用の写真はニッケル膜１４の剥離時間を７分とし
たときのリード１７のパターンを示し、図１３Ａ及びＢ
の評価用の写真はニッケル膜１４の剥離時間を３０分と
したときのリード１７のパターンを示す。いずれも同じ
幅でリードが形成され、作業管理幅を大きく取れること
が認められる。さらに、下地のニッケル膜１４の膜厚を
２μｍ以上形成することも可能となり、ニッケル膜１４
の形成条件が楽になる。
【００４１】上例では、金属ベースとして、銅基板１２
上にアルミニウム膜１３及びニッケル膜１４を形成した
３層構造の金属ベース１１を用いたが、その他、図１０
に示すように、例えば厚さ１５０μｍ程度の銅基板１２
上に順次例えば厚さ４．５μｍ程度のアルミニウム膜１
３、例えば厚さ０．５μｍ程度のクロム膜４１及び例え
ば厚さ２μｍ程度のニッケル膜１４を形成した４層構造
の金属ベース４２を用いることもできる。
【００４２】この金属ベース４２によれば、アルミニウ
ム膜１３とニッケル膜１４の間にクロム膜４１を有する
ことによって、ピンホールの多いアルミニウム膜１３が
補強されると同時に、アルミニウム膜１３とニッケル膜
１４による局部電池の形成が阻止される。即ち、局部電
池に基づきアルミニウム膜１３が腐蝕されるのを防止す
ることができる。
【００４３】図１４及び図１５は、夫々本発明の製造方
法を適用することができる半導体パッケージの他の例を
示す。同図において、図１と対応する部分には同一符号
を付して重複説明を省略する。
【００４４】図１４の半導体パッケージ４４は、枠状の
補強板３３を取付け、半導体チップ３１の裏面を外部に
臨ますように樹脂３６によって封止して構成した場合で
ある。
【００４５】図１５の半導体パッケージ４６は、補強板
３３を省略し、半導体チップ３５をリード１７の裏面全
体に亘って接着剤４７を介して接着し、そのインナーリ
ード部１７ｉを半導体チップ３５に接合し、周辺を樹脂
３６で封止して構成した場合である。この半導体パッケ
ージ４６では半導体チップ３５が補強板を兼ねている。
【００４６】この半導体パッケージ４４は、図３〜図５
と同様の製造工程で作ることができる。また半導体パッ
ケージ４６も、インナーリード部１７ｉとアウターリー
ド部１７ｏを逆にする。即ち内方をアウターリード部１
７ｏとし、外方をインナーリード部１７ｉとしたリード
１７を形成するだけで、前述の図３Ａ〜図５Ｈの製造工
程で作ることができる。
【００４７】
【発明の効果】本発明に係る半導体パッケージの製造方
法によれば、銅又は銅合金の基板上に順次アルミニウム
膜及びニッケル膜が積層された金属ベースを用い、この
金属ベースのニッケル膜の面上に銅メッキによる複数の
リードを形成するようになすことにより、ニッケル膜と
銅リードとのエッチングの選択性をとることができ、金
属ベースをエッチング除去して各リードを分離する際
に、リードに影響を与えることなく金属ベースのみを選
択的に除去することができる。
【００４８】即ち、上記エッチングの選択性がとれるこ
とにより、作業管理幅を大きく取ることができ（図１２
及び図１３の写真参照）、製造作業をし易くすることが
できる。また、ニッケル膜のエッチング残りがなく隣接
リード間の短絡不良を完全になくすことができ、またリ
ード細り不良等を完全になくすことができる（図１１の
写真参照）。ニッケル膜のエッチング時、オーバーエッ
チングしても良品を製造することができる。さらに、下
地のニッケル膜の膜厚を２μｍ以上にすることが可能と
なり、ニッケル膜の形成条件を楽にすることができる。
【００４９】また、本発明に係る半導体パッケージの製
造方法によれば、銅又は銅合金の基板上に、順次アルミ
ニウム膜、クロム膜及びニッケル膜を積層した金属ベー
スを用いることにより、更に、ピンホールの多いアルミ
ニウム膜の補強をすると共に、アルミニウム膜とニッケ
ル膜による局部電池の発生を阻止し、アルミニウム膜の
腐蝕を防止することができる。
【００５０】従って、本発明によれば、微細パターンの
リードを精度よく形成することができ、高精度で高密度
多ピン構造の半導体パッケージを容易に製造することが
できる。
【図面の簡単な説明】
【図１】本発明に係る半導体パッケージの一例を示す断
面図である。
【図２】本発明に係る半導体パッケージの一例を示す底
面図である。
【図３】Ａ 本発明に係る半導体パッケージの製造方法
の一例を示す製造工程図である。 Ｂ 本発明に係る半導体パッケージの製造方法の一例を
示す製造工程図である。 Ｃ 本発明に係る半導体パッケージの製造方法の一例を
示す製造工程図である。
【図４】Ｄ 本発明に係る半導体パッケージの製造方法
の一例を示す製造工程図である。 Ｅ 本発明に係る半導体パッケージの製造方法の一例を
示す製造工程図である。 Ｆ 本発明に係る半導体パッケージの製造方法の一例を
示す製造工程図である。
【図５】Ｇ 本発明に係る半導体パッケージの製造方法
の一例を示す製造工程図である。 Ｈ 本発明に係る半導体パッケージの製造方法の一例を
示す製造工程図である。 Ｉ 本発明に係る半導体パッケージの製造方法の一例を
示す製造工程図である。
【図６】図３Ｂの工程に対応するリード、パッド部の具
体パターンを示す要部の平面図である。
【図７】図４Ｅの工程に対応する要部の平面図である。
【図８】Ａ 突起電極の形成工程図である。 Ｂ 突起電極の形成工程図である。
【図９】本発明に係る金属ベースの一例を示す断面図で
ある。
【図１０】本発明に係る金属ベースの他の例を示す断面
図である。
【図１１】Ａ 本実施例の基板上に形成された微細なリ
ードパターンを示す写真である。 Ｂ その要部の拡大写真である。
【図１２】Ａ 本実施例においてニッケル膜剥離時間を
７分としたときの基板上に形成された微細なリードパタ
ーンを示す写真である。 Ｂ その要部の拡大写真である。
【図１３】Ａ 本実施例において、ニッケル膜剥離時間
を３０分としたときの基板上に形成された微細なリード
パターンを示す写真である。 Ｂ その要部の拡大写真である。
【図１４】本発明に係る半導体パッケージの他の例を示
す断面図である。
【図１５】本発明に係る半導体パッケージの他の例を示
す断面図である。
【図１６】比較例の金属ベースの断面図である。
【図１７】Ａ 比較例の基板上に形成された微細なリー
ドパターンを示す写真である。 Ｂ その拡大写真である。
【図１８】従来のＢＧＡパッケージの断面図である。
【符号の説明】
１１，４２ 金属ベース １２ 銅基板 １３ アルミニウム膜 １４ ニッケル膜 １６ パッド部 １７ リード １７ｉ インナーリード部 １７ｏ アウターリード部 ２１ 絶縁性保持膜 ２２ ソルダーレジスト膜 ２３ 突起電極 ３０ リードフレーム ３１ 半導体チップ ３３ 補強板 ４０，４４，４６ 半導体パッケージ
【手続補正書】
【提出日】平成７年１０月３日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 金属ベースの面上に銅メッキによる複数
    のリードを形成する工程と、 前記各リードを保持するための絶縁性保持膜を形成する
    工程と、 前記リードのアウターリード部上に突起電極を形成する
    工程と、 前記金属ベースをエッチングにより選択的に除去して前
    記各リードを分離する工程と、 前記リードのインナーリード部に半導体チップを接合す
    る工程を有し、 前記金属ベースとして銅又は銅合金の基板上に順次アル
    ミニウム膜及びニッケル膜が積層された金属ベースを用
    い、前記ニッケル膜上に前記リードを形成することを特
    徴とする半導体パッケージの製造方法。
  2. 【請求項２】 前記金属ベースとして銅又は銅合金の基
    板上に順次アルミニウム膜、クロム膜及びニッケル膜が
    積層された金属ベースを用いることを特徴とする請求項
    １に記載の半導体パッケージの製造方法。
JP24482195A 1995-09-22 1995-09-22 半導体パッケージの製造方法 Expired - Fee Related JP3422144B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP24482195A JP3422144B2 (ja) 1995-09-22 1995-09-22 半導体パッケージの製造方法
US08/716,073 US6240632B1 (en) 1995-09-22 1996-09-19 Method of manufacturing lead frame and integrated circuit package

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP24482195A JP3422144B2 (ja) 1995-09-22 1995-09-22 半導体パッケージの製造方法

Publications (2)

Publication Number Publication Date
JPH0992750A true JPH0992750A (ja) 1997-04-04
JP3422144B2 JP3422144B2 (ja) 2003-06-30

Family

ID=17124461

Family Applications (1)

Application Number Title Priority Date Filing Date
JP24482195A Expired - Fee Related JP3422144B2 (ja) 1995-09-22 1995-09-22 半導体パッケージの製造方法

Country Status (2)

Country Link
US (1) US6240632B1 (ja)
JP (1) JP3422144B2 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5677566A (en) * 1995-05-08 1997-10-14 Micron Technology, Inc. Semiconductor chip package
JP2877122B2 (ja) * 1997-01-20 1999-03-31 ソニー株式会社 半導体装置及びリードフレーム
JP3003624B2 (ja) * 1997-05-27 2000-01-31 ソニー株式会社 半導体装置
KR20000071383A (ko) * 1999-02-26 2000-11-25 마쯔노고오지 배선층 전사용 복합재와 그 제조방법 및 장치
US6975021B1 (en) * 1999-09-03 2005-12-13 Micron Technology, Inc. Carrier for substrate film
DE10031204A1 (de) * 2000-06-27 2002-01-17 Infineon Technologies Ag Systemträger für Halbleiterchips und elektronische Bauteile sowie Herstellungsverfahren für einen Systemträger und für elektronische Bauteile
US6986197B2 (en) * 2001-12-06 2006-01-17 Asm Technology Singapore Pte Ltd. Method of manufacturing an IC package
TW556293B (en) * 2002-02-21 2003-10-01 Advanced Semiconductor Eng Bump process
US20050005436A1 (en) * 2003-07-09 2005-01-13 Jung-Chien Chang Method for preparing thin integrated circuits with multiple circuit layers
JP5443497B2 (ja) * 2008-09-25 2014-03-19 エルジー イノテック カンパニー リミテッド リードフレームの製造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2797542B2 (ja) * 1989-11-06 1998-09-17 ソニー株式会社 リードフレームの製造方法
EP0526656B1 (en) * 1991-02-25 1996-01-10 Sumitomo Electric Industries, Ltd. Wiring board
EP0545328B1 (en) * 1991-11-29 1997-03-19 Hitachi Chemical Co., Ltd. Printed circuit board manufacturing process
JP2856061B2 (ja) * 1994-01-19 1999-02-10 ソニー株式会社 リードフレームとその製造方法
US5661086A (en) * 1995-03-28 1997-08-26 Mitsui High-Tec, Inc. Process for manufacturing a plurality of strip lead frame semiconductor devices

Also Published As

Publication number Publication date
US6240632B1 (en) 2001-06-05
JP3422144B2 (ja) 2003-06-30

Similar Documents

Publication Publication Date Title
JP2894254B2 (ja) 半導体パッケージの製造方法
US6541848B2 (en) Semiconductor device including stud bumps as external connection terminals
KR100562601B1 (ko) 반도체소자 탑재용 배선기판과 그 제조방법
US6391684B2 (en) Lead frame and manufacturing method thereof
US6359221B1 (en) Resin sealed semiconductor device, circuit member for use therein
JP4032063B2 (ja) 半導体装置の製造方法
JPH09312374A (ja) 半導体パッケージ及びその製造方法
KR100664500B1 (ko) 돌기부를 갖는 메탈 랜드를 구비하는 인쇄회로기판 및 그의제조방법
JPH0982839A (ja) 半導体パッケージ及びその製造方法、並びに半導体パッケージの放熱方法
JP7051508B2 (ja) 半導体装置および半導体装置の製造方法
JP3971500B2 (ja) 半導体素子実装用配線基板の製造方法
JP3422144B2 (ja) 半導体パッケージの製造方法
JPH05218042A (ja) 半導体装置
JP4190659B2 (ja) 配線基板とその製造方法
JP4362463B2 (ja) 配線基板とその製造方法
JP7382170B2 (ja) 半導体装置
TWI631671B (zh) 半導體元件安裝用基板、半導體裝置及其製造方法
JP4549318B2 (ja) 半導体装置および半導体装置の製造方法
JP3442998B2 (ja) 半導体装置の製造方法
TWI387020B (zh) 用於一半導體積體電路之導電結構及其成形方法
JPH11288983A (ja) リ―ドフレ―ムとリ―ドフレ―ムの製造方法と半導体装置と半導体装置の製造方法
JP2013084812A (ja) 半導体パッケージの製造方法及び半導体パッケージ
JP2000077573A (ja) リ―ドフレ―ム、その製造方法及び半導体装置の製造方法

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080425

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090425

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090425

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100425

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100425

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110425

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120425

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130425

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140425

Year of fee payment: 11

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees