JPH0823162A - 半導体装置の回路基板への接合方法 - Google Patents

半導体装置の回路基板への接合方法

Info

Publication number
JPH0823162A
JPH0823162A JP17749494A JP17749494A JPH0823162A JP H0823162 A JPH0823162 A JP H0823162A JP 17749494 A JP17749494 A JP 17749494A JP 17749494 A JP17749494 A JP 17749494A JP H0823162 A JPH0823162 A JP H0823162A
Authority
JP
Japan
Prior art keywords
semiconductor device
substrate
circuit board
view
sectional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17749494A
Other languages
English (en)
Inventor
Takashi Nakajima
高士 中島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsui High Tec Inc
Original Assignee
Mitsui High Tec Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsui High Tec Inc filed Critical Mitsui High Tec Inc
Priority to JP17749494A priority Critical patent/JPH0823162A/ja
Publication of JPH0823162A publication Critical patent/JPH0823162A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/14—Structural association of two or more printed circuits
    • H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/30—Assembling printed circuits with electric components, e.g. with resistor
    • H05K3/32—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits
    • H05K3/34—Assembling printed circuits with electric components, e.g. with resistor electrically connecting electric components or wires to printed circuits by soldering
    • H05K3/341—Surface mounted components
    • H05K3/3431—Leadless components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/36—Assembling printed circuits with other printed circuits
    • H05K3/368—Assembling printed circuits with other printed circuits parallel to each other

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Manufacturing Of Printed Wiring (AREA)
  • Combinations Of Printed Boards (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】 製造が容易で低コスト化が図れ、また従来の
表面実装ラインによる実装ができて、さらに高密度のリ
ード配線も可能で、しかも回路基板の回路パターンの端
子との接続状態が外観検査できる半導体装置の回路基板
への接合方法を提供する。 【構成】 表面のリードパターン１５と裏面の端子１９
とを電気的に接続し、しかも少なくとも内周面および前
記端子１９の表面に酸化し難く濡れ性の良い導電性金属
２１がめっきされたスルーホール２０を有する基板１１
上に、前記リードパターン１５と内部連結された半導体
素子１３が搭載された半導体装置１０を、回路基板２５
のクリーム半田２７が塗布された回路パターン２６へ搭
載して加熱することにより、前記基板１１の裏面の端子
１９と、前記回路基板２５の回路パターン２６とを半田
付けする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の回路基板
への接合方法に係り、更に詳しくは、外部突出するリー
ドや半田ボールのない半導体装置の回路基板への接合方
法に関する。
【０００２】
【従来の技術】半導体装置には、多数本のリードがパッ
ケージの外へ飛び出したＤＩＰ、ＳＯＰ、ＱＦＰなどの
他に、半導体装置の裏面に多数個の半田ボールが形成さ
れたＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）が知ら
れている。従来のＢＧＡとして、例えば米国特許ＵＳＰ
５２１６２７８号公報に記載されたものなどがあり、半
導体素子が中央部に搭載された基板の特定部分にスルー
ホールを形成することにより、基板の表面のリードパタ
ーンと、基板の裏面の端子とを電気的に接続し、またこ
の端子に半田ボールを形成し、さらに基板の半導体素子
の搭載部を樹脂封止している。このようなＢＧＡの回路
基板への実装は、回路基板のクリーム半田もしくはフラ
ックスが塗布された回路パターンの端子に半田ボールを
合致させてＢＧＡを搭載し、その後、リフロー装置に通
して加熱することにより、半田ボールが溶けて回路パタ
ーンの端子に半田付けされる。
【０００３】
【発明が解決しようとする課題】ところで、半田ボール
は、一般に整列器を用いた手間のかかるバンプ形成によ
り設けられるので、半導体装置の製造が複雑になり、Ｑ
ＦＰなどに比べてコスト高になるという問題点があっ
た。また、リフロー時に溶融した半田ボールは、半導体
装置の自重により潰れて直径が大きくなるので、溶けた
半田が回路パターンの端子からはみ出し、他の端子など
との間に半田ブリッジが形成される虞れがあった。これ
により、リード間ピッチは１ｍｍ程度以上の長さが必要
となり、高密度のリード配線ができないという問題点が
あった。さらにまた、ＢＧＡの基本的な問題点として、
回路基板に実装してしまうと、半田ボールが基板の下に
隠れてしまうので、半田ボールと回路パターンの端子と
の接続状態が外観検査できないという問題点があった。
【０００４】本発明はかかる事情に鑑みてなされたもの
で、製造が容易で低コスト化が図れ、また従来の表面実
装ラインによる実装ができて、さらに高密度のリード配
線も可能で、しかも回路基板の回路パターンの端子との
接続状態が外観検査できる半導体装置の回路基板への接
合方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記目的に沿う請求項１
記載の半導体装置の回路基板への接合方法は、表面のリ
ードパターンと裏面の端子とを電気的に接続し、しかも
少なくとも内周面および前記端子の表面に酸化し難く濡
れ性の良い導電性金属がめっきされたスルーホールを有
する基板上に、前記リードパターンと内部連結された半
導体素子が搭載された半導体装置を、回路基板のクリー
ム半田が塗布された回路パターンへ搭載して加熱するこ
とにより、前記基板の裏面の端子と、前記回路基板の回
路パターンとを半田付けするように構成されている。
【０００６】また、請求項２記載の半導体装置の回路基
板への接合方法は、請求項１記載の半導体装置の回路基
板への接合方法において、前記酸化し難く濡れ性の良い
導電性金属が金であって、その下層にニッケルをめっき
するように構成されている。
【０００７】さらに、請求項３記載の半導体装置の回路
基板への接合方法は、請求項１記載の半導体装置の回路
基板への接合方法において、前記酸化し難く濡れ性の良
い導電性金属はパラジウムもしくは半田であるように構
成されている。
【０００８】さらにまた、請求項４記載の半導体装置の
回路基板への接合方法は、請求項１記載の半導体装置の
回路基板への接合方法において、前記半導体装置が、前
記基板に形成された素子収納部に前記半導体素子が搭載
されたハイパワーパッケージであるように構成されてい
る。
【０００９】そして、請求項５記載の半導体装置の回路
基板への接合方法は、請求項１記載の半導体装置の回路
基板への接合方法において、前記半導体装置が、前記基
板の表面に前記半導体素子が搭載されたエリアアレイパ
ッケージであるように構成されている。
【００１０】
【作用】請求項１〜５記載の半導体装置の回路基板への
接合方法において、回路基板の回路パターンの端子に、
例えばスクリーン印刷などによりクリーム半田を塗布
し、そのクリーム半田が塗布された端子にスルーホール
を合致させて、半導体装置を回路基板上に搭載する。そ
の後、この回路基板を加熱すると、クリーム半田の流動
性が良くなり、表面に酸化膜ができ難い濡れ性の良い導
電性金属でめっきされた基板の裏面の端子の表面を伝っ
て、内周面が同じ導電性金属でめっきされた細いスルー
ホール内を、毛細管現象により吸い上げられる。なお、
この濡れ性の良い導電性金属は金またはパラジウムもし
くは半田のように酸化し難い素材であるので、実装する
までに時間が経っても、表面に酸化膜が形成され難く、
良好な濡れ性は常に確保されている。これにより、回路
基板への半導体装置の実装に際して、従来のように、押
し潰された半田ボールが回路基板の回路パターンの端子
からはみ出し、隣接する端子などとの間で半田ブリッジ
が形成されなくなり、これにより例えばハイパワーパッ
ケージやエリアアレイパッケージなどの半導体装置にお
いて高密度のリード配線が可能になる。しかも、基板の
裏面の端子と、前記回路パターンとの接続状態の良否
は、基板の上方からスルーホールを覗き、吸い上げられ
た半田の有無を確認するという簡単な外観検査により判
定できる。
【００１１】
【実施例】続いて、添付した図面を参照しつつ、本発明
を具体化した実施例につき説明し、本発明の理解に供す
る。ここに、図１は本発明の第１の実施例に係る半導体
装置の回路基板への接合方法が適用されて接合された半
導体装置の要部拡大断面図、図２は同全体平面図、図３
（ａ）は回路基板側の端子へのクリーム半田塗布状態を
示す要部拡大断面図、図３（ｂ）は回路基板への半導体
装置の移載状態を示す要部拡大断面図、図４は湾曲した
半導体装置の使用状態を示す要部拡大断面図、図５
（ａ）は表面に銅箔が形成された基板の要部拡大断面
図、図５（ｂ）は裏面に接着層が形成された基板の拡大
断面図、図５（ｃ）は素子収納部を形成した後の基板の
要部拡大断面図、図５（ｄ）は裏面に銅箔が貼着された
基板の拡大断面図、図６（ａ）は表裏面に銅箔が形成さ
れた基板の要部拡大断面図、図６（ｂ）はスルーホール
が形成された基板の要部拡大断面図、図６（ｃ）は基板
の表面に銅めっきが施された状態を示す要部拡大断面
図、図６（ｄ）はエッチングレジスト膜の形成状態を示
す基板の要部拡大断面図、図７（ａ）はニッケルめっき
が施された状態を示す基板の要部拡大断面図、図７
（ｂ）は金めっきが施された状態を示す基板の要部拡大
断面図、図７（ｃ）はエッチングレジスト膜の除去状態
を示す基板の要部拡大断面図、図７（ｄ）はパターン回
路形成用のエッチングレジスト膜の形成状態を示す基板
の要部拡大断面図、図８（ａ）はパターン回路を形成し
た状態を示す基板の要部拡大断面図、図８（ｂ）はエッ
チングレジスト膜の除去状態を示す要部拡大断面図、図
８（ｃ）はソルダーレジスト膜の形成状態を示す基板の
要部拡大断面図、図９（ａ）は基板の素子収納部への半
導体素子の移載作業を示す要部拡大断面図、図９（ｂ）
はワイヤボンディング作業を示す要部拡大断面図、図９
（ｃ）は樹脂封止作業を示す要部拡大断面図、図１０
（ａ）は本発明の第２の実施例に係る半導体装置の回路
基板への接合方法における基板の表面への銅箔の形成作
業を示す拡大断面図、図１０（ｂ）は裏面に接着層を形
成した基板の拡大断面図、図１０（ｃ）は表裏面に銅箔
が形成された基板の要部拡大断面図、図１１（ａ）は基
板上への半導体素子の移載作業を示す要部拡大断面図、
図１１（ｂ）はワイヤボンディング作業を示す要部拡大
断面図、図１１（ｃ）は樹脂封止作業を示す要部拡大断
面図、図１２は本発明の第３の実施例に係る半導体装置
の回路基板への接合方法が適用される半導体装置の基板
の要部拡大断面図である。
【００１２】まず、図１〜９に基づいて、本発明の第１
の実施例に係る半導体装置の回路基板への接合方法を説
明する。なお、この第１の実施例では、半導体装置とし
てハイパワーパッケージを例に説明する。図１、２に示
すように、第１の実施例の半導体装置の回路基板への接
合方法が適用される半導体装置１０は、基板１１の中央
部に形成された素子収納部１２に半導体素子１３が搭載
され、また半導体素子１３の端子１４と、基板１１の表
面に形成されたリードパターン１５のリード１６とがワ
イヤ１７により連結され、この半導体素子１３の搭載部
がモールド１８により樹脂封止されている。
【００１３】そして、半導体装置１０においては、基板
１１の外縁部に、基板１１の表面のリードパターン１５
と、基板１１の裏面の端子１９とを電気的に接続する多
数個のスルーホール２０が形成され、そして各スルーホ
ール２０の内周面に、一端がリードパターン１５に接続
され、他端が前記端子１９となり、さらに内周面に酸化
され難く濡れ性の良い導電性金属の一例である金のめっ
き層２１が形成されている。図８（ｃ）に示すように、
スルーホール２０には、内層から外層へ向かって、銅め
っき層２２、ニッケルめっき層２３、金めっき層２１が
積層されている。基板１１の所定部分は、絶縁体である
ソルダーレジスト３１により被覆されている。なお、図
１において素子収納部１２の下部は、回路基板２５側へ
熱を放散させる放熱板１２ａになっている。
【００１４】続いて、この半導体装置１０を用いた第１
の実施例に係る半導体装置の回路基板への接合方法にあ
っては、図３（ａ）に示すように、回路基板２５の回路
パターンの端子２６に、スクリーン印刷によりクリーム
半田２７を塗布する。次いで、図３（ｂ）に示すよう
に、半導体装置１０を吸着した図外の移載ヘッドを、回
路基板２５のボンディング位置上へ移動させることによ
り、クリーム半田２７が塗布された端子２６に、それぞ
れ対応するスルーホール２０を合致させ、それから移載
ヘッドを下降させて、半導体装置１０を回路基板２５上
に搭載する。
【００１５】その後、この回路基板２５を図外のリフロ
ー装置へ送って加熱すると、クリーム半田２７の流動性
が良くなり、表面に酸化膜ができ難い濡れ性の良い金め
っき層２１が形成された基板１１の裏面の端子１９の表
面を伝って、毛細管現象により、内周面に同じ金めっき
層２１が形成された細いスルーホール内を吸い上げられ
るので（同図３（ｂ）参照）、回路基板２５への半導体
装置１０の接続に際して、従来のＢＧＡでは、リフロー
時に溶けた半田ボールが、半導体装置１０の自重により
押し潰されて端子２６からはみ出し、隣接する他の端子
２６などの間で半田ブリッジが形成される虞れがあった
が、本手段ではクリーム半田２７の吸い上げにより反対
に接合部の半田２７′が細くなるので、このような半田
ブリッジはなくなる。これにより、リード間隔をより狭
ピッチにした高密度のリード配線が可能になる。実際の
実験では、従来のＢＧＡにおけるリードの狭ピッチ化の
限界は１ｍｍであったが、本手段では０．４ｍｍまで狭
くできた。なお、金めっき層２１の素材である金は、前
述したように酸化し難い素材であるので、実装までの搬
送や保管などに時間がかかっても、表面に酸化膜が形成
され難く、金めっき層２１の良好な濡れ性は常に確保さ
れる。
【００１６】また、従来の半田ボールの場合には、整列
器によるバンプ形成工程を設けているので、製造工程数
が増えて手間がかかっていたが、本手段では、スルーホ
ール２０のめっき工程まででよく、製造が容易で低コス
ト化が図れ、不良品の発生率が低下する。さらに、実装
に際しても、スクリーン印刷により放熱板１２ａの下部
にクリーム半田２７を印刷して、回路基板２５側へスル
ーホール２０を介して半田付けすることにより、さらに
放熱性の良い実装ができる（図１参照）。さらにまた、
スルーホール２０と回路基板２５の端子２６との接続の
良否は、スルーホール２０の上方から光学カメラにより
観察して、クリーム半田２７の吸い上げの有無を確認す
れば判定でき、これにより回路基板２５側との接続が簡
単に外観検査できる。
【００１７】図４に示すように、基板１１に反りがある
場合でも、その反りの分だけスルーホール２０内へのク
リーム半田２７の吸い上げ高さが低下するだけで、回路
基板２５側との接続状態は確保できる。この点におい
て、従来のＢＧＡには一つの問題があった。それは、基
板裏面に形成される半田ボールの大きさにかなりばらつ
きがあり、半田ボールの高さの差と、基板１１の反りと
いう二つの可変要素があって、半導体装置と回路基板と
の間で電気的な接続不良が起き易いことである。これに
対して、本手段ではクリーム半田２７の塗布手段に、前
述したような従来一般的に行なわれているスクリーン印
刷を採用すれば、クリーム半田２７の塗布厚がほぼ一定
になるので、さきほどの電気的な接続状態の良否を決定
する可変要素は基板１１の反りだけになり、より接続不
良の発生頻度を低下できる。
【００１８】ここで、図５〜９を参照して、ハイパワー
パッケージからなる半導体装置１０の製造方法の一例を
説明する。なお、ここではサブトラクティブ製造法の一
種であるパターンエッチングによる製造方法を示すが、
これに限定されなくても、アディディブ製造方法など他
の周知方法を採用しても製造できるのは言うまでもな
い。図５（ａ）に示すように、例えばガラエポ板、プラ
スチック板または表面が絶縁被膜により被われた金属板
といった基板１１の表面に銅箔２８を貼着などにより形
成し、次いで基板１１の裏面に接着剤を塗布または貼着
して接着層１１ａを形成する（図５（ｂ）参照）。それ
から、基板１１の中央部に素子収納部１２を金型により
打ち抜いて形成し（図５（ｃ）参照）、その後、基板１
１の裏面に、この接着層１１ａを介して銅箔２８を貼着
する（図５（ｄ）、図６（ａ）参照）。なお、基板１１
の両面に銅箔２８を形成し、その後、裏面側の銅箔２８
だけを残して、フライス加工などの機械加工により、基
板１１の中央部に素子収納部１２を形成するようにして
もよい。
【００１９】次いで、図６（ｂ）に示すように、基板１
１の外縁部にスルーホール２０を形成し、スルーホール
２０の内周面を含めて露出面全体に銅めっき層２２を形
成し（図６（ｃ）参照）、洗浄などの後処理を行なった
後、基板１１の表裏面にエッチングレジスト膜２９を被
せる（図６（ｄ）参照）。
【００２０】その後、図７（ａ）、（ｂ）に示すよう
に、露出されたスルーホール２０の銅めっき層２２上
に、順次、ニッケルめっき層２３、金めっき層２１を形
成し、それからエッチングレジスト膜２９を除去する
（図７（ｃ）参照）。続いて、スルーホール２０を塞い
だ状態で、基板１１の表裏面にリードパターン１５用の
エッチングレジスト膜３０を被せ（図７（ｄ）参照）、
露光処理を行なってリードパターン１５を形成し、現像
した後、溶剤により不要な銅めっき層２２や銅箔２８を
溶かす（図８（ａ）参照）。その後、このエッチングレ
ジスト膜３０を除去し（図８（ｂ）参照）、最後に基板
１１の表裏面の所定部分を、ソルダーレジスト膜３１で
被覆する（図８（ｃ）参照）。次に、図９（ａ）に示す
ように、基板１１の中央部に設けられて、図外のディス
ペンサによりボンドＢが底面に塗布された素子収納部１
２内に、移載ヘッド６０のノズル６１に吸着された半導
体素子１３を搭載し、図９（ｂ）に示すように、ワイヤ
ボンダ６２により半導体素子１３の端子１４と、基板１
１のリードパターン１５のリード１６とをワイヤ１７に
より連結し、さらに図９（ｃ）に示すように、半導体素
子１３の搭載部を図外のモールディング装置により樹脂
封止することにより半導体装置１０が製造される（図１
参照）。
【００２１】次に、図１０、１１に基づいて、本発明の
第２の実施例に係る半導体装置の回路基板への接合方法
を説明する。第２の実施例の半導体装置の回路基板への
接合方法は、半導体装置として、図１１（ｃ）に示すよ
うに、基板１１の中央部の表面に、直接、半導体素子１
３が搭載されたエリアアレイパッケージからなる半導体
装置５０を採用した例である。第２の実施例の半導体装
置５０の他の構成および回路基板２５への接合方法は、
第１の実施例と同様であるので説明を省略する。ここ
で、図１０、１１を参照して半導体装置５０の製造方法
を説明する。
【００２２】図１０（ａ）に示すように、基板１１の表
面に銅箔２８を貼着などにより形成し、次いで基板１１
の裏面に接着層１１ａを塗布または貼着して形成し（図
１０（ｂ）参照）、その接着層１１ａを介して、基板の
裏面に銅箔２８を貼着する（図１０（ｃ）参照）。それ
から、基板１１の外縁部へのスルーホール２０の形成か
らソルダーレジスト膜３１の形成まで（図６〜８参照）
は、第１の実施例と同一作業を行ない、次いで、図１１
（ａ）に示すように、基板１１の表面の中央部に、図外
のディスペンサによりボンドＢを塗布し、次にまたこの
ボンドＢ上に、移載ヘッド６０を用いて半導体素子１３
を搭載した後、ワイヤボンダ６２により半導体素子１３
の端子１４と、基板１１のリードパターン１５のリード
１６とをワイヤ１７により連結し、さらに図１１（ｃ）
に示すように、半導体素子１３の搭載部を図外のモール
ディング装置により樹脂封止することにより半導体装置
５０が製造される。
【００２３】次に、図１２に基づいて、本発明の第３の
実施例に係る半導体装置の回路基板への接合方法を説明
する。図１２に示すように、第３の実施例の半導体装置
の回路基板への接合方法が適用される半導体装置７０
は、スルーホール２０のパラジウムめっき層７１の表面
に、さらに金めっき層２１を形成したものである。この
ように、めっきされる濡れ性の良い導電性金属を、内層
側のパラジウムと外層側の金との二重めっきとしたの
で、スルーホール２０の腐食性や濡れ性がさらに向上す
る。
【００２４】以上、本発明を説明したが、本発明はこれ
らの実施例に限定されるものではなく、要旨を逸脱しな
い範囲での設計などの変更があっても本発明に含まれ
る。
【００２５】
【発明の効果】請求項１〜５記載の半導体装置の回路基
板への接合方法においては、このように基板表面の回路
パターンに一端が接続され、内周面に濡れ性の良い導電
性金属がめっきされたスルーホールを基板に形成するよ
うにしたので、従来のＢＧＡに比べて製造が容易で低コ
スト化が図れ、また既存の表面実装ラインによる実装が
可能であると共に、より高密度のリード配線も可能とな
る。しかも、実装後の半導体装置の裏面端子と回路基板
の回路パターンの端子との接続状態を簡単に外観検査で
きる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体装置の回路
基板への接合方法が適用されて接合された半導体装置の
要部拡大断面図である。
【図２】同全体平面図である。
【図３】（ａ） 回路基板側の端子へのクリーム半田塗
布状態を示す要部拡大断面図である。 （ｂ） 回路基板への半導体装置の移載状態を示す要部
拡大断面図である。
【図４】湾曲した半導体装置の使用状態を示す要部拡大
断面図である。
【図５】（ａ） 表面に銅箔が形成された基板の要部拡
大断面図である。 （ｂ） 裏面に接着層が形成された基板の拡大断面図で
ある。 （ｃ） 素子収納部を形成した後の基板の要部拡大断面
図である。 （ｄ） 裏面に銅箔が貼着された基板の拡大断面図であ
る。
【図６】（ａ） 表裏面に銅箔が形成された基板の要部
拡大断面図である。 （ｂ） スルーホールが形成された基板の要部拡大断面
図である。 （ｃ） 基板の表面に銅めっきが施された状態を示す要
部拡大断面図である。 （ｄ） エッチングレジスト膜の形成状態を示す基板の
要部拡大断面図である。
【図７】（ａ） ニッケルめっきが施された状態を示す
基板の要部拡大断面図である。 （ｂ） 金めっきが施された状態を示す基板の要部拡大
断面図である。 （ｃ） エッチングレジスト膜の除去状態を示す基板の
要部拡大断面図である。 （ｄ） パターン回路形成用のエッチングレジスト膜の
形成状態を示す基板の要部拡大断面図である。
【図８】（ａ） パターン回路を形成した状態を示す基
板の要部拡大断面図である。 （ｂ） エッチングレジスト膜の除去状態を示す要部拡
大断面図である。 （ｃ） ソルダーレジスト膜の形成状態を示す基板の要
部拡大断面図である。
【図９】（ａ） 基板の素子収納部への半導体素子の移
載作業を示す要部拡大断面図である。 （ｂ） ワイヤボンディング作業を示す要部拡大断面図
である。 （ｃ） 樹脂封止作業を示す要部拡大断面図である。
【図１０】（ａ） 本発明の第２の実施例に係る半導体
装置の回路基板への接合方法における基板の表面への銅
箔の形成作業を示す拡大断面図である。 （ｂ） 裏面に接着層を形成した基板の拡大断面図であ
る。 （ｃ） 表裏面に銅箔が形成された基板の要部拡大断面
図である。
【図１１】（ａ） 基板上への半導体素子の移載作業を
示す要部拡大断面図である。 （ｂ） ワイヤボンディング作業を示す要部拡大断面図
である。 （ｃ） 樹脂封止作業を示す要部拡大断面図である。
【図１２】本発明の第３の実施例に係る半導体装置の回
路基板への接合方法が適用される半導体装置の基板の要
部拡大断面図である。
【符号の説明】
１０ 半導体装置 １１ 基板 １２ 素子収納部 １２ａ 放熱板 １３ 半導体素子 １４ 端子 １５ リードパターン １６ リード １７ ワイヤ １８ モールド １９ 端子 ２０ スルーホール ２１ 金めっき層 ２２ 銅めっき層 ２３ ニッケルめっき層 ２５ 回路基板 ２６ 端子 ２７ クリーム半田 ２７′ 半田 ２８ 銅箔 ２９ エッチングレジスト膜 ３０ エッチングレジスト膜 ３１ ソルダーレジスト膜 ５０ 半導体装置 ６０ 移載ヘッド ６１ ノズル ６２ ワイヤボンダ ７０ 半導体装置 ７１ パラジウムめっき層 Ｂ ボンド

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 表面のリードパターンと裏面の端子とを
    電気的に接続し、しかも少なくとも内周面および前記端
    子の表面に酸化し難く濡れ性の良い導電性金属がめっき
    されたスルーホールを有する基板上に、前記リードパタ
    ーンと内部連結された半導体素子が搭載された半導体装
    置を、回路基板のクリーム半田が塗布された回路パター
    ンへ搭載して加熱することにより、前記基板の裏面の端
    子と、前記回路基板の回路パターンとを半田付けするこ
    とを特徴とする半導体装置の回路基板への接合方法。
  2. 【請求項２】 前記酸化し難く濡れ性の良い導電性金属
    が金であって、その下層にニッケルがめっきされている
    請求項１記載の半導体装置の回路基板への接合方法。
  3. 【請求項３】 前記酸化し難く濡れ性の良い導電性金属
    はパラジウムもしくは半田である請求項１記載の半導体
    装置の回路基板への接合方法。
  4. 【請求項４】 前記半導体装置が、前記基板に形成され
    た素子収納部に前記半導体素子が搭載されたハイパワー
    パッケージであることを特徴とする請求項１記載の半導
    体装置の回路基板への接合方法。
  5. 【請求項５】 前記半導体装置が、前記基板の表面に前
    記半導体素子が搭載されたエリアアレイパッケージであ
    ることを特徴とする請求項１記載の半導体装置の回路基
    板への接合方法。
JP17749494A 1994-07-05 1994-07-05 半導体装置の回路基板への接合方法 Pending JPH0823162A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17749494A JPH0823162A (ja) 1994-07-05 1994-07-05 半導体装置の回路基板への接合方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17749494A JPH0823162A (ja) 1994-07-05 1994-07-05 半導体装置の回路基板への接合方法

Publications (1)

Publication Number Publication Date
JPH0823162A true JPH0823162A (ja) 1996-01-23

Family

ID=16031891

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17749494A Pending JPH0823162A (ja) 1994-07-05 1994-07-05 半導体装置の回路基板への接合方法

Country Status (1)

Country Link
JP (1) JPH0823162A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159956A (ja) * 2006-12-26 2008-07-10 Shinko Electric Ind Co Ltd 電子部品内蔵基板

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159956A (ja) * 2006-12-26 2008-07-10 Shinko Electric Ind Co Ltd 電子部品内蔵基板

Similar Documents

Publication Publication Date Title
JP2595909B2 (ja) 半導体装置
US7250355B2 (en) Multilayered circuit substrate, semiconductor device and method of producing same
US7374969B2 (en) Semiconductor package with conductive molding compound and manufacturing method thereof
JPH05129473A (ja) 樹脂封止表面実装型半導体装置
JPH11163024A (ja) 半導体装置とこれを組み立てるためのリードフレーム、及び半導体装置の製造方法
JP2008288490A (ja) チップ内蔵基板の製造方法
JP2001223287A (ja) インターポーザーの製造方法
JPH0823162A (ja) 半導体装置の回路基板への接合方法
KR100565766B1 (ko) 반도체 칩 패키지 및 그 제조방법
JPH1074859A (ja) Ｑｆｎ半導体パッケージ
JP2784248B2 (ja) 半導体装置の製造方法
JP2974819B2 (ja) 半導体装置およびその製造方法
JP3061726B2 (ja) 半導体装置
JPH10284821A (ja) プリント配線板
JP3067364B2 (ja) 金属突起電極付き半導体装置
JP2006210796A (ja) 回路装置およびその製造方法
JPH09246416A (ja) 半導体装置
JPH04139737A (ja) 半導体チップの実装方法
JP2003243438A (ja) 配線基板、配線基板の製造方法、および、配線基板を備えた電子装置
JP2004014568A (ja) 半導体装置
JP2002151627A (ja) 半導体装置、その製造方法および実装方法
JP2001230345A (ja) 半導体装置及びその製造方法並びにその製造に用いられるリードフレーム
JP2872531B2 (ja) 半導体モジュール基板，及びそれを用いた半導体装置
JPH05226385A (ja) 半導体装置の実装方法
JPH1154553A (ja) バンプを有する電子部品及びその実装構造