JPH10289201A - 中央処理システム - Google Patents

Abstract

(57)【要約】 【課題】 システムの処理性、信頼性、試験性及び又は
保守性を向上させた冗長構成の中央処理システムを提案
する。 【解決手段】 システムの動作モードとして複数の動作
モードを設ける。少なくともアクト系の継続動作を確保
しつつ、動作モードによって、アクト系及びスタンバイ
系のプロセッサ手段がアクセスし得るアドレス空間（シ
ステム構成要素）を変更する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は冗長構成を採用して
いる中央処理システムに関し、例えば、電子交換システ
ムや情報処理システムに適用し得るものである。

【０００２】

【従来の技術】従来、電子交換システムや情報処理シス
テムなどの中央処理システムにおいては、システムの稼
働停止を防止するためやシステムの信頼性の向上のため
に、冗長構成が採用されていることが多い。

【０００３】図２は、２重冗長構成を採用している従来
の中央処理システムの構成を示すブロック図である。

【０００４】図２において、２個の中央処理装置Ａ及び
Ｂがそれぞれ、０系バス及び１系バスに接続され、一方
の中央処理装置Ａ又はＢがその時点でアクト（ＡＣＴ）
系として動作し、他方の中央処理装置Ｂ又はＡがスタン
バイ（ＳＢＹ）系として動作し、アクト系の中央処理装
置Ａ又はＢが、０系バスライン及び１系バスラインに接
続されている図示しない被制御対象装置を制御するもの
である。

【０００５】各系の中央処理装置Ａ、Ｂは同一構成を有
する。中央処理装置Ｘ（ＸはＡ又はＢ）は、マイクロプ
ロセッサ（ＭＰＵ）１ｘ（ｘはａ又はｂ）と、プログラ
ムＲＯＭ２ｘと、ワークメモリ回路３ｘと、３個のゲー
ト回路Ｇ１ｘ、Ｇ２ｘ及びＧ３ｘとから構成されてい
る。中央処理装置Ａは、０系バスライン接続端子５ａ０
及び１系バスライン接続端子５ａ１を介して、０系バス
ライン及び１系バスラインに接続され、中央処理装置Ｂ
も、０系バスライン接続端子５ｂ０及び１系バスライン
接続端子５ｂ１を介して、０系バスライン及び１系バス
ラインに接続されている。

【０００６】アクト系のマイクロプロセッサ（ここでは
１ａとする）は、自系のマイクロプロセッサバス（以
下、ＭＰＵ−ＢＵＳと呼ぶ；マイクロプロセッサに直接
接続されているバス部分）、開制御されているゲート回
路Ｇ１ａ及び自系の内部バス（以下、ＩＮ−ＢＵＳと呼
ぶ；中央処理装置内部のバスであってＭＰＵ−ＢＵＳ以
外のバス部分）を順次介して（図２におけるルート
１）、自系のワークメモリ回路３ａにデータを書き込
む。同時に、アクト系のマイクロプロセッサ１ａは、自
系のＭＰＵ−ＢＵＳ、開制御されているゲート回路Ｇ１
ａ、自系のＩＮ−ＢＵＳ、開制御されているゲート回路
Ｇ３ａ、バスライン接続端子５ａ１、バスライン接続端
子５ｂ１、開制御されている他系のゲート回路Ｇ２ｂ及
び他系のＩＮ−ＢＵＳを順次介して（図２におけるルー
ト２）、スタンバイ系のワークメモリ回路３ｂにデータ
を書き込む。

【０００７】すなわち、アクト系のマイクロプロセッサ
１ａは、自系のワークメモリ回路３ａに書き込んだデー
タを他系のワークメモリ回路３ｂにも書き込む２重書き
を行って、両ワークメモリ回路３ａ及び３ｂのデータの
同一性を保つようにしている。これにより、アクト系が
切り替えられたときにおける処理の継続性を確保できる
ようになされている。

【０００８】ところで、スタンバイ系のマイクロプロセ
ッサ１ｂも、冗長システムによっては、処理を実行する
ことがある。例えば、スタンバイ系のマイクロプロセッ
サ１ｂも、自系のワークメモリ回路３ｂが正しく動作で
きるか否かを確認するような処理は、自系がスタンバイ
系であっても適宜実行する。

【０００９】従って、アクト系のマイクロプロセッサ１
ａによる、他系（スタンバイ系）のワークメモリ回路３
ｂへのデータ書込み動作と、スタンバイ系のマイクロプ
ロセッサ１ｂによる、自系のＭＰＵ−ＢＵＳ、開制御さ
れているゲート回路Ｇ１ｂ及び自系のＩＮ−ＢＵＳを順
次介した（図２におけるルート３）、自系のワークメモ
リ回路３ｂへのデータ書込み動作、又は、自系のワーク
メモリ回路３ｂからのデータ読出し動作が並行して実行
されることがある。

【００１０】なお、スタンバイ系のマイクロプロセッサ
１ｂによるルート３でのアクセスでは、その系のゲート
回路Ｇ３ｂは閉制御される。

【００１１】

【発明が解決しようとする課題】ところで、アクト系の
マイクロプロセッサ１ａが、他系（スタンバイ系）のワ
ークメモリ回路３ｂへデータを書き込もうとした際に
（２重書きの際に）、他系（スタンバイ系）のワークメ
モリ回路３ｂに書き込めない障害が発生する恐れもあ
る。

【００１２】アクト系のマイクロプロセッサ１ａは、２
重書きを両系のワークメモリ回路３ａ及び３ｂに指令し
た場合には、各ワークメモリ回路３ａ、３ｂから書き込
んだ旨の応答（アクノリッジ信号）を待ち受けており、
所定時間内に両系のワークメモリ回路３ａ及び３ｂから
の応答が受信されない場合には、今回の書込み動作が正
常になされなかったと判断する。

【００１３】上述したように、スタンバイ系のワークメ
モリ回路３ｂに書き込めない場合には、アクト系のワー
クメモリ回路３ａに正常にデータを書き込めていても、
アクト系のマイクロプロセッサ１ａは、所定時間内に両
系のワークメモリ回路３ａ及び３ｂからの応答が受信で
きないので、今回の書込み動作が正常になされなかった
と判断し、再度書込み指令を発することになり、アクト
系の書込み動作に対して、スタンバイ系への書込み動作
が悪影響を与えて、全体としての処理を遅延させてしま
う。

【００１４】以上のようなスタンバイ系のワークメモリ
回路３ｂに対する単発の書込み障害であれば、アクト系
に悪影響を与えるといってもその度合は小さい。しか
し、スタンバイ系のワークメモリ回路３ｂにハードウェ
ア障害が発生した場合には、アクト系のマイクロプロセ
ッサ１ａからの２重書き指令毎に、障害が発生すること
になり、冗長系システムとしての高信頼性を得ることが
できない。

【００１５】また、従来の中央処理システムの場合、ア
クト系のマイクロプロセッサ１ａが両系のワークメモリ
回路３ａ及び３ｂに２重書きするように構成されている
ため、スタンバイ系を切り離したり、スタンバイ系だけ
を切り離した上で試験したり保守したりすることも容易
に実行できないものであった。

【００１６】そのため、スタンバイ系のメモリ回路に障
害が発生しても、アクト系がその影響を受けずに処理を
実行できて、アクト系の処理遅延を最低限に押さえるこ
とができる中央処理システムが求められている。

【００１７】また、システムがダウンすることがないよ
うな高い信頼性を確保しつつ、スタンバイ系の試験や保
守に容易に応じられるように、システムの動作状態を柔
軟に変更し得る中央処理システムが求められている。

【００１８】

【課題を解決するための手段】かかる課題を解決するた
め、第１の本発明は、現時刻でアクト系として機能する
中央処理装置とスタンバイ系として機能する中央処理装
置とを有し、各中央処理装置がそれぞれ、プロセッサ手
段とワークメモリとしての主メモリ手段とを有する中央
処理システムにおいて、以下のようにしたことを特徴と
する。

【００１９】すなわち、各中央処理装置が、（１）複数
の動作モードのうちその時点で設定されている動作モー
ドを保持する動作モード情報保持手段と、（２）設定さ
れている動作モード、及び、自系がアクト系かスタンバ
イ系かに応じて、プロセッサ手段によるアクセスを許可
するシステム構成要素を変更させるアクセス可能要素変
更手段とを有し、（ａ）各動作モード情報保持手段に保
持されている動作モードが第１の動作モードのとき、ア
クト系及びスタンバイ系のアクセス可能要素変更手段
は、アクト系のプロセッサ手段によるアクト系の主メモ
リ手段への書込みアクセスに対して、アクト系及びスタ
ンバイ系の主メモリ手段に対する２重書込みを実行さ
せ、スタンバイ系のプロセッサ手段によるアクト系及び
スタンバイ系の主メモリ手段へのアクセスを禁止し、
（ｂ）各動作モード情報保持手段に保持されている動作
モードが第２の動作モードのとき、アクト系及びスタン
バイ系のアクセス可能要素変更手段は、アクト系のプロ
セッサ手段によるアクト系の主メモリ手段への書込みア
クセスに対して、アクト系の主メモリ手段に対する書込
みを実行させると共に、スタンバイ系の主メモリ手段に
対する書込みを禁止させ、スタンバイ系のプロセッサ手
段によるアクト系及びスタンバイ系の主メモリ手段への
アクセスを禁止することを特徴とする。

【００２０】また、第２の本発明は、現時刻でアクト系
として機能する中央処理装置とスタンバイ系として機能
する中央処理装置とを有し、各中央処理装置がそれぞ
れ、プロセッサ手段とワークメモリとしての主メモリ手
段とを有する中央処理システムにおいて、以下のように
したことを特徴とする。

【００２１】すなわち、各中央処理装置が、（１）複数
の動作モードのうちその時点で設定されている動作モー
ドを保持する動作モード情報保持手段と、（２）設定さ
れている動作モード、及び、自系がアクト系かスタンバ
イ系かに応じて、プロセッサ手段によるアクセスを許可
するシステム構成要素を変更させるアクセス可能要素変
更手段とを有し、（ａ）各動作モード情報保持手段に保
持されている動作モードが第１の動作モードのとき、ア
クト系及びスタンバイ系のアクセス可能要素変更手段
は、アクト系のプロセッサ手段によるアクト系の主メモ
リ手段への書込みアクセスに対して、アクト系及びスタ
ンバイ系の主メモリ手段に対する２重書込みを実行さ
せ、スタンバイ系のプロセッサ手段によるアクト系及び
スタンバイ系の主メモリ手段へのアクセスを禁止させ、
（ｂ）各動作モード情報保持手段に保持されている動作
モードが第３の動作モードのとき、アクト系及びスタン
バイ系のアクセス可能要素変更手段は、アクト系のプロ
セッサ手段によるアクト系の主メモリ手段へのアクセス
は許可すると共にスタンバイ系の主メモリ手段へのアク
セスを禁止し、一方、スタンバイ系のプロセッサ手段に
よるスタンバイ系の主メモリ手段へのアクセスは許可す
ると共に、アクト系の主メモリ手段へのアクセスを禁止
することを特徴とする。

【００２２】

【発明の実施の形態】以下、本発明による中央処理シス
テムを２重冗長系システムに適用した一実施形態を図面
を参照しながら詳述する。図１は、この実施形態の中央
処理システムの概略全体構成を示すブロック図である。

【００２３】図１において、この実施形態の中央処理シ
ステムは、０系中央処理装置１０−０及び１系中央処理
装置１０−１から構成されており、各中央処理装置１０
−０、１０−１は同一の詳細構成を有する。

【００２４】各中央処理装置１０−ｍ（ｍは０又は１）
はそれぞれ、マイクロプロセッサ（ＭＰＵ）１１−ｍ、
プログラムＲＯＭ１２−ｍ、入出力回路（Ｉ／Ｏ）１３
−ｍ、制御回路１４−ｍ、主メモリ１５−ｍ、主メモリ
制御回路１６−ｍ、コモンメモリ１７−ｍ、５個のゲー
ト回路１８−ｍ〜２２−ｍ、０系バスライン接続端子２
３−ｍ及び１系バスライン接続端子２４−ｍから構成さ
れている。

【００２５】マイクロプロセッサ１１−ｍは、自系のプ
ログラムＲＯＭ１２−ｍに格納されているプログラムを
実行する主体であり、入出力回路１３−ｍや、両系の主
メモリ１５−１及び１５−２や、両系のコモンメモリ１
７−０及び１７−１などを適宜アクセスするものであ
る。

【００２６】プログラムＲＯＭ１２−ｍは、自系のマイ
クロプロセッサ１１−ｍが実行するプログラム（処理手
順）を格納しているものである。この実施形態の場合、
プログラムＲＯＭ１２−ｍに格納されているプログラム
は、後述する動作モードの種類（動作モード１〜動作モ
ード３）によって実行できたり実行できなかったりする
サブルーチンから構成されている。

【００２７】入出力回路１３−ｍは、外部からの指令を
取り込んだり、外部への情報を出力したりする入出力装
置（図示せず；例えば、ディップスイッチや表示素子）
とのインタフェース機能を担うものであり、例えば、主
メモリ１５−ｍの障害発生を外部に伝達したり、外部か
らの自系（スタンバイ系のとき）の切り離し指令を取り
込んだりするものである。

【００２８】制御回路１４−ｍは、例えば、ゲートアレ
イなどのハードウェア回路によって構成されているもの
であり、マイクロプロセッサ１１−ｍがソフトウェア的
に実行する制御処理以外の制御処理をハードウェア的に
実行するものである。

【００２９】制御回路１４−ｍは、例えば、他系と情報
（障害情報や動作モード情報など）を授受したり、動作
モード種類を規定する動作モードフラグを保持したり、
動作モードフラグの情報を主メモリ制御回路１６−ｍに
与えたり（図１ではこのための信号ラインを省略してい
る）、マイクロプロセッサ１１−ｍからのアドレスをデ
コードしたりしてゲート回路１８−ｍ〜２２−０の状態
を制御したり、障害発生の通知時などにマイクロプロセ
ッサ１１−ｍに割り込みをかけたりするものである。ま
た、制御回路１４−ｍは、自系のコモンメモリ１７−ｍ
のメモリ制御回路として機能し、自系のコモンメモリ１
７−ｍに直結されている信号ライン（図示せず）を介し
て、チップセレクト信号やアウトプットイネーブル信号
やライトイネーブル信号などのコントロール信号を与え
たりするものである。

【００３０】主メモリ１５−ｍは、例えば、ＳＲＡＭ、
ＤＲＡＭ及びフラッシュメモリでなるワーキングメモリ
として用いられるものであり、後述するように、自系の
マイクロプロセッサ１１−ｍだけでなく、他系のマイク
ロプロセッサ１１−ｎ（ｎは１又は０）からも適宜アク
セスされるものである。

【００３１】主メモリ制御回路１６−ｍは、自系の主メ
モリ１５−ｍのアクセス動作を制御するものである。こ
の主メモリ制御回路１６−ｍには、自系の制御回路１４
−ｍから動作モード情報が与えられるようになされてお
り（信号線の図示は省略している）、この動作モード情
報が指示する動作モードに応じ、かつ、アドレスの値に
応じ、主メモリ１５−ｍに対するアドレスを、そのまま
主メモリ１５−ｍに与えたりアドレスを変換して主メモ
リ１５−ｍに与えたりするものである。図１での記載で
は、アドレスも主メモリ１５−ｍに直接与えられるよう
になされているが、主メモリ１５−ｍに対するアドレス
は主メモリ制御回路１６−ｍから与えられるものであ
る。

【００３２】コモンメモリ１７−ｍは、主に、障害検出
用のメモリとして設けられているものである。例えば、
自己がスタンバイ系のときに、自系のマイクロプロセッ
サ１１−ｍがこのコモンメモリ１７−ｍにデータを書込
み、それを読み出して自系（スタンバイ系）のアクセス
が適切になされていることを確認するように、コモンメ
モリ１７−ｍが用いられる。また、自己がスタンバイ系
のときに、アクト系のマイクロプロセッサ１１−ｎがコ
モンメモリ１７−ｍにデータが書込み、このデータを自
系（スタンバイ系）のマイクロプロセッサ１１−ｍが読
み出して障害検出処理を行ってその検出結果をコモンメ
モリ１７−ｍに書込み、この検出結果をアクト系のマイ
クロプロセッサ１１−ｎが読み出してスタンバイ系の動
作確認を行うように、コモンメモリ１７−ｍが用いられ
る。

【００３３】各ゲート回路１８−ｍ、…、２２−ｍはそ
れぞれ、ラインドライバ、トランシーバ、レシーバなど
の組み合わせで構成されているものであり、上述したよ
うに、自系の制御回路１４−ｍによって、開制御又は閉
制御されるものである。

【００３４】ゲート回路１８−ｍは、自系のマイクロプ
ロセッサ１１−ｍに直接接続されているバスと、自系の
主メモリ１５−ｍ及び主メモリ制御回路１６−ｍが接続
されているバスとの接続、非接続を行うものである。

【００３５】ゲート回路１９−ｍは、自系の主メモリ１
５−ｍ及び主メモリ制御回路１６−ｍが接続されている
バスと、自系の自系バスライン接続端子２３−ｍとの接
続、非接続を行うものである。

【００３６】ゲート回路２０−ｍは、自系のマイクロプ
ロセッサ１１−ｍに直接接続されているバスと、自系の
コモンメモリ１７−ｍが接続されているバスとの接続、
非接続を行うものである。

【００３７】ゲート回路２１−ｍは、自系のコモンメモ
リ１７−ｍが接続されているバスと、自系の他系バスラ
イン接続端子２４−ｍとの接続、非接続を行うものであ
る。

【００３８】ゲート回路２２−ｍは、自系のマイクロプ
ロセッサ１１−ｍに直接接続されているバスと、自系の
制御バスラインとの接続、非接続を行うものである。

【００３９】自系バスライン接続端子２３−ｍは、当該
中央処理システムがデータを授受する２重冗長構成の同
一系装置（図示せず）に接続されている自系バスライン
に接続されていると共に、他系の他系バスライン接続端
子２４−ｎに接続されているものである。

【００４０】ゲート回路２２−ｍを介して当該中央処理
システムに接続されている自系の制御バスラインは、冗
長構成を採用していない当該中央処理システムがデータ
を授受する共通系装置（図示せず）に接続されているも
のである。

【００４１】なお、主メモリ１５−ｍに加えて、コモン
メモリ１７−ｍを設けるようにしているのは、以下の理
由による。すなわち、主メモリだけを備える場合、アク
ト系のマイクロプロセッサ１１−ｍからのスタンバイ系
の主メモリ１５−ｎへのデータ書込みタイミングと、ス
タンバイ系のマイクロプロセッサ１１−ｎからの同一の
主メモリ１５−ｎへの試験のためのデータの書込み又は
読出しタイミングとが衝突して、いずれかの一方の命令
に対する処理が実行できないことも生じる。そのため、
スタンバイ系のマイクロプロセッサ１１−ｎによる試験
を主メモリ１５−ｎへのアクセス競合なく実行できるよ
うに、コモンメモリを設けている。勿論、このように設
けられたコモンメモリを試験以外の目的で利用すること
も可能である。

【００４２】図３は、マイクロプロセッサ（特にアクト
系のマイクロプロセッサ）１１−ｍのプログラムＲＯＭ
１２−ｍ、１２−ｎ以外の各部に対するアドレス空間の
割り当て例を示す説明図である。

【００４３】マイクロプロセッサ１１−ｍのアドレス空
間は、図３に示すように、自系の主メモリ１５−ｍに対
するアドレス空間ＡＤＤ１、自系のコモンメモリ１７−
ｍに対するアドレス空間ＡＤＤ２、自系の入出力回路１
３−ｍや自系のバスラインに接続されている同一系の装
置に対するアドレス空間ＡＤＤ３、他系の主メモリ１５
−ｎに対するアドレス空間ＡＤＤ４、他系のコモンメモ
リ１７−ｎに対するアドレス空間ＡＤＤ５、他系の入出
力回路１３−ｎや他系のバスラインに接続されている異
なる系の装置に対するアドレス空間ＡＤＤ６、及び、共
通系装置に対するアドレス空間ＡＤＤ７からなる。

【００４４】自系の主メモリ１５−ｍに対するアドレス
空間ＡＤＤ１と他系の主メモリ１５−ｎに対するアドレ
ス空間ＡＤＤ４とは同じ容量が割り当てられており、上
位数ビットを除いた下位ビットの変化範囲は同じ値が割
り当てられている。同様に、自系のコモンメモリ１７−
ｍに対するアドレス空間ＡＤＤ２と他系のコモンメモリ
１７−ｎに対するアドレス空間ＡＤＤ５とも同じ容量が
割り当てられており、上位数ビットを除いた下位ビット
の変化範囲は同じ値が割り当てられている。また、自系
の入出力回路１３−ｍや自系のバスラインに接続されて
いる同一系の装置に対するアドレス空間ＡＤＤ３と他系
の入出力回路１３−ｎや他系のバスラインに接続されて
いる異なる系の装置に対するアドレス空間ＡＤＤ６とも
同じ容量が割り当てられており、上位数ビットを除いた
下位ビットの変化範囲は同じ値が割り当てられている。

【００４５】また、自系に係る３個のアドレス空間ＡＤ
Ｄ１〜ＡＤＤ３の上位数ビットは同じ値（例えば、上位
４ビットが「０」（１６進表記））になされている。一
方、他系に係る３個のアドレス空間ＡＤＤ４〜ＡＤＤ６
の上位数ビットも同じ値（例えば、上位４ビットが
「１」（１６進表記））になされているが、その値は、
自系に係る３個のアドレス空間ＡＤＤ１〜ＡＤＤ３につ
いての値とは異なっている。さらに、共通系装置に係る
アドレス空間ＡＤＤ７は、上記２種類の上位数ビットの
値とは異なる値（例えば、上位４ビットが「２」（１６
進表記））が割り当てられている。

【００４６】これにより、制御回路１４−ｍが、自系要
素、他系要素、又は、共通系要素のいずれに対するマイ
クロプロセッサ１１−ｍのアクセスかを区別できるよう
になされている。

【００４７】以下、上述したような構成要素でなるこの
実施形態の中央処理システムの動作を説明する。上述し
たように、この実施形態の場合、システムの動作モード
として３種類設けられており、この点が大きな特徴をな
している。以下では、動作モード毎に動作を説明する。
また、０系がアクト系、１系がスタンバイ系として説明
を行う。

【００４８】（１）動作モード１（通常運用モード） 動作モード１は、通常の動作モードであり、この動作モ
ード情報はフラグとして、両系の制御回路１４−０及び
１４−１に保持されている。

【００４９】（１−１）アクト系のマイクロプロセッサ
１１−０による動作モード１でのアクセス動作 まず、アクト系のマイクロプロセッサ１１−０が、自系
の主メモリ１５−０に対するデータの書込みアクセス要
求を発した場合を説明する。

【００５０】このとき、アクト系の制御回路１４−０
は、動作モード１であること、及び、自系の主メモリ１
５−０に対するデータの書込みアクセス要求であること
に基づいて、自系のゲート回路１８−０、２０−０及び
２１−０を開制御すると共に、アクト系の主メモリ１５
−０に対するデータの書込みアクセス要求が発せられた
ことをスタンバイ系の制御回路１４−１に通知してスタ
ンバイ系のゲート回路１９−１を開制御させる。なお、
このときは、スタンバイ系のマイクロプロセッサ１１−
１が後述するように、スタンバイ系のコモンメモリ１７
−１をアクセスすることも認められているので、ゲート
回路２１−１を閉制御する。

【００５１】アクト系の主メモリ制御回路１６−０は、
現在の動作モードが動作モード１であるので、ゲート回
路１８−０から与えられたアドレス（アドレス空間ＡＤ
Ｄ１内のアドレス）をそのまま主メモリ１５−０に与え
て、マイクロプロセッサ１１−０が出力したデータを主
メモリ１５−０に記憶させる。一方、スタンバイ系の主
メモリ制御回路１６−１も、現在の動作モードが動作モ
ード１であるので、ゲート回路１９−１を介してアクト
系から与えられたアドレスをそのまま主メモリ１５−１
に与えて、アクト系のマイクロプロセッサ１１−０が出
力したデータを主メモリ１５−１に記憶させる。

【００５２】以上のように、アクト系のマイクロプロセ
ッサ１１−０による動作モード１でのアクト系の主メモ
リ１５−０に対する書込みアクセスでは、同一サイクル
で、スタンバイ系の主メモリ１５−１に対しても、デー
タが書き込まれる（２重書きが実行される）。

【００５３】次に、アクト系のマイクロプロセッサ１１
−０が、自系の主メモリ１５−０に対するデータの読出
しアクセス要求を発した場合を説明する。

【００５４】このとき、アクト系の制御回路１４−０
は、動作モード１であること、及び、自系の主メモリ１
５−０に対するデータの読出しアクセス要求であること
に基づいて、自系のゲート回路１８−０を開制御する。
アクト系の主メモリ制御回路１６−０は、現在の動作モ
ードが動作モード１であるので、ゲート回路１８−０か
ら与えられたアドレス（アドレス空間ＡＤＤ１内のアド
レス）をそのまま主メモリ１５−０に与えて、そのアド
レスのメモリ領域からデータを読み出させてマイクロプ
ロセッサ１１−０に出力させる。

【００５５】次に、アクト系のマイクロプロセッサ１１
−０が、自系のコモンメモリ１７−０に対するアクセス
要求（書込みアクセス要求又は読出しアクセス要求）を
発した場合を説明する。

【００５６】このとき、アクト系の制御回路１４−０
は、動作モード１であること、及び、自系のコモンメモ
リ１７−０に対するアクセス要求であることに基づい
て、自系のゲート回路２０−０を開制御すると共に、コ
モンメモリ１７−０に対して動作を実行させるためのコ
ントロール信号を与える。これにより、アクト系のコモ
ンメモリ１７−０がアクセス（書込み又は読出しを）を
実行する。

【００５７】なお、この実施形態の場合、コモンメモリ
１７−０が必要とするアドレスは、マイクロプロセッサ
１１−０が出力したアドレスのうち、自系、他系を区別
する上位数ビットを除いたビット部分となされている。

【００５８】アクト系のマイクロプロセッサ１１−０
が、動作モード１において、自系の入出力回路１３−０
に対するアクセス要求を発した場合には、アクト系の制
御回路１４−０はゲート回路１８−０〜２１−０に対す
る制御動作は実行せず、アクト系のマイクロプロセッサ
１１−０が入出力回路１３−０に対して直接アクセスを
行う。

【００５９】次に、アクト系のマイクロプロセッサ１１
−０が、自系のバスラインに接続されている装置に対す
るアクセス要求を発した場合を説明する。

【００６０】このとき、アクト系の制御回路１４−０
は、動作モード１であること、及び、自系のバスライン
に接続されている装置に対するアクセス要求であること
に基づいて、自系のゲート回路１８−０及び１９−０を
開制御する。これにより、アクト系のマイクロプロセッ
サ１１−０が自系のバスラインに接続されている装置を
アクセスできる。

【００６１】次に、アクト系のマイクロプロセッサ１１
−０が、スタンバイ系の主メモリ１５−１に対するアク
セス要求を発した場合を説明する。

【００６２】このとき、アクト系の制御回路１４−０
は、動作モード１であること、及び、スタンバイ系の主
メモリ１５−１に対するアクセス要求であることに基づ
いて、自系のゲート回路２０−０及び２１−０を開制御
すると共に、スタンバイ系の主メモリ１５−１に対する
アクセス要求が発せられたことをスタンバイ系の制御回
路１４−１に通知してスタンバイ系のゲート回路１９−
１を開制御させる。

【００６３】スタンバイ系の主メモリ制御回路１６−１
は、現在の動作モードが動作モード１であるので、ま
た、スタンバイ系の主メモリ１５−１に対する単独アク
セス（アクト系の主メモリ１５−０に対するアクセスは
ない）であるので、ゲート回路１９−１を介してアクト
系から与えられたアドレスの上位数ビットを他系を表す
ものから自系を表すものに変換して、その変換後のアド
レスを主メモリ１５−１に与えて、アクト系のマイクロ
プロセッサ１１−０によるアクセスを実行させる。すな
わち、スタンバイ系の主メモリ１５−１における自系の
主メモリアドレス空間ＡＤＤ１がアクセス対象となって
いる。

【００６４】次に、アクト系のマイクロプロセッサ１１
−０が、スタンバイ系のコモンメモリ１７−１に対する
アクセス要求を発した場合を説明する。

【００６５】このとき、アクト系の制御回路１４−０
は、動作モード１であること、及び、スタンバイ系のコ
モンメモリ１７−１に対するアクセス要求であることに
基づいて、自系のゲート回路１８−０及び１９−０を開
制御すると共に、スタンバイ系のコモンメモリ１７−１
に対するアクセス要求が発せられたことをスタンバイ系
の制御回路１４−１に通知してスタンバイ系のゲート回
路２１−１を開制御させる。

【００６６】スタンバイ系の制御回路１６−１は、現在
の動作モードが動作モード１であるので、また、スタン
バイ系のコモンメモリ１７−１に対するアクセスである
ので、 このとき、アクト系の制御回路１４−０は、動
作モード１であること、及び、自系のコモンメモリ１７
−０に対するアクセス要求であることに基づいて、自系
のゲート回路２０−０を開制御すると共に、コモンメモ
リ１７−０に対して動作を実行させるためのコントロー
ル信号を与える。これにより、アクト系のコモンメモリ
１７−０がアクセス（書込み又は読出しを）を実行す
る。

【００６７】自系のコモンメモリ１７−１に対して動作
を実行させるためのコントロール信号を与えてアクセス
を実行させる。

【００６８】詳細な説明は省略するが、アクト系のマイ
クロプロセッサ１１−０が、スタンバイ系の入出力回路
１３−１やスタンバイ系のバスラインに接続されている
装置に対するアクセス要求を発した場合や、共通系装置
に対するアクセス要求を発した場合にも、アクト系及び
スタンバイ系の制御回路が動作モード１であることや、
アクセス要求の種類に応じて、所定のゲート回路を開制
御してアクセス経路を設定して、アクト系のマイクロプ
ロセッサ１１−０によるアクセスを実行させる。

【００６９】以上のように、動作モード１においては、
アクト系のマイクロプロセッサ１１−０は、図３に示し
た全てのアドレス空間をアクセスすることが可能であ
る。言い換えると、アクト系のマイクロプロセッサ１１
−０は、動作モード１においては、システム上の唯一の
バスマスタとして機能する。

【００７０】また、動作モード１においては、アクト系
のマイクロプロセッサ１１−０が、アクト系の主メモリ
１５−０に対して書込みアクセスするときには、スタン
バイ系の主メモリ１５−１にもデータが同時に記憶され
るようになされている（２重書き）。

【００７１】（１−２）スタンバイ系のマイクロプロセ
ッサ１１−１による動作モード１でのアクセス動作 動作モード１は、通常の動作モードであるので、アクト
系のマイクロプロセッサ１１−０が主導権を持って処理
を制御するので、動作モード１においては、スタンバイ
系のマイクロプロセッサ１１−１には、スタンバイ系の
コモンメモリ１２−１のアクセスだけが許可されてい
る。

【００７２】そこで、スタンバイ系のマイクロプロセッ
サ１１−１が、自系のコモンメモリ１７−１に対するア
クセス要求（書込みアクセス要求又は読出しアクセス要
求）を発した場合の動作だけを説明する。

【００７３】このとき、スタンバイ系の制御回路１４−
１は、動作モード１であること、及び、自系のコモンメ
モリ１７−１に対するアクセス要求であることに基づい
て、自系のゲート回路２０−１を開制御、ゲート回路２
１−１及び１８−１を閉制御すると共に、コモンメモリ
１７−１に対して動作を実行させるためのコントロール
信号を与える。これにより、スタンバイ系のコモンメモ
リ１７−１がスタンバイ系のマイクロプロセッサ１１−
１によってアクセス（書込み又は読出し）される。

【００７４】（２）動作モード２（２重書き停止モー
ド） 動作モード２は、アクト系のマイクロプロセッサ１１−
０による両系の主メモリ１５−０及び１５−１に対する
２重書きを停止（禁止）する動作モードである。

【００７５】動作モード２においても、アクト系のマイ
クロプロセッサ１１−０は、動作モード１と同様に、図
３に示した全てのアドレス空間をアクセスすることが可
能であるが、アクト系の主メモリ１５−０に対する書込
みアクセス要求時の動作だけが、動作モード１と異なっ
ている。また、動作モード２においては、スタンバイ系
のマイクロプロセッサ１１−１は、動作モード１と同様
に、自系のコモンメモリ１７−１に対するアクセスだけ
が許可されている。

【００７６】アクト系のマイクロプロセッサ１１−０
が、動作モード２において、自系の主メモリ１５−０に
対するデータの書込みアクセス要求を発した場合を説明
する。

【００７７】このとき、アクト系の制御回路１４−０
は、動作モード２であること、及び、自系の主メモリ１
５−０に対するデータの書込みアクセス要求であること
に基づいて、自系のゲート回路１８−０を開制御すると
共に、ゲート回路２０−０を閉制御する。

【００７８】アクト系の主メモリ制御回路１６−０は、
ゲート回路１８−０から与えられたアドレスをそのまま
主メモリ１５−０に与えて、マイクロプロセッサ１１−
０が出力したデータを主メモリ１５−０に記憶させる。
一方、スタンバイ系は、自系の主メモリ１５−１へのア
クセスが通知されないので、なんらの動作も実行しな
い。以上のように、動作モード２では、アクト系のマイ
クロプロセッサ１１−０が、自系の主メモリ１５−０に
対するデータの書込みアクセス要求を達した場合には、
アクト系の主メモリ１５−０にだけデータが書き込まれ
る。

【００７９】動作モード１（通常運用モード）から、動
作モード２（２重書き停止モード）への移行は、例え
ば、スタンバイ系の主メモリ１５−１に障害が発生した
ことを検出したときに自動的に移行するようにしても良
く、入出力回路１３−０を介したモード切換の割り込み
に応じて移行するようにしても良く、このような移行に
より、両系の制御回路１４−０及び１４−１の動作モー
ドフラグは動作モード２を指示するものに書き換えられ
る。

【００８０】動作モード２に移行するためのスタンバイ
系の主メモリ１５−１に障害が発生したことの検出は、
例えば、動作モード１でのアクト系の主メモリ１５−０
への書込みアクセス（２重書き）に対して、スタンバイ
系の主メモリ１５−１からの書込み応答がアクト系のマ
イクロプロセッサ１１−０に所定時間以内に届かないこ
とが所定回数連続したことの検出によったり、スタンバ
イ系の主メモリ１５−１のハードウェア障害が図示しな
い監視回路で検出されてスタンバイ系の制御回路１４−
１からアクト系に通知されたりすることで行う。なお、
後者は、動作モード３への移行条件としても良い。

【００８１】（３）動作モード３（セパレート動作モー
ド） 動作モード３は、アクト系のマイクロプロセッサ１１−
０及びスタンバイ系のマイクロプロセッサ１１−１がそ
れぞれ、主メモリについては、自系の主メモリ１５−
０、１５−１だけをアクセスできる動作モードである。

【００８２】動作モード３においては、アクト系のマイ
クロプロセッサ１１−０は、図３に示したアドレス空間
中、他系主メモリ１５−１に係るアドレス空間ＡＤＤ４
内のアドレスをアドレスとしたアクセスを行うことがで
きない。これは、プログラムＲＯＭ１２−０中の他系主
メモリ１５−１に対するアクセス用サブルーチンに入れ
ないようにすることで実現している。

【００８３】また、動作モード３においては、アクト系
のマイクロプロセッサ１１−０は、アドレス空間ＡＤＤ
４のアクセスだけができないので、アクト系の主メモリ
１５−０に対する書込みアクセスを行うことができる
が、この場合には、上述した動作モード２と同様に、ス
タンバイ系の主メモリ１５−１への書込みはなされない
ようになされている（２重書きの停止）。このときの動
作は、上述した動作モード２での説明の通りである。

【００８４】一方、スタンバイ系のマイクロプロセッサ
１１−１は、動作モード３においては、動作モード１及
び動作モード２でも許可されている自系のコモンメモリ
１７−１に対するアクセスだけでなく、自系の主メモリ
１５−１に対するアクセスも許可されている。そのほか
のアドレス空間のアクセスは、動作モード１及び動作モ
ード２と同様に許可されていない。

【００８５】スタンバイ系のマイクロプロセッサ１１−
１が、自系の主メモリ１５−１に対するアクセス要求を
発すると、スタンバイ系の制御回路１４−１は、動作モ
ード３であること、及び、自系の主メモリ１５−１に対
するアクセス要求であることに基づいて、自系のゲート
回路１８−１を開制御、ゲート回路１９−１を閉制御す
る。これにより、アクセス経路が構築されて、スタンバ
イ系のマイクロプロセッサ１１−１が、スタンバイ系の
主メモリ１５−１をアクセスすることができる。なお、
この際には、スタンバイ系の主メモリ制御回路１６−１
は、現在の動作モードが動作モード３であるので、アド
レス変換を実行しない。

【００８６】以上のように、動作モード３は、アクト系
のマイクロプロセッサ１１−０がスタンバイ系の主メモ
リ１５−１をアクセスできないこと、スタンバイ系のマ
イクロプロセッサ１１−１がスタンバイ系の主メモリ１
５−１をアクセスできることが、他の動作モード１及び
動作モード２と最も異なっている点である。

【００８７】動作モード１（通常運用モード）又は動作
モード２（２重書き停止モード）から、動作モード３
（セパレート動作モード）への移行は、例えば、スタン
バイ系の主メモリ１５−１に障害が発生したことを検出
したとき（動作モード２への移行より障害度合が大きい
とき）に自動的に移行するようにしても良く、入出力回
路１３−０を介したモード切換の割り込みに応じて移行
するようにしても良く、このような移行により、両系の
制御回路１４−０及び１４−１の動作モードフラグは動
作モード３を指示するものに書き換えられる。

【００８８】この実施形態においては、上述したよう
に、３種類の動作モードを有するので、例えば、以下の
ように動作モードを変化させることは有効である。

【００８９】通常は、動作モード１でシステムを運用し
ておき、この状態において、スタンバイ系の主メモリ１
５−１で障害が発生した場合には、動作モード２に切り
替えることにより２重書き動作を停止させ、継続したア
クト系のマイクロプロセッサ１１−０によるシステムの
運用を確保することができ（システムの処理遅延が発生
しない）、障害要因の詳細な探索が必要ならば、さら
に、動作モード３に切り替えて、アクト系のマイクロプ
ロセッサ１１−０による運用を継続させながら、スタン
バイ系のマイクロプロセッサ１１−１によって自系内の
正常性を確認させることができる。

【００９０】なお、障害要因の詳細な探索において、ス
タンバイ系の中央処理装置１０−１のパッケージの抜き
取っての要因探索が必要ならば、抜き取ることもでき
る。すなわち、動作モード３では（動作モード２でも同
様）、アクト系のマイクロプロセッサ１１−０がスタン
バイ系の主メモリ１５−１をアクセスできないので、ス
タンバイ系の中央処理装置１０−１のパッケージを抜き
取っても、アクト系のマイクロプロセッサ１１−１によ
る処理に影響を与えずにその処理を継続させることがで
きる。

【００９１】以上のように、上記実施形態によれば、シ
ステムの動作モードとして３種類の動作モードを設け、
少なくともアクト系の継続動作を確保しつつ、動作モー
ドによって、アクト系及びスタンバイ系がアクセスし得
るアドレス空間を変えるようにしたので、システムがダ
ウンすることがないような高い信頼性を確保しつつ、ス
タンバイ系の試験や保守に容易に応じられるようにな
る。

【００９２】また、動作モード２及び動作モード３で
は、アクト系のマイクロプロセッサは、スタンバイ系の
アクセス要素に関係なく、アクト系のアクセス要素をア
クセスできるので、スタンバイ系の障害による処理遅延
がほとんど発生することがない。

【００９３】なお、上記実施形態においては、２重冗長
構成の中央処理システムに本発明を適用したものを示し
たが、スタンバイ系が２以上存在する３重以上の冗長構
成を採用している中央処理システムに対して本発明を適
用することができる。この場合において、アクト系とあ
る１個のスタンバイ系の関係を、上記実施形態と同様な
関係になるように構築すれば良い。特許請求の範囲で
は、２個の中央処理装置を備えたシステムのように記載
しているが、アクト系とある１個のスタンバイ系の関係
で記載しているものであり、３個以上の中央処理装置を
備えたシステムも、かかる表現に含まれているものであ
る。

【００９４】また、本発明は、アクト系及びスタンバイ
系の主メモリに対するアクセスの許可、不許可の観点か
ら動作モードを複数設けているものであり、主メモリ以
外の動作モード毎のアクセス許可、不許可は上記実施形
態のものに限定されるものではない。例えば、動作モー
ド３において、アクト系のマイクロプロセッサ１１−０
がスタンバイ系のコモンメモリ１７−１のアクセスもで
きないものであっても良い。

【００９５】さらに、上記実施形態においては、主メモ
リの他にコモンメモリを備えたものを示したが、主メモ
リだけを備えたシステムに対しても（図２に示したよう
なシステム）に本発明を適用することができる。要は、
主メモリのアクセス条件を動作モードによって変更する
ものであれば良い。

【００９６】

【発明の効果】以上のように、本発明によれば、システ
ムの動作モードとして複数の動作モードを設け、少なく
ともアクト系の継続動作を確保しつつ、動作モードによ
って、アクト系及びスタンバイ系がアクセスし得るアド
レス空間（システム構成要素）を変えるようにしたの
で、スタンバイ系の主メモリ手段の障害でアクト系の処
理が悪影響を受けることを防止でき、又は、システムが
ダウンすることがないような高い信頼性を確保しつつ、
スタンバイ系の試験や保守に容易に応じられることがで
きる。

【図面の簡単な説明】

【図１】実施形態の構成を示すブロック図である。

【図２】実施形態のマイクロプロセッサのアクセス可能
なアドレス空間を示す説明図である。

【図３】従来の構成を示すブロック図である。

【符号の説明】

１０−０、１０−１…中央処理装置、１１−０、１１−
１…マイクロプロセッサ、１２−０、１２−１…プログ
ラムＲＯＭ、１４−０、１４−１…制御回路、１５−
０、１５−１…主メモリ、１６−０、１６−１…主メモ
リ制御回路、１７−０、１７−１…コモンメモリ。

Claims (4)

【特許請求の範囲】
1. 【請求項１】 現時刻でアクト系として機能する中央処
   理装置とスタンバイ系として機能する中央処理装置とを
   有し、上記各中央処理装置がそれぞれ、プロセッサ手段
   とワークメモリとしての主メモリ手段とを有する中央処
   理システムにおいて、 上記各中央処理装置が、 複数の動作モードのうちその時点で設定されている動作
   モードを保持する動作モード情報保持手段と、 設定されている動作モード、及び、自系がアクト系かス
   タンバイ系かに応じて、上記プロセッサ手段によるアク
   セスを許可するシステム構成要素を変更させるアクセス
   可能要素変更手段とを有し、 上記各動作モード情報保持手段に保持されている動作モ
   ードが第１の動作モードのとき、アクト系及びスタンバ
   イ系の上記アクセス可能要素変更手段は、アクト系の上
   記プロセッサ手段によるアクト系の上記主メモリ手段へ
   の書込みアクセスに対して、アクト系及びスタンバイ系
   の上記主メモリ手段に対する２重書込みを実行させ、ス
   タンバイ系の上記プロセッサ手段によるアクト系及びス
   タンバイ系の上記主メモリ手段へのアクセスを禁止し、 上記各動作モード情報保持手段に保持されている動作モ
   ードが第２の動作モードのとき、アクト系及びスタンバ
   イ系の上記アクセス可能要素変更手段は、アクト系の上
   記プロセッサ手段によるアクト系の上記主メモリ手段へ
   の書込みアクセスに対して、アクト系の上記主メモリ手
   段に対する書込みを実行させると共に、スタンバイ系の
   上記主メモリ手段に対する書込みを禁止させ、スタンバ
   イ系の上記プロセッサ手段によるアクト系及びスタンバ
   イ系の上記主メモリ手段へのアクセスを禁止することを
   特徴とした中央処理システム。
2. 【請求項２】 上記各中央処理装置がそれぞれ、主メモ
   リ手段に加えて第２のメモリ手段を備え、 アクト系及びスタンバイ系の上記アクセス可能要素変更
   手段は、上記各動作モード情報保持手段に保持されてい
   る動作モードが、第１及び第２の動作モードのときに、
   アクト系の上記プロセッサ手段に対しては、アクト系及
   びスタンバイ系の上記第２のメモリ手段に対する独立し
   たアクセスを許可すると共に、スタンバイ系の上記プロ
   セッサ手段に対しては、スタンバイ系の上記第２のメモ
   リ手段に対するアクセスを許可し、アクト系の上記第２
   のメモリ手段に対するアクセスを禁止することを特徴と
   した請求項１に記載の中央処理システム。
3. 【請求項３】 現時刻でアクト系として機能する中央処
   理装置とスタンバイ系として機能する中央処理装置とを
   有し、上記各中央処理装置がそれぞれ、プロセッサ手段
   とワークメモリとしての主メモリ手段とを有する中央処
   理システムにおいて、 上記各中央処理装置が、 複数の動作モードのうちその時点で設定されている動作
   モードを保持する動作モード情報保持手段と、 設定されている動作モード、及び、自系がアクト系かス
   タンバイ系かに応じて、上記プロセッサ手段によるアク
   セスを許可するシステム構成要素を変更させるアクセス
   可能要素変更手段とを有し、 上記各動作モード情報保持手段に保持されている動作モ
   ードが第１の動作モードのとき、アクト系及びスタンバ
   イ系の上記アクセス可能要素変更手段は、アクト系の上
   記プロセッサ手段によるアクト系の上記主メモリ手段へ
   の書込みアクセスに対して、アクト系及びスタンバイ系
   の上記主メモリ手段に対する２重書込みを実行させ、ス
   タンバイ系の上記プロセッサ手段によるアクト系及びス
   タンバイ系の上記主メモリ手段へのアクセスを禁止さ
   せ、 上記各動作モード情報保持手段に保持されている動作モ
   ードが第３の動作モードのとき、アクト系及びスタンバ
   イ系の上記アクセス可能要素変更手段は、アクト系の上
   記プロセッサ手段によるアクト系の上記主メモリ手段へ
   のアクセスは許可すると共にスタンバイ系の上記主メモ
   リ手段へのアクセスを禁止し、一方、スタンバイ系の上
   記プロセッサ手段によるスタンバイ系の上記主メモリ手
   段へのアクセスは許可すると共に、アクト系の上記主メ
   モリ手段へのアクセスを禁止することを特徴とした中央
   処理システム。
4. 【請求項４】 上記各中央処理装置がそれぞれ、主メモ
   リ手段に加えて第２のメモリ手段を備え、 アクト系及びスタンバイ系の上記アクセス可能要素変更
   手段は、上記各動作モード情報保持手段に保持されてい
   る動作モードが第１の動作モードのときに、アクト系の
   上記プロセッサ手段に対しては、アクト系及びスタンバ
   イ系の上記第２のメモリ手段に対する独立したアクセス
   を許可すると共に、スタンバイ系の上記プロセッサ手段
   に対しては、スタンバイ系の上記第２のメモリ手段に対
   するアクセスを許可し、アクト系の上記第２のメモリ手
   段に対するアクセスを禁止し、 アクト系及びスタンバイ系の上記アクセス可能要素変更
   手段は、上記各動作モード情報保持手段に保持されてい
   る動作モードが第３の動作モードのときに、アクト系の
   上記プロセッサ手段に対しては、アクト系及びスタンバ
   イ系の上記第２のメモリ手段に対するアクセスを許可す
   ると共に、スタンバイ系の上記プロセッサ手段に対して
   は、スタンバイ系の上記第２のメモリ手段に対するアク
   セスを許可し、アクト系の上記第２のメモリ手段に対す
   るアクセスを禁止することを特徴とした請求項３に記載
   の中央処理システム。