JPH09259095A - 中央処理システム - Google Patents

Abstract

(57)【要約】 【課題】 ２重書き込み動作と待機系のワーク用データ
の書き込み、読み出し動作とが衝突して処理能力の低下
を起こさない簡単な構成のシステムの実現。 【解決手段】 運用系のＭＰＵ１ａは、ワークデータを
ゲート回路Ｇ１ａをスルー制御させて、主メモリ回路３
ａ´にのルートで書き込む。この書き込みの時に、Ｍ
ＰＵ１ａは、のルートでゲート回路Ｇ３ａ、Ｇ４ａ、
１系バス接続端子５ａ１、５ｂ１、スタンバイ系のゲー
ト回路Ｇ２ｂを介して主メモリ回路３ｂ´に対してデー
タの２重書き込みを行う。このとき、ゲート回路Ｇ１ｂ
はオフさせて通過できないように制御する。即ち、スタ
ンバイ系のＭＰＵ１ｂが、ワークデータを書き込み、読
み出しする命令を出すと、ゲート回路Ｇ１ｂが閉じられ
ているため、のルートでゲート回路Ｇ３ｂをスルーに
し、ゲート回路Ｇ４ｂを閉じて第２のメモリ回路４ｂに
対してワークデータの書き込み、読み出しを行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、中央処理システム
に関し、例えば、中央処理装置が２重冗長構成されたシ
ステム内部に備えられている主メモリのデータの同一性
の保持を図るシステムに適用し得るものである。

【０００２】

【従来の技術】従来、交換システムや情報処理システム
においては、システムの稼働停止を防止するためや、シ
ステムの信頼性の向上のためにしばしば２重冗長構成が
採られている。

【０００３】図２は、中央処理装置Ｃ、Ｄが０系バスと
１系バスに接続され、いずれかの中央処理装置がアクト
系として動作し、残りの中央処理装置がスタンバイ系と
して動作するための一例の情報処理システムの構成図で
ある。

【０００４】この図２において、中央処理装置Ｃ、Ｄの
基本的な構成は同じであり、中央処理装置Ｃは、マイク
ロプロセッサ回路ＭＰＵ１ａと、プログラムＲＯＭ２ａ
と、ワークメモリ回路３ａと、ゲート回路Ｇ１ａ、Ｇ２
ａ、Ｇ４ａとから構成され、中央処理装置Ｄも、マイク
ロプロセッサ回路ＭＰＵ１ｂと、プログラムＲＯＭ２ｂ
と、ワークメモリ回路３ｂと、ゲート回路Ｇ１ｂ、Ｇ２
ｂ、Ｇ４ｂａとから構成されている。

【０００５】中央処理装置Ｃは、バスライン接続端子５
ａ０、５ａ１によって０系バスラインと１系バスライン
とに接続されている。中央処理装置Ｄも、バスライン接
続端子５ｂ０、５ｂ１によって０系バスラインと１系バ
スラインとに接続されている。

【０００６】この図２のような構成において、アクト
（運用）系のマイクロプロセッサ回路ＭＰＵ１ａは、図
ののルートで、自系統ワークメモリ回路３ａにデータ
を書き込むと同時に、のルートで、他の系統（スタン
バイ系：待機中）のワークメモリ回路３ｂにデータを書
き込むような２重書き込みを行って、自系統のワークメ
モリ回路３ａに書き込んだデータと他の系統のワークメ
モリ回路３ｂに書き込んだデータの同一性を保ってい
る。

【０００７】上記のルートは、マイクロプロセッサ回
路ＭＰＵ１ａからＭＰＵ−ＢＵＳを通じ、ゲート回路Ｇ
１ａを通じ、ＩＮ−ＢＵＳを介してワークメモリ回路３
ａへのルートである。また、上記のルートは、マイク
ロプロセッサ回路ＭＰＵ１ａからＭＰＵ−ＢＵＳを通
じ、ゲート回路Ｇ１ａを通じ、ＩＮ−ＢＵＳを通じ、ゲ
ート回路Ｇ４ａを通じ、バスライン接続端子５ａ１−５
ｂ１を介して、ゲート回路Ｇ２ｂを通じ、ＩＮ−ＢＵＳ
を介してスタンバイ系のワークメモリ回路３ｂへのルー
トである。

【０００８】

【発明が解決しようとする課題】しかしながら、他の系
統のワークメモリ回路３ｂにデータ書き込んでいるとき
に、他の系統のマイクロプロセッサ回路ＭＰＵ１ｂが、
のルートで自系統のワークメモリ回路３ｂにデータを
書き込んだり、データを読み出しにいくような動作も並
行して行っている処理環境の場合、上述のアクト系のマ
イクロプロセッサ回路ＭＰＵ１ａからのスタンバイ系の
ワークメモリ回路３ｂへのデータ書き込みタイミング
と、スタンバイ系のマイクロプロセッサ回路ＭＰＵ１ｂ
からワークメモリ回路３ｂへのデータの書き込み・読み
出しタイミングとが衝突して、いずれかの一方の命令に
対する実行ができない場合が起き得る。

【０００９】このようなアクト系からのデータ書き込み
命令とスタンバイ系からのデータ書き込み・読み出しタ
イミングとが衝突するような事象が起きるごとに、一方
の命令の処理が遅延し、処理能力の低下が起きていた。
特にアクト系の命令の処理が遅延した場合には、運用系
の処理能力が低下し、重大な問題であった。

【００１０】このようなことから、２重冗長構成された
中央処理装置のそれぞれに第１の伝送路及び第２の伝送
路を収容し、いずれか一方が運用系として動作し、他方
が待機系として動作し、一方の運用系の中央処理装置に
よって主メモリ手段にデータを書き込むと共に、他方の
待機系の中央処理装置の主メモリ手段にも同じデータを
書き込み、この書込みデータの装置間での同一性を図る
システムにおいて、この２重書き込み動作と、待機系の
ワーク用データの書き込み、読み出し動作とが衝突し
て、処理能力の低下を起こさない簡単な構成の中央処理
システムの実現が要請されている。

【００１１】

【課題を解決するための手段】そこで、本発明は、第１
の中央処理装置及び第２の中央処理装置がそれぞれに第
１の伝送路及び第２の伝送路を収容し、いずれか一方が
運用系として動作し、他方が待機系として動作して、一
方の運用系の中央処理装置の内部の制御手段によって主
メモリ手段にデータを書き込むと共に、他方の待機系の
中央処理装置の内部の上記一方の伝送路に接続されてい
る主メモリ手段にも同じデータを書き込み、この書込み
データの装置間での同一性を図る中央処理システムにお
いて、以下の特徴的な構成で上述の課題を解決する。

【００１２】即ち、本発明は、待機系の中央処理装置
が、一方の伝送路に接続されている主メモリ手段の他
に、データを書き込み、読み出しすることができる第２
のメモリ手段を、上記主メモリ手段が接続されている伝
送路の他方の伝送路系統に備える。そして、待機系の中
央処理装置内部の制御手段が、ワーク用データの書き込
み、読み出しを上記第２のメモリ手段に対して行う。

【００１３】このような構成によって、待機系の中央処
理装置の第２のメモリ手段を主メモリ手段と別系統に備
え、この第２のメモリ手段にワーク用データの書き込
み、読み出しを行うことで、運用系の中央処理装置が、
自装置内の主メモリ手段と、待機系の中央処理装置の主
メモリ手段とに対してデータを２重書きする動作と、運
用系の中央処理装置内部の制御手段がワーク用データを
書き込み、読み出しする動作とが衝突することを回避す
ることができる。従って、運用系の中央処理装置の処理
能力を低下させる心配がなくなる。

【００１４】

【発明の実施の形態】次に本発明の好適な実施の形態を
図面を用いて説明する。図１は、本実施の形態の２重冗
長構成の中央処理システムの構成図である。この図１に
おいて、中央処理システムは、主に、一方の中央処理装
置（ＣＰＵ）Ａと、他方の中央処理装置（ＣＰＵ）Ｂと
から構成されている。それぞれの中央処理装置には、０
系バスラインと１系バスラインとに接続するためのバス
接続端子が備えられていて、中央処理装置Ａには、０系
バス接続端子５ａ０と１系バス接続端子５ａ１とが備え
られ、中央処理装置Ｂには、０系バス接続端子５ｂ０と
１系バス接続端子５ｂ１とが備えられ、０系バスライン
と１系バスラインとにクロスバス接続されている。

【００１５】中央処理装置Ａは、主に、マイクロプロセ
ッサ回路ＭＰＵ１ａと、プログラムＲＯＭ回路２ａと、
主メモリ回路３ａ´と、第２のメモリ回路４ａと、ゲー
ト回路Ｇ１ａ〜Ｇ４ａとから構成されている。中央処理
装置Ｂは、主に、マイクロプロセッサ回路ＭＰＵ１ｂ
と、プログラムＲＯＭ回路２ｂと、主メモリ回路３ｂ´
と、第２のメモリ回路４ｂと、ゲート回路Ｇ１ｂ〜Ｇ４
ｂとから構成されている。

【００１６】これらの構成において、特徴的なことは、
第２のメモリ回路４ａ、４ｂとを備えていることであ
る。しかも、第２のメモリ回路４ａが、０系バス接続端
子５ａ０に接続されている主メモリ回路３ａ´の反対側
の系の１系バス接続端子５ａ１側に接続されていること
である。同様に第２のメモリ回路４ｂが、１系バス接続
端子５ｂ１に接続されている主メモリ回路３ｂ´の反対
側の系の０系バス接続端子５ｂ０側に接続されているこ
とである。これらの構成によって、２重書き込み動作
と、ワークデータの書き込み、読み出し動作とにおける
命令の衝突を回避する。

【００１７】マイクロプロセッサ回路ＭＰＵ１ａは、例
えば、アクト系として動作する場合、プログラムＲＯＭ
回路２ａのプログラムを使用して、処理を行うと共に、
ワークデータをゲート回路Ｇ１ａをスルー制御させて主
メモリ回路３ａ´に書き込む。また、この書き込みの時
に、マイクロプロセッサ回路ＭＰＵ１ａは、更に、ゲー
ト回路Ｇ３ａ、Ｇ４ａ、１系バス接続端子５ａ１、５ｂ
１、ゲート回路Ｇ２ｂを介して主メモリ回路３ｂ´に対
してデータの２重書き込みを行う。

【００１８】また、マイクロプロセッサ回路ＭＰＵ１ａ
は、スタンバイ系として動作する場合、プログラムＲＯ
Ｍ回路２ａのプログラムを使用して、処理を行うと共
に、ワークデータをゲート回路Ｇ３ａを通して第２のメ
モリ回路４ａに書き込み、読み出しする。このときに、
ゲート回路Ｇ４ａをオフさせて、通過させないように制
御する。

【００１９】更に、中央処理装置Ａのマイクロプロセッ
サ回路ＭＰＵ１ａは、中央処理装置Ｂの動作の正常性を
確認するためのメート間通信を行うために、ゲート回路
Ｇ１ａ、Ｇ２ａ、バス接続端子５ａ０、５ｂ０、ゲート
回路Ｇ４ｂを介して第２のメモリ回路４ｂにデータを書
き込む。このときに、ゲート回路Ｇ３ｂはオフさせ、通
過しないように制御する。これは、マイクロプロセッサ
回路ＭＰＵ１ｂからのワークデータの書き込み、読み出
しを行わせないように競合を回避させるためである。

【００２０】マイクロプロセッサ回路ＭＰＵ１ｂも、ア
クト系として動作する場合、プログラムＲＯＭ回路２ｂ
のプログラムを使用して、処理を行うと共に、ワークデ
ータをゲート回路Ｇ１ｂをスルー制御させて主メモリ回
路３ｂ´に書き込む。また、この書き込みの時に、マイ
クロプロセッサ回路ＭＰＵ１ｂは、更に、ゲート回路Ｇ
３ｂ、Ｇ４ｂ、０系バス接続端子５ｂ０、５ａ０、ゲー
ト回路Ｇ２ａを介して主メモリ回路３ａ´に対してデー
タの２重書き込みを行う。

【００２１】また、マイクロプロセッサ回路ＭＰＵ１ｂ
は、スタンバイ系として動作する場合、プログラムＲＯ
Ｍ回路２ｂのプログラムを使用して、処理を行うと共
に、ワークデータをゲート回路Ｇ３ｂを通して第２のメ
モリ回路４ｂに書き込み、読み出しする。このときに、
ゲート回路Ｇ４ｂをオフさせて、通過させないように制
御する。

【００２２】更に、中央処理装置Ｂのマイクロプロセッ
サ回路ＭＰＵ１ｂは、中央処理装置Ａの動作の正常性を
確認するためのメート間通信を行うために、ゲート回路
Ｇ１ｂ、Ｇ２ｂ、バス接続端子５ｂ１、５ａ１、ゲート
回路Ｇ４ａを介して第２のメモリ回路４ａにデータを書
き込む。このときに、ゲート回路Ｇ３ａはオフさせ、通
過しないように制御する。これは、マイクロプロセッサ
回路ＭＰＵ１ａからのワークデータの書き込み、読み出
しを行わせないように競合を回避させるためである。

【００２３】ゲート回路Ｇ１〜Ｇ４は、それぞれ、例え
ば、ラインドライバ、トランシーバ、レシーバなどを組
み合わせることで実現することできる。例えば、汎用の
２４４、２４５などのＩＣを使用することができる。ま
た、特に、ゲート回路Ｇ３ａ、Ｇ４ａは、ワーク用デー
タの書き込み、読み出しと、メート間通信のとき競合の
回避を行うように動作する。

【００２４】例えば、中央処理装置Ａにおいて、ワーク
用データの書き込みにおいては、ゲートＧ３ａを通過さ
て、ゲート回路Ｇ４ａを通過させないように制御し、メ
ート間通信においては、ゲート回路Ｇ３ａを通過させ
ず、ゲート回路Ｇ４ａを通過させる。

【００２５】中央処理装置Ｂにおいても、ゲート回路Ｇ
３ｂ、Ｇ４ｂも同様な競合回避の動作を行い、ワーク用
データの書き込み、読み出しにおいてはゲート回路Ｇ３
ｂを通過させ、ゲート回路Ｇ４ｂを通過させず、メート
間通信においてはゲート回路Ｇ４ｂを通過させ、ゲート
回路Ｇ３ｂを通過させないように制御する。

【００２６】（動作）：次に図１の２重冗長構成された
中央処理システムの動作を説明する。この図１におい
て、中央処理装置Ａをアクト系とし、中央処理装置Ｂを
スタンバイ系として動作を説明する。

【００２７】先ず、運用系の中央処理装置Ａのマイクロ
プロセッサ回路ＭＰＵ１ａは、プログラムＲＯＭ回路２
ａのプログラムを使用して、処理を行うと共に、ワーク
データをゲート回路Ｇ１ａをスルー制御させて、ＩＮ−
ＢＵＳ０を通じて主メモリ回路３ａ´にのルートで書
き込む。また、この書き込みの時に、マイクロプロセッ
サ回路ＭＰＵ１ａは、更に、のルートでゲート回路Ｇ
３ａ、Ｇ４ａ、１系バス接続端子５ａ１、５ｂ１、スタ
ンバイ系の中央処理装置Ｂのゲート回路Ｇ２ｂを介して
主メモリ回路３ｂ´に対してデータの２重書き込みを行
う。このときに、ゲート回路Ｇ１ｂはオフさせて、通過
できないように制御する。

【００２８】即ち、このときに、スタンバイ系の中央処
理装置Ｂのマイクロプロセッサ回路ＭＰＵ１ｂが、ワー
クデータを書き込み、読み出しする命令を出すと、ゲー
ト回路Ｇ１ｂが閉じられているため、のルートでＭＰ
Ｕ−ＢＵＳを通じてゲート回路Ｇ３ｂをスルーにし、ゲ
ート回路Ｇ４ｂを閉じて第２のメモリ回路４ｂに対して
ワークデータの書き込み、読み出しを行う。

【００２９】このように、アクト系の中央処理装置Ａか
らの２重書き込み動作と、スタンバイ系のワークデータ
の書き込み動作とが主メモリ回路３ｂ´で衝突すること
を回避することができる。

【００３０】次に、アクト系の中央処理装置Ａが、スタ
ンバイ系の中央処理装置Ｂの動作の正常性を確認するた
めのメート間通信の動作を説明する。先ず、アクト系の
中央処理装置Ａのマイクロプロセッサ回路ＭＰＵ１ａ
は、メート間通信用のデータをゲート回路Ｇ１ａ、Ｇ２
ａ、０系バス接続端子５ａ０、５ｂ０、ゲート回路Ｇ４
ｂを通じて第２のメモリ回路４ｂにメート間通信用のデ
ータを書き込む。このときには、ゲート回路Ｇ３ｂを閉
じて、マイクロプロセッサ回路ＭＰＵ１ｂからのワーク
用データの書き込み、読み出しの命令が第２のメモリ回
路４ｂに与えられないように競合回避制御する。

【００３１】第２のメモリ回路４ｂにメート間通信用の
データの書き込みを終えると、次にゲート回路Ｇ４ｂを
閉じ、ゲート回路Ｇ３ｂを通過させて、マイクロプロセ
ッサ回路ＭＰＵ１ｂが第２のメモリ回路４ｂのメート間
通信用のデータを読み出して検査して、検査結果を再び
のルートで第２のメモリ回路４ｂに書き込む。次にゲ
ート回路Ｇ３ｂを閉じ、ゲート回路Ｇ４ｂを通過させ
て、マイクロプロセッサＭＰＵ１ａは、のルートによ
って、第２のメモリ回路４ｂに書き込まれている検査結
果を読み出してのルートで検査結果を取得して、この
検査結果を確認してスタンバイ系の中央処理装置Ｂの動
作の正常性を確認する。

【００３２】以上のような動作は、アクト系が中央処理
装置Ａから中央処理装置Ｂに切り替えられても同じよう
に行われる。

【００３３】（本発明の実施の形態の効果）： 以上
の本発明の実施の形態によれば、主メモリ回路３ａ´、
３ｂ´とは反対側のバス系統に第２のメモリ回路４ａ、
４ｂとゲート回路Ｇ３ａ、Ｇ３ｂとを備え、例えば、ア
クト系の中央処理装置Ａが自装置内部の主メモリ回路３
ａ´とスタンバイ系の中央処理装置Ｂの主メモリ回路３
ｂ´とに２重書き込みする動作と、スタンバイ系のマイ
クロプロセッサ回路ＭＰＵ１ｂからのワーク用データの
書き込み、読み出し動作とが従来と同じように、同じタ
イミングで発生しても、ワーク用データは第２のメモリ
回路４ｂに書き込み、読み出しにいくのでＩＮ−ＢＵＳ
１上での２種類の命令の衝突を、簡単な回路構成で回避
することができる。

【００３４】また、アクト系が中央処理装置Ｂで、スタ
ンバイ系が中央処理装置Ａである場合も、第２のメモリ
回路４ａを使用して、上述と同様に衝突を回避すること
ができる。

【００３５】更に、上述の第２のメモリ回路４ａ、４ｂ
には、ワーク用データを書き込む他に、記憶エリアを別
けて対向する中央処理装置の動作の正常性を確認するた
めのメート間通信用のデータを書き込むようにし、しか
も、ワーク用データの書き込み、読み出しとの競合を回
避するようにゲート回路を構成したので、非常に簡単な
構成で、機能的な中央処理システムを実現することがで
きる。

【００３６】（他の実施の形態）： （１）尚、以上
の実施の形態においては、中央処理システムとして必要
最低限の構成で説明したが、このような中央処理システ
ムを例えば、交換システムに適用することで、多くの回
線収容を行い、呼処理を行うような場合には非常に効果
的となる。

【００３７】そこで、図３は、本発明を交換システムと
して使用する場合の必要最低限の構成図である。この図
３において、０バスラインには、時分割スイッチ回路Ｔ
ＤＳＷ１が接続され、この時分割スイッチ回路ＴＤＳＷ
１が外部の複数の回線からの信号を中央処理装置Ａから
の制御を受けながら処理する。１系バスラインにも、時
分割スイッチ回路ＴＤＳＷ２が接続され、この時分割ス
イッチ回路ＴＤＳＷ２が外部の複数の回線からの信号を
中央処理装置Ｂからの制御を受けながら処理する。

【００３８】これらの構成で、一方の例えば、中央処理
装置Ａと時分割スイッチ回路ＴＤＳＷ１とがアクト系と
して動作し、他方の中央処理装置Ｂと時分割スイッチ回
路ＴＤＳＷ２とがスタンバイ系として動作しており、ア
クト系の中央処理装置Ａが内部の主メモリ回路とスタン
バイ系の主メモリ回路にデータを２重書きする動作と、
スタンバイ系の中央処理装置Ｂがワークデータを書き込
み、読み出しする動作とが衝突することがなくなり、従
って、アクト系の中央処理装置Ａの処理が停滞する心配
がないでの、時分割スイッチ回路ＴＤＳＷ１に対する制
御が遅れる心配もなくなる。

【００３９】（２）また、０系バスライン、１系バスラ
インは、パラレル伝送路の他、シリアル伝送路や、光伝
送路などでもよい。

【００４０】（３）更に、０系、１系は、それぞれロー
カルネットワークで構成する場合でも本発明を適用する
ことができる。例えば、バス型構造のローカルネットワ
ーク（例えば、イーサネット）で構成することも好まし
い。更に、このバス型構造のローカルネットワークとし
ては、例えば、ＣＳＭＡ／ＣＤ型（ＣａｒｒｉｅｒＳｅ
ｎｓｅ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ ｗｉｔｈ
ＣｏｌｌｉｓｉｏｎＤｅｔｅｃｔｉｏｎ：衝突検出機能
付き搬送波検知多元アクセス）を使用することも好まし
い。

【００４１】（４）更にまた、アクト系とスタンバイ系
との切り替えは、例えば、障害復旧後に再びアクト系又
はスタンバイ系に復帰する復帰モード、非復帰モードの
いずれで切り替えられる場合にも本発明を適用すること
ができる。

【００４２】

【発明の効果】以上述べた様に本発明は、待機系の中央
処理装置内部に第２のメモリ手段を、主メモリ手段が接
続されている伝送路の他方の伝送路系統に備え、待機系
の中央処理装置内部の制御手段が、ワーク用データの書
き込み、読み出しをこの第２のメモリ手段に対して行う
ことで、装置間のデータの同一性を図るためのデータの
２重書き動作と、待機系の中央処理装置のワーク用デー
タの書き込み、読み出し動作とが衝突することを回避で
き、運用系の中央理処理装置の処理能力を向上させる中
央処理システムを実現することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態の２重冗長構成の中央処理
システムの構成図である。

【図２】従来例の２重冗長構成の中央処理システムの構
成図である。

【図３】本発明を交換システムに適用した場合のシステ
ム構成図である。

【符号の説明】

１ａ、１ｂ…マイクロプロセッサ回路（ＭＰＵ）、２
ａ、２ｂ…プログラムＲＯＭ、３ａ´、３ｂ´…主メモ
リ回路、４ａ、４ｂ…第２のメモリ回路、Ｇ１〜Ｇ４…
ゲート回路、５…バスライン接続端子。

Claims (2)

【特許請求の範囲】
1. 【請求項１】 第１の中央処理装置及び第２の中央処理
   装置がそれぞれに第１の伝送路及び第２の伝送路を収容
   し、いずれか一方が運用系として動作し、他方が待機系
   として動作して、一方の運用系の中央処理装置の内部の
   制御手段によって主メモリ手段にデータを書き込むと共
   に、他方の待機系の中央処理装置の内部の上記一方の伝
   送路に接続されている主メモリ手段にも同じデータを書
   き込み、この書込みデータの装置間での同一性を図る中
   央処理システムにおいて、 上記待機系の中央処理装置は、上記一方の伝送路に接続
   されている上記主メモリ手段の他に、データを書き込
   み、読み出しすることができる第２のメモリ手段を、上
   記主メモリ手段が接続されている伝送路の他方の伝送路
   系統に備え、 上記待機系の中央処理装置内部の制御手段は、ワーク用
   データの書き込み、読み出しを上記第２のメモリ手段に
   対して行うことを特徴とする中央処理システム。
2. 【請求項２】 上記運用系の中央処理装置は、待機系の
   中央処理装置内部の上記第２のメモリ手段に、待機系の
   中央処理装置の動作の正常性の確認のための正常性確認
   用データを書き込み、 上記待機系の中央処理装置内部の制御手段は、上記正常
   性確認用データを読み出して検査し、検査結果を再び上
   記第２のメモリ手段に書き込み、 上記運用系の中央処理装置内部の制御手段は、上記検索
   結果を読み出して上記待機系の中央処理装置の動作の正
   常性の確認を行うことを特徴とする請求項１記載の中央
   処理システム。