JP3348704B2 - 二重化装置及びそれに用いる状態一致制御方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は二重化装置及びそれ
に用いる状態一致制御方法に関し、特に障害発生等に備
えて冗長構成として二重化された二重化装置のメモリ内
容等の一致を図るメモリ一致制御方法に関する。

【０００２】

【従来の技術】従来、二重化装置のメモリ一致制御方法
としては、障害発生等に備えて冗長構成として二重化さ
れた二重化装置において、自系のメモリへのライトアク
セスを発生した順にすべて他系に転送するものがある。

【０００３】この場合、自系のメモリへのメモリライト
アクセスすべてをメモリ交差部を使って他系に転送し、
他系のメモリに書込んでおり、メモリ交差部では一般的
にケーブル伝送で他系への転送を行っている。

【０００４】また、二重化装置各々のメモリとしてはＤ
ＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）等の汎用メモリ素子が用いられてお
り、ＤＲＡＭ等の汎用メモリ素子は高集積化されている
が、その書込み時間自体はあまり短縮しない傾向にあ
る。

【０００５】上記のような二重化装置の状態一致方法と
しては、特許第２７３７４８０号公報に開示された技術
がある。この技術では、ホストを伝送路に接続するため
にホスト対応に設けられた二重化通信制御装置の現用系
と待機系とを切替える方法について記載されており、待
機系の通信制御装置がホストと現用系の通信制御装置と
の間のデータ及びコマンドの受け渡しを監視することに
よって、ホストとのインタフェースを保持し、切替え時
のデータの欠損を防ぐようにしている。

【０００６】また、この技術では、現用系の通信制御装
置と他の通信制御装置との間の情報のやり取りを監視す
ることによって、論理回線を保持するための情報を得る
とともに、現用系から待機系へ回線が切り替わる時に論
理回線の再接続処理を不用としている。

【０００７】また、特許第２６０６１４４号公報には、
記憶を二重化して予備系の記憶内容を現用系の記憶内容
に一致させておく装置の消費電力を低減し、予備系側か
ら現用系の障害を検出できるようにした技術が開示され
ている。

【０００８】この技術では、それぞれ記憶部及び制御部
を含みかつ二重化された二つの装置を備え、この二つの
装置の一方を現用系とし、他方を予備系として設定した
時に現用系の装置に障害が検出された場合に現用系と予
備系とを切替える上位装置と、この二つの装置の間の記
憶部を相互に接続する通信線とを備え、制御部にこの通
信線を介して予備系の記憶部の記憶内容を現用系の記憶
部の記憶内容に一致させるように所定時間内に一回以上
の通信を行う制御手段を備えた二重化装置において、制
御部に、通信を行う期間以外の期間に予備系として設定
されている装置の記憶部に供給するクロック信号を停止
させる手段を設けている。

【０００９】また、この技術では、二つの装置にそれぞ
れ他系監視部を備え、他系監視部に、自装置が予備系に
設定されている時に現用系に設定されている装置の特定
の制御信号を監視する手段を備え、この手段に、現用系
に設定されている装置の当該制御信号が一定時間継続し
て変化しない時に現用系に設定されている装置を障害状
態として識別する手段を含んでいる。

【００１０】さらに、この技術では、上記の特定の制御
信号が、現用系の記憶部の記憶内容を予備系の記憶部に
複写させるために送出される制御信号であり、制御部
に、他系監視部から現用系に設定されている装置の障害
状態であることの識別出力が送出された時にこれを上位
装置に通知する手段を備え、上位装置に、予備系に設定
されている装置から現用系に設定されている装置が障害
になったことが通知された時に現用系と予備系とを切替
える手段を備えている。

【００１１】上記の技術のほかに、特開平６−６７９７
９号公報には、メモリ同期の二重化プロセッサシステム
にコピーバック・キャッシュを採用する場合、すぐにキ
ャッシュへの書込みが主記憶装置に反映しないため、障
害切替え時にキャッシュフラッシュする必要があるが、
フラッシュ処理なしに高速に切替え処理を行えるように
した技術が開示されている。

【００１２】この技術では、装置が二重化されて二つの
系を持っている情報処理システムの片側の系に障害が発
生した場合に障害が発生した系から発生していない系に
処理を継続させるために両系のそれぞれの主記憶装置の
内容が常に一致するように制御しているコピーバック・
キャッシュを採用したシステムにおいて、二つの系間に
二つの系それぞれが持つ記憶装置のライト内容を保存す
るバッファを二つの系それぞれに設け、第１の系から第
２の系への切替えが発生した場合に、切替え後の第２の
系の主記憶装置のライト内容が更新されておらず、第１
の系のバッファ内に最新内容が保存されている場合に、
第２の系の主記憶装置の記憶内容を使用する前に第１の
系のバッファ内のライト内容を第２の系の主記憶装置に
書込む手段を備えている。

【００１３】

【発明が解決しようとする課題】上述した従来の二重化
装置のメモリ一致制御方法では、メモリライトアクセス
の他系への転送がメモリ交差部によるケーブル伝送で行
われており、転送速度が遅いことが多いので、年々高速
化するメモリインタフェースのスピードに追従できなく
なる可能性があるという問題がある。

【００１４】また、二重化装置各々のメモリとして用い
られるＤＲＡＭ等の汎用メモリ素子の書込み時間自体が
あまり短縮しない傾向にあるので、メモリアクセス時間
が短縮せず、他系に転送した後のメモリ書込み時間が短
くならないという問題がある。

【００１５】一方、上記の特許第２７３７４８０号公報
に開示された技術では、通信制御装置の外部インタフェ
ースを監視し、この情報だけで二重化切替え可能とする
システムを前提としているため、メモリ内容を同一と
し、プログラム実行を継続することが困難である。

【００１６】また、上記の特許第２６０６１４４号公報
に開示された技術では、二重化切替えに上位装置を必要
とし、通信を行う期間以外の期間に予備系の記憶部に供
給するクロック信号を停止させなければならない。

【００１７】さらに、上記の特開平６−６７９７９号公
報に開示された技術では、コピーバック・キャッシュへ
のライト内容をバッファにため込んで他系への転送に使
用しているので、年々高速化するプロセッサとキャッシ
ュとの間のスピードに対応するために、通常、ポイント
ツーポイント接続にする必要があり、そのポイントツー
ポイント接続の間にバッファをおいておくことができな
い。

【００１８】そこで、本発明の目的は上記の問題点を解
消し、メモリアクセスの高速化及びメモリ交差バスの転
送データ量の削減を図ることができる二重化装置及びそ
れに用いる状態一致制御方法を提供することにある。

【００１９】

【課題を解決するための手段】本発明による二重化装置
は、少なくとも障害発生に備えて冗長構成として二重化
され、自系及び他系各々に、メモリと、自系のメモリへ
のメモリライトアクセスのアドレス及びデータすべてを
他系に転送するためのメモリ交差制御手段とを含む二重
化装置であって、前記自系メモリライトアクセスのアド
レス及びデータと前記他系からの転送データとを保持す
る保持手段と、前記メモリへのアクセスを高速化するた
めに前記保持手段に保持されたデータの前記メモリへの
書込み順序を入替える入替え手段と、前記入替え手段で
入替えられた順序にしたがって前記保持手段からデータ
を読出して前記自系メモリライトアクセスのデータを前
記他系へ転送しかつ前記他系からの転送データを前記自
系のメモリへの書込むリード制御手段とを前記メモリ交
差制御手段に備えている。

【００２０】本発明による二重化装置の状態一致制御方
法は、少なくとも障害発生に備えて冗長構成として二重
化され、自系及び他系各々に、メモリと、自系のメモリ
へのメモリライトアクセスのアドレス及びデータすべて
を他系に転送するためのメモリ交差制御手段とを含む二
重化装置の状態一致制御方法であって、前記メモリ交差
制御手段に設けられかつ前記自系メモリライトアクセス
のアドレス及びデータと前記他系からの転送データとを
保持する保持手段に保持されたデータの前記メモリへの
書込み順序を、前記メモリへのアクセスを高速化するた
めに入替え、その入替えた順序にしたがって前記保持手
段からデータを読出して前記自系メモリライトアクセス
のデータを前記他系へ転送しかつ前記他系からの転送デ
ータを前記自系のメモリへの書込むようにしている。

【００２１】すなわち、本発明の二重化装置の状態一致
制御方法は、障害発生等に備えて冗長構成として二重化
された装置において、それぞれのメモリ内容等の一致を
図る方法である。この二重化された装置においてはメモ
リの内容が一致していれば、アクト系に障害が発生した
場合にスタンバイ系に切替えることで処理の継続を図る
ことができる。具体的には、アクト系として動作する装
置のメモリ書込みを監視し、それをスタンバイ系へ転送
することでメモリ内容の一致を図っている。

【００２２】この場合、特にプロセッサ装置において
は、年々高速化するメモリインタフェースの速度に追従
するため、データの転送に必要となる通信時間をできる
だけ短縮し、メモリアクセスに待ち合わせをかけない方
法が必要となる。

【００２３】より具体的に、本発明の二重化装置の状態
一致制御方法では、二重化されたプロセッサ装置それぞ
れが中央制御装置と、そのキャッシュメモリと、ＭＰＵ
バスと外部バスとの変換を行うバス変換回路と、メモリ
制御回路と、メモリ交差制御回路を持つ双方向メモリデ
ータ制御回路と、メモリ部と、冗長構成の系間の構成制
御を行う系構成制御回路と、入出力制御を行う入出力制
御装置とから構成されている。このメモリ部の内容をメ
モリ交差制御回路を使用し、二重化されたプロセッサ装
置間で一致させる制御を行う。

【００２４】本発明の二重化装置の状態一致制御方法で
は、上記の課題を解決するための手段として、メモリ交
差バスと、転送データの書込み部である書込み制御回路
と、データのバッファとなるＦＩＦＯ（Ｆｉｒｓｔ−Ｉ
ｎ Ｆｉｒｓｔ−Ｏｕｔ）と、ＣＡＭ（コンテントアド
レッサブルメモリ）と、ＣＡＭでのヒットした状態を保
持するクロスバアレイと、ＦＩＦＯからアドレス及びデ
ータを読出して他系メモリ交差バスあるいは自系メモリ
へのライトを行うリード制御回路とを持っている。

【００２５】これによって、バッファ内部のライトトラ
ンザクションの順番を入替え、シンクロナスＤＲＡＭ等
の特徴である同一ロウアドレスへのアクセスの高速化が
利用可能となるので、メモリアクセスの高速化を図るこ
とが可能となる。

【００２６】また、メモリ交差部のバッファ内部の書込
みデータをチェックし、同一アドレスブロックへのライ
トを削除することが可能となるので、メモリ交差バスの
転送データ量の削減を図ることが可能となる。

【００２７】

【発明の実施の形態】次に、本発明の実施例について図
面を参照して説明する。図１は本発明の一実施例による
二重化装置の構成を示すブロック図である。図１におい
て、プロセッサ装置（ＣＰ＃０，ＣＰ＃１）１，２は二
重化された装置である。

【００２８】プロセッサ装置１は中央制御装置（ＭＰ
Ｕ）１１と、Ｌ２（二次）キャッシュ１２と、ＭＰＵバ
スと外部バスとの変換を行うバス変換回路（図示せず）
とメモリ制御回路（図示せず）とメモリ交差制御回路
（図示せず）とを内部に持つ双方向メモリデータ制御回
路（ＢＭＤＣ）１３と、入出力制御を行う入出力制御回
路（ＩＯＣ）１４と、メモリ部（ＤＲＡＭ）１５と、冗
長構成の系間の構成制御を行う系構成制御回路（ＳＣＴ
Ｌ）１６とから構成されている。

【００２９】プロセッサ装置１の外部には入出力回路
（ＩＯ）３が接続され、プロセッサ装置１またはプロセ
ッサ装置２によってプログラムにしたがって制御されて
いる。また、プロセッサ装置１においては一次キャッシ
ュが中央制御装置１１に内蔵されている。さらに、図示
していないが、プロセッサ装置２はプロセッサ装置１と
同様の構成となっている。

【００３０】図２は図１の双方向メモリデータ制御回路
１３の詳細な構成を示すブロック図である。図２におい
て、双方向メモリデータ制御回路１３は自系のメモリ書
込みデータを他系（ＣＰ＃０ならＣＰ＃１，ＣＰ＃１な
らＣＰ＃０）へ反映させるメモリ交差制御回路（ＭＸ
Ｃ）２１と、メモリ部１５へのアクセス制御を行うメモ
リ制御回路（ＭＡＣ）２２と、バス変換回路２４と中央
制御装置１１とメモリ制御回路２２とにおける内部バス
競合整理を行うバス制御回路（ＢＡ）２３と、ＭＰＵバ
スと外部バスとの変換を行うバス変換回路（ＢＩＮＦ）
２４とから構成されている。

【００３１】図３は図２のメモリ交差制御回路２１の詳
細な構成を示すブロック図である。図３において、メモ
リ交差制御回路２１は自系メモリライトアクセスを他系
へ転送する機能と、他系から転送されたライトアクセス
を自系のメモリ部１５へ書込む機能とを持ち、書込み制
御回路（ＷＣＴＬ）３１と、ＦＩＦＯ３２と、ＣＡＭ
（コンテントアドレッサブルメモリ）３３と、クロスバ
アレイ３４と、読出し制御回路（ＲＣＴＬ）３５とから
構成されている。

【００３２】書込み制御回路３１は自系メモリライトア
クセスあるいは他系からのメモリ交差バス経由の転送デ
ータを内部バッファであるＦＩＦＯ３２に書込む。同時
に、書込み制御回路３１はアドレスの一部であるＡ０を
ＣＡＭ３３に書込む。

【００３３】クロスバアレイ３４はＣＡＭ３３でのヒッ
トした状態を保持する。読出し制御回路３５はＦＩＦＯ
３２からアドレス及びデータを読出し、他系メモリ交差
バスあるいは自系メモリへのライトを行う。

【００３４】これら図１〜図３を参照して本発明の一実
施例による二重化装置の動作について説明する。中央制
御装置１１がＬ２キャッシュ１２を通してメモリライト
を行った場合、双方向メモリデータ制御回路１３が接続
されるＭＰＵバスへバストランザクションが発行され
る。

【００３５】このアクセスに先立ってバス制御回路２３
がバス競合整理を行い、内部バスの衝突を回避する。こ
のバストランザクションがメモリアクセスの場合、メモ
リ制御回路２２がこのトランザクションを受信し、メモ
リ部１５へのライト動作を開始する。同時に、メモリ交
差制御回路２１には起動がかけられる。

【００３６】メモリ制御回路２２は中央制御装置１１の
送出したアドレス情報をメモリ部１５へライトできるよ
うアドレス変換を行う。すなわち、メモリ部１５のチッ
プの構成の違いによって、当該チップを高速にアクセス
するためのアドレス情報が異なってくる。

【００３７】例えば、シンクロナスＲＡＭやバーチャル
チャネルＤＲＡＭ等の場合、ロウアドレスとカラムアド
レスとに分割されるが、一般的にロウアドレスが同じア
ドレスを連続アクセスした方が、異なるロウアドレスを
アクセスするよりも高速になるため、本実施例ではこの
性質を利用して書込みの高速化を図る。

【００３８】そこで、本実施例ではメモリ部１５へのア
クセスを高速化するためのアドレス情報Ａ０とそれ以外
のアドレス情報Ａ１とに分けている。メモリ制御回路２
２では中央制御装置１１の送出したアドレス情報を、こ
れらのアドレス情報Ａ０，Ａ１にアドレス変換してい
る。上記のシンクロナスＲＡＭやバーチャルチャネルＤ
ＲＡＭ等の場合にはロウアドレスをＡ０とし、カラムア
ドレスをＡ１として区別している（図３参照）。

【００３９】メモリ交差制御回路２１はメモリ制御回路
２２がメモリ部１５に送出したアドレス及びデータを監
視し、これを他系のメモリ交差制御回路２１へ転送す
る。他系のメモリ交差制御回路２１はこれを受信し、自
系のメモリ制御回路２２とＤＲＡＭバスとの競合整理し
た後、メモリ部１５へライトアクセスを行う。

【００４０】図４は図２のメモリ交差制御回路２１内部
の他系転送バッファの構成を示す図である。これら図３
及び図４を参照してメモリ交差制御回路２１の詳細の動
作について説明する。

【００４１】メモリ制御回路２２がメモリ部１５に送出
したアドレス及びデータは、書込み制御回路３１によっ
て常時監視される。書込み制御回路３１は自系メモリラ
イトアクセスあるいは他系からのメモリ交差バス経由の
転送データを検出すると、内部バッファであるＦＩＦＯ
３２に書込む。そのどちらを検出するかは動作モードに
依存し、制御系装置がアクトの場合は自系メモリライト
アクセスを、スタンバイの時は他系からのメモリ交差バ
ス経由の転送データを検出する。

【００４２】書込み制御回路３１は同時に、アドレスＡ
０，Ａ１をＦＩＦＯ３２のブロックと１対１に対応した
ＣＡＭ３３へ書込む。ＣＡＭ３３にはアドレス情報であ
るＡ０，Ａ１と、ＦＩＦＯ３２の当該ブロックが有効か
無効かを示すバリッドビットとを持つ。

【００４３】ＣＡＭ３３内部でＡ０，Ａ１がともにヒッ
トした場合には、メモリ上の同じアドレスへの書込みで
あるため、後のアクセスのバリッドビットを１に、既に
バッファ内にあった先のアクセスのバリッドビットを０
にリセットする。

【００４４】Ａ０だけヒットした場合には、ＣＡＭ３３
でのヒットした状態を保持するクロスバアレイ３４の交
点に位置するパストランジスタをオンにする。このクロ
スバアレイ３４は読出し制御回路３５からのＦＩＦＯ３
２のリードブロックアクセス線とＣＡＭ３３のヒット線
とを接続するクロスバスイッチである。

【００４５】これによって、読出し制御回路３５がＦＩ
ＦＯ３２をリードした場合には、同じＡ０アドレスのブ
ロックのリードブロックアクセス線が接続されているた
め、読出し制御回路３５があるブロックのリードを開始
することによって、同一のＡ０を持つすべてのブロック
が連続して読出されることになる。

【００４６】最後に、読出し制御回路３５がＦＩＦＯ３
２からアドレス及びデータを読出し、他系メモリ交差バ
スあるいは自系メモリへのライトを行う。これについて
は図４を用いて説明する。

【００４７】図４は図３に内部構成を示したメモリ交差
制御回路２１の論理的な構成を示している。ＣＡＭ３３
のバリッドビットは論理的にはＦＩＦＯ３２の当該ブロ
ックが有効か無効かを示すため、図４ではデータと同じ
ところに表示している。

【００４８】クロスバアレイ３４の交点は図４に示すよ
うな構成になっている。点線部分の交点は自分自身のブ
ロックが対応する交点である。書込まれた時のＣＡＭ３
３がヒットしたブロックと交差する位置の交点にあるパ
ストランジスタをオンにする。図４では交点を○で示
す。

【００４９】図４に示す例では一番下の古いブロックの
アドレスと一番上の新しいブロックのアドレスとが一致
するため、一番下の古いブロックのバリッドビットはリ
セットされて無効になる。無効なデータは読出されない
ため、他系への転送データが削減されることになる。

【００５０】一番上のブロック及び上から４番目のブロ
ックのＡ０が同じため、ＦＩＦＯ３２読出し時にはＦＩ
ＦＯ３２から同時に読出し制御回路３５へ返送される。
図４に示す例の場合には、○のついている接点のパスト
ランジスタがオンとなっている。

【００５１】なぜなら、上から４番目のブロックが書込
まれた時、一番下の古いブロック（クロスバアレイ３４
上では一番左）がヒットし、最右端の上から４番目の交
点がオンとなる。次に、１番上のブロックが書込まれた
時、一番下の古いブロック（クロスバアレイ３４上では
一番左）及び上から４番目のブロックがヒットし、一番
上の交点のうち一番右と左から４番目との交点がオンと
なるからである。

【００５２】この状態では当該アドレスのブロックのリ
ードブロックアクセス線が相互に接続されているため、
読出し制御回路３５があるブロックのリードを開始する
（普通は一番古いブロックになる）ことによって、同一
のＡ０を持つすべてのブロックが連続して読出されるこ
とになる。リードが完了すると、読出されたすべてのブ
ロックのバリッドビットをリセットすると同時に、クロ
スバアレイ３４のパストランジスタをオフする。

【００５３】図５及び図６は図２のメモリ交差制御回路
２１内部の他系転送バッファの動作を示すフローチャー
トである。これら図５及び図６を参照してメモリ交差制
御回路２１内部にある各機能ブロック各々の動作につい
て説明する。

【００５４】書込み制御回路３１はメモリ制御回路２２
のメモリ書込みあるいは他系からのメモリ交差バスの転
送データありを検出し（図５ステップＳ１）、ＦＩＦＯ
３２への書込みブロックを選定するためにＣＡＭ３３を
チェックし、バリッドビット０となっているブロックを
検出するまでアドレスカウンタをインクリメントしてゆ
く（図５ステップＳ２，Ｓ２ａ）。

【００５５】書込み制御回路３１はバリッドビットが０
となっているブロックを検出すると、そこへアドレス及
びデータを書込む。アドレスＡ０，Ａ１はＣＡＭ３３に
も書込まれ、バリッドビットを１にし、アドレスカウン
タをインクリメントする（図５ステップＳ３）。

【００５６】書込み制御回路３１は書込まれたアドレス
情報（Ａ０，Ａ１：この分割はロウアドレス、カラムア
ドレスを使う等任意）をキーにしてＣＡＭ３３の内部デ
ータを検索する（図５ステップＳ４，Ｓ６）。

【００５７】書込み制御回路３１はＣＡＭ３３による検
索でＡ０部分のみがヒットした場合、メモリ書込み時に
ブロックアクセスすることで高速化が図れるため、連続
アクセスできるようにＦＩＦＯ３２の該当するブロック
の交点にあるパストランジスタをオンにする（図５ステ
ップＳ５）。

【００５８】書込み制御回路３１はＣＡＭ３３による検
索でＡ０もＡ１部分もヒットすれば、同一アドレスへの
アクセスであるため、一致したＦＩＦＯ３２内部のブロ
ックのバリッドビットを０にし、無効化する（図５ステ
ップＳ７）。これによって、古いブロックの書込みを省
略することができる。

【００５９】次に、読出し制御回路３５は他系のメモリ
交差バスへの転送可能状態を検出するか、あるいは自系
のメモリアクセス可能状態を検出した場合（図６ステッ
プＳ１１）、ＦＩＦＯ３２からのデータ読出し処理を起
動する。

【００６０】読出し制御回路３５はＦＩＦＯ３２の読出
しブロックを選定するためＣＡＭ３３をチェックし、バ
リッドビット１となっているブロックを検出するまでア
ドレスカウンタをインクリメントしてゆく（図６ステッ
プＳ１２，Ｓ１２ａ）。

【００６１】読出し制御回路３５はバリッドビット１と
なっているブロックを検出するとそこからアドレス及び
データを読出し、アクト系の場合は他系のメモリ交差バ
スへ転送する（図６ステップＳ１３）。

【００６２】スタンバイ系の場合には自系メモリへ書込
む。ＦＩＦＯ３２の読出し時には、上述したように、連
続アクセスされるべきブロックが引き続いて読出され
る。当該ブロックの読出しが完了すると、バリッドビッ
トが０にされ、クロスバアレイ上のパストランジスタが
オフされる（図６ステップＳ１４）。

【００６３】一連の転送動作が完了し、次の転送が可能
な状態を検出すると（図６ステップＳ１４）、読出し制
御回路３５は次のＦＩＦＯ３２のアクセスが可能となる
ようアドレスカウンタをインクリメントし（図６ステッ
プＳ１５）、再びバリッドビットが１となっているブロ
ックのサーチを開始する。

【００６４】このように、バッファ内部のライトトラン
ザクションの順番を入替え、シンクロナスＤＲＡＭ等の
特徴である同一ロウアドレスへのアクセスの高速化を利
用することができるので、メモリアクセスの高速化を図
ることができる。

【００６５】また、メモリ交差制御回路２１のバッファ
内部の書込みデータをチェックし、同一アドレスブロッ
クへのライトを削除することができるので、メモリ交差
バスの転送データ量の削減を図ることができる。

【００６６】図７は本発明の他の実施例によるメモリ交
差制御回路の詳細な構成を示すブロック図である。図７
において、本発明の他の実施例によるメモリ交差制御回
路は制御回路３６とメモリ３７とを追加した以外は図３
に示す本発明の一実施例によるメモリ交差制御回路２１
と同様の構成となっており、同一構成要素には同一符号
を付してある。また、同一構成要素の動作は本発明の一
実施例によるメモリ交差制御回路２１と同様である。

【００６７】本発明の他の実施例によるメモリ交差制御
回路ではＣＡＭ３３にあるブロックがヒットしたように
動作させる制御信号と、あるブロックのバリッドビット
を０にする制御信号とを追加している。

【００６８】制御回路３６がメモリ３７を利用して任意
の演算処理（アルゴリズム）を実行することによって、
ＦＩＦＯ３２内のデータの読出し順序を変えることがで
きる。つまり、必要となるブロックを優先して処理した
い場合、これを一番早く読出されるブロックとの交点に
あるパストランジスタをオンにするようにＣＡＭ３３を
制御して当該ブロックに接続してしまうことで、読出し
順を繰上げることができる。

【００６９】また、バッファ内に存在する間に、キャッ
シュの一致制御等で、あるデータを削除（無効化）した
くなった場合には、キャンセル信号を使用してＣＡＭ３
３内部のブロックのバリッドビットを０にすることで実
現可能である。

【００７０】さらに、あるエリアにライトプロテクトを
かけることも可能となる。つまり、あるアドレス範囲を
制御回路３６がチェックし、それを検出すると自動的に
キャンセルしてしまうことで、ライトプロテクトを実現
することができる。

【００７１】さらにまた、本構成装置をメモリ一致制御
回路としてではなく、２重化された装置の系間の転送装
置として用いた場合には、ある障害装置へのアクセスを
検出し、それを本構成装置で阻止する機能としても応用
することができる。

【００７２】本構成装置は二重化した装置の状態一致回
路としても利用することができる。これは書込み制御回
路３１に透過選択回路３８を追加することで可能とな
る。書込み制御回路３１が監視すべきトランザクション
を透過選択回路３８が指示し、それをＦＩＦＯ３２に書
込むことで他系に転送する装置を構成することができ
る。

【００７３】この実施例は必要に応じてＦＩＦＯ３２内
部にたまったデータを優先して処理することができると
いう新たな効果を有する。また、障害等の検出が後から
判明し転送が不要となった場合には、読出して破棄する
ことによって対応が可能であるという新たな効果を有す
る。また、メモリ回路だけでなく、一般的な二重化装置
の系間転送装置としても使用することができるという効
果がある。

【００７４】

【発明の効果】以上説明したように本発明によれば、少
なくとも障害発生に備えて冗長構成として二重化され、
自系及び他系各々に、メモリと、自系のメモリへのメモ
リライトアクセスすべてを他系に転送するためのメモリ
交差制御手段とを含む二重化装置において、自系メモリ
ライトアクセス及び他系からの転送データを保持する保
持手段と、メモリへのアクセスを高速化するために保持
手段に保持されたデータのメモリへの書込み順序を入替
える手段とをメモリ交差制御手段に備えることによっ
て、メモリアクセスの高速化及びメモリ交差バスの転送
データ量の削減を図ることができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例による二重化装置の構成を示
すブロック図である。

【図２】図１の双方向メモリデータ制御回路の詳細な構
成を示すブロック図である。

【図３】図２のメモリ交差制御回路の詳細な構成を示す
ブロック図である。

【図４】図２のメモリ交差制御回路内部の他系転送バッ
ファの構成を示す図である。

【図５】図２のメモリ交差制御回路内部の他系転送バッ
ファの動作を示すフローチャートである。

【図６】図２のメモリ交差制御回路内部の他系転送バッ
ファの動作を示すフローチャートである。

【図７】本発明の他の実施例によるメモリ交差制御回路
の詳細な構成を示すブロック図である。

【符号の説明】

１，２ プロセッサ装置 １１ 中央制御装置（ＭＰＵ） １２ Ｌ２キャッシュ １３ 双方向メモリデータ制御回路（ＢＭＤＣ） １４ 入出力制御回路（ＩＯＣ） １５ メモリ部（ＤＲＡＭ） １６ 系構成制御回路（ＳＣＴＬ） ２１ メモリ交差制御回路（ＭＸＣ） ２２ メモリ制御回路（ＭＡＣ） ２３ バス制御回路（ＢＡ） ２４ バス変換回路（ＢＩＮＦ） ３１ 書込み制御回路（ＷＣＴＬ） ３２ ＦＩＦＯ ３３ ＣＡＭ ３４ クロスバアレイ ３５ 読出し制御回路（ＲＣＴＬ） ３６ 制御回路 ３７ メモリ ３８ 透過選択回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/16 G06F 11/16 - 11/20

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 少なくとも障害発生に備えて冗長構成と
   して二重化され、自系及び他系各々に、メモリと、自系
   のメモリへのメモリライトアクセスのアドレス及びデー
   タすべてを他系に転送するためのメモリ交差制御手段と
   を含む二重化装置であって、前記自系メモリライトアク
   セスのアドレス及びデータと前記他系からの転送データ
   とを保持する保持手段と、前記メモリへのアクセスを高
   速化するために前記保持手段に保持されたデータの前記
   メモリへの書込み順序を入替える入替え手段と、前記入
   替え手段で入替えられた順序にしたがって前記保持手段
   からデータを読出して前記自系メモリライトアクセスの
   データを前記他系へ転送しかつ前記他系からの転送デー
   タを前記自系のメモリへの書込むリード制御手段とを前
   記メモリ交差制御手段に有することを特徴とする二重化
   装置。
2. 【請求項２】 前記入替え手段は、前記メモリのアドレ
   スを構成しかつ同一ロウアドレスへの連続アクセスによ
   る前記メモリへのアクセスを高速化するためのアドレス
   情報及びそれ以外のアドレス情報と前記同一ロウアドレ
   スによって指定されるアドレス及びデータ群を示すブロ
   ックの有効無効を示すバリッドビットとを格納するコン
   テントアドレッサブルメモリと、前記ブロックとそのブ
   ロックのロウアドレスと同一のロウアドレスを持つブロ
   ックとの接続状況表示用のクロスバアレイとを含むこと
   を特徴とする請求項１記載の二重化装置。
3. 【請求項３】 前記保持手段に保持されたデータの読出
   し順序を変えるために前記コンテントアドレッサブルメ
   モリの格納内容を変更する制御回路を含むことを特徴と
   する請求項２記載の二重化装置。
4. 【請求項４】 前記クロスバアレイに前記同一のロウア
   ドレスを持つブロックのアクセス線を前記接続状況表示
   用のスイッチのオンオフによって接続する手段を含むこ
   とを特徴とする請求項２または請求項３記載の二重化装
   置。
5. 【請求項５】 少なくとも障害発生に備えて冗長構成と
   して二重化され、自系及び他系各々に、メモリと、自系
   のメモリへのメモリライトアクセスのアドレス及びデー
   タすべてを他系に転送するためのメモリ交差制御手段と
   を含む二重化装置の状態一致制御方法であって、前記メ
   モリ交差制御手段に設けられかつ前記自系メモリライト
   アクセスのアドレス及びデータと前記他系からの転送デ
   ータとを保持する保持手段に保持されたデータの前記メ
   モリへの書込み順序を、前記メモリへのアクセスを高速
   化するために入替え、その入替えた順序にしたがって前
   記保持手段からデータを読出して前記自系メモリライト
   アクセスのデータを前記他系へ転送しかつ前記他系から
   の転送データを前記自系のメモリへの書込むようにした
   ことを特徴とする状態一致制御方法。
6. 【請求項６】 前記書込み順序を入替える際に、前記メ
   モリのアドレスを構成しかつ同一ロウアドレスへの連続
   アクセスによる前記メモリへのアクセスを高速化するた
   めのアドレス情報及びそれ以外のアドレス情報と前記同
   一ロウアドレスによって指定されるアドレス及びデータ
   群を示すブロックの有効無効を示すバリッドビットとを
   格納するコンテントアドレッサブルメモリと、前記ブロ
   ックとそのブロックのロウアドレスと同一のロウアドレ
   スを持つブロックとの接続状況表示用のクロスバアレイ
   とを用いるようにしたことを特徴とする請求項５記載の
   状態一致制御方法。
7. 【請求項７】 前記保持手段に保持されたデータの読出
   し順序を変えるために前記コンテントアドレッサブルメ
   モリの格納内容を変更するようにしたことを特徴とする
   請求項６記載の状態一致制御方法。
8. 【請求項８】 前記クロスバアレイに前記同一のロウア
   ドレスを持つブロックのアクセス線を前記接続状況表示
   用のスイッチのオンオフによって接続することを特徴と
   する請求項６または請求項７記載の状態一致制御方法。