JPH1028036A - デューティ補正回路 - Google Patents
デューティ補正回路Info
- Publication number
- JPH1028036A JPH1028036A JP8182251A JP18225196A JPH1028036A JP H1028036 A JPH1028036 A JP H1028036A JP 8182251 A JP8182251 A JP 8182251A JP 18225196 A JP18225196 A JP 18225196A JP H1028036 A JPH1028036 A JP H1028036A
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- JP
- Japan
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- circuit
- signal
- output
- delay
- duty
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Abstract
(57)【要約】
【課題】 デューティ補正回路の補正幅をより細かくす
る。 【解決手段】 入力信号ａを反転回路４で反転し遅延回
路５で遅延させ再度反転回路６で反転した信号ｈと、入
力信号ａとの論理和演算を行うことにより、遅延回路５
の立ち上がり遅延時間だけデューティを広げる補正がさ
れた出力信号ｋが得られる。
る。 【解決手段】 入力信号ａを反転回路４で反転し遅延回
路５で遅延させ再度反転回路６で反転した信号ｈと、入
力信号ａとの論理和演算を行うことにより、遅延回路５
の立ち上がり遅延時間だけデューティを広げる補正がさ
れた出力信号ｋが得られる。
Description
【０００１】
【発明の属する技術分野】本発明はデューティ補正回路
に関する。
に関する。
【０００２】
【従来の技術】デジタル信号を磁気ディスクに記録する
際の磁気記録装置において、再生時の信号または同期ク
ロックのデューティ比が、磁気ディスクの中心と磁気ヘ
ッドとの相対距離に関係なく常に一定となるように、あ
らかじめそのデジタル信号または同期クロックのデュー
ティ比を補正して記録するためのデューティ補正回路が
設けられている。
際の磁気記録装置において、再生時の信号または同期ク
ロックのデューティ比が、磁気ディスクの中心と磁気ヘ
ッドとの相対距離に関係なく常に一定となるように、あ
らかじめそのデジタル信号または同期クロックのデュー
ティ比を補正して記録するためのデューティ補正回路が
設けられている。
【０００３】図５は従来のデューティ補正回路の回路
図、図６、図７はそのタイミングチャートである。遅延
回路１１は、入力信号ｐを立ち上がり時τ1（ｎＳ）、
立ち下がり時τ2（ｎＳ）だけ遅延して出力する。論理
和回路１２は、入力信号ｐと遅延回路１１の出力信号ｍ
の論理和演算を行い、その演算結果を出力信号ｎとして
出力する。この場合は、入力信号よりデューティがτ2
だけ延びた出力信号ｎが得られる。
図、図６、図７はそのタイミングチャートである。遅延
回路１１は、入力信号ｐを立ち上がり時τ1（ｎＳ）、
立ち下がり時τ2（ｎＳ）だけ遅延して出力する。論理
和回路１２は、入力信号ｐと遅延回路１１の出力信号ｍ
の論理和演算を行い、その演算結果を出力信号ｎとして
出力する。この場合は、入力信号よりデューティがτ2
だけ延びた出力信号ｎが得られる。
【０００４】なお、この例ではデューティを広げる補正
をする場合を示したが、デューティを縮める補正を行う
場合は論理和回路１２を論理積回路に換えれば実現でき
る。この時のタイミングチャートを図７に示す。この場
合は、入力信号ｐよりデューティがτ1だけ縮める補正
がされた出力信号ｎが得られる。
をする場合を示したが、デューティを縮める補正を行う
場合は論理和回路１２を論理積回路に換えれば実現でき
る。この時のタイミングチャートを図７に示す。この場
合は、入力信号ｐよりデューティがτ1だけ縮める補正
がされた出力信号ｎが得られる。
【０００５】
【発明が解決しようとする課題】上述した従来のデュー
ティ補正回路では、デューティを広げる場合は遅延回路
の立ち下がり時の遅延時間だけ、デューティを縮める場
合は遅延回路の立ち上がり時の遅延時間だけしかデュー
ティの補正に使用できないという問題があった。つま
り、立ち上がり遅延時間と立ち下がり遅延時間が異なる
遅延回路を使用しても、デューティを広げる場合は立ち
上がり遅延時間、デューティを縮める場合は立ち下がり
遅延時間はデューティの補正には使用できなかった。
ティ補正回路では、デューティを広げる場合は遅延回路
の立ち下がり時の遅延時間だけ、デューティを縮める場
合は遅延回路の立ち上がり時の遅延時間だけしかデュー
ティの補正に使用できないという問題があった。つま
り、立ち上がり遅延時間と立ち下がり遅延時間が異なる
遅延回路を使用しても、デューティを広げる場合は立ち
上がり遅延時間、デューティを縮める場合は立ち下がり
遅延時間はデューティの補正には使用できなかった。
【０００６】本発明の目的は、デューティを広げる場合
でも縮める場合でも、立ち上がり時と立ち下がり時の両
方の遅延時間をデューティ補正に使用することで、デュ
ーティ補正幅を細かく設定できるデューティ補正回路を
提供することである。
でも縮める場合でも、立ち上がり時と立ち下がり時の両
方の遅延時間をデューティ補正に使用することで、デュ
ーティ補正幅を細かく設定できるデューティ補正回路を
提供することである。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のデューティ補正回路は、入力信号を立ち上
り、立ち下がりで異なる時間遅延する１個以上の第１の
遅延回路と、第１の遅延回路の出力信号と第１の選択信
号を入力し、第１の選択信号がアクティブのとき第１の
遅延回路の出力信号を出力する第１のゲート回路と、前
記入力信号を論理反転する第１の反転回路と、前記第１
の反転回路の出力信号を立ち上がり、立ち下がりで異な
る時間遅延する１個以上の第２の遅延回路と、第２の遅
延回路の出力信号を論理反転する第２の反転回路と、第
２の反転回路の出力信号と、前記第１の選択信号がイン
アクティブのときアクティブとなる第２の選択信号を入
力し、第２の選択信号がアクティブのとき第２の反転回
路の出力信号を出力する第２のゲート回路と、前記第１
の選択信号または前記第２の選択信号のうちアクティブ
の選択信号により第１のゲート回路から出力された第１
の遅延回路の出力信号または第２のゲート回路から出力
された第２の反転回路の出力信号と前記入力信号の論理
和演算または論理積演算を行なう第３のゲート回路を有
する。
に、本発明のデューティ補正回路は、入力信号を立ち上
り、立ち下がりで異なる時間遅延する１個以上の第１の
遅延回路と、第１の遅延回路の出力信号と第１の選択信
号を入力し、第１の選択信号がアクティブのとき第１の
遅延回路の出力信号を出力する第１のゲート回路と、前
記入力信号を論理反転する第１の反転回路と、前記第１
の反転回路の出力信号を立ち上がり、立ち下がりで異な
る時間遅延する１個以上の第２の遅延回路と、第２の遅
延回路の出力信号を論理反転する第２の反転回路と、第
２の反転回路の出力信号と、前記第１の選択信号がイン
アクティブのときアクティブとなる第２の選択信号を入
力し、第２の選択信号がアクティブのとき第２の反転回
路の出力信号を出力する第２のゲート回路と、前記第１
の選択信号または前記第２の選択信号のうちアクティブ
の選択信号により第１のゲート回路から出力された第１
の遅延回路の出力信号または第２のゲート回路から出力
された第２の反転回路の出力信号と前記入力信号の論理
和演算または論理積演算を行なう第３のゲート回路を有
する。
【０００８】本発明は、立ち上がり遅延時間と立ち下が
り遅延時間が異なる遅延回路を使用して、その両方の遅
延時間をデューティの補正に使用するようにしたもので
ある。
り遅延時間が異なる遅延回路を使用して、その両方の遅
延時間をデューティの補正に使用するようにしたもので
ある。
【０００９】したがって、デューティ補正回路の補正幅
を細かく設定することができる。
を細かく設定することができる。
【００１０】本発明の実施態様によれば、前記第３のゲ
ート回路が、前記入力信号と、前記第１の選択信号がア
クティブのときに第１のゲート回路から出力された第１
の遅延回路の出力信号との論理和演算を行なう第４のゲ
ート回路と、前記第４のゲート回路の出力と、前記第２
の選択信号がアクティブのときに第２のゲート回路から
出力された第２の反転回路の出力信号との論理和演算を
行なう第５のゲート回路で構成される。本実施態様はデ
ューティを広げる補正を行なうものである。
ート回路が、前記入力信号と、前記第１の選択信号がア
クティブのときに第１のゲート回路から出力された第１
の遅延回路の出力信号との論理和演算を行なう第４のゲ
ート回路と、前記第４のゲート回路の出力と、前記第２
の選択信号がアクティブのときに第２のゲート回路から
出力された第２の反転回路の出力信号との論理和演算を
行なう第５のゲート回路で構成される。本実施態様はデ
ューティを広げる補正を行なうものである。
【００１１】本発明の他の実施態様によれば、前記第３
のゲート回路が、前記第１の選択信号がアクティブのと
きに第１のゲート回路から出力された第１の遅延回路の
出力信号と、前記第２の選択信号がアクティブのときに
第２のゲート回路から出力された第２の反転回路の出力
信号との論理和演算を行なう第６のゲート回路と、前記
第６のゲート回路の出力と、前記入力信号との論理積演
算を行なう第７のゲート回路で構成される。本実施態様
はデューティを縮める補正を行なうものである。
のゲート回路が、前記第１の選択信号がアクティブのと
きに第１のゲート回路から出力された第１の遅延回路の
出力信号と、前記第２の選択信号がアクティブのときに
第２のゲート回路から出力された第２の反転回路の出力
信号との論理和演算を行なう第６のゲート回路と、前記
第６のゲート回路の出力と、前記入力信号との論理積演
算を行なう第７のゲート回路で構成される。本実施態様
はデューティを縮める補正を行なうものである。
【００１２】
【発明の実施の形態】次に、本発明の実施形態について
図面を参照して説明する。
図面を参照して説明する。
【００１３】図１は本発明の第１の実施形態のデューテ
ィ補正回路のブロック図、図２、３はその動作を示すタ
イミングチャートである。
ィ補正回路のブロック図、図２、３はその動作を示すタ
イミングチャートである。
【００１４】本実施形態のデューティ補正回路は、反転
回路４、６と、遅延回路１、５と、論理積回路２、７
と、論理和回路３、８で構成されている。ここで、遅延
回路１、５は入力された信号を、立ち上がり時τ1（ｎ
Ｓ）、立ち下がり時τ2（ｎＳ）だけ遅延して出力す
る。
回路４、６と、遅延回路１、５と、論理積回路２、７
と、論理和回路３、８で構成されている。ここで、遅延
回路１、５は入力された信号を、立ち上がり時τ1（ｎ
Ｓ）、立ち下がり時τ2（ｎＳ）だけ遅延して出力す
る。
【００１５】次に、本実施形態の動作を図２、図３のタ
イミングチャートを参照して説明する。
イミングチャートを参照して説明する。
【００１６】まず、選択信号ｂはハイレベル（以下Ｈと
称する）、選択信号ｃはロウレベル（以下Ｌと称する）
の場合について図２により説明する。入力信号ａは遅延
回路１により立ち上がり時τ1（ｎＳ）、立ち下がり時
τ2（ｎＳ）だけ遅延され、信号ｄに出力される。そし
て、選択信号ｂはＨのため論理積回路２は信号ｄをその
まま信号ｇに出力する。そして、論理和回路３により入
力信号ａと信号ｇの論理和演算が行われ、入力信号ａよ
りデューティがτ2だけ広げられた波形が信号ｉに出力
される。また、入力信号ａは、反転回路４により論理反
転され信号ｅに出力され、その信号ｅは遅延回路５によ
り立ち上がり時τ1（ｎＳ）、立ち下がり時τ2（ｎＳ）
だけ遅延され信号ｆに出力され、さらに反転回路６によ
り再度論理反転され信号ｈに出力されるが、選択信号ｃ
はＬのため論理積回路７はＬを信号ｊに出力し、論理和
回路８は信号ｊがＬのため、信号ｉをそのまま信号ｋに
出力する。すなわち、出力信号ｋには入力信号ａに対し
τ2（ｎＳ）だけデューティが広がる補正がされた信号
が得られる。この場合は従来のデューティ補正回路と同
じ動作である。
称する）、選択信号ｃはロウレベル（以下Ｌと称する）
の場合について図２により説明する。入力信号ａは遅延
回路１により立ち上がり時τ1（ｎＳ）、立ち下がり時
τ2（ｎＳ）だけ遅延され、信号ｄに出力される。そし
て、選択信号ｂはＨのため論理積回路２は信号ｄをその
まま信号ｇに出力する。そして、論理和回路３により入
力信号ａと信号ｇの論理和演算が行われ、入力信号ａよ
りデューティがτ2だけ広げられた波形が信号ｉに出力
される。また、入力信号ａは、反転回路４により論理反
転され信号ｅに出力され、その信号ｅは遅延回路５によ
り立ち上がり時τ1（ｎＳ）、立ち下がり時τ2（ｎＳ）
だけ遅延され信号ｆに出力され、さらに反転回路６によ
り再度論理反転され信号ｈに出力されるが、選択信号ｃ
はＬのため論理積回路７はＬを信号ｊに出力し、論理和
回路８は信号ｊがＬのため、信号ｉをそのまま信号ｋに
出力する。すなわち、出力信号ｋには入力信号ａに対し
τ2（ｎＳ）だけデューティが広がる補正がされた信号
が得られる。この場合は従来のデューティ補正回路と同
じ動作である。
【００１７】次に、選択信号ｂはＬ、選択信号ｃはＨの
場合について図３により説明する。
場合について図３により説明する。
【００１８】入力信号ａは遅延回路１により立ち上がり
時τ1（ｎＳ）、立ち下がり時τ2（ｎＳ）だけ遅延さ
れ、信号ｄに出力されるが、選択信号ｂはＬのため論理
積回路２は信号ｇにＬを出力する。そして、論理和回路
３は信号ｇがＬのため、入力信号ａをそのまま信号ｉに
出力する。また、入力信号ａは、反転回路４により論理
反転され信号ｅに出力され、その信号ｅは遅延回路５に
より立ち上がり時τ1（ｎＳ）、立ち下がり時τ2（ｎ
Ｓ）だけ遅延され信号ｆに出力され、さらに反転回路６
により再度論理反転され信号ｈに出力される。ここで、
選択信号ｃはＨのため、論理積回路７は信号ｈをそのま
ま信号ｊに出力する。論理和回路８では信号ｉとｊの論
理和演算が行なわれ、入力信号ａに対しτ1（ｎＳ）だ
けデューティが広がる補正がされた信号が出力信号ｋに
得られる。
時τ1（ｎＳ）、立ち下がり時τ2（ｎＳ）だけ遅延さ
れ、信号ｄに出力されるが、選択信号ｂはＬのため論理
積回路２は信号ｇにＬを出力する。そして、論理和回路
３は信号ｇがＬのため、入力信号ａをそのまま信号ｉに
出力する。また、入力信号ａは、反転回路４により論理
反転され信号ｅに出力され、その信号ｅは遅延回路５に
より立ち上がり時τ1（ｎＳ）、立ち下がり時τ2（ｎ
Ｓ）だけ遅延され信号ｆに出力され、さらに反転回路６
により再度論理反転され信号ｈに出力される。ここで、
選択信号ｃはＨのため、論理積回路７は信号ｈをそのま
ま信号ｊに出力する。論理和回路８では信号ｉとｊの論
理和演算が行なわれ、入力信号ａに対しτ1（ｎＳ）だ
けデューティが広がる補正がされた信号が出力信号ｋに
得られる。
【００１９】次に、選択信号ｂ、ｃがともにＬの場合を
説明する。この場合は上述で説明したように、選択信号
ｂがＬのため論理積回路２は信号ｇにＬを出力し、論理
和回路３は信号ａをそのまま信号ｉに出力する。また、
選択信号ｃがＬのため論理積回路７はＬを信号ｊに出力
し、論理和回路８は信号ｉをそのまま出力信号ｋに出力
する。よって、入力信号ａは出力信号ｋにそのまま出力
される。これは入力信号ａをデューティ補正しないで出
力する場合である。
説明する。この場合は上述で説明したように、選択信号
ｂがＬのため論理積回路２は信号ｇにＬを出力し、論理
和回路３は信号ａをそのまま信号ｉに出力する。また、
選択信号ｃがＬのため論理積回路７はＬを信号ｊに出力
し、論理和回路８は信号ｉをそのまま出力信号ｋに出力
する。よって、入力信号ａは出力信号ｋにそのまま出力
される。これは入力信号ａをデューティ補正しないで出
力する場合である。
【００２０】また、上記回路において、論理積回路２と
論理積回路７の出力信号を入れ換えて、つまり論理積回
路２の出力を論理和回路８に、論理積回路７の出力を論
理和回路３に入力しても出力信号ｋには同じ出力が得ら
れる。
論理積回路７の出力信号を入れ換えて、つまり論理積回
路２の出力を論理和回路８に、論理積回路７の出力を論
理和回路３に入力しても出力信号ｋには同じ出力が得ら
れる。
【００２１】上記で説明したように本実施形態によれば
選択信号ｂ、ｃの信号の組み合せを選択することによ
り、入力信号をそのまま出力する、入力信号のデューテ
ィをτ 2だけ、またはτ1だけ広げて出力するという選択
をすることができる。
選択信号ｂ、ｃの信号の組み合せを選択することによ
り、入力信号をそのまま出力する、入力信号のデューテ
ィをτ 2だけ、またはτ1だけ広げて出力するという選択
をすることができる。
【００２２】図４は本発明の第２の実施形態のデューテ
ィ補正回路のブロック図である。本実施形態では、デュ
ーティを縮める場合である。
ィ補正回路のブロック図である。本実施形態では、デュ
ーティを縮める場合である。
【００２３】本実施形態は図１に対し、図１中の論理積
回路２の出力信号ｇと、論理積回路７の出力信号ｊの論
理和演算を行なう論理和回路９と、その論理和回路９の
出力信号ｒと入力信号ａとの論理積演算を行い出力信号
ｓを得るための論理積回路１０を設けたものである。
回路２の出力信号ｇと、論理積回路７の出力信号ｊの論
理和演算を行なう論理和回路９と、その論理和回路９の
出力信号ｒと入力信号ａとの論理積演算を行い出力信号
ｓを得るための論理積回路１０を設けたものである。
【００２４】この実施形態では、選択信号ｂをＨ、選択
信号ｃをＬとすると、入力信号ａに対しτ1だけデュー
ティが縮まる補正がされた信号が出力信号ｓに得られ、
選択信号ｂをＬ、選択信号ｃをＨとすると、入力信号ａ
に対しτ2だけデューティが縮まる補正がされた信号が
出力信号ｓに得られる。
信号ｃをＬとすると、入力信号ａに対しτ1だけデュー
ティが縮まる補正がされた信号が出力信号ｓに得られ、
選択信号ｂをＬ、選択信号ｃをＨとすると、入力信号ａ
に対しτ2だけデューティが縮まる補正がされた信号が
出力信号ｓに得られる。
【００２５】
【発明の効果】以上説明したように、本発明は、立ち上
がり遅延時間と立ち下がり遅延時間が異なる遅延回路を
用いてその両方の遅延時間をデューティ補正に使用する
ことで、デューティ補正幅を細かく設定できるという効
果を有する。
がり遅延時間と立ち下がり遅延時間が異なる遅延回路を
用いてその両方の遅延時間をデューティ補正に使用する
ことで、デューティ補正幅を細かく設定できるという効
果を有する。
【図１】本発明の第１の実施形態のデューティ補正回路
のブロック図である。
のブロック図である。
【図２】図１のデューティ補正回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】図１のデューティ補正回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図４】本発明の第２の実施形態のデューティ補正回路
のブロック図である。
のブロック図である。
【図５】従来のデューティ補正回路のブロック図であ
る。
る。
【図６】図５のデューティ補正回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図７】図５のデューティ補正回路の動作を示すタイミ
ングチャートである。
ングチャートである。
１ 遅延回路 ２ 論理積回路 ３ 論理和回路 ４ 反転回路 ５ 遅延回路 ６ 反転回路 ７ 論理積回路 ８ 論理和回路 ９ 論理和回路 １０ 論理積回路 １１ 遅延回路 １２ 論理和回路
Claims (3)
- 【請求項１】 入力信号を立ち上り、立ち下がりで異な
る時間遅延する１個以上の第１の遅延回路と、 第１の遅延回路の出力信号と第１の選択信号を入力し、
第１の選択信号がアクティブのとき第１の遅延回路の出
力信号を出力する第１のゲート回路と、 前記入力信号を論理反転する第１の反転回路と、 前記第１の反転回路の出力信号を立ち上がり、立ち下が
りで異なる時間遅延する１個以上の第２の遅延回路と、 第２の遅延回路の出力信号を論理反転する第２の反転回
路と、 第２の反転回路の出力信号と、前記第１の選択信号がイ
ンアクティブのときアクティブとなる第２の選択信号を
入力し、第２の選択信号がアクティブのとき第２の反転
回路の出力信号を出力する第２のゲート回路と、 前記第１の選択信号または前記第２の選択信号のうちア
クティブの選択信号により第１のゲート回路から出力さ
れた第１の遅延回路の出力信号または第２のゲート回路
から出力された第２の反転回路の出力信号と前記入力信
号の論理和演算または論理積演算を行なう第３のゲート
回路を有するデューティ補正回路。 - 【請求項２】 前記第３のゲート回路が、前記入力信号
と、前記第１の選択信号がアクティブのときに第１のゲ
ート回路から出力された第１の遅延回路の出力信号との
論理和演算を行なう第４のゲート回路と、前記第４のゲ
ート回路の出力と、前記第２の選択信号がアクティブの
ときに第２のゲート回路から出力された第２の反転回路
の出力信号との論理和演算を行なう第５のゲート回路で
構成される請求項１記載のデューティ補正回路。 - 【請求項３】 前記第３のゲート回路が、前記第１の選
択信号がアクティブのときに第１のゲート回路から出力
された第１の遅延回路の出力信号と、前記第２の選択信
号がアクティブのときに第２のゲート回路から出力され
た第２の反転回路の出力信号との論理和演算を行なう第
６のゲート回路と、前記第６のゲート回路の出力と、前
記入力信号との論理積演算を行なう第７のゲート回路で
構成される請求項１記載のデューティ補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182251A JP2970540B2 (ja) | 1996-07-11 | 1996-07-11 | デューティ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8182251A JP2970540B2 (ja) | 1996-07-11 | 1996-07-11 | デューティ補正回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1028036A true JPH1028036A (ja) | 1998-01-27 |
| JP2970540B2 JP2970540B2 (ja) | 1999-11-02 |
Family
ID=16114996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8182251A Expired - Lifetime JP2970540B2 (ja) | 1996-07-11 | 1996-07-11 | デューティ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2970540B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1312693C (zh) * | 2001-09-17 | 2007-04-25 | 蒂雅克株式会社 | 信号处理电路 |
-
1996
- 1996-07-11 JP JP8182251A patent/JP2970540B2/ja not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1312693C (zh) * | 2001-09-17 | 2007-04-25 | 蒂雅克株式会社 | 信号处理电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2970540B2 (ja) | 1999-11-02 |
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