JPH1027989A - プリント配線板 - Google Patents
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- JPH1027989A JPH1027989A JP18206696A JP18206696A JPH1027989A JP H1027989 A JPH1027989 A JP H1027989A JP 18206696 A JP18206696 A JP 18206696A JP 18206696 A JP18206696 A JP 18206696A JP H1027989 A JPH1027989 A JP H1027989A
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- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
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Abstract
(57)【要約】
【課題】 マザーボードにドータボードが搭載され、ド
ータボードに半導体ベアチップが、直接実装されたプリ
ント配線板に対して、ボード間及びボードと半導体ベア
チップ間の接続部での電磁波による動作上の悪影響を防
止する。 【解決手段】 マザーボード３の表面と、搭載されるド
ータボード２の裏面間で、両者の回路部を接続する接続
部８の全てに、接続部８の信号ライン８ａの端子を囲繞
し、グランドポテンシャルの電磁波シールド体１２が設
けられ、複数の半導体ベアチップ１と、これらのチップ
がＣＯＢ方式で直接接続されるドータボード２間の接続
部７の全てに、接続部７の信号ライン７ａの端子を囲繞
し、グランドポテンシャルの電磁波シールド体１３が設
けられ、個々の接続部７、８での電磁波の放出及び外部
からの電磁波の侵入が防止され、複数の接続部７、８で
相互のノイズに基づく悪干渉動作が防止され、プリント
配線板の誤動作が完全に防止される。
ータボードに半導体ベアチップが、直接実装されたプリ
ント配線板に対して、ボード間及びボードと半導体ベア
チップ間の接続部での電磁波による動作上の悪影響を防
止する。 【解決手段】 マザーボード３の表面と、搭載されるド
ータボード２の裏面間で、両者の回路部を接続する接続
部８の全てに、接続部８の信号ライン８ａの端子を囲繞
し、グランドポテンシャルの電磁波シールド体１２が設
けられ、複数の半導体ベアチップ１と、これらのチップ
がＣＯＢ方式で直接接続されるドータボード２間の接続
部７の全てに、接続部７の信号ライン７ａの端子を囲繞
し、グランドポテンシャルの電磁波シールド体１３が設
けられ、個々の接続部７、８での電磁波の放出及び外部
からの電磁波の侵入が防止され、複数の接続部７、８で
相互のノイズに基づく悪干渉動作が防止され、プリント
配線板の誤動作が完全に防止される。
Description
【０００１】
【発明の属する技術分野】本発明は、プリント配線板、
特にマザーボードにドータボードが搭載接続され、該ド
ータボードに半導体ベアチップが、直接実装されたＣＯ
Ｂ方式のプリント配線板に関する。
特にマザーボードにドータボードが搭載接続され、該ド
ータボードに半導体ベアチップが、直接実装されたＣＯ
Ｂ方式のプリント配線板に関する。
【０００２】
【従来の技術】従来からプリント配線板を備えたＡＶ
（Ａｕｄｉｏ ａｎｄ Ｖｉｓｕａｌ）システムにおい
て、外来電磁波や基板に形成された回路部から発生する
電磁波により、プリント配線板が受ける悪影響を防止す
るために、プリント配線板間や、外装部材の一部に電磁
波シールド用シートを配設することが行われていた。
（Ａｕｄｉｏ ａｎｄ Ｖｉｓｕａｌ）システムにおい
て、外来電磁波や基板に形成された回路部から発生する
電磁波により、プリント配線板が受ける悪影響を防止す
るために、プリント配線板間や、外装部材の一部に電磁
波シールド用シートを配設することが行われていた。
【０００３】従来のプリント配線板として、図３及び図
４に示すように、マザーボード３にドータボード２が搭
載接続され、ドータボード２に半導体ベアチップ１が、
直接実装されたＣＯＢ方式のプリント配線板５が使用さ
れることがある。
４に示すように、マザーボード３にドータボード２が搭
載接続され、ドータボード２に半導体ベアチップ１が、
直接実装されたＣＯＢ方式のプリント配線板５が使用さ
れることがある。
【０００４】この種のプリント配線板５では、マザーボ
ード３の表面とドータボード２の裏面間に、複数の接続
部８が設けられ、これらの接続部８において、マザーボ
ード３の回路部とドータボード２の回路部とが、信号ラ
イン８ａによって互いに接続されている。また、ドータ
ボード２の表面に、複数のパッケージのない裸の半導体
ベアチップ１が、それぞれ複数個の接続部７によりＣＯ
Ｂ（Ｃｈｉｐ ｏｎＢｏｎｄｉｎｇ）方式で直接実装さ
れており、これらの接続部７において、ドータボード２
の回路部と半導体ベアチップ１とが、信号ライン７ａに
よって互いに接続されている。
ード３の表面とドータボード２の裏面間に、複数の接続
部８が設けられ、これらの接続部８において、マザーボ
ード３の回路部とドータボード２の回路部とが、信号ラ
イン８ａによって互いに接続されている。また、ドータ
ボード２の表面に、複数のパッケージのない裸の半導体
ベアチップ１が、それぞれ複数個の接続部７によりＣＯ
Ｂ（Ｃｈｉｐ ｏｎＢｏｎｄｉｎｇ）方式で直接実装さ
れており、これらの接続部７において、ドータボード２
の回路部と半導体ベアチップ１とが、信号ライン７ａに
よって互いに接続されている。
【０００５】このようなＣＯＢ方式のプリント配線板５
では、基本的には配線長が短縮されてノイズ対策上で有
利であるが、接続部７、８で発生する電磁波の寄生成分
による誤動作が問題になる。
では、基本的には配線長が短縮されてノイズ対策上で有
利であるが、接続部７、８で発生する電磁波の寄生成分
による誤動作が問題になる。
【０００６】近年、この種のプリント配線板を使用した
ＣＭＯＳデジタル回路の集積化と、ＡＶ（Ａｕｄｉｏ
ａｎｄ Ｖｉｓｕａｌ）信号の帯域圧縮・伸張技術の進
歩によって、この種のＣＭＯＳデジタル回路を備えたＡ
Ｖ回路のデジタル化が進み、、ＡＶシステムがコンピュ
ータのサブシステムとして取り込まれている。
ＣＭＯＳデジタル回路の集積化と、ＡＶ（Ａｕｄｉｏ
ａｎｄ Ｖｉｓｕａｌ）信号の帯域圧縮・伸張技術の進
歩によって、この種のＣＭＯＳデジタル回路を備えたＡ
Ｖ回路のデジタル化が進み、、ＡＶシステムがコンピュ
ータのサブシステムとして取り込まれている。
【０００７】このようなＡＶシステムを有するコンピュ
ータ回路では、ＭＰＵ動作クロックやインタフェースの
処理するデータレートが増大の一途を辿っており、信号
波形の高精度の制御と共に、プリント配線板の回路部に
おいて、前述の接続部７、８から発生する電磁波の他の
回路部への侵入や、外来電磁波の回路部の接続部７、８
からの侵入を極力低減する電磁波の遮断制御が重要な課
題となっている。
ータ回路では、ＭＰＵ動作クロックやインタフェースの
処理するデータレートが増大の一途を辿っており、信号
波形の高精度の制御と共に、プリント配線板の回路部に
おいて、前述の接続部７、８から発生する電磁波の他の
回路部への侵入や、外来電磁波の回路部の接続部７、８
からの侵入を極力低減する電磁波の遮断制御が重要な課
題となっている。
【０００８】この目的のために、実開昭６３−２０１４
００号公報には、図３及び図４にドータボード２に適用
した場合を点線で示すように、プリント配線板の半導体
チップの実装スペースを囲繞して電磁波シールド被膜１
０が被着されたプリント配線板が開示されている。
００号公報には、図３及び図４にドータボード２に適用
した場合を点線で示すように、プリント配線板の半導体
チップの実装スペースを囲繞して電磁波シールド被膜１
０が被着されたプリント配線板が開示されている。
【０００９】
【発明が解決しようとする課題】実開昭６３−２０１４
００号公報に開示のプリント配線板によると、プリント
配線板の半導体チップの実装スペース全体を囲繞して電
磁波シールド被膜１０が被着されているために、該実装
スペース全体をシールドし、該実装スペース全体に対し
て、電磁波による悪影響を取り除くことが可能になる。
しかし、実開昭６３−２０１４００号公報に開示のプリ
ント配線板では、実装スペース内に位置する個々の接続
部に対して、そこから発生する電磁波を防止すること
も、また、個々の接続部に対して、その実装スペース内
の他の接続部から発生する電磁波の侵入を防止すること
もできない。このために、同一の実装スペース内では、
個々の接続部が電磁波を発生し、この電磁波が他の接続
部から回路部に侵入して、回路部の動作に悪影響を及ぼ
すことを防止することはできず、実開昭６３−２０１４
００号公報に開示の電磁波のシールドでは、充分なシー
ルド効果を得ることはできない。
００号公報に開示のプリント配線板によると、プリント
配線板の半導体チップの実装スペース全体を囲繞して電
磁波シールド被膜１０が被着されているために、該実装
スペース全体をシールドし、該実装スペース全体に対し
て、電磁波による悪影響を取り除くことが可能になる。
しかし、実開昭６３−２０１４００号公報に開示のプリ
ント配線板では、実装スペース内に位置する個々の接続
部に対して、そこから発生する電磁波を防止すること
も、また、個々の接続部に対して、その実装スペース内
の他の接続部から発生する電磁波の侵入を防止すること
もできない。このために、同一の実装スペース内では、
個々の接続部が電磁波を発生し、この電磁波が他の接続
部から回路部に侵入して、回路部の動作に悪影響を及ぼ
すことを防止することはできず、実開昭６３−２０１４
００号公報に開示の電磁波のシールドでは、充分なシー
ルド効果を得ることはできない。
【００１０】本発明は、前述したようなこの種のプリン
ト配線板に対する電磁波シールドの原状に鑑みてなされ
たものであり、その目的は、マザーボードにドータボー
ドが搭載接続され、ドータボードに半導体ベアチップ
が、直接実装されたＣＯＢ方式のプリント配線板に対し
て、ボード間及びボードと半導体ベアチップ間の接続部
での電磁波による接続部相互間での動作上の悪影響を防
止することが可能なプリント配線板を提供することにあ
る。
ト配線板に対する電磁波シールドの原状に鑑みてなされ
たものであり、その目的は、マザーボードにドータボー
ドが搭載接続され、ドータボードに半導体ベアチップ
が、直接実装されたＣＯＢ方式のプリント配線板に対し
て、ボード間及びボードと半導体ベアチップ間の接続部
での電磁波による接続部相互間での動作上の悪影響を防
止することが可能なプリント配線板を提供することにあ
る。
【００１１】
【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明は、マザーボードにドータボー
ドが搭載接続され、該ドータボードに半導体ベアチップ
が、直接実装されたＣＯＢ方式のプリント配線板であ
り、 前記ドータボードと前記マザーボードとを互いに
接続する複数の信号ラインの少なくとも一つの端子がグ
ランドラインまたは電源ラインに接続された電磁波シー
ルド体によって囲繞されていることを特徴とするもので
ある。
に、請求項１記載の発明は、マザーボードにドータボー
ドが搭載接続され、該ドータボードに半導体ベアチップ
が、直接実装されたＣＯＢ方式のプリント配線板であ
り、 前記ドータボードと前記マザーボードとを互いに
接続する複数の信号ラインの少なくとも一つの端子がグ
ランドラインまたは電源ラインに接続された電磁波シー
ルド体によって囲繞されていることを特徴とするもので
ある。
【００１２】同様に前記目的を達成するために、請求項
２記載の発明は、マザーボードにドータボードが搭載接
続され、該ドータボードに半導体ベアチップが、直接実
装されたＣＯＢ方式のプリント配線板であり、 前記ド
ータボードと前記半導体ベアチップとを互いに接続する
複数の信号ラインの少なくとも一つの端子が、グランド
ラインまたは電源ラインに接続された電磁波シールド体
によって囲繞されていることを特徴とするものである。
２記載の発明は、マザーボードにドータボードが搭載接
続され、該ドータボードに半導体ベアチップが、直接実
装されたＣＯＢ方式のプリント配線板であり、 前記ド
ータボードと前記半導体ベアチップとを互いに接続する
複数の信号ラインの少なくとも一つの端子が、グランド
ラインまたは電源ラインに接続された電磁波シールド体
によって囲繞されていることを特徴とするものである。
【００１３】同様に前記目的を達成するために、請求項
３記載の発明は、請求項１または請求項２記載の発明に
おいて、前記プリント配線板の基板が有機材で形成され
ていることを特徴とするものである。
３記載の発明は、請求項１または請求項２記載の発明に
おいて、前記プリント配線板の基板が有機材で形成され
ていることを特徴とするものである。
【００１４】同様に前記目的を達成するために、請求項
４記載の発明は、請求項１または請求項２記載の発明に
おいて、前記プリント配線板の基板がセラミックで形成
されていることを特徴とするものである。
４記載の発明は、請求項１または請求項２記載の発明に
おいて、前記プリント配線板の基板がセラミックで形成
されていることを特徴とするものである。
【００１５】
【発明の実施の形態】以下に、本発明の一実施の形態
を、図１及び図２を参照して説明する。図１は本実施の
形態の構成を示す正面説明図、図２は本実施の形態の構
成を示す平面説明図であり、すでに説明した図３及び図
４と同一部分には同一符号が付されている。
を、図１及び図２を参照して説明する。図１は本実施の
形態の構成を示す正面説明図、図２は本実施の形態の構
成を示す平面説明図であり、すでに説明した図３及び図
４と同一部分には同一符号が付されている。
【００１６】本実施の形態に係るプリント配線板５Ａで
は、マザーボード３及びドータボード２として有機材の
基板が使用され、図１及び図２に示すように、マザーボ
ード３の表面とドータボード２の裏面間に、複数の接続
部８が設けられ、これらの接続部８において、マザーボ
ード３の回路部とドータボード２の回路部とが、信号ラ
イン８ａによって互いに接続されている。この接続部８
の接続には、半田バンプ接合、導電樹脂接合、或いは導
電接着剤接合の方法が用いられる。
は、マザーボード３及びドータボード２として有機材の
基板が使用され、図１及び図２に示すように、マザーボ
ード３の表面とドータボード２の裏面間に、複数の接続
部８が設けられ、これらの接続部８において、マザーボ
ード３の回路部とドータボード２の回路部とが、信号ラ
イン８ａによって互いに接続されている。この接続部８
の接続には、半田バンプ接合、導電樹脂接合、或いは導
電接着剤接合の方法が用いられる。
【００１７】そして、本実施の形態では、マザーボード
３の表面とドータボード２の裏面間に設けられる複数の
接続部８の全てに対して、接続部８の信号ライン８ａの
端子を囲繞して、グランドラインに接続された電磁波シ
ールド体１２が設けられている。
３の表面とドータボード２の裏面間に設けられる複数の
接続部８の全てに対して、接続部８の信号ライン８ａの
端子を囲繞して、グランドラインに接続された電磁波シ
ールド体１２が設けられている。
【００１８】また、本実施の形態では、ドータボード２
の表面に、複数のパッケージがない裸の半導体ベアチッ
プ１が、それぞれ複数個の接続部７によりＣＯＢ（Ｃｈ
ｉｐｏｎ Ｂｏｎｄｉｎｇ）方式で直接実装されてお
り、これらの接続部７において、ドータボード２の回路
部と半導体ベアチップ１とが、信号ライン７ａによって
互いに接続されている。この接続部７の接続には、半田
バンプ接合、導電樹脂接合、或いは導電接着剤接合の方
法が用いられる。そして、本実施の形態では、複数の半
導体ベアチップ１とドータボード２間に設けられる接続
部７の全てに対して、接続部７の信号ライン７ａの端子
を囲繞して、グランドラインに接続された電磁波シール
ド体１３が設けられている。
の表面に、複数のパッケージがない裸の半導体ベアチッ
プ１が、それぞれ複数個の接続部７によりＣＯＢ（Ｃｈ
ｉｐｏｎ Ｂｏｎｄｉｎｇ）方式で直接実装されてお
り、これらの接続部７において、ドータボード２の回路
部と半導体ベアチップ１とが、信号ライン７ａによって
互いに接続されている。この接続部７の接続には、半田
バンプ接合、導電樹脂接合、或いは導電接着剤接合の方
法が用いられる。そして、本実施の形態では、複数の半
導体ベアチップ１とドータボード２間に設けられる接続
部７の全てに対して、接続部７の信号ライン７ａの端子
を囲繞して、グランドラインに接続された電磁波シール
ド体１３が設けられている。
【００１９】このような構成の本実施の形態では、マザ
ーボード３の表面とドータボード２の裏面間に設けられ
る複数の接続部８の全てに対して、接続部８の信号ライ
ン８ａの端子を囲繞して、グランドラインに接続された
電磁波シールド体１２が設けられているので、複数の接
続部８は全て電磁波シールド体１２によってシールドさ
れ、これらの接続部８から電磁波がノイズとして放出さ
れることはなく、また、外部からの電磁波がノイズとし
て接続部８から侵入しようとしても、この電磁波は電磁
波シールド体１２によってアースに吸収され、複数の接
続部８に外部の電磁波がノイズとして侵入することはな
く、複数の接続部８相互のノイズに基づく悪干渉動作が
防止され、プリント配線板の誤動作が防止される。
ーボード３の表面とドータボード２の裏面間に設けられ
る複数の接続部８の全てに対して、接続部８の信号ライ
ン８ａの端子を囲繞して、グランドラインに接続された
電磁波シールド体１２が設けられているので、複数の接
続部８は全て電磁波シールド体１２によってシールドさ
れ、これらの接続部８から電磁波がノイズとして放出さ
れることはなく、また、外部からの電磁波がノイズとし
て接続部８から侵入しようとしても、この電磁波は電磁
波シールド体１２によってアースに吸収され、複数の接
続部８に外部の電磁波がノイズとして侵入することはな
く、複数の接続部８相互のノイズに基づく悪干渉動作が
防止され、プリント配線板の誤動作が防止される。
【００２０】また、本実施の形態では、複数の半導体ベ
アチップ１と、これらの半導体ベアチップ１が、ＣＯＢ
方式で直接接続されるドータボード２との間に設けられ
る複数の接続部７の全てに対して、接続部７の信号ライ
ン７ａの端子を囲繞して、グランドラインに接続された
電磁波シールド体１３が設けられているので、これらの
接続部７から電磁波がノイズとして放出されることはな
く、また、外部からの電磁波がノイズとして接続部７か
ら侵入しようとしても、この電磁波は電磁波シールド体
１３によってアースに吸収され、複数の接続部７に外部
の電磁波がノイズとして侵入することはなく、複数の接
続部７相互のノイズに基づく悪干渉動作が防止され、プ
リント配線板の誤動作が防止される。
アチップ１と、これらの半導体ベアチップ１が、ＣＯＢ
方式で直接接続されるドータボード２との間に設けられ
る複数の接続部７の全てに対して、接続部７の信号ライ
ン７ａの端子を囲繞して、グランドラインに接続された
電磁波シールド体１３が設けられているので、これらの
接続部７から電磁波がノイズとして放出されることはな
く、また、外部からの電磁波がノイズとして接続部７か
ら侵入しようとしても、この電磁波は電磁波シールド体
１３によってアースに吸収され、複数の接続部７に外部
の電磁波がノイズとして侵入することはなく、複数の接
続部７相互のノイズに基づく悪干渉動作が防止され、プ
リント配線板の誤動作が防止される。
【００２１】以上に説明したように、本実施の形態によ
ると、マザーボード３の表面と、このマザーボード３に
搭載されるドータボード２の裏面間に設けられ、両ボー
ドの回路部を接続する複数の接続部８の全てに対して、
接続部８の信号ライン８ａの端子を囲繞して、グランド
ラインに接続された電磁波シールド体１２が設けられ、
また、複数の半導体ベアチップ１と、これらの半導体ベ
アチップ１が、ＣＯＢ方式で直接接続されるドータボー
ド２との間に設けられる接続部７の全てに対して、接続
部７の信号ライン７ａの端子を囲繞して、グランドライ
ンに接続された電磁波シールド体１３が設けられている
ので、個々の接続部７、８での電磁波の放出及び外部か
らの電磁波の侵入が防止され、これに伴って、複数の接
続部７、８でのそれぞれ相互のノイズに基づく悪干渉動
作が防止され、プリント配線板の誤動作を完全に防止す
ることが可能になる。
ると、マザーボード３の表面と、このマザーボード３に
搭載されるドータボード２の裏面間に設けられ、両ボー
ドの回路部を接続する複数の接続部８の全てに対して、
接続部８の信号ライン８ａの端子を囲繞して、グランド
ラインに接続された電磁波シールド体１２が設けられ、
また、複数の半導体ベアチップ１と、これらの半導体ベ
アチップ１が、ＣＯＢ方式で直接接続されるドータボー
ド２との間に設けられる接続部７の全てに対して、接続
部７の信号ライン７ａの端子を囲繞して、グランドライ
ンに接続された電磁波シールド体１３が設けられている
ので、個々の接続部７、８での電磁波の放出及び外部か
らの電磁波の侵入が防止され、これに伴って、複数の接
続部７、８でのそれぞれ相互のノイズに基づく悪干渉動
作が防止され、プリント配線板の誤動作を完全に防止す
ることが可能になる。
【００２２】なお、以上に説明した実施の形態では、マ
ザーボード３の表面とドータボード２の裏面間に設けら
れる複数の接続部８の全てに対して、接続部８の信号ラ
イン８ａの端子を囲繞して、グランドラインに接続され
た電磁波シールド体１２が設けられ、複数の半導体ベア
チップ１とドータボード２間に設けられる複数の接続部
７の全てに対して、接続部７の信号ライン７ａの端子を
囲繞して、グランドラインに接続された電磁波シールド
体１３が設けられた場合を説明したが、本発明は、該実
施の形態に限定されるものではなく、電磁波シールド体
１２、１３を電源ラインに接続することも可能である。
ザーボード３の表面とドータボード２の裏面間に設けら
れる複数の接続部８の全てに対して、接続部８の信号ラ
イン８ａの端子を囲繞して、グランドラインに接続され
た電磁波シールド体１２が設けられ、複数の半導体ベア
チップ１とドータボード２間に設けられる複数の接続部
７の全てに対して、接続部７の信号ライン７ａの端子を
囲繞して、グランドラインに接続された電磁波シールド
体１３が設けられた場合を説明したが、本発明は、該実
施の形態に限定されるものではなく、電磁波シールド体
１２、１３を電源ラインに接続することも可能である。
【００２３】また、該実施の形態では、複数の接続部８
の全てに電磁シールド体１２を、複数の接続部７の全て
に電磁シールド体１３を設けた場合を説明したが、本発
明では、複数の接続部８の一部に対して、接続部８の信
号ライン８ａの端子を囲繞して、電磁波シールド体１２
を設け、複数の接続部７の一部に対して、接続部７の信
号ライン７ａの端子を囲繞して、電磁波シールド体１３
を設けることも可能である。さらに、該実施の形態で
は、マザーボード３とドータボード２には、有機材の基
板を使用した場合を説明したが、本発明では、マザーボ
ード３とドータボード２とに、例えばセラミック材の基
板を使用することも可能である。
の全てに電磁シールド体１２を、複数の接続部７の全て
に電磁シールド体１３を設けた場合を説明したが、本発
明では、複数の接続部８の一部に対して、接続部８の信
号ライン８ａの端子を囲繞して、電磁波シールド体１２
を設け、複数の接続部７の一部に対して、接続部７の信
号ライン７ａの端子を囲繞して、電磁波シールド体１３
を設けることも可能である。さらに、該実施の形態で
は、マザーボード３とドータボード２には、有機材の基
板を使用した場合を説明したが、本発明では、マザーボ
ード３とドータボード２とに、例えばセラミック材の基
板を使用することも可能である。
【００２４】
【発明の効果】請求項１記載の発明によると、マザーボ
ードにドータボードが搭載接続され、ドータボードに半
導体ベアチップが、直接実装されたＣＯＢ方式のプリン
ト配線板において、 ドータボードとマザーボードとを
互いに接続する複数の信号ライン端子の少なくとも一つ
が、グランドラインまたは電源ラインに接続された電磁
波シールド体によって囲繞されているので、電磁波シー
ルド体によって囲繞されたドータボードとマザーボード
とを互いに接続する信号ライン端子からのノイズの発生
と、該信号ライン端子へのノイズの侵入とを防止し、該
信号ライン端子の信号が外部ノイズで悪影響を受けず、
ドータボードとマザーボードとを互いに接続する複数の
信号ライン端子相互のノイズに基づく悪干渉動作が防止
され、プリント配線板の誤動作を防止することが可能に
なる。
ードにドータボードが搭載接続され、ドータボードに半
導体ベアチップが、直接実装されたＣＯＢ方式のプリン
ト配線板において、 ドータボードとマザーボードとを
互いに接続する複数の信号ライン端子の少なくとも一つ
が、グランドラインまたは電源ラインに接続された電磁
波シールド体によって囲繞されているので、電磁波シー
ルド体によって囲繞されたドータボードとマザーボード
とを互いに接続する信号ライン端子からのノイズの発生
と、該信号ライン端子へのノイズの侵入とを防止し、該
信号ライン端子の信号が外部ノイズで悪影響を受けず、
ドータボードとマザーボードとを互いに接続する複数の
信号ライン端子相互のノイズに基づく悪干渉動作が防止
され、プリント配線板の誤動作を防止することが可能に
なる。
【００２５】請求項２記載の発明によると、マザーボー
ドにドータボードが搭載接続され、該ドータボードに半
導体ベアチップが、直接実装されたＣＯＢ方式のプリン
ト配線板において、 ドータボードと半導体ベアチップ
とを互いに接続する複数の信号ライン端子の少なくとも
一つが、グランドラインまたは電源ラインに接続された
電磁波シールド体によって囲繞されているので、電磁波
シールド体によって囲繞されたドータボードと半導体ベ
アチップとを互いに接続する信号ライン端子からのノイ
ズの発生と、該信号ライン端子へのノイズの侵入とを防
止し、該信号ライン端子の信号が外部ノイズで悪影響を
受けず、ドータボードと半導体ベアチップとを互いに接
続する複数の信号ライン端子相互のノイズに基づく悪干
渉動作が防止され、プリント配線板の誤動作を防止する
ことが可能になる。
ドにドータボードが搭載接続され、該ドータボードに半
導体ベアチップが、直接実装されたＣＯＢ方式のプリン
ト配線板において、 ドータボードと半導体ベアチップ
とを互いに接続する複数の信号ライン端子の少なくとも
一つが、グランドラインまたは電源ラインに接続された
電磁波シールド体によって囲繞されているので、電磁波
シールド体によって囲繞されたドータボードと半導体ベ
アチップとを互いに接続する信号ライン端子からのノイ
ズの発生と、該信号ライン端子へのノイズの侵入とを防
止し、該信号ライン端子の信号が外部ノイズで悪影響を
受けず、ドータボードと半導体ベアチップとを互いに接
続する複数の信号ライン端子相互のノイズに基づく悪干
渉動作が防止され、プリント配線板の誤動作を防止する
ことが可能になる。
【００２６】請求項３記載の発明によると、基板が有機
材で形成されたプリント配線板によって、請求項１また
は請求項２記載の発明で得られる効果を奏することが可
能になる。
材で形成されたプリント配線板によって、請求項１また
は請求項２記載の発明で得られる効果を奏することが可
能になる。
【００２７】請求項４記載の発明によると、基板がセラ
ミックで形成されたプリント配線板によって、請求項１
または請求項２記載の発明で得られる効果を奏すること
が可能になる。
ミックで形成されたプリント配線板によって、請求項１
または請求項２記載の発明で得られる効果を奏すること
が可能になる。
【図１】本発明の一実施の形態の構成を示す正面説明図
である。
である。
【図２】同実施の形態の構成を示す平面説明図である。
【図３】従来のプリント配線板の構成を示す正面説明図
である。
である。
【図４】従来のプリント配線板の構成を示す平面説明図
である。
である。
１……半導体ベアチップ、２……ドータボード、３……
マザーボード、５Ａ……プリント配線板、７、８……接
続部、１２、１３……電磁波シールド体
マザーボード、５Ａ……プリント配線板、７、８……接
続部、１２、１３……電磁波シールド体
Claims (4)
- 【請求項１】 マザーボードにドータボードが搭載接続
され、該ドータボードに半導体ベアチップが、直接実装
されたＣＯＢ方式のプリント配線板であり、 前記ドータボードと前記マザーボードとを互いに接続す
る複数の信号ラインの少なくとも一つの端子がグランド
ラインまたは電源ラインに接続された電磁波シールド体
によって囲繞されていることを特徴とするプリント配線
板。 - 【請求項２】 マザーボードにドータボードが搭載接続
され、該ドータボードに半導体ベアチップが、直接実装
されたＣＯＢ方式のプリント配線板であり、 前記ドータボードと前記半導体ベアチップとを互いに接
続する複数の信号ラインの少なくとも一つの端子が、グ
ランドラインまたは電源ラインに接続された電磁波シー
ルド体によって囲繞されていることを特徴とするプリン
ト配線板。 - 【請求項３】 請求項１または請求項２記載のプリント
配線板において、前記プリント配線板の基板が有機材で
形成されていることを特徴とするプリント配線板。 - 【請求項４】 請求項１または請求項２記載のプリント
配線板において、前記プリント配線板の基板がセラミッ
クで形成されていることを特徴とするプリント配線板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18206696A JPH1027989A (ja) | 1996-07-11 | 1996-07-11 | プリント配線板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18206696A JPH1027989A (ja) | 1996-07-11 | 1996-07-11 | プリント配線板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1027989A true JPH1027989A (ja) | 1998-01-27 |
Family
ID=16111761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18206696A Abandoned JPH1027989A (ja) | 1996-07-11 | 1996-07-11 | プリント配線板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1027989A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705035B1 (ko) | 2005-01-06 | 2007-04-10 | 엘지전자 주식회사 | 이동 통신 단말기의 제어 칩과 메모리 칩을 연결하는 연결인쇄회로 |
| WO2015041279A1 (ja) * | 2013-09-18 | 2015-03-26 | オリンパス株式会社 | 半導体装置 |
-
1996
- 1996-07-11 JP JP18206696A patent/JPH1027989A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100705035B1 (ko) | 2005-01-06 | 2007-04-10 | 엘지전자 주식회사 | 이동 통신 단말기의 제어 칩과 메모리 칩을 연결하는 연결인쇄회로 |
| WO2015041279A1 (ja) * | 2013-09-18 | 2015-03-26 | オリンパス株式会社 | 半導体装置 |
| JP2015060909A (ja) * | 2013-09-18 | 2015-03-30 | オリンパス株式会社 | 半導体装置 |
| US9712775B2 (en) | 2013-09-18 | 2017-07-18 | Olympus Corporation | Semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Effective date: 20050616 Free format text: JAPANESE INTERMEDIATE CODE: A971007 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20050905 |