JPH10256911A - サンプル周波数変換装置及びサンプル周波数変換用端数分周装置 - Google Patents
サンプル周波数変換装置及びサンプル周波数変換用端数分周装置Info
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- JPH10256911A JPH10256911A JP9074709A JP7470997A JPH10256911A JP H10256911 A JPH10256911 A JP H10256911A JP 9074709 A JP9074709 A JP 9074709A JP 7470997 A JP7470997 A JP 7470997A JP H10256911 A JPH10256911 A JP H10256911A
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- H03H17/06—Non-recursive filters
- H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing
- H03H17/0628—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing the input and output signals being derived from two separate clocks, i.e. asynchronous sample rate conversion
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- H03H17/0635—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies
- H03H17/0642—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing characterized by the ratio between the input-sampling and output-delivery frequencies the ratio being arbitrary or irrational
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】
【課題】サンプリング周波数を別の周波数に変換する
際、システム内で使用している別の発信器を源振として
共用できるようにする。 【解決手段】源振の発信器３、８と前記発信器を非整数
に分周する端数分周器４、７の出力をそれぞれサンプリ
ング用のクロックとして、第１サンプリング回路１、２
の出力を第２のサンプリング回路５、６により再サンプ
リングすることにより、サンプリング周波数を変換す
る。端数分周器４、８は、高い周波数のクロック信号を
分周して低い周波数のクロック信号を生成するように
し、このための分周器の分周比を定期的に変化させるこ
とにより、長期的にみて端数を有する周波数比の分周を
行う。
際、システム内で使用している別の発信器を源振として
共用できるようにする。 【解決手段】源振の発信器３、８と前記発信器を非整数
に分周する端数分周器４、７の出力をそれぞれサンプリ
ング用のクロックとして、第１サンプリング回路１、２
の出力を第２のサンプリング回路５、６により再サンプ
リングすることにより、サンプリング周波数を変換す
る。端数分周器４、８は、高い周波数のクロック信号を
分周して低い周波数のクロック信号を生成するように
し、このための分周器の分周比を定期的に変化させるこ
とにより、長期的にみて端数を有する周波数比の分周を
行う。
Description
【０００１】
【発明の属する技術分野】本発明は、デジタル信号処理
におけるサンプリング周波数の変換装置に関し、特に、
変換前と変換後の周波数の比を非整数としうるサンプル
周波数変換装置及びサンプル周波数変換用端数分周装置
に関する。
におけるサンプリング周波数の変換装置に関し、特に、
変換前と変換後の周波数の比を非整数としうるサンプル
周波数変換装置及びサンプル周波数変換用端数分周装置
に関する。
【０００２】
【従来の技術】従来、信号をサンプリングした出力を再
度異なるサンプリング周波数によりサンプリングするサ
ンプル周波数変換装置としては、例えば、特開平６―２
５２７４９号公報記載のものが知られている。
度異なるサンプリング周波数によりサンプリングするサ
ンプル周波数変換装置としては、例えば、特開平６―２
５２７４９号公報記載のものが知られている。
【０００３】図４は、このようなサンプル周波数変換装
置を示す図である。同図のサンプル周波数変換装置は、
入力データのサンプリング周波数と出力データのサンプ
リング周波数との組合せを複数とすることができるよう
にしたものであり、サンプリング用のクロック信号の発
生に、位相比較器４１、電圧制御発信器４２及び分周器
４３からなるＰＬＬ回路を使用している。
置を示す図である。同図のサンプル周波数変換装置は、
入力データのサンプリング周波数と出力データのサンプ
リング周波数との組合せを複数とすることができるよう
にしたものであり、サンプリング用のクロック信号の発
生に、位相比較器４１、電圧制御発信器４２及び分周器
４３からなるＰＬＬ回路を使用している。
【０００４】前記サンプル周波数変換装置は、入力デー
タとして所定のクロック周波数のクロック信号によりサ
ンプリングした信号をオーバーサンプリング回路４４に
入力して、これを前記サンプリング周波数より高い周波
数のクロック信号によりオーバーサンプリングを行う構
成を採用している。
タとして所定のクロック周波数のクロック信号によりサ
ンプリングした信号をオーバーサンプリング回路４４に
入力して、これを前記サンプリング周波数より高い周波
数のクロック信号によりオーバーサンプリングを行う構
成を採用している。
【０００５】入力データのオーバーサンプリングのため
のクロック信号は位相比較器４１に入力して電圧制御発
信器４２の出力を分周器４３により分周した信号との位
相を比較してその誤差信号により電圧制御発信器４２を
制御するように構成し、電圧制御発信器４２から入力ク
ロック信号に対応するこれより高い周波数のクロック信
号を出力している。
のクロック信号は位相比較器４１に入力して電圧制御発
信器４２の出力を分周器４３により分周した信号との位
相を比較してその誤差信号により電圧制御発信器４２を
制御するように構成し、電圧制御発信器４２から入力ク
ロック信号に対応するこれより高い周波数のクロック信
号を出力している。
【０００６】
【発明が解決しようとする課題】従来のサンプル周波数
変換装置は、元のクロック信号とＰＬＬ回路の電圧制御
発振器４２の出力とをサンプリング用のクロック信号と
して使用するものであるため、両クロック信号を利用し
てサンプリング周波数の変換を行う場合、変換前後の周
波数比が整数関係にある必要があるという制約があっ
た。
変換装置は、元のクロック信号とＰＬＬ回路の電圧制御
発振器４２の出力とをサンプリング用のクロック信号と
して使用するものであるため、両クロック信号を利用し
てサンプリング周波数の変換を行う場合、変換前後の周
波数比が整数関係にある必要があるという制約があっ
た。
【０００７】そのため、従来のものでは、電圧制御発振
器側の周波数がシステム的な要求によって決まっている
場合、基準となるクロック信号を発振する源振の発信器
の周波数に制限ができてしまいシステム内で使用してい
る別の発信器を源振として共用することが困難であっ
た。
器側の周波数がシステム的な要求によって決まっている
場合、基準となるクロック信号を発振する源振の発信器
の周波数に制限ができてしまいシステム内で使用してい
る別の発信器を源振として共用することが困難であっ
た。
【０００８】（発明の目的）本発明の目的は、サンプリ
ング周波数を別の周波数に変換する際、システム内で使
用している別の発信器を源振として共用できるようにす
ることにある。
ング周波数を別の周波数に変換する際、システム内で使
用している別の発信器を源振として共用できるようにす
ることにある。
【０００９】
【課題を解決するための手段】本発明の低い周波数から
高い周波数に変換するサンプル周波数変換装置は、サン
プリング用のクロックを生成する発信器と、前記発信器
を非整数の周波数比で分周する端数分周器と、入力信号
を前記発信器の出力クロックでサンプリングする第１の
サンプリング回路と、前記第１のサンプリング回路の出
力を前記端数分周器の出力クロックでサンプリングする
第２のサンプリング回路とを備える。
高い周波数に変換するサンプル周波数変換装置は、サン
プリング用のクロックを生成する発信器と、前記発信器
を非整数の周波数比で分周する端数分周器と、入力信号
を前記発信器の出力クロックでサンプリングする第１の
サンプリング回路と、前記第１のサンプリング回路の出
力を前記端数分周器の出力クロックでサンプリングする
第２のサンプリング回路とを備える。
【００１０】また、前記第１のサンプリング回路として
Ａ／Ｄ変換器を用い、前記Ａ／Ｄ変換器と前記第２のサ
ンプリング回路との間にデジタルフィルタを備える。更
に、前記第１のサンプリング回路として波形成形処理回
路を用い、前記第２のサンプリング回路の出力をフィル
タリングするデジタルフィルタと、前記デジタルフィル
タの出力をアナログ信号に変換するＤ／Ａ変換器とを備
える。
Ａ／Ｄ変換器を用い、前記Ａ／Ｄ変換器と前記第２のサ
ンプリング回路との間にデジタルフィルタを備える。更
に、前記第１のサンプリング回路として波形成形処理回
路を用い、前記第２のサンプリング回路の出力をフィル
タリングするデジタルフィルタと、前記デジタルフィル
タの出力をアナログ信号に変換するＤ／Ａ変換器とを備
える。
【００１１】更に、本発明のサンプル周波数変換用端数
分周装置は、クロックを分周する分周器と、前記分周器
に分周比を決定するＮ又はＮ＋１（Ｎは整数）を選択的
にロードする第１のセレクタと、分周器の出力により固
定整数値Ｌを第１の入力とし第２の入力と加算する加算
器と、前記加算器の出力から固定整数値Ｍ（＞Ｌ）を減
算する減算器と、前記加算器の出力又は前記減算器の出
力を選択的に出力する第２のセレクタと、前記分周器で
分周されたクロックによって第２のセレクタの出力をラ
ッチしラッチ出力を前記加算器の第２の入力とするラッ
チ回路と、前記減算器の出力がゼロ以上かゼロ未満かに
応じて前記第１及び第２のセレクタを制御する比較器と
を備える。
分周装置は、クロックを分周する分周器と、前記分周器
に分周比を決定するＮ又はＮ＋１（Ｎは整数）を選択的
にロードする第１のセレクタと、分周器の出力により固
定整数値Ｌを第１の入力とし第２の入力と加算する加算
器と、前記加算器の出力から固定整数値Ｍ（＞Ｌ）を減
算する減算器と、前記加算器の出力又は前記減算器の出
力を選択的に出力する第２のセレクタと、前記分周器で
分周されたクロックによって第２のセレクタの出力をラ
ッチしラッチ出力を前記加算器の第２の入力とするラッ
チ回路と、前記減算器の出力がゼロ以上かゼロ未満かに
応じて前記第１及び第２のセレクタを制御する比較器と
を備える。
【００１２】サンプリング用のクロック信号として、高
い周波数のクロック信号を分周して低い周波数のクロッ
ク信号を生成するようにし、このための分周器の分周比
を定期的に変化させることにより、長期的にみて端数を
有する周波数比の分周を行う。
い周波数のクロック信号を分周して低い周波数のクロッ
ク信号を生成するようにし、このための分周器の分周比
を定期的に変化させることにより、長期的にみて端数を
有する周波数比の分周を行う。
【発明の実施の形態】次に、本発明のサンプル周波数変
換装置の実施の形態について図面を参照にして説明す
る。
換装置の実施の形態について図面を参照にして説明す
る。
【００１３】図１は、本発明の一実施の形態を示すのブ
ロック図である。同図において、（Ａ）はサンプリング
周波数を高い周波数から低い周波数に変換する場合の回
路であり、（Ｂ）は、サンプリング周波数を低い周波数
から高い周波数に変換する場合の回路である。また、
（Ｃ）は、前記サンプリング周波数の変換を行うための
クロック信号に対する端数分周器の構成を示すブロック
図である。以下、各図の構成及び動作を説明する。
ロック図である。同図において、（Ａ）はサンプリング
周波数を高い周波数から低い周波数に変換する場合の回
路であり、（Ｂ）は、サンプリング周波数を低い周波数
から高い周波数に変換する場合の回路である。また、
（Ｃ）は、前記サンプリング周波数の変換を行うための
クロック信号に対する端数分周器の構成を示すブロック
図である。以下、各図の構成及び動作を説明する。
【００１４】図１（Ａ）は、高い周波数から低い周波数
のクロック信号に変換するサンプル周波数変換装置に関
するものであり、２つのサンプリング回路１、２と、そ
れぞれに対すしクロック信号を供給する源振３と端数分
周器４とを有する。
のクロック信号に変換するサンプル周波数変換装置に関
するものであり、２つのサンプリング回路１、２と、そ
れぞれに対すしクロック信号を供給する源振３と端数分
周器４とを有する。
【００１５】入力信号は、まず、サンプリング回路１に
より高い周波数のクロック信号である源振３の出力によ
りサンプリングされ、次に、その出力はサンプリング回
路２により、源振３の出力を端数分周器４で端数を有す
る非整数で分周した低い周波数のクロック信号によりサ
ンプリングされ、低いサンプリング周波数に変換された
サンプリング信号が出力される。
より高い周波数のクロック信号である源振３の出力によ
りサンプリングされ、次に、その出力はサンプリング回
路２により、源振３の出力を端数分周器４で端数を有す
る非整数で分周した低い周波数のクロック信号によりサ
ンプリングされ、低いサンプリング周波数に変換された
サンプリング信号が出力される。
【００１６】図１（Ｂ）は、低い周波数から高い周波数
のクロック信号に変換するサンプル周波数変換装置に関
するものであり、同様に２つのサンプリング回路５、
６、源振７及び端数分周器８を有する。
のクロック信号に変換するサンプル周波数変換装置に関
するものであり、同様に２つのサンプリング回路５、
６、源振７及び端数分周器８を有する。
【００１７】入力信号は、サンプリング回路５におい
て、源振３の出力を端数分周器４で端数を有する比に分
周した周波数のクロック信号によりサンプリングされ、
その出力はサンプリング回路６において源振３の周波数
でサンプリングされて高いサンプリング周波数に変換さ
れたサンプリング信号が出力される。
て、源振３の出力を端数分周器４で端数を有する比に分
周した周波数のクロック信号によりサンプリングされ、
その出力はサンプリング回路６において源振３の周波数
でサンプリングされて高いサンプリング周波数に変換さ
れたサンプリング信号が出力される。
【００１８】図２（Ｃ）は、本発明のサンプル周波数変
換装置における端数分周器の一実施の形態を示す図であ
る。
換装置における端数分周器の一実施の形態を示す図であ
る。
【００１９】クロック信号を２つの異なる整数の分周に
より切替分周を行う分周器１１と、前記分周比のデータ
をロードするセレクタ１２と、セレクタ１２を制御する
ことにより平均的に端数を有する分周を実現するための
加算器１３、ラッチ回路１４、セレクタ１５、減算器１
６及び比較器１７からなる。
より切替分周を行う分周器１１と、前記分周比のデータ
をロードするセレクタ１２と、セレクタ１２を制御する
ことにより平均的に端数を有する分周を実現するための
加算器１３、ラッチ回路１４、セレクタ１５、減算器１
６及び比較器１７からなる。
【００２０】同図において、分周器１１は、入力のクロ
ック信号を分周して入力周波数より低い周波数のクロッ
ク信号を出力するものであり、その分周比は所定の条件
で変化するように制御される。セレクタ１２は、分周器
１１の分周比を変化させるためにその分周比データとし
てＮ又はＮ＋１（Ｎは整数）を切り換えて出力する選択
回路である。
ック信号を分周して入力周波数より低い周波数のクロッ
ク信号を出力するものであり、その分周比は所定の条件
で変化するように制御される。セレクタ１２は、分周器
１１の分周比を変化させるためにその分周比データとし
てＮ又はＮ＋１（Ｎは整数）を切り換えて出力する選択
回路である。
【００２１】加算器１３は、予め設定した固定の数値Ｌ
を入力しラッチ回路１４の出力数値にＬの加算を繰り返
す積算動作を行う。減算器１６は、予め設定した固定の
数値Ｍ（Ｍ＞Ｌ：Ｌ、Ｍは整数）を入力し、加算器１３
の出力数値Ａから数値Ｍを減算した結果を数値Ｂとして
出力する。
を入力しラッチ回路１４の出力数値にＬの加算を繰り返
す積算動作を行う。減算器１６は、予め設定した固定の
数値Ｍ（Ｍ＞Ｌ：Ｌ、Ｍは整数）を入力し、加算器１３
の出力数値Ａから数値Ｍを減算した結果を数値Ｂとして
出力する。
【００２２】比較器１７は、減算器１６の出力数値Ｂが
０（ゼロ）未満のときはセレクタ１５が数値Ａを選択す
るように制御するとともに、セレクタ１２がＮを選択す
るように制御し、０（ゼロ）以上のときにセレクタ１５
が数値Ｂを選択するように制御するとともに、セレクタ
１２がＮ＋１を選択するように制御する。即ち、セレク
タ１５は、加算器１３の出力数値Ａが数値Ｍ未満の場合
には数値Ａを選択し、また出力数値Ａが数値Ｍ以上の場
合には数値Ｂを選択して出力する。また、セレクタ１２
は、加算器１３の出力数値Ａが数値Ｍ未満の場合にはＮ
を選択し、また出力数値Ａが数値Ｍ以上の場合にはＮ＋
１を選択して出力する。
０（ゼロ）未満のときはセレクタ１５が数値Ａを選択す
るように制御するとともに、セレクタ１２がＮを選択す
るように制御し、０（ゼロ）以上のときにセレクタ１５
が数値Ｂを選択するように制御するとともに、セレクタ
１２がＮ＋１を選択するように制御する。即ち、セレク
タ１５は、加算器１３の出力数値Ａが数値Ｍ未満の場合
には数値Ａを選択し、また出力数値Ａが数値Ｍ以上の場
合には数値Ｂを選択して出力する。また、セレクタ１２
は、加算器１３の出力数値Ａが数値Ｍ未満の場合にはＮ
を選択し、また出力数値Ａが数値Ｍ以上の場合にはＮ＋
１を選択して出力する。
【００２３】ラッチ回路１４は、前記セレクタ１５の出
力数値を分周器１１の出力の変化点において保持し、加
算器１３に出力する。
力数値を分周器１１の出力の変化点において保持し、加
算器１３に出力する。
【００２４】前記各部の構成及び動作から分かるよう
に、加算器１３、セレクタ１５及びラッチ回路１４は、
比較器１７がセレクタ１５に数値Ａを選択するように制
御し続けている場合には、分周器１１の出力である分周
クロックの立ち上がり毎に加算器１３の出力数値ＡがＬ
づつ大きくなっていく積算器を構成する。また、減算器
１６の出力は、積算値ＡがＭ以上かＭ未満かにより出力
が０以上か０未満となる。比較器１７は、これを検出し
セレクタ１５が数値Ａ又は数値Ｂを選択するように制御
する。セレクタ１５が数値Ｂを選択した場合には、数値
Ｂは数値Ａから数値Ｍを減算した数値であり、ラッチ回
路１４は、その積算値からＭを引いた値にプリセットさ
れるように動作する。
に、加算器１３、セレクタ１５及びラッチ回路１４は、
比較器１７がセレクタ１５に数値Ａを選択するように制
御し続けている場合には、分周器１１の出力である分周
クロックの立ち上がり毎に加算器１３の出力数値ＡがＬ
づつ大きくなっていく積算器を構成する。また、減算器
１６の出力は、積算値ＡがＭ以上かＭ未満かにより出力
が０以上か０未満となる。比較器１７は、これを検出し
セレクタ１５が数値Ａ又は数値Ｂを選択するように制御
する。セレクタ１５が数値Ｂを選択した場合には、数値
Ｂは数値Ａから数値Ｍを減算した数値であり、ラッチ回
路１４は、その積算値からＭを引いた値にプリセットさ
れるように動作する。
【００２５】以上の動作は結果的に、積算値Ａの大きさ
を、減算器１６と比較器１７とでＭと比較し、Ｍを越え
た場合にはセレクタ１５の選択信号を制御することにな
り、同時にセレクタ１２の選択信号の制御も行っている
ので、分周器１１の分周は、積算値がＭ以上となる毎に
Ｎ＋１分周となるように制御される。
を、減算器１６と比較器１７とでＭと比較し、Ｍを越え
た場合にはセレクタ１５の選択信号を制御することにな
り、同時にセレクタ１２の選択信号の制御も行っている
ので、分周器１１の分周は、積算値がＭ以上となる毎に
Ｎ＋１分周となるように制御される。
【００２６】ここで、加算器１３の出力である積算値Ａ
が、数値Ｍを越えるという事象は、Ｍ回のうちＬ回とい
う頻度で発生する。また、入力クロックは、分周器１１
によりＮ分周または積算値がＭを越えた場合のＮ＋１分
周される。即ち、Ｎ＋１分周はＭ回中Ｌ回の頻度で生じ
るので、分周器１１の分周は、平均すると（Ｎ＋Ｌ／
Ｍ）分周となり、端数を有する非整数の分周動作とな
る。
が、数値Ｍを越えるという事象は、Ｍ回のうちＬ回とい
う頻度で発生する。また、入力クロックは、分周器１１
によりＮ分周または積算値がＭを越えた場合のＮ＋１分
周される。即ち、Ｎ＋１分周はＭ回中Ｌ回の頻度で生じ
るので、分周器１１の分周は、平均すると（Ｎ＋Ｌ／
Ｍ）分周となり、端数を有する非整数の分周動作とな
る。
【００２７】図２は、端数分周回路の動作のタイムチャ
ートであり、高い周波数から低い周波数にサンプリング
周波数を変換する場合の図である。同図により本実施の
形態の動作をより詳細に説明する。
ートであり、高い周波数から低い周波数にサンプリング
周波数を変換する場合の図である。同図により本実施の
形態の動作をより詳細に説明する。
【００２８】入力クロック（ａ）は、高い周波数のクロ
ック信号であり、分周出力（ｂ）は入力クロック（ａ）
を分周器１１により分周した低い周波数のクロック信号
である。また、入力信号（ｄ）は、高い周波数のクロッ
ク信号により入力信号をサンプリングした信号を示して
いる。また、出力信号（ｅ）は、前記入力信号（ｄ）を
低い周波数のクロック信号によりサンプリングしてサン
プリング周波数を変換した信号を示している。
ック信号であり、分周出力（ｂ）は入力クロック（ａ）
を分周器１１により分周した低い周波数のクロック信号
である。また、入力信号（ｄ）は、高い周波数のクロッ
ク信号により入力信号をサンプリングした信号を示して
いる。また、出力信号（ｅ）は、前記入力信号（ｄ）を
低い周波数のクロック信号によりサンプリングしてサン
プリング周波数を変換した信号を示している。
【００２９】更に、積算値（ｃ）は、矢印左側が加算器
１６の出力数値、また、矢印の右側がセレクタ１５の出
力数値を表している。
１６の出力数値、また、矢印の右側がセレクタ１５の出
力数値を表している。
【００３０】いま、ラッチ回路の出力が０、加算器１３
の積算値（ｃ）がＬのｔ１時点から分周動作が開始され
ると仮定すると、Ｌ＜Ｍであるので減算器１６の出力数
値Ｂ＝Ｌ−Ｍは負となり、セレクタ１２はＮを分周器１
１にロードし、セレクタ１５はＡ＝Ｌを選択出力する。
分周器１１はＮ分周となり、分周出力（ｂ）は入力クロ
ックのＮ個目で１周期の動作を終了する。
の積算値（ｃ）がＬのｔ１時点から分周動作が開始され
ると仮定すると、Ｌ＜Ｍであるので減算器１６の出力数
値Ｂ＝Ｌ−Ｍは負となり、セレクタ１２はＮを分周器１
１にロードし、セレクタ１５はＡ＝Ｌを選択出力する。
分周器１１はＮ分周となり、分周出力（ｂ）は入力クロ
ックのＮ個目で１周期の動作を終了する。
【００３１】次の周期のｔ２時点の分周器１１の出力の
立ち上がりに数値Ｌがラッチ回路１４に保持され加算器
１３は積算値２Ｌを出力する。ここで、２Ｌ＞Ｍとする
と減算器１６はＢ＝２Ｌ−Ｍ（＞０）を出力し、比較器
１７はこれを検出し、セレクタ１２はＮ＋１を、セレク
タ１５は数値Ｂ＝２Ｌ−Ｍを出力する。分周器１１はＮ
＋１分周となり、分周出力（ｂ）は入力クロックＮ＋１
個目で１周期を終了する。
立ち上がりに数値Ｌがラッチ回路１４に保持され加算器
１３は積算値２Ｌを出力する。ここで、２Ｌ＞Ｍとする
と減算器１６はＢ＝２Ｌ−Ｍ（＞０）を出力し、比較器
１７はこれを検出し、セレクタ１２はＮ＋１を、セレク
タ１５は数値Ｂ＝２Ｌ−Ｍを出力する。分周器１１はＮ
＋１分周となり、分周出力（ｂ）は入力クロックＮ＋１
個目で１周期を終了する。
【００３２】ｔ３時点の分周器１１の出力の立ち上がり
にラッチ回路１４が２Ｌ−Ｍを保持、出力し、加算器１
３は３Ｌ−Ｍを出力し、減算器１６はＢ＝３Ｌ−２Ｍを
出力する。３Ｌ−２Ｍ＜０とすると分周器１１はＮ分周
動作を行う。以下、同様の動作により、積算値（ｃ）に
示すように、ｔ４時点でＡ＝４Ｌ−Ｍ、Ｂ＝４Ｌ−２
Ｍ、ロード値Ｎ＋１、ｔ５時点でＡ＝５Ｌ−２Ｍ、Ｂ＝
５Ｌ−３Ｍ、ロード値Ｎ＋１…となる。
にラッチ回路１４が２Ｌ−Ｍを保持、出力し、加算器１
３は３Ｌ−Ｍを出力し、減算器１６はＢ＝３Ｌ−２Ｍを
出力する。３Ｌ−２Ｍ＜０とすると分周器１１はＮ分周
動作を行う。以下、同様の動作により、積算値（ｃ）に
示すように、ｔ４時点でＡ＝４Ｌ−Ｍ、Ｂ＝４Ｌ−２
Ｍ、ロード値Ｎ＋１、ｔ５時点でＡ＝５Ｌ−２Ｍ、Ｂ＝
５Ｌ−３Ｍ、ロード値Ｎ＋１…となる。
【００３３】以上のような動作により、Ｎ＋１分周はＭ
回中Ｌ回の頻度で生じるので、分周器１１の分周は、平
均的に（Ｎ＋Ｌ／Ｍ）分周となる。
回中Ｌ回の頻度で生じるので、分周器１１の分周は、平
均的に（Ｎ＋Ｌ／Ｍ）分周となる。
【００３４】図１（Ａ）のサンプル周波数変換装置の場
合は、源振の出力である入力クロック信号と端数分周回
路の分周出力がサンプリング回路１及びサンプリング回
路２にそれぞれ供給されるので、サンプリング回路１か
ら図２の入力信号（ｄ）が出力され、サンプリング回路
２からは図２（ｅ）の出力信号（ｅ）が出力される。
合は、源振の出力である入力クロック信号と端数分周回
路の分周出力がサンプリング回路１及びサンプリング回
路２にそれぞれ供給されるので、サンプリング回路１か
ら図２の入力信号（ｄ）が出力され、サンプリング回路
２からは図２（ｅ）の出力信号（ｅ）が出力される。
【００３５】図１（Ｂ）のサンプル周波数変換装置の場
合は、入力及び出力の関係が逆になるのでサンプリング
回路１、２の出力も前述の関係と逆になることは明らか
である。
合は、入力及び出力の関係が逆になるのでサンプリング
回路１、２の出力も前述の関係と逆になることは明らか
である。
【００３６】次に、図３（Ａ）（Ｂ）は、本発明の他の
実施の形態を示す図である。図３（Ａ）は、高い周波数
でサンプリングしてＡ／Ｄ変換された信号を低い周波数
で再サンプリングするようにしたサンプリング周波数変
換装置である。
実施の形態を示す図である。図３（Ａ）は、高い周波数
でサンプリングしてＡ／Ｄ変換された信号を低い周波数
で再サンプリングするようにしたサンプリング周波数変
換装置である。
【００３７】入力アナログ信号は源振２４の周波数でＡ
／Ｄ変換器２１においてデジタル値に変換される。Ａ／
Ｄ変換器２４の出力は、低い周波数で再サンプリングさ
れる前に高い周波数成分を除去するためデジタルフィル
タ２２に入力される。この段階では動作クロックは源振
２４の周波数のままである。そして、このデジタルフィ
ルタ２２の出力がサンプリング回路２３において、源振
２４の出力を端数分周器２５により端数的に分周された
クロック信号によって再サンプリングされて出力され
る。
／Ｄ変換器２１においてデジタル値に変換される。Ａ／
Ｄ変換器２４の出力は、低い周波数で再サンプリングさ
れる前に高い周波数成分を除去するためデジタルフィル
タ２２に入力される。この段階では動作クロックは源振
２４の周波数のままである。そして、このデジタルフィ
ルタ２２の出力がサンプリング回路２３において、源振
２４の出力を端数分周器２５により端数的に分周された
クロック信号によって再サンプリングされて出力され
る。
【００３８】また、図３（Ｂ）は、低い周波数でデジタ
ル信号処理により波形成形したデジタル信号を高い周波
数でＤ／Ａ変換してアナログ信号にするようにしたサン
プリング周波数変換装置である。
ル信号処理により波形成形したデジタル信号を高い周波
数でＤ／Ａ変換してアナログ信号にするようにしたサン
プリング周波数変換装置である。
【００３９】入力信号は、波形成形処理回路２６におい
て端数分周器３０の出力を動作クロックとして波形成形
されてデジタル信号とされる。次に、デジタル信号は、
高い周波数でＤ／Ａ変換される前に源振３１の高い周波
数でサンプリング回路２７において再サンプリングさ
れ、デジタルフィルタ２８においてサンプル周期間の補
間処理が行われた後、Ｄ／Ａ変換器２９において高い周
波数でアナログ信号に変換され出力される。
て端数分周器３０の出力を動作クロックとして波形成形
されてデジタル信号とされる。次に、デジタル信号は、
高い周波数でＤ／Ａ変換される前に源振３１の高い周波
数でサンプリング回路２７において再サンプリングさ
れ、デジタルフィルタ２８においてサンプル周期間の補
間処理が行われた後、Ｄ／Ａ変換器２９において高い周
波数でアナログ信号に変換され出力される。
【００４０】
【発明の効果】本発明のサンプル周波数変換装置によれ
ば、高い側の周波数のクロックを端数的な分周比で分周
して低い側の周波数のクロックを生成し、それらのクロ
ックによってサンプリング周波数の変換を行うようにし
ているために、サンプリング周波数を変換する際、低い
側の周波数に無関係に高い側の周波数を選択することが
でき、源振としてシステム内で使用している別の発信器
を共用することができる。
ば、高い側の周波数のクロックを端数的な分周比で分周
して低い側の周波数のクロックを生成し、それらのクロ
ックによってサンプリング周波数の変換を行うようにし
ているために、サンプリング周波数を変換する際、低い
側の周波数に無関係に高い側の周波数を選択することが
でき、源振としてシステム内で使用している別の発信器
を共用することができる。
【００４１】また、本発明によれば、サンプリング用の
クロック信号の周波数として、高い周波数と低い周波数
の何れも任意に選択できるとともに、両クロック信号は
完全に同期する。そのため、サンプリング周波数の変換
前後の周波数は整数比ではないものの位相が同期した信
号となる。
クロック信号の周波数として、高い周波数と低い周波数
の何れも任意に選択できるとともに、両クロック信号は
完全に同期する。そのため、サンプリング周波数の変換
前後の周波数は整数比ではないものの位相が同期した信
号となる。
【００４２】
【図１】本発明の一実施の形態のブロック図である。
（Ａ）は、サンプリング周波数を高い周波数から低い周
波数に変換する場合、（Ｂ）は、サンプリング周波数を
低い周波数から高い周波数に変換する場合であり、
（Ｃ）は、端数分周器の構成を示すブロック図である。
（Ａ）は、サンプリング周波数を高い周波数から低い周
波数に変換する場合、（Ｂ）は、サンプリング周波数を
低い周波数から高い周波数に変換する場合であり、
（Ｃ）は、端数分周器の構成を示すブロック図である。
【図２】本発明の実施の形態の動作を説明図である。
【図３】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図４】従来のサンプル周波数変換装置を示すブロック
図である。
図である。
１、２、５、６、２３、２７ サンプリング回路 ３、７、２４、３１ 源振 ４、８、２５、３０ 端数分周器 １１ 分周器 １２、１５ セレクタ １３ 加算器 １４ ラッチ回路 １６ 減算器 １７ 比較器 ２１ Ａ／Ｄ変換器 ２２、２８ デジタルフィルタ ２６ 波形成形処理回路 ２９ Ｄ／Ａ変換器
Claims (6)
- 【請求項１】 サンプリング用のクロックを生成する発
信器と、前記発信器を非整数の周波数比に分周する端数
分周器と、入力した信号を前記発信器の出力クロックで
サンプリングする第１のサンプリング回路と、前記第１
のサンプリング回路の出力を前記端数分周器の出力クロ
ックでサンプリングする第２のサンプリング回路と、を
備えることを特徴とするサンプル周波数変換装置。 - 【請求項２】 サンプリング用のクロックを生成する発
信器と、前記発信器を非整数の周波数比に分周する端数
分周器と、入力した信号を前記端数分周器の出力クロッ
クでサンプリングする第１のサンプリング回路と、前記
第１のサンプリング回路出力を前記発信器の出力クロッ
クでサンプリングする第２のサンプリング回路と、を備
えることを特徴とするサンプル周波数変換装置。 - 【請求項３】 前記第１のサンプリング回路としてＡ／
Ｄ変換器を用い、前記Ａ／Ｄ変換器と前記第２のサンプ
リング回路との間にデジタルフィルタを挿入したことを
特徴とする請求項１記載にサンプル周波数変換装置。 - 【請求項４】 前記第１のサンプリング回路として波形
成形処理回路を用い、前記第２のサンプリング回路の出
力をフィルタリングするデジタルフィルタと、前記デジ
タルフィルタの出力をアナログ信号に変換するＤ／Ａ変
換器とを有することを特徴とする請求項２記載のサンプ
ル周波数変換装置。 - 【請求項５】 前記端数分周器は、クロックを入力する
分周器と、前記分周器に分周比を決定するＮ又はＮ＋１
（Ｎは整数）を選択的にロードするセレクタと、前記分
周器の出力によりＮ＋１又はＮの分周動作の内Ｎ＋１の
分周はＭ回中Ｌ回（Ｍ＞Ｌ：Ｍ、Ｌは整数）の頻度で生
じるように前記セレクタを制御する制御回路とを有する
ことを特徴とする請求項１、２、３又は４記載のサンプ
ル周波数変換装置。 - 【請求項６】 クロックを分周する分周器と、前記分周
器に分周比を決定するＮ又はＮ＋１（Ｎは整数）を選択
的にロードする第１のセレクタと、分周器の出力により
固定整数値Ｌを第１の入力とし第２の入力と加算する加
算器と、前記加算器の出力から固定整数値Ｍ（Ｍ＞Ｌ）
を減算する減算器と、前記加算器の出力又は前記減算器
の出力を選択的に出力する第２のセレクタと、前記分周
器で分周されたクロックによって第２のセレクタの出力
をラッチしラッチ出力を前記加算器の第２の入力とする
ラッチ回路と、前記減算器の出力がゼロ以上かゼロ未満
かに応じて前記第１及び第２のセレクタを制御する比較
器と、を備えることを特徴とするサンプル周波数変換用
端数分周器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09074709A JP3087833B2 (ja) | 1997-03-12 | 1997-03-12 | サンプル周波数変換装置 |
| AU58352/98A AU745088B2 (en) | 1997-03-12 | 1998-03-11 | Sampling frequency conversion apparatus and fractional frequency dividing apparatus for sampling frequency conversion |
| US09/038,612 US6147632A (en) | 1997-03-12 | 1998-03-11 | Sampling frequency conversion apparatus and fractional frequency dividing apparatus for sampling frequency conversion |
| EP98104495A EP0865158A3 (en) | 1997-03-12 | 1998-03-12 | Sampling frequency conversion apparatus and fractional frequency dividing apparatus for sampling frequency conversion |
| US09/533,601 US6249235B1 (en) | 1997-03-12 | 2000-03-23 | Sampling frequency conversion apparatus and fractional frequency dividing apparatus for sampling frequency |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09074709A JP3087833B2 (ja) | 1997-03-12 | 1997-03-12 | サンプル周波数変換装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10256911A true JPH10256911A (ja) | 1998-09-25 |
| JP3087833B2 JP3087833B2 (ja) | 2000-09-11 |
Family
ID=13555035
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09074709A Expired - Lifetime JP3087833B2 (ja) | 1997-03-12 | 1997-03-12 | サンプル周波数変換装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6147632A (ja) |
| EP (1) | EP0865158A3 (ja) |
| JP (1) | JP3087833B2 (ja) |
| AU (1) | AU745088B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| EP1120915A4 (en) * | 1998-06-12 | 2003-10-08 | Hitachi Ltd | A / D CONVERTER, N / A WITH OVERSAMPLE |
| US6584145B1 (en) * | 1999-06-02 | 2003-06-24 | Level One Communications, Inc. | Sample rate converter |
| US6580383B1 (en) * | 2000-11-01 | 2003-06-17 | Telasic Communications, Inc. | High resolution ADC based on an oversampled subranging ADC |
| EP1209809A1 (en) * | 2000-11-24 | 2002-05-29 | STMicroelectronics S.r.l. | Device and method for generating synchronous numeric signals |
| DE50210978D1 (de) * | 2001-03-15 | 2007-11-08 | Bosch Gmbh Robert | Verfahren und vorrichtung zur bildung von taktimpulsen in einem bussystem mit wenigstens einem teilnehmer, bussystem und teilnehmer |
| WO2002103622A2 (en) * | 2001-05-21 | 2002-12-27 | Synaptics (Uk) Limited | Position sensor |
| GB2403017A (en) * | 2002-03-05 | 2004-12-22 | Synaptics | Position sensor |
| AU2003232360A1 (en) * | 2002-06-05 | 2003-12-22 | Synaptics (Uk) Limited | Signal transfer method and apparatus |
| US7764758B2 (en) * | 2003-01-30 | 2010-07-27 | Lsi Corporation | Apparatus and/or method for variable data rate conversion |
| GB0317370D0 (en) * | 2003-07-24 | 2003-08-27 | Synaptics Uk Ltd | Magnetic calibration array |
| GB0319945D0 (en) * | 2003-08-26 | 2003-09-24 | Synaptics Uk Ltd | Inductive sensing system |
| US7253671B2 (en) * | 2004-06-28 | 2007-08-07 | Intelliserv, Inc. | Apparatus and method for compensating for clock drift in downhole drilling components |
| EP2145158B1 (en) | 2007-05-10 | 2018-03-07 | Cambridge Integrated Circuits Limited | Transducer |
| JP5378765B2 (ja) * | 2008-11-25 | 2013-12-25 | ラピスセミコンダクタ株式会社 | データ転送システム |
| US8217812B2 (en) * | 2010-03-11 | 2012-07-10 | Qualcomm Incorporated | Adjustable sampling rate converter |
| GB2488389C (en) | 2010-12-24 | 2018-08-22 | Cambridge Integrated Circuits Ltd | Position sensing transducer |
| GB2503006B (en) | 2012-06-13 | 2017-08-09 | Cambridge Integrated Circuits Ltd | Position sensing transducer |
| CN105306052B (zh) * | 2015-11-04 | 2018-01-30 | 上海交通大学 | 带数字校准的可变分频比的lo小数分频器及数字校准方法 |
| EP3527996B1 (de) * | 2018-02-19 | 2023-03-29 | Siemens Aktiengesellschaft | Messanordnung und verfahren zum messen elektrischer signale |
| US11935577B2 (en) * | 2022-02-08 | 2024-03-19 | Faraday Technology Corp. | Physical interface and associated signal processing method for clock domain transfer of quarter-rate data |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2687325B2 (ja) * | 1984-12-18 | 1997-12-08 | 日本電気株式会社 | 分周回路 |
| JPH0466827A (ja) * | 1990-07-06 | 1992-03-03 | Hitachi Cable Ltd | 光ファイバ形温度センサの標本化方式 |
| EP0512619B1 (en) * | 1991-05-10 | 1997-08-13 | Koninklijke Philips Electronics N.V. | Sampling frequency converter |
| JP3251316B2 (ja) * | 1992-01-10 | 2002-01-28 | アジレント・テクノロジー株式会社 | 同期信号生成回路及びこれを用いたａ／ｄコンバータ |
| JPH05335940A (ja) * | 1992-05-29 | 1993-12-17 | Fujitsu Ltd | 非整数分周回路 |
| JP2966229B2 (ja) * | 1993-02-26 | 1999-10-25 | 株式会社ケンウッド | サンプリング周波数変換装置 |
| US5513209A (en) * | 1993-02-26 | 1996-04-30 | Holm; Gunnar | Resampling synchronizer of digitally sampled signals |
| DE4326427A1 (de) * | 1993-08-06 | 1995-02-09 | Thomson Brandt Gmbh | Digitaler Abtastratenumsetzer |
| EP0719477A1 (en) * | 1993-09-13 | 1996-07-03 | Analog Devices, Inc. | Analog to digital conversion using nonuniform sample rates |
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- 1997-03-12 JP JP09074709A patent/JP3087833B2/ja not_active Expired - Lifetime
-
1998
- 1998-03-11 AU AU58352/98A patent/AU745088B2/en not_active Ceased
- 1998-03-11 US US09/038,612 patent/US6147632A/en not_active Expired - Fee Related
- 1998-03-12 EP EP98104495A patent/EP0865158A3/en not_active Withdrawn
-
2000
- 2000-03-23 US US09/533,601 patent/US6249235B1/en not_active Expired - Fee Related
Also Published As
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| US6249235B1 (en) | 2001-06-19 |
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