JPH10229250A

JPH10229250A - 半導体装置

Info

Publication number: JPH10229250A
Application number: JP3043797A
Authority: JP
Inventors: Hideo Nakayama; 秀生中山; Hiroki Otoma; 広己乙間; Takeshi Nakamura; 毅中村
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1997-02-14
Filing date: 1997-02-14
Publication date: 1998-08-25
Anticipated expiration: 2017-02-14
Also published as: JP3726398B2

Abstract

(57)【要約】【課題】長寿命かつ高精度で信頼性の高い半導体装置
を提供する。またさらに、マトリックス駆動型面発光半
導体レーザ装置を提供する。【解決手段】第１の導電型の半導体基板２１と、前記
半導体基板の表面に形成されたｐｎ接合からなる接合障
壁２３と、前記接合障壁を介して形成された化合物半導
体層を素子領域とする半導体素子とを具備したことを特
徴とする。望ましくは、前記接合障壁は、前記第１導電
型の半導体基板と、この表面に形成された第２の導電型
の半導体層とで構成されることを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に係
り、特に、光情報処理や光通信、あるいは光を用いた画
像形成装置の光源として利用される面発光型半導体レー
ザ装置に関する。

【０００２】

【従来の技術】光交換あるいは光情報処理などの分野に
用いるために、面発光レーザ（ＶＣＳＥＬ：Vertical
Cavity Surface Emitting Laser）を２次元集積化し
た面発光レーザアレイが必要とされており、更にはその
面発光レーザの大規模化すなわち発光点の多数化が望ま
れている。しかし、そのレーザを独立駆動させるために
は、発光点が増えるにつれて電極配線も増加し、各発光
点が近接している場合現実的な配線設計は不可能もしく
は難しくなる。発光点がＭ×Ｎ個でｎ側を共通電極とし
た場合、ｐ側の電極配線は、Ｍ×Ｎ本必要となり、さら
にｎ側は共通電極パッドが１つあればよいが、ｐ側には
Ｍ×Ｎ個の電極パッドが必要となる。例えば、１００×
１００個の発光点をもつ独立駆動型面発光レーザアレイ
では、ｐ側電極配線は１万本となり、ｐ側電極パッドも
１万個必要となる。これは、発光点間の配線数および電
極パッドに必要な面積が増加すること、すなわち配線密
度および電極パッド面積が増加し、作製が難しくなるこ
と、コストが増加することなどの大きな問題を引き起こ
すことになる。

【０００３】そこで、面発光レーザはアレイをマトリッ
クス駆動する方法が検討され、アール・エー・モルガン
（Ｒ．Ａ．Ｍｏｒｇａｎ）らによって１０×１０個の発
光点をもつマトリックス駆動型面発光レーザアレイ（Ｉ
ＥＥＥ．ＰＨＯＴＯＮＩＣＳ．ＴＥＣＨＮＯＬＯＧＹ．
ＬＥＴＴＥＲＳ，ＶＯＬ．６、ｐｐ．９１３ー９１７、
１９９４）が、エム・オレンスタイン（Ｍ．Ｏｒｅｎｓ
ｔｅｉｎ）らによって３２×３２個の発光点をもつマト
リックス駆動型面発光レーザアレイ（ＥＬＥＣＴＲＯＮ
ＩＣＳ．ＬＥＴＴＥＲＳ，ＶＯＬ．２７、ｐｐ．４３７
ー４３８、１９９１、およびＵ．Ｓ．Ｐ．５０３１１８
７）が報告されている。

【０００４】マトリックス駆動型面発光レーザアレイで
は、発光点がＭ×Ｎ個であっても、配線数はＭ＋Ｎ本、
電極パッドはＭ＋Ｎ個だけあればよい。例えば、上記３
２×３２個の発光点をもつ面発光レーザアレイを独立駆
動型とした場合、配線数、電極パッド共に１０２４（３
２×３２）本／個必要であるのに対して、マトリックス
駆動型面発光レーザアレイでは６４（３２＋３２）の配
線および電極パッド数で足りることになる。そして発光
点数が増加する程この差異は顕著となる。以上説明して
きたように、マトリックス駆動型においては配線密度お
よび電極パッドに必要な面積の増加は独立駆動型面発光
レーザアレイに比べて著しく少ない。

【０００５】エム・オレンスタインらによって報告され
ている３２×３２個の発光点をもつマトリックス駆動型
面発光レーザアレイでは、図１４にそのレーザ構造を３
×３個分だけ抜き出して示すように、まず、分子線エピ
タキシー技術を用いて、半絶縁性のガリウムヒ素（Ｇａ
Ａｓ）基板５１上に、ｎ⁺型のＧａＡｓからなる下部ク
ラッド層５２と、この下部クラッド層５２上に形成され
たそれぞれの膜厚が媒質内波長の１／４であるＡｌＡｓ
とＧａＡｓとを交互に積層した総膜厚数μｍのｎ側多層
反射膜５３と、Ｉｎ_0.2Ｇａ_0.8Ａｓで構成された量子井
戸３層をＧａＡｓ１０ｎｍで挟んだ構造をもつ媒質内波
長の膜厚をもつアンドープ活性領域５４と、それぞれの
膜厚が媒質内波長の１／４であるＡｌＡｓとＧａＡｓと
を交互に積層した総膜厚数μｍのｐ側多層反射膜５５と
を順次成長させる。なお、ドーパントにはＳｉ，Ｂｅを
それぞれｎ型、ｐ型用に用いている。次に，ｎ側配線の
分離のためにリアクティブイオンエッチング技術を用い
て、図中５６に示す配線分離用溝を作成し、縦方向に３
２本の行を設ける。溝の深さは下部クラッド層５２を貫
通して半絶縁性のＧａＡｓ基板５１に達しているがこれ
は各コラムの電気的分離を行うためである。溝はポリイ
ミドを用いて埋められ、次にフォトリソ工程と金属蒸着
技術により、横方向に３２本の列すなわちｐ側多層反射
膜５５の上面に３２本のｐ側金属配線５７を設ける。各
列はプロトンを活性領域５４までインプランテーション
（図示せず）することにより電気的に分離されている。
各行の手前端はｎ⁺ＧａＡｓ５２が表面に出る様にエッ
チングされ、その上面に電極パッド５８が設けられてい
る。また、各列の右端にもｐ側金属（Ａｕ）配線５７上
面に電極パッド５９が設けられている。ｉ列ｊ行面の発
光点（ｉｊ）を発光させる場合には，ｉ列の電極パッド
とｊ列の電極パッドとを通して発光点（ｉｊ）のレーザ
に必要な電流を注入し、他の配線をオープンにすればよ
い。なお、このレーザは基板下面から光が出射する構造
となっている。

【０００６】このように、両電極を基板の一方の面側に
配設したマトリックス駆動型の面発光レーザでは、下側
になる各配線間の電気的分離を行う必要があり、そのた
めに半絶縁性のＧａＡｓ基板を用いている。

【０００７】しかしながら、半絶縁性のＧａＡｓ基板
は、導電性のＧａＡｓ基板に比べて転位が多く存在す
る。現在もっともエッチピット密度（ＥＰＤ：転位に対
応するピット）が少ないＧａＡｓ基板であっても、半絶
縁性ＧａＡｓ基板では約１５００／ｃｍ²のＥＰＤが含
まれ、一方シリコンドープのＧａＡｓ基板では約５０
／ｃｍ²のＥＰＤしか存在しない。シリコンドープ基板
を代表とする導電型基板と比較して、半絶縁性基板に転
位が多く含まれているのはＧａＡｓ基板に限ったことで
はなく、ＩｎＰ基板などの化合物半導体基板全般に共通
の現象である。

【０００８】半導体レーザの寿命劣化の大きな要因の一
つは、基板にある転位が、結晶成長時に、基板上に成長
するエピタキシャル層に伝搬していくことによることも
よく知られている。従って、半絶縁性基板上に形成され
た半導体レーザは、導電性基板上に形成された半導体レ
ーザに比べると、転位の影響を受け寿命劣化や特性劣化
を引き起こす確率が高く、歩留まり低下、コスト高など
の問題を発生させる。

【０００９】このように、半導体レーザにおいては、基
板の転位に起因する寿命劣化や特性劣化が深刻な問題と
なっているが、この問題は半導体レーザのみならずＧａ
ＡｓＩＣ、フォトディテクタ、ＦＥＴなどにも同様であ
った。また、マトリックス駆動型面発光レーザアレイ
や、ＧａＡｓＩＣ，ＦＥＴなどの光・電気素子を集積化
したオプトエレクトロニクス素子にも、素子間の絶縁の
ために半絶縁性基板を使用することが多い。すなわち、
半絶縁性基板を必要としているデバイスは多くあるが、
その半絶縁性基板はデバイス特性を低下させる原因とな
る転位が多いという問題があった。

【００１０】そこでこの問題を解決すべく、転位の少な
い導電性化合物半導体基板上に高抵抗の化合物半導体結
晶成長層を形成し、転位の少ない半絶縁性結晶基板とし
て用いる方法が提案されている（特開昭６０−２１１９
１２、特公平３−２３６２１８）。

【００１１】特開昭６０−２１１９１２では、ＥＰＤが
５００／ｃｍ²以下のシリコンドープのＧａＡｓ基板上
に、有機金属気相成長法を用いてバナジウムドープのＧ
ａＡｓ層を５０μｍ成長している。原料ガスとしてはＧ
ａ(ＣＨ₃)₃、ＡｓＨ₃、ＶＯ（ＯＣ₂Ｈ₅)₃を用い、Ｈ₂
をキャリアガスとして、７００℃で成長を行ってい
る。その結果エピタキシャル層のＥＰＤは基板のＥＰＤ
より低く、比抵抗５×１０⁷Ω・ｃｍ以上で、低転位の
半絶縁性基板として、デバイスへの使用に十分耐え得る
ものであると記載されている。また、いおうドープＩｎ
Ｐ基板上に鉄ドープＩｎＰエピタキシャル層を成長さ
せ、比抵抗１０×１０⁷Ω・ｃｍ以上を得ることが出来
たとされている。

【００１２】

【発明が解決しようとする課題】このように従来、転位
の少ない半絶縁性基板として導電性基板上に半絶縁性エ
ピタキシャル層を用いる方法が提案されているが、この
半絶縁性エピタキシャル層の比抵抗は、１０×１０⁷Ω
・ｃｍ程度である。しかしながら、前述したようなマト
リックス駆動型面発光半導体レーザ装置を、このように
導電性基板上に半絶縁性エピタキシャル成長層を介して
形成した場合、各電極間の絶縁が十分ではないという問
題がある。

【００１３】例えば、図１４に示したマトリックス駆動
型半導体レーザアレイにおいては、行方向すなわちｎ側
配線の分離を半絶縁性エピタキシャル層に分離溝を設け
ることによっておこなった場合、各ｎ側配線間の電気的
分離を十分にするためには半絶縁性エピタキシャル層を
厚くし抵抗を高める必要がある。例えば、図１５に示す
ようにｎ側の配線と絶縁分離のための溝を形成し抵抗値
を計算してみる。すなわち基板としてシリコンドープの
ＧａＡｓ基板６１を用い、バナジウムドープの半絶縁性
エピタキシャル層６２を形成し、配線分離のための溝６
３を形成する。そしてその上にｎ側配線のための電極６
４を形成する。この時、電極の面積は１００μｍ×１０
０ｍｍで、バナジウムドープ半絶縁性エピタキシャル成
長層の膜厚は１μｍとする。金属とエピタキシャル層界
面にあるコンタクト抵抗と、シリコンドープＧａＡｓ基
板の内部抵抗を除いた、バナジウムドープ半絶縁性エピ
タキシャル層の内部抵抗は、（バナジウムドープ半絶縁
性エピタキシャル層の比抵抗：１０×１０⁷Ω・ｃｍ）
×（距離すなわちバナジウムドープ半絶縁性エピタキシ
ャル層の厚み：１μｍ×２）÷（ｎ側配線のための電極
面積：１００μｍ×１００ｍｍ）で求められ、２０ｋΩ
となる。この抵抗値を大きくするためには、同じ材料の
場合バナジウムドープ半絶縁性エピタキシャル層の膜厚
を厚くする必要があるが１０μｍとしても抵抗値は２０
０ｋΩにしかならず、また実際の結晶成長は分子線エピ
タキシー法や有機金属気相成長法を用いるがこれらの方
法では１０μｍの膜厚を得ることは、成長時間、コスト
の面からも現実的ではない。なお、金属とエピタキシャ
ル層界面にあるコンタクト抵抗は条件によっては問題と
なるが、シリコンドープのＧａＡｓ基板の内部抵抗はバ
ナジウムドープ半絶縁性エピタキシャル層の内部抵抗に
比べ著しく小さく無視することができる。

【００１４】また、厚いバナジウムドープ半絶縁性エピ
タキシャル層を用いる場合は、この厚さに応じて深い溝
を形成する必要があり、この溝形成のためのエッチング
工程では多大な時間を要する上、サイドエッチも増大
し、微細なパターンを形成することが出来ないという問
題がある。

【００１５】本発明は前記実情に鑑みてなされたもの
で、長寿命かつ高精度で信頼性の高い半導体装置を提供
することを目的とする。

【００１６】またさらに、マトリックス駆動型面発光半
導体レーザ装置を提供することを目的とする。

【００１７】

【課題を解決するための手段】そこで本発明では、半導
体層特にＧａＡｓ半導体でｐｎ接合を形成し逆バイアス
をかけたときに高抵抗となることに着目してなされたも
ので、半絶縁性ＧａＡｓ基板に比べて転位密度を低くす
ることのできる導電性のＧａＡｓ基板、特にシリコンド
ープのＧａＡｓ基板上にＡｌ_xＧａ_1-xＡｓ層（ｘ：０≦
ｘ≦１）を結晶成長し、この上層に半導体レーザ素子を
形成するに際し、基板とレーザ発光領域との間に少なく
とも１つのｐｎ接合を形成し、このｐｎ接合により、基
板との絶縁分離を行うようにしたことを特徴とする。

【００１８】すなわち本発明の第１では、第１の導電型
の半導体基板と、前記半導体基板の表面に形成されたｐ
ｎ接合からなる接合障壁と、前記接合障壁を介して形成
された化合物半導体層を素子領域とする半導体素子とを
具備したことを特徴とする。望ましくは、前記接合障壁
は、前記第１導電型の半導体基板と、この表面に形成さ
れた第２の導電型の半導体層とで構成されることを特徴
とする。

【００１９】また望ましくは、前記接合障壁は、前記半
導体基板表面に形成された第１導電型の半導体層と第２
の導電型の半導体層との積層膜によって形成される。

【００２０】更に望ましくは、前記積層膜は、Ａｌ_xＧ
ａ_1-xＡｓ層（ｘ：０≦ｘ≦１）で構成されていること
を特徴とする。

【００２１】本発明の第２では、導電性の半導体基板
と、前記半導体基板表面に、Ａｌ_xＧａ_1-xＡｓ層（ｘ：
０≦ｘ≦１）で構成する少なくとも１組のｐｎ接合と、
この上層に形成された、化合物半導体層からなる島領域
とを具備し、この島領域のそれぞれに半導体素子が形成
されていることを特徴とする。

【００２２】本発明の第３では、導電性の半導体基板表
面に、溝を隔てて形成された複数のＡｌ_xＧａ_1-xＡｓ層
（ｘ：０≦ｘ≦１）で構成されｐｎ接合を構成する積層
膜と、これらの積層膜上に形成された、化合物半導体層
からなる島領域とを具備し、この島領域のそれぞれに半
導体素子が形成されている。

【００２３】望ましくは、前記溝の近傍にイオン打ち込
みによる高抵抗領域を形成したことを特徴とする。

【００２４】また望ましくは、前記島領域はイオン打ち
込みによる高抵抗領域を隔てて互いに分離されている。

【００２５】本発明の第４では、導電性の半導体基板
と、前記半導体基板表面に、溝またはイオン打ち込みに
よる高抵抗領域を隔てて形成され、Ａｌ_xＧａ_1-xＡｓ層
（ｘ：０≦ｘ≦１）で構成された複数のｐｎ接合障壁
と、これらｐｎ接合障壁上に形成され、下部半導体多層
反射膜と、下部スぺーサ層と、活性層と、上部スペーサ
層と、上部半導体多層反射膜とを順次積層して形成さ
れ、マトリックス状に配列された複数個の面発光型半導
体レーザ素子と、各面発光型半導体レーザ素子の素子間
に、前記溝が位置し、この溝によって素子間が絶縁分離
されていることを特徴とする。

【００２６】ところで絶縁膜の上にエピタキシャル成長
を行うのは困難であり、欠陥を生起しやすいという問題
もあるが、かかる構成によれば、絶縁膜を介在させるこ
となく順次エピタキシャル成長層を形成する際にｐｎ接
合障壁を形成するように半導体層を形成するのみでよい
ため、成膜時には絶縁膜に関係なく膜質の良好なエピタ
キシャル成長層を形成することができ、特性の大幅な向
上と、素子の薄型化および高精度化をはかることが可能
となる。

【００２７】特に、半導体基板として、より転位の少な
いシリコンドープの半導体基板を用いることにより、信
頼性の高い半導体装置を得ることが可能となる。

【００２８】また前記ｐｎ接合障壁は、障壁が高いＡｌ
_xＧａ_1-xＡｓ層（ｘ：０≦ｘ≦１）で構成することによ
り、より絶縁性を高めることができる。

【００２９】

【発明の実施の形態】すなわち、この半導体装置の一例
として、図１に概念図を示すように、シリコンドープの
ＧａＡｓ基板１上に、ＡｌＧａＡｓ層またはＧａＡｓ層
で構成する少なくとも１組のｐ型半導体およびｎ型半導
体の積層膜２、この上層にＧａＡｓ層等からなる半導体
素子形成層３、配線のための電極４が形成されており、
これらは溝５を隔ててストライプ状をなすように配列さ
れている。

【００３０】また本発明の構造を用いた半導体装置の製
造方法としては、例えば分子線エピタキシー法によっ
て、シリコンドープのＧａＡｓ基板１上に、膜厚０．１
μｍ、キャリア濃度１×１０¹⁸ｃｍ^-3のｐ型ＧａＡｓ層
と膜厚０．１μｍ、キャリア濃度１×１０¹⁸ｃｍ^-3のｎ
型ＧａＡｓ層とを積層したものを５組積層した、計１μ
ｍの積層膜２と、ＧａＡｓ層などの半導体層３を積層す
る。ここで配線のための電極４は，半導体層３を積層し
たのちに蒸着し、分離溝５形成時に同時にエッチングす
るようにしてもよい。また、熱処理後に溝をポリイミド
などの絶縁膜で埋めて平坦化した後に電極形成用の導体
層を形成し、改めて配線のパターニングを行うようにし
てもよい。

【００３１】一方、分離溝５を隔てて隣接する両電極４
間の抵抗のうち、金属とエピタキシャル層界面にあるコ
ンタクト抵抗とシリコンドープＧａＡｓ基板の内部抵抗
を用いた電極間の抵抗は、理想的には次のように考えれ
られる。両電極４間に電位差が生じた場合、逆バイアス
となるｐｎ接合面は５組づつ計１０組発生し、各ｐｎ接
合面では０．５Ｖの逆バイアスがかかるが、この程度で
ブレークダウンが発生せず、抵抗は非常に大きくなる。
抵抗を「接合面の逆デバイス電位差（０．５Ｖ）÷（飽
和電流Ｊｓ×接合面の面積：この場合１００μｍ×１０
０μｍとする）」から求めると、１０¹⁵Ωを越える高抵
抗となる。ここで，Ｊｓはｑ×（Ｄ_p×ｐ_n0／Ｌ_p＋Ｄ_n
×ｎ_p0／Ｌ_n）から求めた。ここでｑは素電荷，Ｄは拡
散係数で［ボルツマン定数×絶対温度×移動度÷素電
荷］で求めたもの、Ｌは拡散長で［（拡散常数と小数キ
ャリアのライフタイム）の平方根］で求めたもの、ｐ_n0
とｎ_p0は平衡状態の小数キャリア濃度で［イントリンジ
ックなＧａＡｓのキャリア濃度の二乗を多数キャリア濃
度で割ったもの］より求めた値を使用した。なお、イン
トリンジックなＧａＡｓのキャリア濃度は１０⁶ｃｍ^-3
を、移動度はｎ型ＧａＡｓでは１０００ｃｍ²Ｖ
^-1ｓ^-1、ｐ型ＧａＡｓでは１００ｃｍ²Ｖ^-1ｓ^-1を、ラ
イフタイムは１０^-8ｓを用いた。

【００３２】すなわち、一組のｐｎ接合で１０¹⁵オーム
の抵抗が得られ、また複数のｐｎ接合があれば更に高抵
抗を実現することができる。このようにして本発明によ
れば上層に形成する半導体層の組成をそこなうことな
く、隣接する２つのｎ側電極４間の電気抵抗を著しく大
きくすることができ、極めて高抵抗の絶縁分離を行うこ
とが可能となる。

【００３３】る。

【００３４】以下、本発明の実施例について、図面を参
照しつつ説明する。

【００３５】図２は、本発明の第１の実施例のマトリッ
クス駆動型面発光レーザ装置を示す平面図、図３および
図４はそれぞれ図２のＡーＢ断面説明図、ＣーＤ断面説
明図であり、この断面説明図は、１素子周辺を拡大して
いる。なお図２は、見易くするためにｐ型電極（点線）
形成前の状態を示すものとする。

【００３６】このマトリックス駆動型面発光レーザ装置
は、シリコンドープのｎ型ガリウムヒ素（ＧａＡｓ）基
板２１上に形成された０．２μｍ程度の薄いアンドープ
のＧａＡｓバッファ層２２と、膜厚０．１μｍ、キャリ
ア濃度１×１０¹⁸ｃｍ^-3のｐ型ＧａＡｓ層と膜厚０．１
μｍ、キャリア濃度１×１０¹⁸ｃｍ^-3のｎ型ＧａＡｓ層
とを積層したものを５組、計１μｍ積層した積層障壁膜
２３、１×１０¹⁹ｃｍ^-3のシリコンドープｎ−ＧａＡｓ
コンタクト層２４を積層した後、更にこの上層に、Ａｌ
_0.9Ｇａ_0.1ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内
波長の１／４となるように交互に積層した総膜厚約２μ
ｍ、１×１０¹⁸ｃｍ^-3のシリコンドープｎ型多層反射膜
２５と、Ｉｎ_0.2Ｇａ_0.8Ａｓで構成された量子井戸層３
層を膜厚１０ｎｍのＧａＡｓ層で挟んだ構造をもつ媒質
内波長の膜厚をもつアンドープ活性領域２６と、Ａｌ
_0.9Ｇａ_0.1ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内
波長の１／４となるように交互に積層した総膜厚約２μ
ｍ、１×１０¹⁸ｃｍ^-3のマグネシウムドープのｐ型多層
反射膜２７とで構成され、この上層にＡｕからなるｐ側
電極３１が形成された半導体柱が形成されている。また
この半導体柱の相対向する２辺から所定の間隔を隔てた
位置にこれらの２辺に沿ってストライプ状の分離溝２９
が形成されている。そしてこの分離溝２９に囲まれた領
域に露呈するシリコンドープｎ−ＧａＡｓコンタクト層
２４上にＡｕＧｅ層からなるｎ側電極２８が形成され、
半導体柱内にそれぞれ１次元レーザアレイが形成せしめ
られていることを特徴とする。さらにこのアレイの各素
子間は、積層障壁膜２３まで到達するように形成された
プロトン打ち込み領域３０によって絶縁分離されてい
る。次にこのマトリックス駆動型面発光半導体レーザア
レイの製造工程について説明する。

【００３７】まず、図５に示すように、有機金属気相成
長（ＭＯＣＶＤ）法により、シリコンドープのｎ型Ｇａ
Ａｓ（１００）基板２１上に、０．２μｍ程度のＧａＡ
ｓバッファ層２２と、膜厚０．１μｍ、キャリア濃度１
×１０¹⁸ｃｍ^-3のｐ型ＧａＡｓ層と膜厚０．１μｍ、キ
ャリア濃度１×１０¹⁸ｃｍ^-3のｎ型ＧａＡｓ層とを積層
したものを５組、計１μｍ積層した積層障壁膜２３、１
×１０¹⁹ｃｍ^-3のシリコンドープｎ−ＧａＡｓコンタク
ト層２４を積層する。そして、さらにこの上層に、Ａｌ
_0.9Ｇａ_0.1ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内
波長の１／４となるように交互に積層した総膜厚約２μ
ｍ、１×１０¹⁸ｃｍ^-3のシリコンドープｎ型多層反射膜
２５と、Ｉｎ_0.2Ｇａ_0.8Ａｓで構成された量子井戸層３
層を膜厚１０ｎｍのＧａＡｓ層で挟んだ構造をもつ媒質
内波長の膜厚をもつアンドープ活性領域２６と、Ａｌ
_0.9Ｇａ_0.1ＡｓとＧａＡｓとをそれぞれの膜厚が媒質内
波長の１／４となるように交互に積層した総膜厚約２μ
ｍ、１×１０¹⁸ｃｍ^-3のマグネシウムドープのｐ型多層
反射膜２７とを順次積層する。そしてこのｐ型多層反射
膜２７の最上層はＧａＡｓ層とし１×１０¹⁹ｃｍ^-3のド
ーピングを施す。ここで原料ガスとしては、トリメチル
ガリウム、トリメチルアルミニウム、トリメチルインジ
ウム、ドーパント材料としてはシクロペンタジニウムマ
グネシウム、シランを用い、成長時の基板温度は７００
℃とし、真空を破ることなく、原料ガスを順次変化し、
連続して成膜をおこなった。

【００３８】続いて図６に示すように、フォトリソグラ
フィーにより結晶成長層上にレジストマスクＲを形成
し、四塩化炭素をエッチングガスとして用いた、反応性
イオンエッチングにより、ｎ型ＧａＡｓコンタクト層２
４の表面若しくはこのｎ型ＧａＡｓコンタクト層２４の
途中までエッチングし、幅３０μｍ程度のストライプ状
の半導体柱ｓを形成する。

【００３９】この後、図７に示すように、Ｈ₂ＳＯ₄：
Ｈ₂Ｏ₂：Ｈ₂Ｏの比率が１：１：１０のエッチング液に
よりさらに２μｍだけ細くなるように側面からエッチン
グを行う。

【００４０】そして、図８に示すようにレジストマスク
を残したまま、上方からエレクトロンビーム法によりｎ
型ＧａＡｓコンタクト層２４上にｎ型電極２８としてＡ
ｕＧｅ層を蒸着する。そしてリフトオフにより、ｎ型Ｇ
ａＡｓコンタクト層２４上のＡｕＧｅ層を残して他の領
域のＡｕＧｅ層をレジストと共に剥離する。

【００４１】続いて、図９に示すようにフォーカスドイ
オンビーム法を用いて、各半導体柱Ｓ中の間中央で、Ｇ
ａＡｓ基板２１に到達する深さまで、このストライプに
沿って幅２μｍの溝２９を形成する。

【００４２】この後、図１０に示すように、ポリイミド
膜３０を塗布し、半導体柱の周りを埋め、表面の平坦化
をはかった後、この上層にＡｕ層３１を蒸着し、前記ｎ
側電極とは直交する方向に伸長するストライプ状のｐ側
電極を形成する。

【００４３】このようにして図２乃至４に示したマトリ
ックス駆動型面発光レーザアレイが完成する。この装
置ではｎ側電極配線はｐ型ＧａＡｓ層とｎ型ＧａＡｓ層
とを積層した積層障壁膜２３で電気的に分離されてお
り、高密度化に際しても、クロストークのおそれはな
い。またこのように転位が少なく信頼性の高いシリコン
ドープのＧａＡｓ基板上で十分な絶縁分離をはかりつ
つ、高密度に集積化された２次元のレーザアレイを構成
しており、特性の劣化もなく十分な信頼性を発揮するこ
とができる。

【００４４】なお、この例ではマトリックス駆動型面発
光レーザアレイについて説明したが、トランジスタなど
の駆動回路をも同様にこの基板上に形成するのも容易で
あり、またレーザ素子に限定されることなくＧａＡｓＩ
Ｃ、フォトディテクタ、ＦＥＴなど、駆動回路と光電気
素子を集積化したオプトエレクトロニクス素子などにも
適用可能である。

【００４５】また、前記実施例ではｐｎ接合を１０層の
積層膜で構成したが、１組の積層膜でもよいし、また、
バッファ層あるいは半導体基板との間でｐｎ接合を形成
するように、１層の半導体層を形成するようにしてもよ
い。また、この半導体層がコンタクト層を兼ねるように
してもよいことはいうまでもない。本発明の第２の実施
例として、図１１に示すように、バッファ層をｐ型Ｇａ
Ａｓ層３２で構成し、このバッファ層とコンタクト層２
４との間に逆方向のｐｎ接合を形成するようにしてもよ
い。他の構造については前記第１の実施例と同様に構成
する。

【００４６】また、前記実施例では、分離溝２９で囲ま
れたストライプ状の半導体柱を形成し、これに１次元の
レーザアレイを配列したが、次に本発明の第３の実施例
として、図１２に平面図、図１３にそのＡーＢ断面図を
示すように、各素子毎に分離溝２９で囲まれ、独立した
円柱状の半導体柱Ｓを形成するようにしてもよい。これ
により、素子分離は完全となる。

【００４７】さらにまた、前記第１の実施例のように列
ごと、前記第２の実施例のように素子ごとに分離溝で囲
むようにすることなく、ブロック毎に分離溝を形成する
ようにしてもよい。

【００４８】さらに前記実施例の構造に加えて、半導体
柱を構成するｐ型多層反射膜２７または、ｎ型多層反射
膜２５の一部をＡｌＡｓ層またはＡｌＧａＡｓ層で構成
しておき、前記実施例と同様にして半導体柱を形成し、
これらＡｌＡｓ層またはＡｌＧａＡｓ層の断面を露呈せ
しめ、同様に水蒸気雰囲気中で所定時間酸化することに
より半導体柱の中心部を除く領域を酸化してＡｌ₂Ｏ₃層
とし、電流狭窄構造をとるようにしてもよい。

【００４９】さらにＧａＡｓ基板に限定されることな
く、ＩｎＰ基板等を用いてもよい。

【発明の効果】以上説明してきたように、本発明によれ
ば、転位密度が低い基板を用いて基板の転位が原因とな
る特性劣化を引き起こすことなく、各素子間の電気的分
離を良好に実現することができ、高密度で信頼性の高い
半導体装置を形成することが可能となる。

【図面の簡単な説明】

【図１】本発明の半導体レーザ装置を示す説明図

【図２】本発明の第１の実施例のマトリックス駆動型面
発光レーザ装置を示す平面図

【図３】同マトリックス駆動型面発光レーザ装置のＡー
Ｂ断面説明図

【図４】同マトリックス駆動型面発光レーザ装置のＣー
Ｄ断面説明図

【図５】同半導体レーザ装置の製造工程図

【図６】同半導体レーザ装置の製造工程図

【図７】同半導体レーザ装置の製造工程図

【図８】同半導体レーザ装置の製造工程図

【図９】同半導体レーザ装置の製造工程図

【図１０】同半導体レーザ装置の製造工程図

【図１１】本発明の第２の実施例のマトリックス駆動型
面発光レーザ装置を示す図

【図１２】本発明の第３の実施例のマトリックス駆動型
面発光レーザ装置を示す平面図

【図１３】同マトリックス駆動型面発光レーザ装置のＡ
ーＢ断面説明図

【図１４】従来例の半導体レーザを示す図

【図１５】従来例の半導体レーザを示す説明図

【符号の説明】

１ｎ型ガリウムひ素（ＧａＡｓ）基板２酸化膜３アンドープエピタキシャル成長層４ｎ側電極５分離溝２１ｎ型ガリウムヒ素（ＧａＡｓ）基板２２アンドープのＧａＡｓバッファ層２３積層障壁膜２４シリコンドープｎ−ＧａＡｓコンタクト層２５シリコンドープｎ型多層反射膜２６アンドープ活性領域２７マグネシウムドープのｐ型多層反射膜２８ｎ側電極２９分離溝ｓ半導体柱３０プロトン打ち込み領域３１ｐ側電極３２ｐ型ＧａＡｓ層（バッファ層）

Claims

【特許請求の範囲】

【請求項１】第１の導電型の半導体基板と、前記半導体基板の表面に形成されたｐｎ接合からなる接
合障壁と、前記接合障壁を介して形成された化合物半導体層を素子
領域とする半導体素子とを具備したことを特徴とする半
導体装置。
【請求項２】前記接合障壁は、前記第１導電型の半導
体基板と、この表面に形成された第２の導電型の半導体
層とで構成されることを特徴とする請求項１記載の半導
体装置。
【請求項３】前記接合障壁は、前記半導体基板表面に
形成された第１導電型の半導体層と第２の導電型の半導
体層との積層膜によって形成されることを特徴とする請
求項１記載の半導体装置。
【請求項４】前記積層膜は、Ａｌ_xＧａ_1-xＡｓ層
（ｘ：０≦ｘ≦１）で構成されていることを特徴とする
請求項３記載の半導体装置。
【請求項５】導電性の半導体基板と、前記半導体基板
表面に、Ａｌ_xＧａ₁ _-xＡｓ層（ｘ：０≦ｘ≦１）で構成
する少なくとも１組のｐｎ接合と、この上層に形成され
た、化合物半導体層からなる島領域とを具備し、この島領域のそれぞれに半導体素子が形成されているこ
とを特徴とする半導体装置。
【請求項６】導電性の半導体基板表面に、溝を隔てて
形成された複数のＡｌ_xＧａ_1-xＡｓ層（ｘ：０≦ｘ≦
１）で構成されｐｎ接合を構成する積層膜と、これらの
積層膜上に形成された、化合物半導体層からなる島領域
とを具備し、この島領域のそれぞれに半導体素子が形成されているこ
とを特徴とする請求項５記載の半導体装置。
【請求項７】前記溝の近傍にイオン打ち込みによる高
抵抗領域を形成したことを特徴とする請求項６記載の半
導体装置。
【請求項８】前記島領域は、イオン打ち込みによる高
抵抗領域を隔てて互いに分離されていることを特徴とす
る請求項５記載の半導体装置。
【請求項９】導電性の半導体基板と、前記半導体基板表面に、溝またはイオン打ち込みによる
高抵抗領域を隔てて形成され、Ａｌ_xＧａ_1-xＡｓ層
（ｘ：０≦ｘ≦１）で構成された複数のｐｎ接合障壁
と、これらｐｎ接合障壁上に形成され、下部半導体多層反射
膜と、下部スぺーサ層と、活性層と、上部スペーサ層
と、上部半導体多層反射膜とを順次積層して形成され、
マトリックス状に配列された複数個の面発光型半導体レ
ーザ素子と、各面発光型半導体レーザ素子の素子間に、前記溝が位置
し、この溝によって素子間が絶縁分離されていることを
特徴とする半導体装置。