JPH10215171A - Ｐｌｌ回路およびそれを用いた無線通信端末機器 - Google Patents
Ｐｌｌ回路およびそれを用いた無線通信端末機器Info
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- JPH10215171A JPH10215171A JP9017217A JP1721797A JPH10215171A JP H10215171 A JPH10215171 A JP H10215171A JP 9017217 A JP9017217 A JP 9017217A JP 1721797 A JP1721797 A JP 1721797A JP H10215171 A JPH10215171 A JP H10215171A
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/38—Transceivers, i.e. devices in which transmitter and receiver form a structural unit and in which at least one part is used for functions of transmitting and receiving
- H04B1/40—Circuits
- H04B1/403—Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04B1/403—Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency
- H04B1/408—Circuits using the same oscillator for generating both the transmitter frequency and the receiver local oscillator frequency the transmitter oscillator frequency being identical to the receiver local oscillator frequency
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Transceivers (AREA)
Abstract
(57)【要約】
【課題】 ＰＬＬ帯域を広げることなくセットリング時
間を短縮し、かつ、ＩＣ化に適したＰＬＬ回路を提供す
る。 【解決手段】 ＰＬＬ回路の位相比較器１を電流出力型
とし、セットリング時間を短縮するために、電流出力型
位相比較器１の出力端に定電流源２を接続する。また、
ＰＬＬのリセット用スイッチ３を電流出力型位相比較器
１の出力端に接続する。セットリング時間を短縮するた
めに、ＰＬＬ帯域を広げる必要がなく、雑音を低減でき
る。また、リセット用スイッチおよびセットリング時間
短縮用の定電流源のＩＣ化が可能となる。
間を短縮し、かつ、ＩＣ化に適したＰＬＬ回路を提供す
る。 【解決手段】 ＰＬＬ回路の位相比較器１を電流出力型
とし、セットリング時間を短縮するために、電流出力型
位相比較器１の出力端に定電流源２を接続する。また、
ＰＬＬのリセット用スイッチ３を電流出力型位相比較器
１の出力端に接続する。セットリング時間を短縮するた
めに、ＰＬＬ帯域を広げる必要がなく、雑音を低減でき
る。また、リセット用スイッチおよびセットリング時間
短縮用の定電流源のＩＣ化が可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は、主として移動体通
信において、携帯端末に内蔵されるＩＦ信号をＲＦ信号
に変換する送信系ＰＬＬおよびそれを用いた無線通信携
帯端末に関する。
信において、携帯端末に内蔵されるＩＦ信号をＲＦ信号
に変換する送信系ＰＬＬおよびそれを用いた無線通信携
帯端末に関する。
【０００２】
【従来の技術】入力信号周波数ｆＩＮを、局発信号周波
数ｆＬＯを用いて、出力信号周波数ｆＬＯ−ｆＩＮに変
換するＰＬＬ方式がＪｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎ
ｓ社出版の「Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅ
ｓ」（ＩＳＢＮ０−４７１−０４２９４−３）１０. ３
章に記されており、図１０に示す。図１０において、入
力信号周波数ｆＩＦは、位相比較器１８で参照信号周波
数ｆＲＥＦと位相比較され、位相差に比例した信号を出
力する。ローパスフィルタ（ＬＰＦ）１９において、位
相比較器（ＰＤ）１８の出力信号は不要な高調波成分や
雑音を除去され、ＶＣＯ２０に入力される。ＶＣＯ２０
の出力周波数ｆＲＦは、カプラー２１を通じてミキサ２
２へ入力され、局発信号周波数ｆＬＯとミキシングされ
る。ミキサ２２の出力周波数ｆＲＥＦは、ｆＲＥＦ＝ｆ
ＬＯ−ｆＲＦで与えられる。ミキサ２２の出力周波数ｆ
ＲＥＦは、ＰＬＬがロック状態にある時には、ｆＩＦに
等しくなるため、結局、入力信号周波数ｆＩＦはＶＣＯ
出力周波数ｆＲＦ＝ｆＬＯ−ｆＩＦに変換される。
数ｆＬＯを用いて、出力信号周波数ｆＬＯ−ｆＩＮに変
換するＰＬＬ方式がＪｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎ
ｓ社出版の「Ｐｈａｓｅｌｏｃｋ Ｔｅｃｈｎｉｑｕｅ
ｓ」（ＩＳＢＮ０−４７１−０４２９４−３）１０. ３
章に記されており、図１０に示す。図１０において、入
力信号周波数ｆＩＦは、位相比較器１８で参照信号周波
数ｆＲＥＦと位相比較され、位相差に比例した信号を出
力する。ローパスフィルタ（ＬＰＦ）１９において、位
相比較器（ＰＤ）１８の出力信号は不要な高調波成分や
雑音を除去され、ＶＣＯ２０に入力される。ＶＣＯ２０
の出力周波数ｆＲＦは、カプラー２１を通じてミキサ２
２へ入力され、局発信号周波数ｆＬＯとミキシングされ
る。ミキサ２２の出力周波数ｆＲＥＦは、ｆＲＥＦ＝ｆ
ＬＯ−ｆＲＦで与えられる。ミキサ２２の出力周波数ｆ
ＲＥＦは、ＰＬＬがロック状態にある時には、ｆＩＦに
等しくなるため、結局、入力信号周波数ｆＩＦはＶＣＯ
出力周波数ｆＲＦ＝ｆＬＯ−ｆＩＦに変換される。
【０００３】周波数変換を行うＰＬＬ方式の他の例とし
て、英国特許ＧＢ２２６１３４５号や米国特許ＵＳ５３
１３１７３号が挙げられる。これらも基本原理として、
同様の手法を用いている。
て、英国特許ＧＢ２２６１３４５号や米国特許ＵＳ５３
１３１７３号が挙げられる。これらも基本原理として、
同様の手法を用いている。
【０００４】
【発明が解決しようとする課題】前記回路では、位相比
較器の出力信号を直接、ローパスフィルタに入力してい
る。そこで、より高速なセットリング時間を得るために
はＰＬＬの帯域を広くしなくてはならないが、帯域を広
くすると出力雑音が増大するという問題があった。ま
た、Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ社出版の「Ｐ
ｈａｓｅｌｏｃｋＴｅｃｈｎｉｑｕｅｓ」（ＩＳＢＮ０
−４７１−０４２９４−３）１０. ３章に記された回路
では、携帯端末に用いられることが考慮されていない。
較器の出力信号を直接、ローパスフィルタに入力してい
る。そこで、より高速なセットリング時間を得るために
はＰＬＬの帯域を広くしなくてはならないが、帯域を広
くすると出力雑音が増大するという問題があった。ま
た、Ｊｏｈｎ Ｗｉｌｅｙ ＆ Ｓｏｎｓ社出版の「Ｐ
ｈａｓｅｌｏｃｋＴｅｃｈｎｉｑｕｅｓ」（ＩＳＢＮ０
−４７１−０４２９４−３）１０. ３章に記された回路
では、携帯端末に用いられることが考慮されていない。
【０００５】本発明の目的は、高速なセットリング時間
と低出力雑音を両立するため、ＰＬＬの帯域を広げずセ
ットリング時間を短縮することと、本回路が携帯端末に
用いられることを考え、位相比較器を電流出力型にする
ことで、セットリング時間短縮用回路およびリセット用
スイッチをＩＣに取り込むことを目的とする。
と低出力雑音を両立するため、ＰＬＬの帯域を広げずセ
ットリング時間を短縮することと、本回路が携帯端末に
用いられることを考え、位相比較器を電流出力型にする
ことで、セットリング時間短縮用回路およびリセット用
スイッチをＩＣに取り込むことを目的とする。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、位相比較器を電流出力型とし、セットリング時間を
短縮するために位相比較器出力に定電流源を加える。ま
た、ＰＬＬのリセット用スイッチを位相比較器出力に接
続する。位相比較器を電圧出力型にした場合、本発明と
同一機能をもつための回路構成の一例を図１１に示す。
電圧出力型位相比較器２３、ＶＣＯ２４、カプラー２
５、ミキサ２６、リセット用スイッチ２７、セットリン
グ時間短縮用電源２８、ローパスフィルタ２９から構成
される。通常、ＰＬＬ回路ではローパスフィルタ，ＶＣ
ＯおよびカプラーがＩＣの外付け回路となるが、リセッ
ト用スイッチ２７およびセットリング時間短縮用電源２
８がローパスフィルタ２９に接続されているため、同様
にＩＣの外付け回路となる。ここで、位相比較器を電流
出力型とすることで、リセット用スイッチおよびセット
リング時間短縮用電源は、位相比較器に接続できるよう
になり、ＩＣ化が可能となる。
に、位相比較器を電流出力型とし、セットリング時間を
短縮するために位相比較器出力に定電流源を加える。ま
た、ＰＬＬのリセット用スイッチを位相比較器出力に接
続する。位相比較器を電圧出力型にした場合、本発明と
同一機能をもつための回路構成の一例を図１１に示す。
電圧出力型位相比較器２３、ＶＣＯ２４、カプラー２
５、ミキサ２６、リセット用スイッチ２７、セットリン
グ時間短縮用電源２８、ローパスフィルタ２９から構成
される。通常、ＰＬＬ回路ではローパスフィルタ，ＶＣ
ＯおよびカプラーがＩＣの外付け回路となるが、リセッ
ト用スイッチ２７およびセットリング時間短縮用電源２
８がローパスフィルタ２９に接続されているため、同様
にＩＣの外付け回路となる。ここで、位相比較器を電流
出力型とすることで、リセット用スイッチおよびセット
リング時間短縮用電源は、位相比較器に接続できるよう
になり、ＩＣ化が可能となる。
【０００７】
【発明の実施の形態】本発明のＰＬＬ回路は主に、無線
通信端末機器の送信器に適用するものである。
通信端末機器の送信器に適用するものである。
【０００８】図１２に本発明のＰＬＬ回路を搭載する無
線通信端末機器の一例を示す。この機器が利用される通
信システムには、ＧＳＭ、ＰＤＣ、ＰＣＮ、ＰＨＳがあ
る。音声信号Ａｕｄｉｏ ｉｎをデジタル信号処理プロ
セッサ３０で互いに９０度位相のずれたＩ，Ｑチャネル
に変換後、変調ミキサ３１で変調し、かつＩＦ帯周波数
に周波数変換する。局発信号は、局部信号発生器３３で
発生し、９０度分配器３２で信号の９０度位相を行い、
変調ミキサ３１に供給される。この後、本発明のＰＬＬ
回路３４で送信周波数帯に周波数変換する。ＰＬＬ回路
３４に供給する局発信号は、局部信号発生器３５で発生
する。ＰＬＬ回路３４の出力は、出力増幅器３６で増幅
後、デュプレクサ３７を経て、アンテナ３８で送信す
る。デュプレクサ３７には、アンテナ３８、送信器３０
〜３６および受信器３９が接続されている。
線通信端末機器の一例を示す。この機器が利用される通
信システムには、ＧＳＭ、ＰＤＣ、ＰＣＮ、ＰＨＳがあ
る。音声信号Ａｕｄｉｏ ｉｎをデジタル信号処理プロ
セッサ３０で互いに９０度位相のずれたＩ，Ｑチャネル
に変換後、変調ミキサ３１で変調し、かつＩＦ帯周波数
に周波数変換する。局発信号は、局部信号発生器３３で
発生し、９０度分配器３２で信号の９０度位相を行い、
変調ミキサ３１に供給される。この後、本発明のＰＬＬ
回路３４で送信周波数帯に周波数変換する。ＰＬＬ回路
３４に供給する局発信号は、局部信号発生器３５で発生
する。ＰＬＬ回路３４の出力は、出力増幅器３６で増幅
後、デュプレクサ３７を経て、アンテナ３８で送信す
る。デュプレクサ３７には、アンテナ３８、送信器３０
〜３６および受信器３９が接続されている。
【０００９】以下、本発明の実施の形態を図１から図９
をもとに説明する。
をもとに説明する。
【００１０】本発明の実施の形態の概念を図１に示す。
電流出力型位相比較器１、定電流源２、リセット用スイ
ッチ３、ローパスフィルタ４、ＶＣＯ５、カプラー６、
ミキサ７から構成される。定電流源２は、グランドから
ローパスフィルタ４の入力端の方向へ定電流を出力す
る。リセット用スイッチ３は、ローパスフィルタ４の入
力端とグランドの間に構成される。
電流出力型位相比較器１、定電流源２、リセット用スイ
ッチ３、ローパスフィルタ４、ＶＣＯ５、カプラー６、
ミキサ７から構成される。定電流源２は、グランドから
ローパスフィルタ４の入力端の方向へ定電流を出力す
る。リセット用スイッチ３は、ローパスフィルタ４の入
力端とグランドの間に構成される。
【００１１】入力信号周波数ｆＩＦは、電流出力型位相
比較器１で参照信号周波数ｆＲＥＦと位相比較され、位
相差に比例した電流を出力する。ＰＬＬ動作時には、リ
セット用スイッチ３はＯＦＦである。ＰＬＬのセットリ
ング時間短縮のため、電流出力型位相比較器１の出力電
流に定電流源２から出力される定電流を加算し、和電流
が、ローパスフィルタ４へ入力される。電流出力型位相
比較器１を単体で動作させ、２つの入力信号の位相差を
変化させた時、出力電流の直流成分の最大値をＩＭＡ
Ｘ，最小値をＩＭＩＮ，定電流源２の出力電流をＩＯＦ
Ｆとしたとき、ＰＬＬが安定なセットリングを行うため
の条件は実験的に求められ、次式（数１）で与えられ
る。
比較器１で参照信号周波数ｆＲＥＦと位相比較され、位
相差に比例した電流を出力する。ＰＬＬ動作時には、リ
セット用スイッチ３はＯＦＦである。ＰＬＬのセットリ
ング時間短縮のため、電流出力型位相比較器１の出力電
流に定電流源２から出力される定電流を加算し、和電流
が、ローパスフィルタ４へ入力される。電流出力型位相
比較器１を単体で動作させ、２つの入力信号の位相差を
変化させた時、出力電流の直流成分の最大値をＩＭＡ
Ｘ，最小値をＩＭＩＮ，定電流源２の出力電流をＩＯＦ
Ｆとしたとき、ＰＬＬが安定なセットリングを行うため
の条件は実験的に求められ、次式（数１）で与えられ
る。
【００１２】
【数１】
【００１３】ローパスフィルタ４において、電流出力型
位相比較器１と定電流源２の出力和電流は不要な高調波
成分や雑音を除去され、電圧に変換されてＶＣＯ５に入
力される。ＶＣＯ５の出力周波数ｆＲＦは、カプラー６
を通じてミキサ７へ入力され、局発信号周波数ｆＬＯと
ミキシングされる。ミキサ７の出力周波数ｆＲＥＦは、
ｆＲＥＦ＝ｆＬＯ−ｆＲＦで与えられる。ミキサ７の出
力周波数ｆＲＥＦは、ＰＬＬがロック状態にある時に
は、ｆＩＦに等しくなる。したがって、入力信号周波数
ｆＩＦはｆＲＦ＝ｆＬＯ−ｆＩＦに変換される。
位相比較器１と定電流源２の出力和電流は不要な高調波
成分や雑音を除去され、電圧に変換されてＶＣＯ５に入
力される。ＶＣＯ５の出力周波数ｆＲＦは、カプラー６
を通じてミキサ７へ入力され、局発信号周波数ｆＬＯと
ミキシングされる。ミキサ７の出力周波数ｆＲＥＦは、
ｆＲＥＦ＝ｆＬＯ−ｆＲＦで与えられる。ミキサ７の出
力周波数ｆＲＥＦは、ＰＬＬがロック状態にある時に
は、ｆＩＦに等しくなる。したがって、入力信号周波数
ｆＩＦはｆＲＦ＝ｆＬＯ−ｆＩＦに変換される。
【００１４】図２にローパスフィルタ４の一実施の形態
の具体的な回路を示す。電流出力型位相比較器１の出力
電流の直流成分が、ローパスフィルタ４に電荷を蓄積
し、出力電圧がＶＣＯ５に入力される。定電流源２から
出力される定電流もまた同時にローパスフィルタ４のコ
ンデンサに電荷を蓄積するため、定電流源２がない場合
に比べて電荷の蓄積速度が速くなる。その結果、ＰＬＬ
のセットリング時間が短縮されることになる。ローパス
フィルタ４の伝達関数Ｆ（ｓ）は次式（数２）で与えら
れる。
の具体的な回路を示す。電流出力型位相比較器１の出力
電流の直流成分が、ローパスフィルタ４に電荷を蓄積
し、出力電圧がＶＣＯ５に入力される。定電流源２から
出力される定電流もまた同時にローパスフィルタ４のコ
ンデンサに電荷を蓄積するため、定電流源２がない場合
に比べて電荷の蓄積速度が速くなる。その結果、ＰＬＬ
のセットリング時間が短縮されることになる。ローパス
フィルタ４の伝達関数Ｆ（ｓ）は次式（数２）で与えら
れる。
【００１５】
【数２】
【００１６】図１のローパスフィルタ４として、図２を
用いた場合について、ＰＬＬ回路の動作を解析する。電
流出力型位相比較器１の位相差変換利得をＫｄ［Ａ／ｒ
ａｄ］，ＶＣＯ５の感度をＶｄ［ｒａｄ／ｓ／Ｖ］とす
ると、ＰＬＬの開ループ伝達関数Ｈｏ（ｓ）は次式（数
３）で与えられる。
用いた場合について、ＰＬＬ回路の動作を解析する。電
流出力型位相比較器１の位相差変換利得をＫｄ［Ａ／ｒ
ａｄ］，ＶＣＯ５の感度をＶｄ［ｒａｄ／ｓ／Ｖ］とす
ると、ＰＬＬの開ループ伝達関数Ｈｏ（ｓ）は次式（数
３）で与えられる。
【００１７】
【数３】
【００１８】このとき、ＰＬＬの極ωｚ［ｒａｄ／ｓ］
および零ωｐ［ｒａｄ／ｓ］はそれぞれ次式（数４),
（数５）で与えられる。
および零ωｐ［ｒａｄ／ｓ］はそれぞれ次式（数４),
（数５）で与えられる。
【００１９】
【数４】
【００２０】
【数５】
【００２１】ＰＬＬの閉ループ伝達関数Ｈｃ（ｓ）の周
波数特性の一例を図３に示す。図３に示すように、ルー
プはローパスフィルタ特性を示し、したがってループ帯
域内での周波数変調および位相変調はＶＣＯ出力におい
て再現可能で、かつ帯域外の不要信号は抑圧される。し
かし、ループ帯域を狭くしすぎるとＰＬＬ出力での変調
精度が悪化し、広すぎると帯域外雑音の抑圧が不十分と
なる。ＧＳＭ等の規格を満たすためには、ループ帯域は
１ＭＨｚから３ＭＨｚの間で選択する必要がある。
波数特性の一例を図３に示す。図３に示すように、ルー
プはローパスフィルタ特性を示し、したがってループ帯
域内での周波数変調および位相変調はＶＣＯ出力におい
て再現可能で、かつ帯域外の不要信号は抑圧される。し
かし、ループ帯域を狭くしすぎるとＰＬＬ出力での変調
精度が悪化し、広すぎると帯域外雑音の抑圧が不十分と
なる。ＧＳＭ等の規格を満たすためには、ループ帯域は
１ＭＨｚから３ＭＨｚの間で選択する必要がある。
【００２２】本発明の他の実施の形態を図４に示す。電
流出力型位相比較器１、定電流源２、リセット用スイッ
チ３、ローパスフィルタ４、ＶＣＯ５、カプラー６、ミ
キサ７、電源８から構成される。定電流源２は、ローパ
スフィルタ４の入力端からグランドの方向へ定電流を出
力する。リセット用スイッチ３は、ローパスフィルタ４
の入力端と電源８の間に構成される。
流出力型位相比較器１、定電流源２、リセット用スイッ
チ３、ローパスフィルタ４、ＶＣＯ５、カプラー６、ミ
キサ７、電源８から構成される。定電流源２は、ローパ
スフィルタ４の入力端からグランドの方向へ定電流を出
力する。リセット用スイッチ３は、ローパスフィルタ４
の入力端と電源８の間に構成される。
【００２３】入力信号周波数ｆＩＦは、電流出力型位相
比較器１で参照信号周波数ｆＲＥＦと位相比較され、位
相差に比例した電流を出力する。ＰＬＬ動作時には、リ
セット用スイッチ３はＯＦＦである。ＰＬＬのセットリ
ング時間短縮のため、電流出力型位相比較器１の出力電
流に定電流源２から出力される定電流を加算し、和電流
が、ローパスフィルタ４へ入力される。
比較器１で参照信号周波数ｆＲＥＦと位相比較され、位
相差に比例した電流を出力する。ＰＬＬ動作時には、リ
セット用スイッチ３はＯＦＦである。ＰＬＬのセットリ
ング時間短縮のため、電流出力型位相比較器１の出力電
流に定電流源２から出力される定電流を加算し、和電流
が、ローパスフィルタ４へ入力される。
【００２４】電流出力型位相比較器１を単体で動作さ
せ、２つの入力信号の位相差を変化させた時、出力電流
の直流成分の最大値をＩＭＡＸ、最小値をＩＭＩＮ、ロ
ーパスフィルタ４の入力端からグランドの方向へ流れる
定電流源２の出力電流をＩＯＦＦとしたとき、ＰＬＬが
安定なセットリングを行うための条件は実験的に求めら
れ、次式（数６）で与えられる。
せ、２つの入力信号の位相差を変化させた時、出力電流
の直流成分の最大値をＩＭＡＸ、最小値をＩＭＩＮ、ロ
ーパスフィルタ４の入力端からグランドの方向へ流れる
定電流源２の出力電流をＩＯＦＦとしたとき、ＰＬＬが
安定なセットリングを行うための条件は実験的に求めら
れ、次式（数６）で与えられる。
【００２５】
【数６】
【００２６】ローパスフィルタ４において、電流出力型
位相比較器１と定電流源２の出力和電流は不要な高調波
成分や雑音を除去され、電圧に変換されてＶＣＯ５に入
力される。ＶＣＯ５の出力周波数ｆＲＦは、カプラー６
を通じてミキサ７へ入力され、局発信号周波数ｆＬＯと
ミキシングされる。ミキサ７の出力周波数ｆＲＥＦは、
ｆＲＥＦ＝ｆＬＯ−ｆＲＦで与えられる。ミキサ７の出
力周波数ｆＲＥＦは、ＰＬＬがロック状態にある時に
は、ｆＩＦに等しくなる。したがって、入力信号周波数
ｆＩＦはｆＲＦ＝ｆＬＯ−ｆＩＦに変換される。
位相比較器１と定電流源２の出力和電流は不要な高調波
成分や雑音を除去され、電圧に変換されてＶＣＯ５に入
力される。ＶＣＯ５の出力周波数ｆＲＦは、カプラー６
を通じてミキサ７へ入力され、局発信号周波数ｆＬＯと
ミキシングされる。ミキサ７の出力周波数ｆＲＥＦは、
ｆＲＥＦ＝ｆＬＯ−ｆＲＦで与えられる。ミキサ７の出
力周波数ｆＲＥＦは、ＰＬＬがロック状態にある時に
は、ｆＩＦに等しくなる。したがって、入力信号周波数
ｆＩＦはｆＲＦ＝ｆＬＯ−ｆＩＦに変換される。
【００２７】本発明の他の実施の形態を図５に示す。図
１のＰＬＬと同様の構成に対して、電流出力型位相比較
器１の入力部にリミッタ９，１０を挿入したことを特徴
とするＰＬＬである。電流出力型位相比較器１にバイポ
ーラを用いたミキサ型を用いた場合、入力信号振幅がｋ
Ｔ／ｑよりも小さいと、電流出力型位相比較器１の位相
差変換利得が入力振幅依存性をもつこととなる。ただ
し、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対
温度である。リミッタ９，１０は、電流出力型位相比較
器１の入力振幅をｋＴ／ｑより大きな一定振幅にするこ
とで、電流出力型位相比較器１の位相差変換利得を一定
にする。
１のＰＬＬと同様の構成に対して、電流出力型位相比較
器１の入力部にリミッタ９，１０を挿入したことを特徴
とするＰＬＬである。電流出力型位相比較器１にバイポ
ーラを用いたミキサ型を用いた場合、入力信号振幅がｋ
Ｔ／ｑよりも小さいと、電流出力型位相比較器１の位相
差変換利得が入力振幅依存性をもつこととなる。ただ
し、ｑは電子の電荷量、ｋはボルツマン定数、Ｔは絶対
温度である。リミッタ９，１０は、電流出力型位相比較
器１の入力振幅をｋＴ／ｑより大きな一定振幅にするこ
とで、電流出力型位相比較器１の位相差変換利得を一定
にする。
【００２８】本発明の他の実施の形態を図６に示す。図
５のＰＬＬと同様の構成に対して、ローパスフィルタ１
１，１２，１３，１４を挿入したことを特徴とするＰＬ
Ｌである。ローパスフィルタ１３，１４は、リミッタ
９，１０に不要高調波が入力されることを防ぐために用
いる。リミッタ９，１０は、振幅が一定の信号を出力す
るため、リミッタ９，１０の出力信号には不要な高調波
成分が含まれている。そこで、ローパスフィルタ１１，
１２において、不要な高調波成分の除去を行う。
５のＰＬＬと同様の構成に対して、ローパスフィルタ１
１，１２，１３，１４を挿入したことを特徴とするＰＬ
Ｌである。ローパスフィルタ１３，１４は、リミッタ
９，１０に不要高調波が入力されることを防ぐために用
いる。リミッタ９，１０は、振幅が一定の信号を出力す
るため、リミッタ９，１０の出力信号には不要な高調波
成分が含まれている。そこで、ローパスフィルタ１１，
１２において、不要な高調波成分の除去を行う。
【００２９】本発明の他の実施の形態を図７に示す。図
１のＰＬＬと同様の構成に対して、カプラー６とミキサ
７の間にアンプ１５を挿入したことを特徴とするＰＬＬ
である。アンプ１５を挿入することで、ＶＣＯ出力が小
振幅の場合でも動作できるようになる。
１のＰＬＬと同様の構成に対して、カプラー６とミキサ
７の間にアンプ１５を挿入したことを特徴とするＰＬＬ
である。アンプ１５を挿入することで、ＶＣＯ出力が小
振幅の場合でも動作できるようになる。
【００３０】次に、図８に電流出力型位相比較器１の実
施の形態を示す。トランジスタはバイポーラを用いてい
る。ＶＤＤは電源電圧である。１６はいわゆるギルバー
ト乗算器で、その詳細は培風館社出版「超ＬＳＩのため
のアナログ集積回路設計技術（下）」１０．３章に記さ
れている。ギルバート乗算器１６は、入力信号ＶＩ
Ｆ+ , ＶＩＦ- と参照信号ＶＲＥＦ+ ，ＶＲＥＦ- をミ
キシングし、互いに逆相の差動電流Ｉ４，Ｉ５を出力す
る。トランジスタＱ２，Ｑ３のベースにはトランジスタ
Ｑ１，Ｑ４のベースと逆相の信号ＶＲＥＦ- が入力され
る。同様に、トランジスタＱ６のベースには、トランジ
スタＱ５のベースと逆相の信号ＶＩＦ- が入力される。
入力信号ＶＩＦ+ ，ＶＩＦ- と参照信号ＶＲＥＦ+ ，Ｖ
ＲＥＦ- の振幅がｋＴ／ｑよりも大きい場合、トランジ
スタＱ１１のコレクタ電流をＩ６とすると、入力信号Ｖ
ＩＦ+ ，ＶＩＦ- と参照信号ＶＲＥＦ+ ，ＶＲＥＦ- の
位相差Φとギルバート乗算器１６の出力作動電流Ｉ４−
Ｉ５の関係は次式（数７）で与えられる。
施の形態を示す。トランジスタはバイポーラを用いてい
る。ＶＤＤは電源電圧である。１６はいわゆるギルバー
ト乗算器で、その詳細は培風館社出版「超ＬＳＩのため
のアナログ集積回路設計技術（下）」１０．３章に記さ
れている。ギルバート乗算器１６は、入力信号ＶＩ
Ｆ+ , ＶＩＦ- と参照信号ＶＲＥＦ+ ，ＶＲＥＦ- をミ
キシングし、互いに逆相の差動電流Ｉ４，Ｉ５を出力す
る。トランジスタＱ２，Ｑ３のベースにはトランジスタ
Ｑ１，Ｑ４のベースと逆相の信号ＶＲＥＦ- が入力され
る。同様に、トランジスタＱ６のベースには、トランジ
スタＱ５のベースと逆相の信号ＶＩＦ- が入力される。
入力信号ＶＩＦ+ ，ＶＩＦ- と参照信号ＶＲＥＦ+ ，Ｖ
ＲＥＦ- の振幅がｋＴ／ｑよりも大きい場合、トランジ
スタＱ１１のコレクタ電流をＩ６とすると、入力信号Ｖ
ＩＦ+ ，ＶＩＦ- と参照信号ＶＲＥＦ+ ，ＶＲＥＦ- の
位相差Φとギルバート乗算器１６の出力作動電流Ｉ４−
Ｉ５の関係は次式（数７）で与えられる。
【００３１】
【数７】
【００３２】トランジスタＱ１１，Ｑ１２，Ｑ１３，抵
抗Ｒ６，Ｒ７および定電流源ＩＲＥＦは、カレントミラ
ー回路によるギルバート乗算器１６のバイアス回路であ
り、トランジスタＱ１１は上段にあるトランジスタＱ
５，Ｑ６の電流源となる。
抗Ｒ６，Ｒ７および定電流源ＩＲＥＦは、カレントミラ
ー回路によるギルバート乗算器１６のバイアス回路であ
り、トランジスタＱ１１は上段にあるトランジスタＱ
５，Ｑ６の電流源となる。
【００３３】１７はチャージポンプ回路で、ギルバート
乗算器１６の差動出力電流Ｉ４，Ｉ５をシングルに変換
し、電流Ｉｏｕｔを出力する。トランジスタＱ７，Ｑ
８，抵抗Ｒ１，Ｒ３はカレントミラー回路で、抵抗Ｒ
１，Ｒ３およびトランジスタＱ７，Ｑ８の特性によって
決まるカレントミラー比をａとすると、Ｉ３＝ａ・Ｉ４
となる。同様に、トランジスタＱ９，Ｑ１０，抵抗Ｒ
２，Ｒ４はカレントミラー回路で、カレントミラー比を
ｂとすると、Ｉ１＝ｂ・Ｉ５となる。トランジスタＱ１
４，Ｑ１５，Ｑ１６，抵抗Ｒ８，Ｒ９もまたカレントミ
ラー回路であり、カレントミラー比をｃとすると、Ｉ２
＝ｃ・Ｉ３となる。Ｉ１，Ｉ２を用いて、ＩＯＵＴ＝Ｉ
１−Ｉ２となる。
乗算器１６の差動出力電流Ｉ４，Ｉ５をシングルに変換
し、電流Ｉｏｕｔを出力する。トランジスタＱ７，Ｑ
８，抵抗Ｒ１，Ｒ３はカレントミラー回路で、抵抗Ｒ
１，Ｒ３およびトランジスタＱ７，Ｑ８の特性によって
決まるカレントミラー比をａとすると、Ｉ３＝ａ・Ｉ４
となる。同様に、トランジスタＱ９，Ｑ１０，抵抗Ｒ
２，Ｒ４はカレントミラー回路で、カレントミラー比を
ｂとすると、Ｉ１＝ｂ・Ｉ５となる。トランジスタＱ１
４，Ｑ１５，Ｑ１６，抵抗Ｒ８，Ｒ９もまたカレントミ
ラー回路であり、カレントミラー比をｃとすると、Ｉ２
＝ｃ・Ｉ３となる。Ｉ１，Ｉ２を用いて、ＩＯＵＴ＝Ｉ
１−Ｉ２となる。
【００３４】図９にリセット用スイッチの実施の形態を
示す。すなわち、図１のリセット用スイッチ３に相当す
る部分である。トランジスタはバイポーラを用いてい
る。
示す。すなわち、図１のリセット用スイッチ３に相当す
る部分である。トランジスタはバイポーラを用いてい
る。
【００３５】ＶＤＤは電源電圧である。定電流源ＩＥは
リセット用スイッチ３のバイアス回路であり、トランジ
スタＱ１７，Ｑ１８にバイアス電流を与える。トランジ
スタＱ１９，Ｑ２０，抵抗Ｒ１１，Ｒ１２はカレントミ
ラー回路で、カレントミラー比をｄとすると、Ｉ８＝ｄ
・Ｉ７となる。入力端子ＩＮに加わる電圧が参照電圧Ｖ
ＲＥＦよりも大きい場合、トランジスタＱ１８はＯＦＦ
となり、したがってＩ７およびＩ８はほとんど流れずト
ランジスタＱ１９，Ｑ２０もＯＦＦとなる。トランジス
タＱ２１のベース電流を小さいとして無視すると、トラ
ンジスタＱ２１のベース電圧はＲ１０・Ｉ８で与えられ
るが、Ｉ８がほとんど流れないためトランジスタＱ２１
はＯＦＦとなりトランジスタＱ２１のコレクタ電流はほ
とんど流れない。したがってリセット用スイッチ３はＯ
ＦＦとなる。入力端子に加わる電圧が参照電圧ＶＲＥＦ
よりも小さい場合、トランジスタＱ１８はＯＮとなり、
Ｉ８＝ｄ・Ｉ７〜ｄ・ＩＥとなる。したがって、トラン
ジスタＱ２１のベース電圧はほぼＲ１０・ｄ・ＩＥとな
る。ベース電圧がＲ１０・ｄ・ＩＥでトランジスタＱ２
１がＯＮするように、ＩＥを設定しておけばトランジス
タＱ２１はＯＮとなり、したがって端子ＯＵＴは接地さ
れ、リセット用スイッチ３はＯＮとなる。
リセット用スイッチ３のバイアス回路であり、トランジ
スタＱ１７，Ｑ１８にバイアス電流を与える。トランジ
スタＱ１９，Ｑ２０，抵抗Ｒ１１，Ｒ１２はカレントミ
ラー回路で、カレントミラー比をｄとすると、Ｉ８＝ｄ
・Ｉ７となる。入力端子ＩＮに加わる電圧が参照電圧Ｖ
ＲＥＦよりも大きい場合、トランジスタＱ１８はＯＦＦ
となり、したがってＩ７およびＩ８はほとんど流れずト
ランジスタＱ１９，Ｑ２０もＯＦＦとなる。トランジス
タＱ２１のベース電流を小さいとして無視すると、トラ
ンジスタＱ２１のベース電圧はＲ１０・Ｉ８で与えられ
るが、Ｉ８がほとんど流れないためトランジスタＱ２１
はＯＦＦとなりトランジスタＱ２１のコレクタ電流はほ
とんど流れない。したがってリセット用スイッチ３はＯ
ＦＦとなる。入力端子に加わる電圧が参照電圧ＶＲＥＦ
よりも小さい場合、トランジスタＱ１８はＯＮとなり、
Ｉ８＝ｄ・Ｉ７〜ｄ・ＩＥとなる。したがって、トラン
ジスタＱ２１のベース電圧はほぼＲ１０・ｄ・ＩＥとな
る。ベース電圧がＲ１０・ｄ・ＩＥでトランジスタＱ２
１がＯＮするように、ＩＥを設定しておけばトランジス
タＱ２１はＯＮとなり、したがって端子ＯＵＴは接地さ
れ、リセット用スイッチ３はＯＮとなる。
【００３６】図８および図９はトランジスタにバイポー
ラを用いたが、他の種類のトランジスタ、例えばＭＯＳ
ＦＥＴやＭＥＳＦＥＴを用いても同様の機能を実現でき
る。
ラを用いたが、他の種類のトランジスタ、例えばＭＯＳ
ＦＥＴやＭＥＳＦＥＴを用いても同様の機能を実現でき
る。
【００３７】
【発明の効果】以上のように本発明によれば、位相比較
器の出力を電流出力とし、さらに定電流を加えるため、
ＰＬＬの帯域を広げることなくセットリング時間の短縮
を実現することができる。また、位相比較器にセットリ
ング時間短縮用回路およびリセット用スイッチを接続す
る構成がとれるので、ＩＣ化に適した回路構成をとるこ
とが可能となる。
器の出力を電流出力とし、さらに定電流を加えるため、
ＰＬＬの帯域を広げることなくセットリング時間の短縮
を実現することができる。また、位相比較器にセットリ
ング時間短縮用回路およびリセット用スイッチを接続す
る構成がとれるので、ＩＣ化に適した回路構成をとるこ
とが可能となる。
【図１】本発明の概念を表す図である。
【図２】本発明におけるローパスフィルタの具体的な実
施の形態を示す図である。
施の形態を示す図である。
【図３】本発明の閉ループ伝達関数の具体例を示す図で
ある。
ある。
【図４】本発明の他の実施の形態を示す図である。
【図５】本発明の他の実施の形態を示す図である。
【図６】本発明の他の実施の形態を示す図である。
【図７】本発明の他の実施の形態を示す図である。
【図８】本発明における電流出力型位相比較器の具体的
な実施の形態を示す図である。
な実施の形態を示す図である。
【図９】本発明におけるリセット用スイッチの具体的な
実施の形態を示す図である。
実施の形態を示す図である。
【図１０】従来のＰＬＬ回路を示す図である。
【図１１】本発明における電流出力型位相比較器を電圧
出力型とした場合の具体例を示す図である。
出力型とした場合の具体例を示す図である。
【図１２】本発明のＰＬＬ回路を用いた無線通信端末機
器例を示す図である。
器例を示す図である。
１…電流出力型位相比較器、２…定電流源、３…リセッ
ト用スイッチ、４…ローパスフィルタ、５…ＶＣＯ、６
…カプラー、７…ミキサ、８…電源、９，１０…リミッ
タ、１１，１２…ローパスフィルタ、１３…アンプ、ｆ
ＩＦ…入力信号周波数、ｆＲＦ…ＶＣＯ出力周波数、ｆ
ＲＥＦ…参照信号周波数、ｆＬＯ…局発信号周波数、Ｖ
ＲＥＦ+ ，ＶＲＥＦ- …参照信号、ＶＩＦ+ ，ＶＩＦ-
…電流出力型位相比較器入力信号、ＩＯＵＴ…電流出力
型位相比較器出力電流、ＩＮ…リセット用スイッチ入力
端子、ＯＵＴ…リセット用スイッチ出力端子。
ト用スイッチ、４…ローパスフィルタ、５…ＶＣＯ、６
…カプラー、７…ミキサ、８…電源、９，１０…リミッ
タ、１１，１２…ローパスフィルタ、１３…アンプ、ｆ
ＩＦ…入力信号周波数、ｆＲＦ…ＶＣＯ出力周波数、ｆ
ＲＥＦ…参照信号周波数、ｆＬＯ…局発信号周波数、Ｖ
ＲＥＦ+ ，ＶＲＥＦ- …参照信号、ＶＩＦ+ ，ＶＩＦ-
…電流出力型位相比較器入力信号、ＩＯＵＴ…電流出力
型位相比較器出力電流、ＩＮ…リセット用スイッチ入力
端子、ＯＵＴ…リセット用スイッチ出力端子。
フロントページの続き (72)発明者 山脇 大造 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 小久保 優 東京都国分寺市東恋ヶ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 古屋 冨男 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 渡辺 一雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 ジュリアン ヒルダスレイ イギリス国 ハートフォードシャー ＳＧ ８ ６ＥＥロイストン メルボーン ケン ブリッジロード メルボーンサイエンスパ ーク（番地なし） ザ テクノロジー パ ートナーシップ プライベート リミテッ ド カンパニー内
Claims (31)
- 【請求項１】 第１の信号と第２の信号の位相差を電流
信号に変換する電流出力型位相比較器と、該電流出力型
位相比較器の出力端に接続されたローパスフィルタおよ
び定電流源と、前記電流出力型位相比較器の出力端と電
源との間に構成されたリセット用スイッチと、前記ロー
パスフィルタの出力端に接続されたＶＣＯと、該ＶＣＯ
の出力端に接続されたカプラーと、該カプラーの出力端
に接続された前記カプラーの出力周波数を周波数変換し
前記第２の信号を出力する周波数変換器とを有すること
を特徴とするＰＬＬ回路。 - 【請求項２】 請求項１記載のＰＬＬ回路において、前
記電源は、電源電圧が０Ｖであり、前記定電流源におい
て、定電流をグランドから前記ローパスフィルタの入力
端方向に出力することを特徴とするＰＬＬ回路。 - 【請求項３】 請求項１記載のＰＬＬ回路において、前
記電源は、前記ＰＬＬ回路がセットリングを完了した時
の前記ＶＣＯ入力電圧よりも大きな電源電圧であり、前
記定電流源において、定電流を前記ローパスフィルタの
入力端からグランド方向に出力することを特徴とするＰ
ＬＬ回路。 - 【請求項４】 請求項２乃至３記載のＰＬＬ回路におい
て、前記周波数変換器は、２つの入力を持つミキサ回路
からなり、一方の入力に前記カプラーの出力信号を入力
し、他方の入力に局発信号を入力し、前記ミキサ回路の
出力を前記電流出力型位相比較器に入力することを特徴
とするＰＬＬ回路。 - 【請求項５】 請求項２乃至３記載のＰＬＬ回路におい
て、前記周波数変換器は、分周回路からなり、前記カプ
ラーの出力信号を入力し、前記分周回路の出力を前記電
流出力型位相比較器に入力することを特徴とするＰＬＬ
回路。 - 【請求項６】 請求項２記載のＰＬＬ回路において、前
記電流出力型位相比較器は、前記電流出力型位相比較器
を単体で動作させ、２つの入力信号の位相差を変化させ
た時、出力電流の直流成分の最大値をＩＭＡＸ，最小値
をＩＭＩＮとし、前記グランドから前記ローパスフィル
タの入力端方向へ流れる前記定電流源の出力電流値をＩ
ＯＦＦとしたとき、 （０．５（ＩＭＡＸ−｜ＩＭＩＮ｜）＋ＩＯＦＦ）／Ｉ
ＭＡＸ≦０．６ を満足することを特徴とするＰＬＬ回路。 - 【請求項７】 請求項３記載のＰＬＬ回路において、前
記電流出力型位相比較器は、前記電流出力型位相比較器
を単体で動作させ、２つの入力信号の位相差を変化させ
た時、出力電流の直流成分の最大値をＩＭＡＸ，最小値
をＩＭＩＮとし、前記ローパスフィルタの入力端から前
記グランドの方向へ流れる前記定電流源の出力電流値を
ＩＯＦＦとしたとき、 （０．５（｜ＩＭＩＮ｜−ＩＭＡＸ）＋ＩＯＦＦ）／｜
ＩＭＩＮ｜≦０．６ を満足することを特徴とするＰＬＬ回路。 - 【請求項８】 第１の信号を入力し一定の出力振幅を出
力する第１のリミッタと、該第１のリミッタの出力信号
と第２の信号の位相差を電流信号に変換する電流出力型
位相比較器と、該電流出力型位相比較器の出力端に接続
されたローパスフィルタおよび定電流源と、前記電流出
力型位相比較器の出力端と電源との間に構成されたリセ
ット用スイッチと、前記ローパスフィルタの出力端に接
続されたＶＣＯと、該ＶＣＯの出力端に接続されたカプ
ラーと、該カプラーの出力端に接続された前記カプラー
の出力周波数を周波数変換し前記第２の信号と同一周波
数をもつ信号を出力する周波数変換器と、該周波数変換
器の出力信号を入力し一定の振幅をもつ前記第２の信号
を出力する第２のリミッタとを有することを特徴とする
ＰＬＬ回路。 - 【請求項９】 請求項８記載のＰＬＬ回路において、前
記電源は、電源電圧が０Ｖであり、前記定電流源におい
て、定電流をグランドから前記ローパスフィルタの入力
端方向に出力することを特徴とするＰＬＬ回路。 - 【請求項１０】 請求項８記載のＰＬＬ回路において、
前記電源は、前記ＰＬＬ回路がセットリングを完了した
時の前記ＶＣＯ入力電圧よりも大きな電源電圧であり、
前記定電流源において、定電流を前記ローパスフィルタ
の入力端からグランド方向に出力することを特徴とする
ＰＬＬ回路。 - 【請求項１１】 請求項９乃至１０記載のＰＬＬ回路に
おいて、前記周波数変換器は、２つの入力をもつミキサ
回路からなり、一方の入力に前記カプラーの出力信号を
入力し、他方の入力に局発信号を入力し、前記ミキサ回
路の出力を前記第２のリミッタに入力することを特徴と
するＰＬＬ回路。 - 【請求項１２】 請求項９乃至１０記載のＰＬＬ回路に
おいて、前記周波数変換器は、分周回路からなり、前記
カプラーの出力信号を入力し、前記分周回路の出力を前
記第２のリミッタに入力することを特徴とするＰＬＬ回
路。 - 【請求項１３】 請求項９記載のＰＬＬ回路において、
前記電流出力型位相比較器は、前記電流出力型位相比較
器を単体で動作させ、２つの入力信号の位相差を変化さ
せた時、出力電流の直流成分の最大値をＩＭＡＸ，最小
値をＩＭＩＮとし、前記グランドから前記ローパスフィ
ルタの入力端方向へ流れる前記定電流源の出力電流値を
ＩＯＦＦとしたとき、 （０．５（ＩＭＡＸ−｜ＩＭＩＮ｜）＋ＩＯＦＦ）／Ｉ
ＭＡＸ≦０．６ を満足することを特徴とするＰＬＬ回路。 - 【請求項１４】 請求項１０記載のＰＬＬ回路におい
て、前記電流出力型位相比較器は、前記電流出力型位相
比較器を単体で動作させ、２つの入力信号の位相差を変
化させた時、出力電流の直流成分の最大値をＩＭＡＸ，
最小値をＩＭＩＮとし、前記ローパスフィルタの入力端
から前記グランドの方向へ流れる前記定電流源の出力電
流値をＩＯＦＦとしたとき、 （０．５（｜ＩＭＩＮ｜−ＩＭＡＸ）＋ＩＯＦＦ）／｜
ＩＭＩＮ｜≦０．６ を満足することを特徴とするＰＬＬ回路。 - 【請求項１５】 第１の信号を入力する第１のローパス
フィルタと、該第１のローパスフィルタの出力端に接続
された一定振幅信号を出力する第１のリミッタと、該第
１のリミッタ出力端に接続された第２のローパスフィル
タと、該第２のローパスフィルタの出力信号と第２の信
号の位相差を電流信号に変換する電流出力型位相比較器
と、該電流出力型位相比較器の出力端に接続された第３
のローパスフィルタおよび定電流源と、前記電流出力型
位相比較器の出力端と電源との間に構成されたリセット
用スイッチと、前記第３のローパスフィルタの出力端に
接続されたＶＣＯと、該ＶＣＯの出力端に接続されたカ
プラーと、該カプラーの出力端に接続された前記カプラ
ーの出力周波数を周波数変換し前記第２の信号と同一周
波数をもつ信号を出力する周波数変換器と、該周波数変
換器の出力端に接続された第４のローパスフィルタと、
該第４のローパスフィルタの出力端に接続された一定振
幅信号を出力する第２のリミッタと、該第２のリミッタ
の出力端に接続され前記第２の信号を出力する第５のロ
ーパスフィルタとを有することを特徴とするＰＬＬ回
路。 - 【請求項１６】 請求項１５記載のＰＬＬ回路におい
て、前記電源は、電源電圧が０Ｖであり、前記定電流源
において、定電流をグランドから前記第３のローパスフ
ィルタの入力端方向に出力することを特徴とするＰＬＬ
回路。 - 【請求項１７】 請求項１５記載のＰＬＬ回路におい
て、前記電源は、前記ＰＬＬ回路がセットリングを完了
した時の前記ＶＣＯ入力電圧よりも大きな電源電圧であ
り、前記定電流源において、定電流を前記第３のローパ
スフィルタの入力端からグランド方向に出力することを
特徴とするＰＬＬ回路。 - 【請求項１８】 請求項１６乃至１７記載のＰＬＬ回路
において、前記周波数変換器は、２つの入力をもつミキ
サ回路からなり、一方の入力に前記カプラーの出力信号
を入力し、他方の入力に局発信号を入力し、前記ミキサ
回路の出力を前記第２のリミッタに入力することを特徴
とするＰＬＬ回路。 - 【請求項１９】 請求項１６乃至１７記載のＰＬＬ回路
において、前記周波数変換器は、分周回路からなり、前
記カプラーの出力信号を入力し、前記分周回路の出力を
前記第２のリミッタに入力することを特徴とするＰＬＬ
回路。 - 【請求項２０】 請求項１６記載のＰＬＬ回路におい
て、前記電流出力型位相比較器は、前記電流出力型位相
比較器を単体で動作させ、２つの入力信号の位相差を変
化させた時、出力電流の直流成分の最大値をＩＭＡＸ，
最小値をＩＭＩＮとし、前記グランドから前記第３のロ
ーパスフィルタの入力端方向へ流れる前記定電流源の出
力電流値をＩＯＦＦとしたとき、 （０．５（ＩＭＡＸ−｜ＩＭＩＮ｜）＋ＩＯＦＦ）／Ｉ
ＭＡＸ≦０．６ を満足することを特徴とするＰＬＬ回路。 - 【請求項２１】 請求項１７記載のＰＬＬ回路におい
て、前記電流出力型位相比較器は、前記電流出力型位相
比較器を単体で動作させ、２つの入力信号の位相差を変
化させた時、出力電流の直流成分の最大値をＩＭＡＸ，
最小値をＩＭＩＮとし、前記第３のローパスフィルタの
入力端から前記グランドの方向へ流れる前記定電流源の
出力電流値をＩＯＦＦとしたとき、 （０．５（｜ＩＭＩＮ｜−ＩＭＡＸ）＋ＩＯＦＦ）／｜
ＩＭＩＮ｜≦０．６ を満足することを特徴とするＰＬＬ回路。 - 【請求項２２】 第１の信号と第２の信号の位相差を電
流信号に変換する電流出力型位相比較器と、該電流出力
型位相比較器の出力端に接続されたローパスフィルタお
よび定電流源と、前記電流出力型位相比較器の出力端と
電源との間に構成されたリセット用スイッチと、前記ロ
ーパスフィルタの出力端に接続されたＶＣＯと、該ＶＣ
Ｏの出力端に接続されたカプラーと、該カプラーの出力
端に接続されたアンプと、該アンプの出力端に接続され
た前記アンプの出力周波数を周波数変換し前記第２の信
号を出力する周波数変換器とを有することを特徴とする
ＰＬＬ回路。 - 【請求項２３】 請求項２２記載のＰＬＬ回路におい
て、前記電源は、電源電圧が０Ｖであり、前記定電流源
において、定電流をグランドから前記ローパスフィルタ
の入力端方向に出力することを特徴とするＰＬＬ回路。 - 【請求項２４】 請求項２２記載のＰＬＬ回路におい
て、前記電源は、前記ＰＬＬ回路がセットリングを完了
した時の前記ＶＣＯ入力電圧よりも大きな電源電圧であ
り、前記定電流源において、定電流を前記ローパスフィ
ルタの入力端からグランド方向に出力することを特徴と
するＰＬＬ回路。 - 【請求項２５】 請求項２３乃至２４記載のＰＬＬ回路
において、前記周波数変換器は、２つの入力をもつミキ
サ回路からなり、一方の入力に前記アンプの出力信号を
入力し、他方の入力に局発信号を入力し、前記ミキサ回
路の出力を前記電流出力型位相比較器に入力することを
特徴とするＰＬＬ回路。 - 【請求項２６】 請求項２３乃至２４記載のＰＬＬ回路
において、前記周波数変換器は、分周回路からなり、前
記アンプの出力信号を入力し、前記分周回路の出力を前
記電流出力型位相比較器に入力することを特徴とするＰ
ＬＬ回路。 - 【請求項２７】 請求項２３記載のＰＬＬ回路におい
て、前記電流出力型位相比較器は、前記電流出力型位相
比較器を単体で動作させ、２つの入力信号の位相差を変
化させた時、出力電流の直流成分の最大値をＩＭＡＸ，
最小値をＩＭＩＮとし、前記グランドから前記ローパス
フィルタの入力端方向へ流れる前記定電流源の出力電流
値をＩＯＦＦとしたとき、 （０．５（ＩＭＡＸ−｜ＩＭＩＮ｜）＋ＩＯＦＦ）／Ｉ
ＭＡＸ≦０．６ を満足することを特徴とするＰＬＬ回路。 - 【請求項２８】 請求項２４記載のＰＬＬ回路におい
て、前記電流出力型位相比較器は、前記電流出力型位相
比較器を単体で動作させ、２つの入力信号の位相差を変
化させた時、出力電流の直流成分の最大値をＩＭＡＸ，
最小値をＩＭＩＮとし、前記ローパスフィルタの入力端
から前記グランドの方向へ流れる前記定電流源の出力電
流値をＩＯＦＦとしたとき、 （０．５（｜ＩＭＩＮ｜−ＩＭＡＸ）＋ＩＯＦＦ）／｜
ＩＭＩＮ｜≦０．６ を満足することを特徴とするＰＬＬ回路。 - 【請求項２９】 請求項２，３，９，１０，１６，１
７，２３または２４記載のＰＬＬ回路において、前記電
流出力型位相比較器は、ギルバート乗算器および第１，
第２，第３のカレントミラー回路から構成され、前記第
１の入力信号と前記第２の入力信号をそれぞれ差動で前
記ギルバート乗算器に入力し、前記ギルバート乗算器の
差動出力電流である第３の信号および第４の信号をそれ
ぞれ前記第１のカレントミラー回路および前記第２のカ
レントミラー回路に入力し、前記第２のカレントミラー
回路の出力電流を前記第３のカレントミラー回路に入力
し、前記第３のカレントミラー回路の出力電流と前記該
第１のカレントミラー回路の出力電流を加算し前記電流
出力型位相比較器の出力電流とすることを特徴とするＰ
ＬＬ回路。 - 【請求項３０】 請求項１，８，１５または２２記載の
ＰＬＬ回路において、ループ帯域幅が１ＭＨｚから３Ｍ
Ｈｚの間であることを特徴とするＰＬＬ回路。 - 【請求項３１】 出力増幅器とＩＦ帯周波数から送信帯
周波数への周波数変換用ＰＬＬと１つ以上の局部信号発
生器と変調ミキサとからなる送信器と、受信器と、アン
テナと、デュプレクサとを有する無線通信端末機器にお
いて、前記周波数変換用ＰＬＬが、請求項１乃至３０の
何れかに記載のＰＬＬ回路からなることを特徴とする無
線通信端末機器。
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