JP4401011B2

JP4401011B2 - Ｐｌｌ回路

Info

Publication number: JP4401011B2
Application number: JP2000236504A
Authority: JP
Inventors: 直大松井
Original assignee: NEC Electronics Corp
Current assignee: NEC Electronics Corp
Priority date: 2000-08-04
Filing date: 2000-08-04
Publication date: 2010-01-20
Anticipated expiration: 2020-08-04
Also published as: JP2002050962A; EP1179888A1; US20020070779A1; US6466067B2

Description

【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ（ Phase-Lock Loop：位相同期ループ）回路に関し、特に、ロックアップ時間を速くすることが可能なＰＬＬ回路に関する。
【０００２】
【従来の技術】
移動無線機器等のＩＣ（又はＬＳＩ）に用いられるＰＬＬ回路は、位相比較器回路のロックアップ時間（又はセットリング時間）を高速にすることが要求されている。ロックアップ時間（周波数差が０になるまでの時間）を短縮するためには、ループフィルタの帯域幅を大きくすればよい。しかし、ループ帯域を大きくすると、ＶＣＯ（ Voltage Controlled Oscillator：電圧制御発振器）出力端子に現れるＣ／Ｎ（信号対雑音比）が劣化したり、高調波スプリアスが増大するという問題が出てくる。この問題を解決するものとして、例えば、特開平１０―２１５１７１号公報がある。この公報に示されたＰＬＬ回路について、以下に図を示して説明する。
【０００３】
図８は、従来のＰＬＬ回路を示す。
入力信号周波数ｆＩＦが入力される電流出力型位相比較器（ＰＤ）１０１には加算器１０２が接続され、この加算器１０２には定電流源１０３、リセット用スイッチ１０４、及びローパスフィルタ（ＬＰＦ）１０５が接続されている。ＬＰＦ１０５にはＶＣＯ出力周波数ｆＲＦを出力するＶＣＯ１０６が接続され、このＶＣＯ１０６にはカプラー１０７が接続され、カプラー１０７とＰＤ１０１の間には局発信号周波数ｆＬＯが入力されるミキサ１０８が接続されている。この構成において、ＰＤ１０１、ＬＰＦ１０５、ＶＣＯ１０６、及びミキサ１０８は、ＰＬＬ回路の基本構成であり、この構成の特徴とするところは、定電流源１０３及びリセット用スイッチ１０４を設けたところにある。定電流源１０３は、ＬＰＦ１０５へ定電流を印加する。
【０００４】
図８のＰＬＬ回路の動作について説明する。ＰＤ１０１において入力信号周波数ｆＩＦと参照信号周波数ｆＲＦの位相が比較され、その位相差に比例した電流を出力する。ＰＬＬ回路がスタンバイ状態にあるとき、リセット用スイッチ１０４がＯＮにされ、ＬＰＦ１０５のコンデンサに蓄積された電荷が放電され、ＶＣＯ制御電圧がグランド（０Ｖ）に落される。そして、ＰＬＬ動作時にはリセット用スイッチ１０４をＯＦＦにし、定電流源１０３によってＬＰＦ１０５内のコンデンサに電荷を蓄積させることで蓄積速度が速くなる（ＶＣＯ制御電圧が０Ｖから所望の電圧になるまでの時間が速くなる）。これにより、ロックアップ時間が短縮される。
【０００５】
ＰＬＬのセットリング時間短縮のため、ＰＤ１０１の出力電流に定電流源１０３から出力された定電流を加算し、その和電流がＬＰＦ１０５に入力される。ＬＰＦ１０５では、入力された和電流の内の不要な高調波成分や雑音を除去し、ＤＣ電圧に変換されてＶＣＯ１０６に入力される。ＶＣＯ１０６の出力周波数ｆＲＦは、カプラー１０７を通じてミキサ１０８へ入力される。ミキサ１０８は、出力周波数ｆＲＦと局発信号周波数ｆＬＯを混合する。ミキサ１０８の出力周波数ｆＲＥＦは、ｆＲＥＦ＝ｆＬＯ−ｆＲＦで与えられる。ミキサ１０８の出力周波数ｆＲＦは、ＰＬＬがロック状態であれば、入力信号周波数ｆＩＦに等しくなる。したがって、ｆＩＦはｆＲＥＦ＝ｆＬＯ−ｆＩＦに変換される。
以上のように、ＰＤ１０１の出力電流の直流成分がＬＰＦ１０５に電荷をコンデンサに蓄積し、その出力電圧がＶＣＯ５に入力される。同時に、定電流源１０３から出力される定電流も上記コンデンサに蓄積される。この結果、定電流源１０３が無い場合に比べ、上記コンデンサへの電荷の蓄積速度が速くなるため、ＰＬＬのセットリング時間が短縮される。
【０００６】
また、特開昭６３−２８８５１８号公報及び特開平５−２５９９０２号公報のＰＬＬ回路においては、ＬＰＦの時定数を変更できるようにし、電源立ち上げ時や分周器の分周比の変更時のロック外れ時に前記時定数の変更を行い、ロック後に元に戻す構成のＰＬＬ回路が提案されている。
【０００７】
【発明が解決しようとする課題】
しかし、従来のＰＬＬ回路によると、ＰＬＬがロック状態にある時にも定電流源１０３が動作しており、定電流源１０３の電流設定が過大なとき、ＰＬＬ自身の追従よりも位相比較器１０１の出力電圧の増加の方が速くなり、ＰＬＬのロックが外れるという現象が生じる。したがって、電流設定に制限が生じる。
さらに、ＰＬＬがロック状態の時にも定電流源が動作しているため、位相比較器１０１は入力されるｆＩＦとｆＲＥＦの２つの信号に対して９０°の位相差を持てなくなる場合がある。このような場合、出力側で雑音や高調波スプリアスが増大するという問題がある。
【０００８】
また、前記各公報のＰＬＬ回路によると、いずれもデジタル方式を対象としており、周波数幅を持つアナログ方式に適用することはできない。即ち、アナログ方式では必要としない分周器を必須の構成としている。更に、特開昭６３−２８８５１８号公報においては、ロック外れ時に出力される時定数切換信号が、どの様にして生成されるのかが示されていない。特開平５−２５９９０２号公報においては、位相差を判定する演算式に分周比が必要であり、アナログ方式で用いていない分周器が必須になる。
【０００９】
本発明の目的は、アナログ方式のＰＬＬのロックアップ時間を短縮することが可能なＰＬＬ回路を提供することにある。
また、本発明の他の目的は、定電流源を用いてロックアップ時間を短縮しても、電流設定に制限を生じることのないＰＬＬ回路を提供することにある。
【００１０】
【課題を解決するための手段】
本発明は、上記の目的を達成するため、第１の特徴として、位相比較器と、前記位相比較器の出力に接続されたループフィルタと、前記ループフィルタに接続されたＶＣＯ（電圧制御発振器）と、前記ＶＣＯと前記位相比較器の間に接続されたミキサと、前記位相比較器の出力に基づいてＰＬＬ（ Phase-Lock Loop）ロックが可能な状態か否かを検出する検出回路と、前記検出回路が前記ＰＬＬロックの不可能を検出したとき、前記ループフィルタの応答性が高まるように前記ループフィルタの特性を切り換える切換手段を備え、前記検出回路は、前記位相比較器に接続されたバンドパスフィルタと、前記バンドパスフィルタに接続された差動対回路を備えることを特徴とするＰＬＬ回路を提供する。
【００１１】
この構成によれば、ＰＬＬ回路がロックし得る状態でないことを検出回路が検出すると、これを受けて切換手段は応答性が高まる方向にループフィルタを切り換え、速い段階でＶＣＯの入力電圧を高くする。一方、ＰＬＬ回路がロックし得る状態であれば、ループフィルタは通常の動作状態になる。この結果、ＶＣＯの立ち上がりが急速になり、ロックアップ時間が短縮されるほか、不要な高調波スプリアスを低減することができる。
【００１２】
本発明は、上記の目的を達成するため、第２の特徴として、電流出力型位相比較器と、前記電流出力型位相比較器に接続されたループフィルタと、前記ループフィルタに接続されたＶＣＯ（電圧制御発振器）と、前記ＶＣＯと前記位相比較器の間に接続されたミキサと、前記ループフィルタの入力端と電源間に接続され、所定時に前記ループフィルタに電流を供給する定電流源と、前記ループフィルタの入力端とグランド間に接続され、ＰＬＬ（ Phase-Lock Loop）動作時にはオフにされ、ＰＬＬ非動作時にはオンにされるリセットスイッチと、前記位相比較器の出力に基づいてＰＬＬロックが可能な状態か否かを検出する検出回路と、前記検出回路が前記ＰＬＬロックの不可能を検出したとき、前記定電流源をオンにする切換手段を備え、前記検出回路は、前記位相比較器に接続されたバンドパスフィルタと、前記バンドパスフィルタに接続された差動対回路を備えることを特徴とするＰＬＬ回路を提供する。
【００１３】
この構成によれば、ＰＬＬ回路がロックし得る状態でないことを検出回路が検出すると、これを受けて切換手段は定電流源をオンにし、定電流源からループフィルタへ電流を流し、ループフィルタのコンデンサへの充電が速くなるように切り換える。一方、ＰＬＬ回路がロックし得る状態であれば、定電流源はオフにされ、ループフィルタの入力端から切り離される。この結果、ＶＣＯの立ち上がりが急速になり、ロックアップ時間が短縮されるほか、不要な高調波スプリアスが低減され、電流設定に制限を生じることもない。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態について図面を基に説明する。
〔第１の実施の形態〕
図１は、本発明のＰＬＬ回路を示す。
本発明のＰＬＬ回路はアナログ方式であり、基準信号ｆref （第１の入力信号）及びミキサ出力信号ｆ_{MIX OUT}（第２の入力信号）が入力される位相比較器１、局発信号周波数ｆ_LOに基づいてミキサ出力信号ｆ_{MIX OUT}を生成するミキサ（ｍｉｘｅｒ) ２、位相比較器１に接続されたバンドパスフィルタ（ＢＰＦ）３、このＢＰＦ３に接続されたオフセット差動対回路４、このオフセット差動対回路４により切り換えが行われる切換スイッチ５（切換手段）、位相比較器１に接続されたループフィルタ（ＬＰＦ）６、このＬＰＦ６の出力電圧に基づいてＶＣＯ出力信号ｆ_OUT を生成すると共にミキサ２へＶＣＯ出力信号ｆ_OUT を印加するＶＣＯ７を備えて構成されている。
位相比較器１はギルバートセルミクサ構成による回路部を備え、この回路部の出力端にＢＰＦ３の入力端が接続される。ＢＰＦ３とオフセット差動対回路４は、１つの検出回路を形成している。ＬＰＦ６は、ラグリートフィルタやアクティブフィルタを用いて構成されており、切換スイッチ５がＯＮのときにはＬＰＦ６は通常動作時の時定数に設定され、切換スイッチ５がＯＦＦのときにはグランドから切り離され、前記時定数より小さい値の時定数に設定される。
【００１５】
図２はＢＰＦ３の周波数特性を示す。
図２において、第１のカットオフ周波数ｆｃ１はＰＬＬ回路のキャプチャレンジ（ capture range：周波数引き込み範囲）の周波数範囲に合わせて設定され、第２のカットオフ周波数ｆｃ２はＶＣＯ７の動作周波数範囲（同期保持範囲）に合わせて設定される。図２の特性を満たすとき、ＰＬＬ回路がロックしうる状態であると判定される。
【００１６】
次に、図１のＰＬＬ回路における基本動作について説明する。ＶＣＯ７から出力されたＶＣＯ出力信号ｆ_OUT は、フィードバックループにおいてミキサ２に入力される。このミキサ２からは、ミキサ出力信号ｆ_{MIX OUT}＝｜ｆ_OUT −ｆ_LO｜が出力され、位相比較器１に印加される。位相比較器１は、基準信号ｆref とミキサ出力信号ｆ_{MIX OUT}との間の位相差に応じた電圧信号を生成し、これをＬＰＦ６へ出力する。ＬＰＦ６は所定の時定数をもつとともに、入力信号中の不要な信号成分を除去して直流出力電圧を生成する機能をもち、この直流出力電圧を制御電圧としてＶＣＯ７に印加する。位相比較器１においてfref＝ｆ_{MIX OUT}が成立したとき、ＰＬＬはロック状態になる。
【００１７】
次に、本発明の特徴部分について説明する。位相比較器１のもう１つの出力信号はＢＰＦ３に入力され、所定の周波数域の信号のみがオフセット差動対回路４に入力される。オフセット差動対回路４は、切換スイッチ５を切り換えるための信号を生成し、切換スイッチ５に制御信号を出力する。この切換スイッチ５がＯＦＦのとき、ＬＰＦ６は小さい値の時定数に設定され、応答性が高まるように動作する。これにより、ＶＣＯ７における所望のＶＣＯ電圧までの引き込み過程が速くなる。ＶＣＯ７が所望のＶＣＯ電圧まで引き込まれた時点で、ＰＬＬ回路はロックインする。このように、ＬＰＦ６が時定数を切り換えできる構成のため、ロックアップ時間が短縮され、雑音や高調波スプリアスを増大させることもない。また、外部から制御する必要がないので、ＩＣ化にも適している。
ＬＰＦ６の応答性を高めるには、ＬＰＦ６の出力電圧が短時間に大きくなるようにすればよい。例えば、ＬＰＦ６の時定数回路を構成するコンデンサ又は抵抗の値を変更し（ＰＬＬ回路のキャプチャレンジ内にあるときには時定数を大きくし、キャプチャレンジ外に対しては時定数が小さくなるようにする）、コンデンサの充電時間が通常時よりも速くなるようにする。具体的には、２つのコンデンサを並列接続し、その１つをＯＮ／ＯＦＦする構成、或いは２本の抵抗を直列接続し、その１つを短絡したり挿入接続したりする構成にすればよい。
【００１８】
図３はオフセット差動対回路４の詳細を示す。
オフセット差動対回路４は、第１の差動増幅器４ａと第２の差動増幅器４ｂからなる。第１の差動増幅器４ａは、トランジスタＱ１，Ｑ２、及び抵抗Ｒc1により構成され、第２の差動増幅器４ｂは、トランジスタＱ３，Ｑ４、及び抵抗Ｒc2により構成されている。トランジスタＱ２，Ｑ４は、トランジスタＱ１，Ｑ３に対し、Ｎ倍のエミッタ面積を有している。このような構造のトランジスタを用いることにより、図４に示すような特性を得ることができる。
トランジスタＱ１，Ｑ４の各ベースには入力電圧Ｖin（＝ＢＰＦ３の出力電圧）が入力され、他のトランジスタの各ベースは接地され又は所定のバイアス電圧が印加される。トランジスタＱ１〜Ｑ４の各エミッタは接地されている。トランジスタＱ１とＱ３の各コレクタは接続され、同様に、トランジスタＱ２とＱ４のコレクタも接続されている。トランジスタＱ１とＱ３の各コレクタは接続され、抵抗Ｒc1を通して電源Ｖ_S に接続されている。同様に、トランジスタＱ２とＱ４の各コレクタは接続され、抵抗Ｒc2を通して電源Ｖ_S に接続されている。
【００１９】
入力電圧Ｖinが０Ｖのとき、トランジスタＱ１，Ｑ３には電流が流れないため、出力差電圧Ｖout は電源Ｖ_S に近似の値になる。入力電圧Ｖinが正の電圧のとき、トランジスタＱ１，Ｑ３が導通し、この導通状態に応じた電圧（Ｖ_S ＞Ｖout ）が抵抗Ｒc1側から出力される。また、負の入力電圧Ｖinが入力されると、トランジスタＱ１，Ｑ４の導通状態に応じた逆極性の電圧が抵抗Ｒc2側から出力される。
【００２０】
図４は図３のオフセット差動対回路４の入力電圧対出力電圧の特性を示す。図４より明らかなように、図３のオフセット差動対回路４は、入力電圧Ｖinが２００ｍＶ程度以上であれば出力差電圧Ｖout は０となり、また、２００ｍＶ程度以下で、出力差電圧Ｖout は差電圧値を持つようになり、Ｖin＝０ｍＶで、Ｖout ＝２ＲｃＩｃ（Ｉｃは差動増幅器４ａ，４ｂのコレクタ電流≒エミッタ電流）の差電圧を持つ。このように、完全なスイッチング動作を示している。
【００２１】
次に、図１のＰＬＬ回路のロックの有無に関する動作について説明する。
ＰＬＬ回路がロックしていない状態（ｆref ≠ｆ_{MIX OUT}）にある時、位相比較器１の出力信号ｆpd outとして、｜ｆref −ｆ_{MIX OUT}｜の周波数成分を持つ信号が出力される。この出力信号は、ＰＬＬ回路のキャプチャレンジ内にあるか否かに応じて、以下の処理が行われる。
【００２２】
（１）出力信号ｆpd outがＰＬＬ回路のキャプチャレンジ内にある場合、ＰＬＬロックが可能な状態にあるため、ＢＰＦ３では｜ｆref −ｆ_{MIX OUT}｜の信号成分が除去される。ＢＰＦ３からはＤＣ電圧のみが出力され、その差電位は０となる。ＢＰＦ３の出力信号は、オフセット差動対回路４に入力されるが、差電位が０であるため、オフセット差動対回路４の出力電位は、２Ｒｃ1 Ｉｃ（又は２Ｒｃ2 Ｉｃ）の差電位を持っている。この差電圧（２ＲｃＩｃ）によって切換スイッチ５を動作（ＯＮ）させ、ＬＰＦ６を通常の動作状態にする。これにより、ＰＬＬ回路はロックインする。
【００２３】
（２）位相比較器１の出力信号ｆ_{pd out}（＝｜ｆref −ｆ_{MIX OUT}｜）の周波数成分を持つ信号が、ＰＬＬ回路のキャプチャレンジ内に無い場合、ＢＰＦ３は図２に示した特性の出力信号ｆ_{pd out}の周波数成分をフィルタリングし、この出力をオフセット差動対回路４に入力する。オフセット差動対回路４に印加される電圧の振幅が２００ｍＶ程度であれば、図２に示した様に、平均的な差電圧が０になる信号が出力される。この信号（出力電圧＝０Ｖ）が出力されているときには、切換スイッチ５はオフである。
切換スイッチ５のオフ時（ＬＰＦ６がグランドから開放されているとき）には、位相比較器１の出力信号ｆ_{pd out}（＝｜ｆref −ｆ_{MIX OUT}｜）の電圧振幅は、十分に充電が行われたコンデンサの端子電圧によって、大きな出力電圧がＶＣＯ７に印加される。ＶＣＯ７に大きな電圧振幅が入力されることにより、ＰＬＬ回路の引き込み時間が短縮される。位相比較器１の出力信号ｆ_{pd out}がキャプチャレンジ内に入るようになると、動作は上記した（１）になる。
【００２４】
〔第２の実施の形態〕
次に、本発明の第２の実施の形態について説明する。
図５は、本発明の第２の実施の形態を示す。図５においては、図１に示したと同一であるものには同一引用数字を用いたので、以下においては重複する説明を省略する。
本実施の形態は、ＬＰＦ６を外部から制御を受けない、即ち時定数が固定のＬＰＦ１０に置き換え、位相比較器１の出力ラインと電源ＶS の間に可変型定電流源８を接続し、更に、切換スイッチ５に代えてリセットスイッチ９を置いたところに特徴がある。可変型定電流源８を用いたため、位相比較器１には電流出力型を用いる。可変型定電流源８は、オフセット差動対回路４により制御される。なお、可変型定電流源８の電流設定には、特に制限はないが、使用される回路に適した電流値になるようにするのが望ましい。
【００２５】
まず、ＰＬＬ回路が動作していない時（周波数チャンネルの切り換え時、電源投入時等）、リセットスイッチ９は不図示の検出回路及び制御回路により自動的にＯＮにされ、ＬＰＦ１０のコンデンサの蓄積電荷をグランドへ放電させる。これによってＶＣＯ７の制御電圧は０Ｖになる。リセットスイッチ９は定電流源を設けた場合に必須であり、これを設けたことにより可変型定電流源８の電流値に制限が無くなる。そして、ＶＣＯの電圧が下がる方向への周波数変更に対する追従性が高められる。
次に、ＰＬＬ回路の動作時にはリセットスイッチ９をＯＦＦにする。リセットスイッチ９をＯＦＦにした瞬間はＶＣＯ７の制御電圧は０Ｖであり、ＶＣＯ７の出力信号ｆ_OUTは動作発振周波数の最下限にある。この時、位相比較器１の出力信号ｆ_{pd out}（＝｜ｆref −ｆ_{MIX OUT}｜）がＰＬＬ回路のキャプチャレンジ内にない場合、上記した様に、ＢＰＦ３及びオフセット差動対回路４が動作し、可変型定電流源８をＯＮにする。
【００２６】
可変型定電流源８は、ＬＰＦ１０に電流を流し、位相比較器１の出力とは無関係にＬＰＦ１０内のコンデンサを充電させる。これにより、ＬＰＦ１０の出力電圧は時間の経過とともに０Ｖから線形的に上昇する。この動作により、ＶＣＯ７の出力信号ｆ_OUT は動作発振周波数の最下限から上昇する。この発振周波数の上昇過程において、位相比較器１の出力信号ｆ_{pd out}がＰＬＬ回路のキャプチャレンジ内に入ると、ＢＰＦ３及びオフセット差動対回路４に出力が生じ、可変型定電流源８の動作はＯＦＦになり、ＰＬＬ回路はロックインに至る。
【００２７】
このように、第２の実施の形態においては、ＰＬＬ回路がロックしえない時にはＶＣＯ７の制御電圧（入力電圧）が０Ｖにされ、ＰＬＬの動作時には、可変型定電流源８から与えられる電流によってＶＣＯ７の制御電圧は０Ｖから所望の電圧付近にまで急速に引き上げられる。ＰＬＬ動作がキャプチャレンジ内に入ると、可変型定電流源８の動作をＯＦＦにし、本来のＰＬＬ動作によってＰＬＬ回路がロックインするので、ロックアップ時間が短縮される。また、定電流源を用いてロックアップを図っても、電流設定に制限を生じることがない。さらに、雑音や高調波スプリアスが低減される。
【００２８】
ここで、図５の構成と図８の構成の違いについて説明する。図８の場合、ＰＬＬがロック状態にあるときでも定電流源１０３は電流を流し続けているため、位相比較器回路１０１における２つの入力信号（ｆＩＦとｆＲＥＦ）の位相差は、９０°ではない。このため、位相比較器１０１の出力信号に含む不要な高調波スプリアス成分が増大する。
しかし、図５の構成によると、ＰＬＬがロック状態にあるとき、可変型定電流源８はＯＦＦにされているので、位相比較器１における基準信号ｆref とミキサ出力信号ｆ_{MIX OUT}の位相差は９０度になる。２つの入力信号が９０°の位相差を持つことによって、位相比較器１０１の出力に現れる高調波スプリアスは抑圧される。
【００２９】
〔第３の実施の形態〕
図６は本発明の第３の実施の形態を示す。
図６においては、図５に示したと同一であるものには同一引用数字を用いたので、以下においては重複する説明を省略する。本実施の形態は、図５の構成において、リセットスイッチ９をグランド側から電源Ｖ_B 側に接続替えし、更に、位相比較器１の出力ラインとグランド間に可変型定電流源１１を接続するようにしたものである。
【００３０】
ＰＬＬが動作していない時（周波数チャンネルの切り換え時、電源投入時等）、リセットスイッチ９をＯＮにし、第６のループフィルタの電荷を充電させ、ＶＣＯ７の制御電圧を電源電圧まで引き上げる。ＰＬＬ回路の動作時には、リセットスイッチ９をＯＦＦにする。リセットスイッチ９をＯＦＦにした瞬間は、ＶＣＯ７の制御電圧は０Ｖであり、ＶＣＯ７の出力信号ｆ_OUT は動作発振周波数の最上限にある。
このとき、位相比較器１の出力信号ｆ_{pd out}（＝｜ｆref −ｆ_{MIX OUT}｜）がＰＬＬ回路のキャプチャレンジ内に無い場合、ＢＰＦ３及びオフセット差動対回路４が動作し、可変型定電流源１１がＯＮ動作になる。可変型定電流源１１が動作することにより、ＬＰＦ１０のコンデンサの電荷は放電する。これにより、ＬＰＦ１０の出力電圧は、電源電圧から線形的に電圧が下降していき、これに応じて、ＶＣＯ７の出力信号ｆ_OUT は動作発振周波数の最上限から下降する。
そして、位相比較器１の出力信号ｆ_{pd out}がＰＬＬ回路のキャプチャレンジ内に入ると、ＢＰＦ３とオフセット差動対回路４が動作して可変型定電流源１１の動作をＯＦＦにする。これにより、本来のＰＬＬ動作によってＰＬＬ回路がロックインするため、本実施の形態においても、ロックアップ時間の短縮が可能になる。また、定電流源を用いてロックアップを図っても、常時接続ではないので、電流設定に制限を生じることもなく、雑音や高調波スプリアスを増大させることもない。
【００３１】
なお、本発明は上記各実施の形態に限定されるものではなく、本発明の技術思想の範囲内において、各実施の形態は適宜変更可能である。
例えば、図１の構成においては、ＬＰＦ６の時定数を切換スイッチ５により切り換える構成にしたが、これを図７のような構成にしてもよい。
【００３２】
図７は、第１の実施の形態の変形例を示す。
本実施の形態においては、図１に示したと同一であるものには同一引用数字を用いたので、以下においては重複する説明を省略する。
本実施の形態は、ＬＰＦをＬＰＦ６ａ，６ｂの２つにし、これを切換スイッチ１２で切り換えるようにしたところに特徴がある。ＬＰＦ６ａは回路時定数を小さくして帯域幅を広くし、ＬＰＦ６ｂは回路時定数を大きくして帯域幅を狭くしている。ＰＬＬ回路がキャプチャレンジ外にあるときには切換スイッチ１２によりＬＰＦ６ａを選択し、また、キャプチャレンジ内のときにはＬＰＦ６ｂを選択する。この構成によれば、回路時定数をＬＰＦ毎に個別に自由に設定できるので、設計の自由度が向上するという利点がある。
【００３３】
【発明の効果】
以上より明らかなように、本発明のＰＬＬ回路によれば、ＰＬＬ回路がロックしうる状態でないことを検出回路で検出し、この検出時に、ループフィルタの応答性が高くなるような切り換えが切換手段によって行われるようにしたので、ロックアップ時間の短縮を図ることができる。また、雑音や高調波スプリアスを低減することができる。
【００３４】
また、本発明の他のＰＬＬ回路によれば、ＰＬＬ回路がロックしうる状態でないことを検出回路で検出し、この検出時に切換手段により定電流源をオンにし、定電流源からループフィルタに電流を流すようにしたので、ロックアップ時間の短縮を図ることができる。また、雑音や高調波スプリアスが低減されるほか、電流設定に制限を生じることもない。
【図面の簡単な説明】
【図１】本発明によるＰＬＬ回路の第１の実施の形態を示すブロック図である。
【図２】図１のバンドパスフィルタ（ＢＰＦ）の周波数特性を示す特性図である。
【図３】図１のオフセット差動対回路の詳細を示すブロック図である。
【図４】図３のオフセット差動対回路の入力電圧対出力電圧の特性を示す特性図である。
【図５】本発明の第２の実施の形態を示すブロック図である。
【図６】本発明の第３の実施の形態を示すブロック図である。
【図７】図１のＰＬＬ回路の変形例を示すブロック図である。
【図８】従来のＰＬＬ回路を示すブロック図である。
【符号の説明】
１位相比較器
２ミキサ
３バンドパスフィルタ（ＢＰＦ）
４オフセット差動対回路
５，１２切換スイッチ
６，６ａ，６ｂ，１０ループフィルタ（ＬＰＦ）
７電圧制御発振器（ＶＣＯ）
８，１１可変型定電流源
９リセットスイッチ

Claims

位相比較器と、
前記位相比較器の出力に接続されたループフィルタと、
前記ループフィルタに接続されたＶＣＯ（電圧制御発振器）と、
前記ＶＣＯと前記位相比較器の間に接続されたミキサと、
前記位相比較器の出力に基づいてＰＬＬ（ Phase-Lock Loop）ロックが可能な状態か否かを検出する検出回路と、
前記検出回路が前記ＰＬＬロックの不可能を検出したとき、前記ループフィルタの応答性が高まるように前記ループフィルタの特性を切り換える切換手段を備え、
前記検出回路は、前記位相比較器に接続されたバンドパスフィルタと、
前記バンドパスフィルタに接続された差動対回路を備えることを特徴とするＰＬＬ回路。
前記バンドパスフィルタは、低域側のカットオフ周波数がキャプチャレンジの下限に設定され、高域側のカットオフ周波数が前記ＶＣＯの動作周波数範囲の上限に設定されていることを特徴とする請求項１記載のＰＬＬ回路。
前記差動対回路は、前記バンドパスフィルタの周波数帯域の中心をピークにして、前記周波数帯域の上限及び下限までの出力電圧を生成することを特徴とする請求項１記載のＰＬＬ回路。
前記差動対回路は、第１及び第２のトランジスタのエミッタ同士が接続され、各ベースに前記バンドパスフィルタからの正相及び逆相の信号が入力され、前記第１のトランジスタのコレクタが第１の出力端子になると共に第１の抵抗を介して電源に接続された第１の差動回路と、
第３及び第４のトランジスタのエミッタ同士が接続され、各ベースに前記バンドパスフィルタからの正相及び逆相の信号が入力され、前記第３のトランジスタのコレクタが前記第１のトランジスタのコレクタに接続され、前記第４のトランジスタのコレクタが前記第２のトランジスタのコレクタに接続されて第２の出力端子になると共に第２の抵抗を介して前記電源に接続された第２の差動回路とを備え、
前記第２及び第４のトランジスタのエミッタは、前記第１及び第３のトランジスタのエミッタのＮ倍のエミッタ面積を有していることを特徴とする請求項１又は３記載のＰＬＬ回路。
前記ループフィルタは、時定数を小さくした第１のループフィルタと、時定数を大きくした第２のループフィルタを備え、
前記切換手段は、前記検出回路が前記ＰＬＬロックの不可能を検出したときには前記第１のループフィルタを選択し、前記ＰＬＬロックが可能なときには前記第２のループフィルタを選択することを特徴とする請求項１記載のＰＬＬ回路。
電流出力型位相比較器と、
前記電流出力型位相比較器に接続されたループフィルタと、
前記ループフィルタに接続されたＶＣＯ（電圧制御発振器）と、
前記ＶＣＯと前記位相比較器の間に接続されたミキサと、
前記ループフィルタの入力端と電源間に接続され、所定時に前記ループフィルタに電流を供給する定電流源と、
前記ループフィルタの入力端とグランド間に接続され、ＰＬＬ（ Phase-Lock Loop）動作時にはオフにされ、ＰＬＬ非動作時にはオンにされるリセットスイッチと、
前記位相比較器の出力に基づいてＰＬＬロックが可能な状態か否かを検出する検出回路と、
前記検出回路が前記ＰＬＬロックの不可能を検出したとき、前記定電流源をオンにする切換手段を備え、
前記検出回路は、前記位相比較器に接続されたバンドパスフィルタと、
前記バンドパスフィルタに接続された差動対回路を備えることを特徴とするＰＬＬ回路。
前記バンドパスフィルタは、低域側のカットオフ周波数がキャプチャレンジの下限に設定され、高域側のカットオフ周波数が前記ＶＣＯの動作周波数範囲の上限に設定されていることを特徴とする請求項６記載のＰＬＬ回路。
前記差動対回路は、前記バンドパスフィルタの周波数帯域の中心をピークにして、前記周波数帯域の上限及び下限までの出力電圧を生成することを特徴とする請求項６記載のＰＬＬ回路。
前記差動対回路は、第１及び第２のトランジスタのエミッタ同士が接続され、各ベースに前記バンドパスフィルタからの正相及び逆相の信号が入力され、前記第１のトランジスタのコレクタが第１の抵抗を介して電源に接続された第１の差動回路と、
第３及び第４のトランジスタのエミッタ同士が接続され、各ベースに前記バンドパスフィルタからの正相及び逆相の信号が入力され、前記第３のトランジスタのコレクタが前記第１のトランジスタのコレクタに接続され、前記第４のトランジスタのコレクタが前記第２のトランジスタのコレクタに接続されると共に第２の抵抗を介して前記電源に接続された第２の差動回路とを備え、
前記第２及び第４のトランジスタのエミッタは、前記第１及び第３のトランジスタに比べ、Ｎ倍のエミッタ面積を有していることを特徴とする請求項６又は８記載のＰＬＬ回路。
前記定電流源は、前記ループフィルタの入力端とグランド間に接続され、所定時に前記ループフィルタから放電する電流を流し、
前記リセットスイッチは、前記ループフィルタの入力端と電源間に接続され、ＰＬＬ（ Phase-Lock Loop）動作時にはオフにされ、ＰＬＬ非動作時にはオンにされることを特徴とする請求項６記載のＰＬＬ回路。